KR20180086796A - 차동 모드 및 단일 종단 모드가 지원되는 증폭 회로 및 이를 포함하는 입력버퍼 - Google Patents

차동 모드 및 단일 종단 모드가 지원되는 증폭 회로 및 이를 포함하는 입력버퍼 Download PDF

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Abstract

입력 버퍼가 개시된다. 본 개시의 실시예에 따른 입력 버퍼는, 제1 신호를 입력 받는 제1 트랜지스터 및 제2 신호를 입력 받는 제2 트랜지스터를 포함하는 제1 입력부 및 상기 제1 입력부에 연결되고 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능한 제1 액티브 미러링부를 포함하는 제1 차동 쌍; 상기 제1 신호를 입력 받는 제3 트랜지스터 및 상기 제2 신호를 입력 받는 제4 트랜지스터를 포함하는 제2 입력부 및 상기 제2 입력부에 연결되고 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능하고, 상기 제1 차동 쌍과 출력 노드를 공유하는 제2 액티브 미러링부를 포함하는 제2 차동 쌍; 상기 제1 액티브 미러링부와 그라운드 노드 사이에 연결되는 제1 스위치; 및 상기 제2 액티브 미러링부와 전원 노드 사이에 연결되는 제2 스위치를 포함할 수 있다.

Description

차동 모드 및 단일 종단 모드가 지원되는 증폭 회로 및 이를 포함하는 입력버퍼{AN AMPLIFIER CIRCUIT IN WHICH DIFFERENTIAL MODE AND SINGLE-ENDED MODE SUPPORTED AND INPUT BUFFER COMPRISING THE SAME}
본 개시의 기술적 사상은 입력 버퍼에 관한 것으로서, 상세하게는 차동 모드 및 단일 종단 모드가 지원되는 증폭회로 및 이를 포함하는 입력 버퍼에 관한 것이다.
DRAM과 같은 반도체 장치에서는 입력 신호 등을 버퍼링하기 위한 입력 버퍼 가 필수적으로 채용될 수 있다. 입력 버퍼의 구조 중, 차동 모드 또는 단일 종단 모드 등의 지원이 가능한 다중 입력 방식의 입력 버퍼 구조의 설계에 있어서 추가적인 앰프 또는 인버터 등의 블록이 요구되어 설계 면적 증가 및 동작 속도 저하 등이 문제시 되었다.
본 개시의 기술적 사상은 입력 버퍼에 관한 것으로서, 별도 회로를 위한 면적을 절약하고 개선된 동작 속도 및 향상된 노이즈-마진(noise-margin)을 갖는 입력 버퍼를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 입력 버퍼는, 제1 신호를 입력 받는 제1 트랜지스터 및 제2 신호를 입력 받는 제2 트랜지스터를 포함하는 제1 입력부 및 상기 제1 입력부에 연결되고 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능한 제1 액티브 미러링부를 포함하는 제1 차동 쌍; 상기 제1 신호를 입력 받는 제3 트랜지스터 및 상기 제2 신호를 입력 받는 제4 트랜지스터를 포함하는 제2 입력부 및 상기 제2 입력부에 연결되고 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능하고, 상기 제1 차동 쌍과 출력 노드를 공유하는 제2 액티브 미러링부를 포함하는 제2 차동 쌍; 상기 제1 액티브 미러링부와 그라운드 노드 사이에 연결되는 제1 스위치; 및 상기 제2 액티브 미러링부와 전원 노드 사이에 연결되는 제2 스위치를 포함할 수 있다.
본 개시의 기술적 사상의 다른 일 측면에 따른 입력 버퍼는, 제1 신호를 입력 받는 제1 트랜지스터, 제2 신호를 입력 받는 제2 트랜지스터, 및 상기 제1 트랜지스터의 일 단 및 상기 제2 트랜지스터의 일 단과 연결되고 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능한 제1 액티브 미러링부를 포함하는 제1 차동 쌍; 상기 제1 신호를 입력 받는 제3 트랜지스터, 상기 제2 신호를 입력 받는 제4 트랜지스터, 및 상기 제3 트랜지스터의 일 단 및 상기 제4 트랜지스터의 일 단과 연결되고 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능한 제2 액티브 미러링부를 포함하는 제2 차동 쌍; 상기 제1 액티브 미러링부에 연결되는 상기 제1 트랜지스터의 일 단과 그라운드 노드 사이에 연결되는 제1 스위치; 및 상기 제2 액티브 미러링부에 연결되는 상기 제3 트랜지스터의 일 단과 전원 노드 사이에 연결되는 제2 스위치를 포함할 수 있다.
본 개시의 기술적 사상에 따른 입력 버퍼는, 간단한 구조를 통해 단일 종단 모드 및 차동 모드 중 하나의 모드로 선택적으로 동작 가능할 수 있으며, 이에 별도의 추가적인 블록이 요구되지 않아 설계 면적이 증가될 수 있고, 로드 커패시턴스가 감소하여 개선된 동작 속도 및 향상된 노이즈-마진을 가질 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 입력 버퍼의 구성에 대한 블록도이다.
도 3a는 본 개시의 예시적 실시예에 따른 입력 버퍼에 대한 회로도를, 도 3b는 도 3a의 회로도에 대한 각 입력 전압을 각각 도시한다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 시스템의 개략적인 블록도이다.
도 6은 본 개시의 기술적 사상에 따른 입력 버퍼 또는 증폭 회로를 포함하는 시스템을 도시한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(1)는 메모리 셀 어레이(10), 디코더(20) 및 입력 버퍼(30)를 포함할 수 있다. 본 개시의 예시적 실시예에서, 메모리 셀 어레이(10)가 하나의 엑세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀이 행과 열의 매트릭스 형태로 복수로 배치되어 있는 어레이 구조를 갖는 경우에, 반도체 메모리 장치(1)는 DRAM일 수 있다.
메모리 셀 어레이(10)는 워드 라인들, 비트 라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함할 수 있다. 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 메모리 셀들은 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀들은 DRAM(dynamic random access memory), SDRAM(synchronous DRAM), DDR SDRAM(double data rate SDRAM), LPDDR SDRAM(low power double data rate SDRAM), GDDR SDRAM(graphics double data rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등일 수 있다.
디코더(20)는 로우 디코더 및/또는 컬럼 디코더를 포함할 수 있다. 로우 디코더는, 예를 들어 입력 버퍼(30)로부터 출력된 로우-어드레스 정보에 기초하여, 메모리 셀 어레이(10)의 워드 라인들 중 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다. 컬럼 디코더는, 예를 들어 입력 버퍼(30)로부터 출력된 컬럼-어드레스 정보에 기초하여, 메모리 셀 어레이(10)의 비트 라인들 각각과 라이트 드라이버(미도시) 및 감지 증폭기(미도시) 사이의 접속을 제어할 수 있다.
입력 버퍼(30)는 제1 신호(IN_A)와 제2 신호(IN_B)를 수신하고, 이를 기초로 출력 신호(OUT)를 출력할 수 있다. 예시적 실시예에 있어서, 입력 버퍼(30)는 스위칭 신호(S)를 기초로 차동 모드(Differential Mode) 및 단일 종단 모드(Single-Ended Mode) 중 하나의 모드로서 선택적으로 동작할 수 있다.
입력 버퍼(30)는, 제1 신호(IN_A) 및 제2 신호(IN_B)가 서로 반대의 위상을 갖는 한 쌍의 차동 신호들 또는 의사(Pseudo) 차동 신호들인 경우 차동 모드로서 동작할 수 있다. 예를 들어, 제1 신호(IN_A) 및 제2 신호(IN_B)가 차동 신호들인 경우, 이들 각각은 상보적일 수 있다. 예시적 실시예에 있어서, 입력 버퍼(30)는 로우(low)로 활성화되는 스위칭 신호(S)의 제어를 통해 차동 모드로서 동작할 수 있다.
입력 버퍼(30)는, 제1 신호(IN_A)가 단일 종단 신호인 경우 단일 종단 모드로서 동작할 수 있다. 제1 신호(IN_A)가 단일 종단 신호인 경우, 제1 신호(IN_A)는 소정의 기준 전압을 기준으로 하는 단일 신호로 표시되는 입력일 수 있다. 예를 들어, 제1 신호(IN_A)가 소정의 기준 전압보다 높으면 논리 1을 전달하고, 제1 신호(IN_A)가 소정의 기준 전압보다 낮으면 논리 0을 전달할 수 있다. 예시적 실시예에 있어서, 입력 버퍼(30)는 하이(high)로 활성화되는 스위칭 신호(S)의 제어를 통해 단일 종단 모드로서 동작할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 입력 버퍼의 구성에 대한 블록도이다.
도 2를 참조하면, 입력 버퍼(30)는 제1 앰프(110) 및 제2 앰프(120)를 포함할 수 있다. 제1 앰프(110)는 (+)단자에서 제1 신호(IN_A)를, (-)단자에서 제2 신호(IN_B)를 각각 수신할 수 있다. 예시적 실시예에 있어서, 입력 버퍼(30)가 차동 모드로서 동작하는 경우, 제1 앰프(110)는 제2 앰프(120)에 비해, 공통 모드 전압(common mode voltage)이 낮은 경우의 제1 신호(IN_A) 및 제2 신호(IN_B)에 대한 실질적인 증폭 동작을 수행할 수 있다.
제2 앰프(120)는 (+)단자에서 제1 신호(IN_A)를, (-)단자에서 제2 신호(IN_B)를 각각 수신할 수 있다. 예시적 실시예에 있어서, 입력 버퍼(30)가 차동 모드로서 동작하는 경우, 제2 앰프(120)는 제1 앰프(110)에 비해, 공통 모드 전압이 높은 경우의 제1 신호(IN_A) 및 제2 신호(IN_B)에 대한 실질적인 증폭 동작을 수행할 수 있다.
제1 앰프(110)와 제2 앰프(120)는 출력 노드를 공유할 수 있다. 입력 버퍼(30)가 차동 모드로서 동작하는 경우, 제1 앰프(110) 및 제2 앰프(120)는 각각 제1 신호(IN_A)와 제2 신호(IN_B)를 수신하고, 제1 신호(IN_A) 및 제2 신호(IN_B)의 공통 모드 전압 레벨에 따라 상호 보완적으로 증폭 동작을 수행할 수 있다. 제1 앰프(110) 및 제2 앰프(120)는, 예를 들어 레일-투-레일 앰프(rail-to-rail amp)를 구성할 수 있다.
예시적 실시예에 있어서, 입력 버퍼(30)는 스위칭 신호(S)를 수신하고, 스위칭 신호의 제어에 기초하여 차동 모드 및 단일 종단 모드 중 하나의 모드로서 선택적으로 동작할 수 있다. 예를 들어, 제1 앰프(110)는 스위칭 신호(S)를 수신하고, 제2 앰프(120)는 상보 스위칭 신호(SB)를 수신할 수 있다. 상보 스위칭 신호(SB)는 스위칭 신호(S)와 반대되는 논리값을 가질 수 있다. 또는, 상보 스위칭 신호(SB)는 스위칭 신호(S)를 입력받은 인버터의 출력값일 수 있다. 다시 말해서, 스위칭 신호(S)가 로우로 활성화 되는 경우 상보 스위칭 신호(SB)는 하이로 활성화될 수 있고, 스위칭 신호가 하이로 활성화 되는 경우 상보 스위칭 신호는 로우로 활성화 될 수 있다.
예시적 실시예에 있어서, 스위칭 신호(S)는 MRS(Mode Register Set) 회로에 의해 제어될 수 있다. 다른 예시적 실시예에 있어서, 스위칭 신호(S)는 메모리 장치(도 1의 1) 외부의 메모리 컨트롤러(미도시)에 의해 제어될 수도 있다. 다만, 스위칭 신호(S)는 이에 한정되지 않고 다양한 수단에 의해 제어될 수 있다.
도 3a는 본 개시의 예시적 실시예에 따른 입력 버퍼에 대한 회로도를, 도 3b는 도 3a의 회로도에 대한 각 입력 전압을 각각 도시한다.
도 3a를 참조하면, 제1 앰프(110) 및 제2 앰프(120)는 복수개의 트랜지스터로서 구성될 수 있다. 먼저, 제1 앰프(110)는 제1 전류 트랜지스터(Pb1), 제1 입력부(112), 제1 액티브 미러링부(114), 제2 전류 트랜지스터(Nb1) 및 제1 스위치(S1)를 포함할 수 있다. 제1 전류 트랜지스터(Pb1), 제2 전류 트랜지스터(Nb1), 제1 입력부(112) 및 제1 액티브 미러링부(114)를 포함하는 회로 구조는, 하나의 차동 쌍(differential pair)으로서 지칭될 수 있다.
제1 전류 트랜지스터(Pb1)는 일 단이 전원 전압(VDD)과 연결되고, 다른 일 단이 제1 입력부(112)와 연결될 수 있다. 또한, 제2 전류 트랜지스터(Nb1)는 일 단이 그라운드(GND)와 연결되고, 다른 일 단은 제1 액티브 미러링부(114)와 연결될 수 있다. 제1 전류 트랜지스터(Pb1)는 제2 전류 제어 신호(ONB)에 의해, 제2 전류 트랜지스터(Nb1)는 제1 전류 제어 신호(ON)에 의해 각각 제어될 수 있다. 제1 전류 제어 신호(ON) 및 제2 전류 제어 신호(ONB)는, 예를 들어 상보적 신호일 수 있다.
제1 전류 트랜지스터(Pb1)는, 예를 들어 P-타입 트랜지스터일 수 있다. 또한, 제2 전류 트랜지스터(Nb1)는, 예를 들어 N-타입 트랜지스터일 수 있다. 제1 전류 트랜지스터(Pb1)가 P-타입 트랜지스터인 경우, 제1 전류 트랜지스터(Pb1)는 제2 전류 제어 신호(ONB)가 로우로 활성화될 때 턴-온 될 수 있다. 제2 전류 트랜지스터(Nb1)가 N-타입 트랜지스터인 경우, 제2 전류 트랜지스터(Nb1)는 제1 전류 제어 신호(ON)가 하이로 활성화될 때 턴-온 될 수 있다. 제1 전류 트랜지스터(Pb1) 및/또는 제2 전류 트랜지스터(Nb1)는, 제1 입력부(112) 및 제1 액티브 미러링부(114)에 포함된 트랜지스터들에 비해 큰 면적을 가질 수 있으나 이에 한정되지 않는다.
제1 입력부(112)는 제1 신호(IN_A)를 입력 받는 제1 트랜지스터(P1) 및 제2 신호(IN_B)를 입력 받는 제2 트랜지스터(P2)를 포함할 수 있다. 제1 입력부(112)의 일 단은 제1 전류 트랜지스터(Pb1)와 연결되고, 다른 일 단은 제1 액티브 미러링부(114)와 연결될 수 있다. 구체적으로, 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)의 각 일 단과 제1 전류 트랜지스터(Pb1)의 일 단은 하나의 노드에서 서로 연결되고, 제1 트랜지스터(P1) 및 제2 트랜지스터(P2) 각각의 다른 일 단은 서로 다른 노드를 통해 제1 액티브 미러링부(114)와 연결될 수 있다.
제1 트랜지스터(P1) 및 제2 트랜지스터(P2)는, 예를 들어 P-타입 트랜지스터일 수 있다. 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)는 동일한 면적을 갖는 트랜지스터로서 구성될 수 있으나 이에 한정되는 것은 아니다.
제1 액티브 미러링부(114)는 제1 미러 트랜지스터(N1) 및 제2 미러 트랜지스터(N2)를 포함할 수 있다. 제1 미러 트랜지스터(N1) 및 제2 미러 트랜지스터(N2)는, 예를 들어 N-타입 트랜지스터일 수 있다. 제1 미러 트랜지스터(N1)의 일 단 및 제1 트랜지스터(P1)의 일 단은 하나의 노드에서 서로 연결될 수 있다. 제1 미러 트랜지스터(N1)의 일 단 및 제1 트랜지스터(P1)의 일 단은, 예를 들어 출력 노드에서 서로 연결될 수 있다.
제2 미러 트랜지스터(N2)의 일 단 및 제2 트랜지스터(P2)의 일 단은 하나의 노드에서 서로 연결될 수 있다. 예시적 실시예에 있어서, 제2 미러 트랜지스터(N2)의 일 단 및 제2 트랜지스터(P2)의 일 단이 공유하는 노드에는, 제1 스위치(S1)의 일 단과, 제1 미러 트랜지스터(N1) 및 제2 미러 트랜지스터(N2) 각각의 게이트 단이 연결될 수 있다.
제1 미러 트랜지스터(N1)의 게이트 단, 제2 미러 트랜지스터(N2)의 게이트 단 및 제2 미러 트랜지스터(N2)의 일 단은 하나의 노드에서 서로 연결될 수 있다. 이와 같은 구조를 액티브 미러 구조라고 지칭할 수 있다. 액티브 미러 구조에서, 제2 미러 트랜지스터(N2)를 통해 흐르는 전류와 제1 미러 트랜지스터(N1)를 통해 흐르는 전류는 미러링될 수 있다. 또는, 제2 미러 트랜지스터(N2)를 통해 흐르는 전류가 제1 미러 트랜지스터(N1)로 복사되는 것으로 의미될 수 있다.
제1 스위치(S1)는 일 단은 그라운드(GND)와 연결되고, 다른 일 단은 제1 미러 트랜지스터(N1)의 게이트 단, 제2 미러 트랜지스터(N2)의 게이트 단 및 제2 미러 트랜지스터(N2)의 일 단이 공유하는 노드에 연결될 수 있다. 제1 스위치(S1)는 스위칭 신호(S)에 의해 제어될 수 있다. 제1 스위치(S1)는, 예를 들어 N-타입 트랜지스터일 수 있다. 제1 스위치(S1)가 N-타입 트랜지스터인 경우, 제1 스위치(S1)는 스위칭 신호(S)가 하이로 활성화될 때 턴-온 될 수 있다.
제2 앰프(120)는 제1 앰프(110)와 출력 노드를 공유할 수 있다. 제2 앰프(120)는, 제3 전류 트랜지스터(Pb2), 제2 입력부(122), 제2 액티브 미러링부(124), 제4 전류 트랜지스터(Nb2) 및 제2 스위치(S2)를 포함할 수 있다. 제3 전류 트랜지스터(Pb2), 제4 전류 트랜지스터(Nb2), 제2 입력부(122) 및 제2 액티브 미러링부(124)를 포함하는 회로 구조는, 하나의 차동 쌍으로서 지칭될 수 있다.
제3 전류 트랜지스터(Pb2)는 일 단이 전원 전압(VDD)과 연결되고, 다른 일 단이 제2 액티브 미러링부(124)와 연결될 수 있다. 또한, 제4 전류 트랜지스터(Nb2)는 일 단이 그라운드(GND)와 연결되고, 다른 일 단은 제2 입력부(122)와 연결될 수 있다. 제3 전류 트랜지스터(Pb2)는 제2 전류 제어 신호에 의해, 제4 전류 트랜지스터(Nb2)는 제1 전류 제어 신호(ON)에 의해 각각 제어될 수 있다.
제3 전류 트랜지스터(Pb2)는, 예를 들어 P-타입 트랜지스터일 수 있다. 또한, 제4 전류 트랜지스터(Nb2)는, 예를 들어 N-타입 트랜지스터일 수 있다. 제3 전류 트랜지스터(Pb2)가 P-타입 트랜지스터인 경우, 제3 전류 트랜지스터(Pb2)는 제2 전류 제어 신호(ONB)가 로우로 활성화될 때 턴-온 될 수 있다. 제4 전류 트랜지스터(Nb2)가 N-타입 트랜지스터인 경우, 제4 전류 트랜지스터(Nb2)는 제1 전류 제어 신호(ON)가 하이로 활성화될 때 턴-온 될 수 있다. 제3 전류 트랜지스터(Pb2) 및/또는 제4 전류 트랜지스터(Nb2)는, 제2 입력부(122) 및 제2 액티브 미러링부(124)에 포함된 트랜지스터들에 비해 큰 면적을 가질 수 있으나 이에 한정되지 않는다.
제2 입력부(122)는 제1 신호(IN_A)를 입력 받는 제3 트랜지스터(N3) 및 제2 신호(IN_B)를 입력 받는 제4 트랜지스터(N4)를 포함할 수 있다. 제2 입력부(122)의 일 단은 제4 전류 트랜지스터(Nb2)와 연결되고, 다른 일 단은 제2 액티브 미러링부(124)와 연결될 수 있다. 구체적으로, 제3 트랜지스터(N3) 및 제4 트랜지스터(N4)의 각 일 단과 제4 전류 트랜지스터(Nb2)의 일 단은 하나의 노드에서 서로 연결되고, 제3 트랜지스터(N3) 및 제4 트랜지스터(N4) 각각의 다른 일 단은 서로 다른 노드를 통해 제2 액티브 미러링부(124)와 연결될 수 있다.
제3 트랜지스터(N3) 및 제4 트랜지스터(N4)는, 예를 들어 N-타입 트랜지스터일 수 있다. 제3 트랜지스터(N3) 및 제4 트랜지스터(N4)는 동일한 면적을 갖는 트랜지스터로서 구성될 수 있으나 이에 한정되는 것은 아니다.
제2 액티브 미러링부(124)는 제3 미러 트랜지스터(P3) 및 제4 미러 트랜지스터(P4)를 포함할 수 있다. 제3 미러 트랜지스터(P3) 및 제4 미러 트랜지스터(P4)는, 예를 들어 P-타입 트랜지스터일 수 있다. 제3 미러 트랜지스터(P3)의 일 단 및 제3 트랜지스터(N3)의 일 단은 하나의 노드에서 서로 연결될 수 있다. 제3 미러 트랜지스터(P3)의 일 단 및 제3 트랜지스터(N3)의 일 단은, 예를 들어 출력 노드에서 서로 연결될 수 있다.
제4 미러 트랜지스터(P4)의 일 단 및 제4 트랜지스터(N4)의 일 단은 하나의 노드에서 서로 연결될 수 있다. 예시적 실시예에 있어서, 제4 미러 트랜지스터(P4)의 일 단 및 제4 트랜지스터(N4)의 일 단이 공유하는 노드에는, 제2 스위치(S2)의 일 단과, 제3 미러 트랜지스터(P3) 및 제4 미러 트랜지스터(P4) 각각의 게이트 단이 연결될 수 있다. 제3 미러 트랜지스터(P3)의 게이트 단, 제4 미러 트랜지스터(P4)의 게이트 단 및 제4 미러 트랜지스터(P4)의 일 단은 하나의 노드에서 서로 연결되어 액티브 미러 구조를 형성할 수 있다.
제2 스위치(S2)의 일 단은 전원 전압(VDD)과 연결되고, 다른 일 단은 제3 미러 트랜지스터(P3)의 게이트 단, 제4 미러 트랜지스터(P4)의 게이트 단 및 제4 미러 트랜지스터(P4)의 일 단이 공유하는 노드에 연결될 수 있다. 제2 스위치(S2)는 상보 스위칭 신호(SB)에 의해 제어될 수 있다. 제2 스위치(S2)는, 예를 들어 P-타입 트랜지스터일 수 있다. 제2 스위치(S2)가 P-타입 트랜지스터인 경우, 제2 스위치(S2)는 상보 스위칭 신호(SB)가 로우로 활성화될 때 턴-온 될 수 있다.
예시적 실시예에 있어서, 제1 앰프(110) 및 제2 앰프(120)가 차동 모드로 동작하는 경우, 제1 스위치(S1) 및 제2 스위치(S2)는 턴-오프 될 수 있다. 제1 스위치(S1) 및 제2 스위치(S2)는, 예를 들어 로우로 활성화되는 스위칭 신호(S) 및 하이로 활성화되는 상보 스위칭 신호(SB)의 제어를 통해 각각 턴-오프 될 수 있다.
예시적 실시예에 있어서, 제1 앰프(110) 및 제2 앰프(120)가 단일 종단 모드로 동작하는 경우, 제1 스위치(S1) 및 제2 스위치(S2)는 턴-온 될 수 있다. 제1 스위치(S1) 및 제2 스위치(S2)는, 예를 들어 하이로 활성화되는 스위칭 신호(S) 및 로우로 활성화되는 상보 스위칭 신호(SB)의 제어를 통해 각각 턴-오프 될 수 있다.
예시적 실시예에 있어서, 제1 앰프(110) 및 제2 앰프(120)가 단일 종단 모드로 동작하고 제1 스위치(S1) 및 제2 스위치(S2)가 턴-온 되는 경우, 제1 스위치(S1)는 제2 트랜지스터(P2) 및 제1 액티브 미러링부(114)를 통해 흐르는 전류를 차단할 수 있다. 또한, 이 경우 제2 스위치(S2)는 제4 트랜지스터(N4) 및 제2 액티브 미러링부(124)를 통해 흐르는 전류를 차단할 수 있다.
다시 말해서, 제1 앰프(110) 및 제2 앰프(120)가 단일 종단 모드로 동작하는 경우, 제1 스위치(S1)는 제2 트랜지스터(P2)의 일 단과 제1 액티브 미러링부(114)가 연결되는 노드를 그라운드(GND)와 연결할 수 있고, 제2 스위치(S2)는 제4 트랜지스터(N4)의 일 단과 제2 액티브 미러링부(124)가 연결되는 노드를 전원 전압(VDD)과 연결할 수 있다. 따라서, 단일 종단 모드에서는 제1 앰프(110)의 제2 트랜지스터(P2), 제2 미러 트랜지스터(N2) 및 제2 전류 트랜지스터(Nb1)가 턴-오프 될 수 있다. 또한, 단일 종단 모드에서는 제2 앰프(120)의 제4 트랜지스터(N4), 제4 미러 트랜지스터(P4) 및 제3 전류 트랜지스터(Pb2)가 턴-오프 될 수 있다.
본 개시의 기술적 사상에 따라 제1 앰프(110) 및 제2 앰프(120)를 포함하는 입력 버퍼는, 간단한 구조를 통해 단일 종단 모드 및 차동 모드 중 하나의 모드로 선택적으로 동작 가능할 수 있다. 따라서, 별도의 추가적인 블록이 요구되지 않아 설계 면적이 증가될 수 있고, 로드 커패시턴스가 감소하여 개선된 동작 속도 및 향상된 노이즈-마진을 가질 수 있다.
도 3b를 더 참조하면, 제1 앰프(110) 및 제2 앰프(120)는 제1 신호(IN_A) 및 제2 신호(IN_B)가 달라짐에 따라 각기 다른 출력 신호(OUT)를 출력할 수 있다. 예를 들어, ① 및 ④의 경우 제1 앰프(110) 및 제2 앰프(120)는 단일 종단 모드로서 동작할 수 있고, ② 및 ③의 경우 제1 앰프(110) 및 제2 앰프(120)는 차동 모드로서 동작할 수 있다.
먼저, ① 및 ④의 경우, 제1 신호(IN_A)는 각각 하이 및 로우 신호가 인가될 수 있고, 제2 신호(IN_B)는 기준 전압(Vref)이 인가될 수 있다. 상기의 경우, 제1 앰프(110) 및 제2 앰프(120)는 단일 종단 모드로서 동작하여, 전원 전압(VDD), 제1 전류 트랜지스터(Pb1), 제1 트랜지스터(P1), 제3 트랜지스터(N3) 및 제4 전류 트랜지스터(Nb2)로 구성되는 증폭회로로서 동작할 수 있다. 예시적 실시예에 있어서, 상기의 구성은, 인버터의 회로를 구성할 수 있다. 따라서, ① 및 ④의 경우, 제1 신호(IN_A)가 하이 신호면 출력 신호(OUT)는 로우 신호이고, 제1 신호(IN_A)가 로우 신호면 출력 신호(OUT)는 하이 신호일 수 있다.
② 및 ④의 경우, 제1 신호(IN_A) 및 제2 신호(IN_B)는 차동 신호일 수 있다. 상기의 경우, 제1 스위치(S1) 및 제2 스위치(S2)는 턴-오프 되고, 제1 앰프(110) 및 제2 앰프(120)는 차동 증폭 회로로서 동작할 수 있다. 따라서, ② 및 ④의 경우, 제1 신호(IN_A) 및 제2 신호(IN_B)에 기초하여 증폭된 출력 신호(OUT)가 출력될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 메모리 장치의 개략적 블록도이다. 도 4에 도시된 반도체 메모리 장치(1a)는 도 1에 도시된 반도체 메모리 장치(1)와 유사하므로, 중복되는 설명은 피하기로 한다.
도 4를 참조하면, 반도체 메모리 장치(1a)는 MRS 회로(40a)를 더 포함할 수 있다. MRS 회로(40a)는 반도체 메모리 장치(1a)의 동작 모드를 지정하기 위한 MRS 커맨드 및 어드레스 신호에 응답하여 반도체 메모리 장치(1a) 내부의 모드 레지스터를 설정할 수 있다. 예를 들어, 상기 동작 모드는 리드 모드(read mode), 라이트 모드(write mode), 테스트 MRS 모드(test MRS mode), 벤더 모드(vendor mode), BIST 모드(built in self test mode) 등에 해당할 수 있다.
예시적 실시예에 있어서, MRS 회로(40a)는 스위칭 신호(S)를 입력 버퍼(30a)로 출력할 수 있다. 스위칭 신호(S)는, 예를 들어 입력 버퍼(30a)에 포함된 제1 및 제2 스위치의 턴-온 또는 턴-오프를 제어할 수 있다. MRS 회로(40a)는 스위칭 신호(S)를 통해, 입력 버퍼(30a)를 단일 종단 모드 및 차동 모드 중 하나의 모드로서 동작하도록 제어할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 시스템의 개략적인 블록도이다.
도 5를 참조하면, 메모리 컨트롤러(2)는 호스트(HOST)의 요청에 기초하여 메모리 장치(1b)의 각종 동작을 위한 커맨드(CMD)를 메모리 장치(1b)에 인가할 수 있다. 메모리 컨트롤러(2)는, 예를 들어 액티브 동작, 라이트 동작, 리드 동작, 리프레시 동작을 위한 커맨드(CMD)를 메모리 장치(1b)에 인가할 수 있다.
예시적 실시예에 있어서, 메모리 컨트롤러(2)는 입력 버퍼(30b)에 대한 스위칭 신호(S)의 출력 동작을 위한 커맨드(CMD)를 메모리 장치(1b)에 인가할 수 있다. 스위칭 신호(S)의 출력 동작을 위한 커맨드(CMD)는, 예를 들어 커맨드 디코더(50b)를 통해 디코딩되어 스위칭 신호(S)의 출력 동작을 제어할 수 있다.
커맨드 디코더(50b)는 메모리 컨트롤러(2)로부터 인가되는 커맨드(CMD)를 수신하고, 이를 디코딩하여 명령 신호(예를 들어, 액티브 신호, 리드 신호, 라이트 신호, 리프레시 신호)를 내부적으로 발생시킬 수 있다. 예시적 실시예에 있어서, 커맨드 디코더(50b)는 메모리 컨트롤러(2)로부터 스위칭 신호(S)의 출력 동작을 위한 커맨드(CMD)를 수신하고 이를 디코딩하여 스위칭 신호(S)를 출력 할 수 있다.
도 6은 본 개시의 기술적 사상에 따른 입력 버퍼 또는 증폭 회로를 포함하는 시스템을 도시한다.
도 6을 참조하면, 시스템(1000)은 컨트롤러(1010), 입출력 장치(1020), 메모리 장치(1030), 인터페이스(1040) 및 버스(1050)를 포함할 수 있다. 컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합될 수 있다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송 받는 시스템일 수 있다. 일부 실시예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card) 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
컨트롤러(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 마이크로 컨트롤러 또는 이와 유사한 장치로 이루어질 수 있다. 입출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 버스(1050)는 데이터들이 이동하는 통로(path)에 해당할 수 있다.
메모리 장치(1030)는 컨트롤러(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 컨트롤러(1010)에서 처리된 데이터를 저장할 수 있다. 메모리 장치(1030)는 본 개시의 기술적 사상에 의한 증폭 회로 또는 입력 버퍼를 포함할 수 있다. 예를 들면, 메모리 장치(1030)는 전술한 실시예에 따른 증폭 회로 또는 입력 버퍼들 중 적어도 하나를 포함할 수 있다.
상기한 실시예의 설명은 본 개시의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 개시를 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 개시의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 제1 신호를 입력 받는 제1 트랜지스터 및 제2 신호를 입력 받는 제2 트랜지스터를 포함하는 제1 입력부 및 상기 제1 입력부에 연결되고 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능한 제1 액티브 미러링부를 포함하는 제1 차동 쌍;
    상기 제1 신호를 입력 받는 제3 트랜지스터 및 상기 제2 신호를 입력 받는 제4 트랜지스터를 포함하는 제2 입력부 및 상기 제2 입력부에 연결되고 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능하고, 상기 제1 차동 쌍과 출력 노드를 공유하는 제2 액티브 미러링부를 포함하는 제2 차동 쌍;
    상기 제1 액티브 미러링부와 그라운드 노드 사이에 연결되는 제1 스위치; 및
    상기 제2 액티브 미러링부와 전원 노드 사이에 연결되는 제2 스위치를 포함하는 입력 버퍼.
  2. 제1 항에 있어서,
    상기 제1 스위치 및 제2 스위치는 상기 증폭 회로의 차동 모드에서 턴-오프 되는 것을 특징으로 하는 입력 버퍼.
  3. 제2 항에 있어서, 상기 차동 모드에서,
    상기 제1 신호 및 제2 신호는 서로 반대의 위상을 갖는 한쌍의 차동 입력 신호들인 것을 특징으로 하는 입력 버퍼.
  4. 제1 항에 있어서,
    상기 제1 스위치 및 제2 스위치는 상기 증폭 회로의 단일 종단 모드에서 턴-온 되는 것을 특징으로 하는 입력 버퍼.
  5. 제4 항에 있어서, 상기 단일 종단 모드에서,
    상기 제1 스위치는 하이(high)로 활성화되는 제어 신호에 따라 제어되고,
    상기 제2 스위치는 로우(low)로 활성화되는 제어 신호에 따라 제어되는 것을 특징으로 하는 입력 버퍼.
  6. 제4 항에 있어서, 상기 단일 종단 모드에서,
    상기 제1 스위치는 상기 제2 트랜지스터 및 상기 제1 액티브 미러링부를 통해 흐르는 전류를 차단하도록 동작하고,
    상기 제2 스위치는 상기 제4 트랜지스터 및 상기 제2 액티브 미러링부를 통해 흐르는 전류를 차단하도록 동작하는 것을 특징으로 하는 입력 버퍼.
  7. 제1 항에 있어서,
    상기 제1 스위치의 일 단은, 상기 제2 트랜지스터의 일 단 및 상기 제1 액티브 미러링부가 공유하는 제1 노드에 연결되는 것을 특징으로 하는 입력 버퍼.
  8. 제1 항에 있어서,
    상기 제2 스위치의 일 단은, 상기 제4 트랜지스터의 일 단 및 상기 제2 액티브 미러링부가 공유하는 제2 노드에 연결되는 것을 특징으로 하는 입력 버퍼.
  9. 제1 신호를 입력 받는 제1 트랜지스터. 제2 신호를 입력 받는 제2 트랜지스터, 및 상기 제1 트랜지스터의 일 단 및 상기 제2 트랜지스터의 일 단과 연결되고 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능한 제1 액티브 미러링부를 포함하는 제1 차동 쌍;
    상기 제1 신호를 입력 받는 제3 트랜지스터, 상기 제2 신호를 입력 받는 제4 트랜지스터, 및 상기 제3 트랜지스터의 일 단 및 상기 제4 트랜지스터의 일 단과 연결되고 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 흐르는 전류에 대한 액티브 미러링을 수행 가능한 제2 액티브 미러링부를 포함하는 제2 차동 쌍;
    상기 제1 액티브 미러링부에 연결되는 상기 제1 트랜지스터의 일 단과 그라운드 노드 사이에 연결되는 제1 스위치; 및
    상기 제2 액티브 미러링부에 연결되는 상기 제3 트랜지스터의 일 단과 전원 노드 사이에 연결되는 제2 스위치를 포함하는 입력 버퍼.
  10. 제9 항에 있어서, 상기 제1 및 제2 스위치는,
    상기 버퍼 회로의 차동 모드에서 턴-오프 되고, 상기 버퍼 회로의 단일 종단 모드에서 턴-온 되는 것을 특징으로 하는 입력 버퍼.
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