KR20180076981A - 구조화된 표면 세퍼레이터를 갖는 리튬／금속 셀 - Google Patents

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Abstract

하나의 실시예에서 전기화학 셀은 리튬의 한 형태를 포함하는 애노드(anode), 리튬을 삽입하는 활성 재료를 포함하는 캐소드(cathode), 및 애노드와 캐소드 사이에 위치된 세퍼레이터(separator)를 포함하고, 세터레이터는 애노드에 대향하여 위치된 제 1 구조화된 표면 부분을 포함하고, 제 1 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일(profile)을 갖는다.

Description

구조화된 표면 세퍼레이터를 갖는 리튬／금속 셀{LI/METAL CELL WITH STRUCTURED SURFACE SEPARATOR}
상호 참조
본 출원은, 그의 전체 콘텐트들이 본 명세서에 참조로서 통합되는 2013년 8월 15일에 출원된 미국 가 출원 번호 제 61/866,241 호의 이득을 청구한다.
본 발명은 배터리들에 관한 것이며, 특히 리튬-금속 배터리들에 관한 것이다.
배터리들은 복수의 시스템들로 통합될 수 있는 저장된 에너지의 유용한 소스이다. 재충전가능한 리튬-이온("Li-ion") 배터리들은 다른 전기화학적 에너지 저장 디바이스들에 비해 높은 그들의 비에너지(specific energy) 때문에 휴대용 전자기기들과 전기 및 하이브리드-전기 차량들에 대해 매력적인 에너지 저장 시스템들이다. 특히, 음극으로 통합된 리튬 금속의 형태를 갖는 배터리들은 종래의 탄소질 음극들을 갖는 배터리들과 비교하여 예외적으로 높은 비에너지(Wh/kg 단위로 측정된) 및 에너지 밀도(Wh/L 단위로 측정된)를 제공한다.
리튬과 같은 고-비용량(high-specific-capacity)의 음극들이 배터리에서 이용될 때, 고용량의 양극 활성 재료가 또한 이용되면 종래의 시스템들을 넘는 용량 증가의 최대 이득이 실현된다. 종래의 리튬-삽입 산화물들(예로서, LiCoO2, LiNi0.8Co0.15Al0.05O2, 및 Li1 .1Ni0 .3Co0 .3Mn0 .3O2)은 전형적으로 (리튬화된 산화물의 질량에 기초하여) ~280 mAh/g의 이론적 용량과 180 내지 250 mAh/g의 실질적 용량으로 제한된다. 비교적으로, 리튬 금속의 비용량은 약 3863 mAh/g이다. 리튬-이온 양극에 대하여 성취가능한 최고의 이론적 용량은 (리튬화된 재료의 질량에 기초하여) 1168 mAh/g이고, 이는 Li2S 및 Li2O2에 의해 공유된다. BiF3(303 mAh/g, 리튬화됨) 및 FeF3(712 mAh/g, 리튬화됨)을 포함하는 다른 고용량 재료들은 플루오르 화학 저널, 2007년 128(4); 페이지 243-262의 Amatucci, G.G. 및 N. Pereira에 의한, 진보된 에너지 저장 디바이스들을 위한 불소 기반 전극 재료들(Fluoride based electrode materials for advanced energy storage devices)에서 식별된다. 상기 재료들 모두는 그러나, 종래의 산화물 양극들과 비교하여 더 낮은 전압에서 리튬으로 반응하고, 따라서 이론적 비에너지를 제한한다. 상기 재료들의 이론적 비에너지들은 그러나, 매우 높다(리튬 음극 및 종래의 산화물 양극을 갖는 셀에 대해 ~500 Wh/kg의 최대값과 비교하여 >800 Wh/kg).
따라서, Li 금속 음극(때때로 애노드(anode)로서 언급됨)을 이용하는 장점은 흑연 또는 다른 삽입 음극들을 갖는 셀들과 비교하여, 전체 셀의 훨씬 더 큰 에너지 밀도이다. 순수한 Li 금속을 이용하는 단점은 리튬이 매우 반응적이라는 것이다. 따라서, 리튬 금속은 형태 변화들을 겪는 경향을 갖고, 이는 고 표면 영역을 가지는 구조들로 하여금 셀이 충전되고 있을 때 음극 상에 및 주위에 형성하도록 한다. 예시적인 고 표면 영역 구조들은 덴드라이트(dendrite)들 및 모시(mossy) 구조들을 포함한다.
덴드라이트들은 Li 금속 애노드들을 갖는 셀들에 대한 가장 공통적인 고장 모드이다. 덴드라이트들은 바늘과 같은 구조를 갖고 형성되고 셀의 충전 동안 세퍼레이터(separator)를 통해 성장할 수 있어서, 내부 단락(short)을 야기한다. 빠르게 소진하는 "소프트 단락들"은 셀의 일시적인 자가 방전을 야기하는 반면에, 더 높고, 더 안정적인 접촉 영역으로 구성되는 "강한 단락들"은 셀의 완전한 방전, 셀 고장, 및 심지어 열 폭주(thermal runaway)를 야기할 수 있다. 덴드라이트들이 전형적으로, 충전 동안 세터레이터를 통해 성장하긴 하지만, 단락들은 또한 셀 상에 가해진 외부 압력 및/또는 음극과 양극 둘 모두에서 발생하는 내부 볼륨 변화들에 의존하여 방전 동안 발전할 수 있다.
Li 금속이 매우 전기적으로 전도성이기 때문에, Li의 표면은 금속이 도금되고 벗겨지기 때문에 거칠어지는 경향이 있다. 표면에서의 피크들은 충전 동안 덴드라이트들로서 성장한다. 방전 동안, 덴드라이트들의 일부 평탄화가 발생한다. 그럼에도 불구하고, 전형적으로, 방전의 끝에서 남아 있는 일부 거침이 존재한다. 방전의 깊이에 의존하여, 전체적인 거침은 사이클 마다 증폭될 수 있다. 금속이 필수적으로 포텐셜에 걸쳐 동일한 전기화학 포텐셜에 있기 때문에, 보다 적게 전해질 단계에서의 농도 기울기들이 형태의 변화를 초래한다.
Li 형태의 발전은 덴드라이트 개시 및 성장과 관련되고, 이는 주기를 갖고 전극 표면 영역을 증가시키는 경향이 있고 새로 생긴 패시베이션 층(passivation layer)들을 생성하기 위해 용매를 소비한다. 고 표면 영역 모시 Li의 형성은 액체 전해질로부터의 저 레이트 증착 동안 특히, 소금 농도가 높으면 발생하는 경향이 있다. Li의 고 반응성 및 유기 용매의 인화성과 조합된 고 표면 영역이 매우 반응적이고 위험한 셀에 대해 만들어진다.
Li 금속 애노드를 통합시키는 상업적으로 실행가능한 배터리의 실현 시에 또다른 중요한 도전은 다공성 전극과 비교하여 반응을 위해 감소된 계면 영역을 갖는 애노드에서의 평면형 Li 금속 표면의 존재이고, 여기서 작은 입자들은 전형적으로, 반응을 위한 계면 영역을 증가시키기 위해 이용된다. 예를 들면, 도 1은 애노드(12), 알루미늄 전류 수집기를 갖는 캐소드(cathode)(14), 및 세퍼레이터 구조(18)를 포함하는 전형적인 리튬 셀(10)을 묘사한다. 전류 수집기(20)는 애노드(12)를 위해 포함된다. 애노드(12)와 세퍼레이터(18) 사이의 인터페이스는 평면형이다.
도 1의 구성과는 대조적으로, 50%의 부피율을 갖는 6 마이크론들의 지름을 갖는 구형 입자들로 구성된 다공성 전극은 기하학적 구조 영역의 cm2 당 100㎛의 전극 두께 당 50 cm2의 반응에 대한 계면 영역을 갖는다. 반응에 대한 계면 영역의 증가는 셀의 총 저항을 감소시키는데 도움을 주고 따라서, 그것이 전달하는 파워의 양을 증가시킨다.
따라서, 전형적인 다공성 전극이 기하학적 구조 영역의 cm2 당 100㎛의 전극 두께 당 반응에 대해 이용가능한 약 50 cm2의 계면 영역을 갖긴 하지만, 평면형 전극(12)은 단지 반응에 대한 다공성 전극의 계면 영역의 50분의 1을 갖는다. 결과적으로, 셀(10)은 다공성 애노드와 동일한 키네틱(kinetic) 저항을 성취하기 위해 다공성 노드를 포함하는 셀의 약 50배 만큼 높은 키네틱 레이트 상수를 요구한다. 특히, Li 금속 및 고체 세퍼레이터를 이용하는 고체 상태 셀들에 대해, Li 금속/세퍼레이터 인터페이스는 고체/고체 인터페이스이고, 그 인터페이스를 통한 Li 전달의 키네틱들은 Li 금속/액체 유기 전해질 인터페이스와 비교하여 느리다.
따라서, 감소된 키네틱 저항을 보이는 애노드에 리튬의 한 형태를 포함시키는 전기화학 셀이다.
하나의 실시예에 따라, 전기화학 셀은 리튬의 한 형태를 포함하는 애노드, 리튬을 삽입하는 활성 재료를 포함하는 캐소드, 및 애노드와 캐소드 사이에 위치된 세퍼레이터를 포함하고, 세터레이터는 애노드에 대향하여 위치된 제 1 구조화된 표면 부분을 포함하고, 제 1 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일(profile)을 갖는다.
하나 이상의 실시예들에서, 세퍼레이터는 제 1 공칭 폭을 갖고, 제 1 구조화된 표면 부분은 제 2 공칭 폭을 규정하며, 제 2 공칭 폭은 제 1 공칭 폭의 약 20% 미만이다.
하나 이상의 실시예들에서, 제 1 공칭 폭은 약 25 마이크론들이고, 제 2 공칭 폭은 약 5 마이크론들이다.
하나 이상의 실시예들에서, 세퍼레이터는 캐소드에 대향하여 위치된 제 2 구조화된 표면 부분을 포함하고, 제 2 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일을 갖는다.
하나 이상의 실시예들에서, 세퍼레이터는 제 1 공칭 폭을 갖고, 제 1 구조화된 표면 부분은 제 2 공칭 폭을 규정하고, 제 2 구조화된 표면 부분은 제 3 공칭 폭을 규정하며, 제 2 공칭 폭 및 제 3 공칭 폭의 합은 제 1 공칭 폭의 약 20% 미만이다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분은 균일하게 구조화되고, 제 2 구조화된 표면 부분은 균일하게 구조화된다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분은 서로에 대해 기울어진 복수의 제 1 표면들을 포함하고, 제 2 구조화된 표면 부분은 서로에 대해 기울어진 복수의 제 2 표면들을 포함한다.
하나 이상의 실시예들에서, 복수의 제 1 표면들 각각은 둥근 코너 부분에 의해 복수의 제 1 표면들 중 또 다른 것으로부터 분리되고, 복수의 제 2 표면들 각각은 둥근 코너 부분에 의해 복수의 제 2 표면들 중 또 다른 것으로부터 분리된다.
하나 이상의 실시예들에서, 복수의 제 1 표면들 각각은 세퍼레이터의 폭을 곧장 가로질러 위치된 복수의 제 2 표면들 중 각각의 표면과 연관되고, 복수의 제 1 표면들 각각으로부터 복수의 제 2 표면들 중 연관된 표면까지의 직선 거리는 복수의 제 1 표면들의 다른 표면 각각과 복수의 제 2 표면들 중 연관된 표면까지 사이의 평행 직선 거리와 동일한 거리이다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분 및 제 2 구조화된 표면 부분 각각은 불규칙적으로 텍스쳐(texture)된다.
하나 이상의 실시예들에서, 전기화학 셀을 형성하는 방법은 리튬의 한 형태를 포함하는 애노드를 제공하는 단계, 리튬을 삽입하는 활성 재료를 포함하는 캐소드를 제공하는 단계, 세퍼레이터 부분을 형성하는 단계, 세퍼레이터 부분의 제 1 구조화된 표면 부분을 형성하는 단계로서, 상기 제 1 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일을 갖는, 상기 제 1 구조화된 표면 부분을 형성하는 단계, 및 애노드와 애노드에 대향하는 제 1 구조화된 표면 부분을 갖는 캐소드 사이에 제 1 구조화된 표면 부분을 갖는 형성된 세퍼레이터 부분을 위치시키는 단계를 포함한다.
하나 이상의 실시예들에서, 세퍼레이터 부분을 형성하는 단계는 제 1 공칭 폭을 갖는 세퍼레이터 부분을 형성하는 단계를 포함하고, 제 1 구조화된 표면 부분을 형성하는 단계는 제 2 공칭 폭을 갖는 제 1 구조화된 표면 부분을 형성하는 단계를 포함하고, 여기서 제 2 공칭 폭은 제 1 공칭 폭의 약 20% 미만이다.
하나 이상의 실시예들에서, 전기화학 셀을 형성하는 방법은 제 2 구조화된 표면 부분을 형성하는 단계를 포함하고, 제 1 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일을 갖고, 여기서 애노드와 캐소드 사이에 형성된 세퍼레이터 부분을 위치시키는 단계는 캐소드에 대향하여 제 2 구조화된 표면 부분을 위치시키는 단계를 포함한다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분을 형성하는 단계는 제 1 구조화된 표면 부분을 균일하게 구조화하는 단계를 포함하고, 제 2 구조화된 표면 부분을 형성하는 단계는 제 2 구조화된 표면 부분을 균일하게 구조화하는 단계를 포함한다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분을 형성하는 단계는 서로에 대해 기울어진 복수의 제 1 표면들을 형성하는 단계를 포함하고, 제 2 구조화된 표면 부분을 형성하는 단계는 서로에 대해 기울어진 복수의 제 2 표면들을 형성하는 단계를 포함한다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분을 형성하는 단계는 둥근 코너 부분을 갖는 복수의 제 1 표면들 중 또 다른 표면으로부터 복수의 제 1 표면들 각각을 분리시키는 단계를 포함하고, 제 2 구조화된 표면 부분을 형성하는 단계는 둥근 코너 부분을 갖는 복수의 제 2 표면들 중 또 다른 표면으로부터 복수의 제 2 표면들 각각을 분리시키는 단계를 포함한다.
하나 이상의 실시예들에서, 제 2 구조화된 표면 부분을 형성하는 단계는, 복수의 제 1 표면들 각각으로부터 복수의 제 2 표면들 중 연관된 표면까지의 직선 거리가 복수의 제 1 표면들의 다른 표면 각각과 복수의 제 2 표면들 중 연관된 표면까지 사이의 평행 직선 거리와 동일한 거리가 되도록 복수의 제 1 표면들 중 연관된 표면으로부터 형성된 세퍼레이터 부분의 폭을 곧장 가로지르는 복수의 제 2 표면들 각각을 형성하는 단계를 포함한다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분을 형성하는 단계는 제 1 외부 표면 상에 불규칙 텍스쳐를 형성하기 위해 형성된 세퍼레이터 부분의 제 1 외부 표면을 스크레이핑(scraping)하는 단계를 포함하고, 제 2 구조화된 표면 부분을 형성하는 단계는 제 2 외부 표면 상에 불규칙 텍스쳐를 형성하기 위해 형성된 세퍼레이터 부분의 제 2 외부 표면을 스크레이핑하는 단계를 포함한다.
하나 이상의 실시예들에서, 세퍼레이터 부분을 형성하는 단계는 원하는 표면 구조를 가지는 스캐폴드(scaffold) 상에 세퍼레이터 부분을 형성하는 단계, 및 세퍼레이터 부분을 형성하는 단계가 제 1 구조화된 표면 부분을 형성하는 단계를 포함하도록 스캐폴딩으로부터 형성된 세퍼레이터 부분을 릴리싱(releasing)하는 단계를 포함한다.
하나 이상의 실시예들에서, 제 1 구조화된 표면 부분을 형성하는 단계는 형성된 세퍼레이터 부분을 화학적으로 에칭하는 단계를 포함한다.
도 1은 평면형 애노드 대 세퍼레이터 인터페이스를 포함하는 전형적인 전기화학 셀의 단순화된 도식을 묘사한 도면.
도 2는 애노드에 바로 인접한 구조화된 세퍼레이터 표면을 포함하는 전기화학 셀의 단순화된 도식을 묘사한 도면.
도 3은 애노드에 바로 인접한 구조화된 세퍼레이터 표면 및 캐소드에 바로 인접한 구조화된 세퍼레이터 표면을 포함하는 전기화학 셀의 단순화된 도식을 묘사한 도면.
도 4는 둥근 구조들을 가지는 2개의 구조화된 표면들을 포함하는 세퍼레이터의 단순화된 도식을 묘사한 도면.
도 5는 둥근 그리고 뾰족한 구조들을 포함하는 불규칙적으로 구조화된 표면들을 가지는 2개의 구조화된 표면들을 포함하는 세퍼레이터의 단순화된 도식을 묘사한 도면.
본 발명의 원리들의 이해를 촉진하는 목적을 위해, 이제 도면들에 도시되고 다음의 기록된 설명에서 설명된 실시예들에 대한 참조가 행해질 것이다. 본 발명의 범위에 대한 어떠한 제한도 그에 의해 의도되지 않음이 이해된다. 본 발명이 도시된 실시예들에 대한 임의의 변경들 및 수정들을 포함하고 이 발명이 관련되는 당업자에 정상적으로 발생할 바와 같은 본 발명의 원리들의 또 다른 응용들을 포함함이 또한 이해된다.
도 2는 전류 수집기(103)를 갖는 애노드(102), 알루미늄 전류 수집기(106)를 갖는 캐소드(104), 및 세퍼레이터 구조(108)를 포함하는 전기화학 셀(100)을 묘사한다. 애노드(102)는 리튬 금속 또는 리튬 합금 금속을 포함한다. 애노드(104)는, 그것이 주기 동안 발생하는 부반응(side reaction)들로 소비될 수 있는 Li 금속을 설명하기 위해 적어도 캐소드(106) 만큼 큰 용량, 바람직하게 적어도 10% 초과 용량 및 일부 실시예들에서, 수명(life)의 시작 및 완전한 충전 시에 최대 50%의 초과 용량을 갖도록 크기가 조정된다.
캐소드(104)는 (LiFePO4와 같은 Li를 삽입하는 재료와 같은) 활성 재료, 전해질, 및 선택적으로 (카본 블랙과 같은) 전기 전도도를 개선하는 전도성 첨가제 및 선택적으로 (PVDF와 같은) 캐소드에서의 입자들의 응집(coherence)을 개선하는 바인더를 포함한다.
세퍼레이터 구조(108)는 Li 이온들을 전도하지만 전자들을 전도하지 않는 층이다. 세퍼레이터 구조(108)는 (석류석 재료, Li3N, LiPON, LiSICON, LTAP, 황화물들, 등, 또는 결정체 또는 유리 같은 세라믹들과 산화 폴리에틸렌에 기초한 것들과 같은 폴리머들 둘 모두를 포함하는 합성 고체 세라믹과 같은) 고체 세라믹 Li 전도체로 구성될 수 있다.
하나의 실시예에서, 세퍼레이터 층은 고체 세라믹 층으로 구성된다. 고체 세라믹 층의 이득은 어떠한 이온 액체도, 이온 액체와 같은 작은 분자가 침투할 수 있는 폴리머와 다르게, 침투할 수 없을 것이라는 것이다.
세퍼레이터 구조(108)는 애노드(102)에 바로 인접하는 구조화된 표면(110)을 포함한다. 본 명세서에서 이용된 바와 같이, 용어 "구조화된 표면"은 표면이 전체적으로 평면형이 아님을 의미한다. 도 2의 실시예에서, 구조화된 표면(110)은 90°의 각으로 조인(join)되는 복수의 평면형 표면들을 포함하고, 각각의 평면형 표면은 애노드(102)의 평면형 표면에 대향한다. 기울어진 평면형 표면들을 포함함으로써, 애노드(102)와 캐소드(108) 사이의 계면 영역은 2의 제곱근(1.414)의 배만큼 증가된다. 도 2는 구조화된 표면 부분(110)의 공칭 폭(즉, 하나의 꼭대기로부터 인접 골(valley)들까지)이 전형적으로 세퍼레이터 구조(108)의 공칭 폭보다 훨씬 작기 때문에, 치수대로 도시되지 않는다. 예를 들면, 하나의 실시예에서, 구조화된 표면(110)의 공칭 폭을 포함하는, 고체 세퍼레이터의 공칭 폭은 25 마이크론들이고, 표면 구조화의 공칭 폭은 5 마이크론들 미만이다. 바람직하게, 구조화된 표면(110)의 공칭 폭은 세퍼레이터 구조(108)의 공칭 폭의 20% 미만이다.
도 2의 구성은 따라서, 애노드(102)와 캐소드(108) 사이의 증가된 계면 영역을 야기한다. 일부 실시예들에서 세퍼레이터(108)의 단일 측 상의 구조화된 표면(110)의 이용은 그러나, 애노드(102)와 캐소드(104) 사이의 균일하지 않은 거리로 인해 세퍼레이터(108)를 통한 균일하지 않은 전류 밀도를 야기할 수 있다. 전류는 최소 저항을 갖는 경로를 따르고, 따라서 전류 밀도는 Li 금속 애노드(102)와 캐소드(104) 사이의 최단 거리의 포인트들에서 최고일 것이다. 도 3의 전기화학 셀(120)은 균일하지 않은 전류 밀도를 감소시킨다.
전기화학 셀(120)은 전류 수집기(123)를 갖는 애노드(122), 알루미늄 전류 수집기(126)를 갖는 캐소드(124), 및 세퍼레이터 구조(128)를 포함한다. 전기화학 셀(120)은, 세퍼레이터 구조(128)가 제 1 구조화된 표면(130) 및 캐소드(124)에 바로 인접한 대향 구조화된 표면(132)을 포함하는 것이 다르고 전기화학 셀(100)과 실질적으로 동일하다. 제 1 구조화된 표면(130) 상의 임의의 포인트와 대향 구조화된 표면(132) 상의 대응하는 포인트 사이의 직선 거리는 제 1 구조화된 표면(130) 상의 모든 포인트에 대해 동일하다.
도 2 및 도 3의 실시예들이 균일하기 기울어지고 이격된 표면들을 갖는 구조화된 표면들을 통합하긴 하지만, 다른 표면 구조화 형상들 및 계획들이 실현될 수 있다. 예를 들면, 도 4는 지속적으로 둥근 구조화된 표면들(142 및 144)을 갖는 세퍼레이터(140)를 묘사한다. 상이한 실시예들에서 구조화된 표면들(142 및 144)은 규칙적으로 굽어지거나 불규칙적으로 굽어진다(즉, 상이하게 크기가 조정되거나 정렬된 피크들 및 골들).
둥근 코너들 또는 랜덤 구조들을 이용하는 이득들은 제작의 증가된 용이를 포함한다. 예를 들면, 도 5의 굽은 표면(150)과 같은 랜덤 구조는 불규칙적으로 텍스쳐된 표면 구조화를 도입하기 위해 고체 세퍼레이터의 표면을 스크레이핑함으로써 용이하게 얻어질 수 있다. 제작 프로세스에 의존하여, 둥근 에지들은 정사각형 또는 그렇지 않으면 뾰족한 에지들보다 도입하기에 용이할 수 있다. 게다가, 둥근 구조는 전형적으로, 정사각형 에지들보다 넓은 계면 영역을 도입한다. 예를 들면, 약 1.57의 영역 증진 인자는 90°의 이용을 통해 1.414의 증진 인자와 비교하여 써클(circle)의 이용을 통해 성취된다.
표면 구조화를 도입하는 방법은 특정한 재료에 대한 제작 프로세스에 의존하지만, 리소그래피(lithography), 물리적 및 화학적 증착 기술들, 및 그 이상을 포함하는 100 nm로부터 5 마이크론들까지의 길이 스케일들로 재료들을 구조화하기 위해 이용된 많은 방법들 중 임의의 방법을 포함할 수 있다. 스캐폴드들은, 고체 세퍼레이터가 릴리싱될 필요가 있을 제작을 위해 이용될 수 있고, 릴리스를 용이하게 하는 적절한 중간층들은 일부 실시예들에서 이용된다.
일부 실시예들에서, 결과로 발생하는 평면형이 아닌 피스(piece)의 Li 금속은, Li 금속의 증착 및 제거가 전기화학 주기 동안 발생할 때, 일부 플라스틱 변형을 경험할 수 있다. 따라서, 딱딱한(stiff) 셀 엔클로저들, 단단한 캐소드 구조들의 이용, 및/또는 셀 층들에 대한 가압력(compressive pressure)의 적용과 같은, Li 금속의 플라스틱 변형을 용이하게 하는 방법들이 이용될 수 있다.
상기 설명된 실시예들은 Li 금속에 인접한 층 상의 표면 구조화를 도입하고, 그에 의해 계면 반응을 위해 이용가능한 영역을 증가시키며 계면 임피던스를 감소시킨다. 날카로운 코너들, 둥근 코너들, 및 랜덤 구조들을 통한 구조화의 이용을 포함하는 많은 유형들의 표면 구조화가 이용가능하다.
상기 설명된 실시예들은 질량 및 부피 당 더 높은 에너지를 가지는 Li 금속 셀들을 인에이블링(enabling)한다. 게다가, 상기 설명된 실시예들은 구조화된 표면들을 포함하지 않는 Li 금속을 이용하는 셀들과 비교하여 높은 파워 출력 및 더 낮은 셀 저항을 제공한다.
본 발명이 도면들과 상기 설명에서 상세하게 도시되고 설명되긴 했지만, 이들은 그 특성이 예시적인 것이며 제한적인 것이 아닌 것으로서 고려되어야 한다. 단지 선호된 실시예들이 제시되었고 본 발명의 사상 내에 있는 모든 변화들, 수정들 및 또 다른 응용들이 보호되는 것이 바람직함이 이해된다.
10: 전형적인 리튬 셀 12, 102, 122: 애노드
14, 104, 124: 캐소드
16, 106, 126: 알루미늄 전류 수집기 18, 108, 128: 세퍼레이터 구조
20, 103, 123: 전류 수집기 100, 120: 전기화학 셀
110: 구조화된 표면 부분 130: 제 1 구조화된 표면
132: 대향 구조화된 표면 140: 세퍼레이터
142, 144: 둥근 구조화된 표면들 150: 굽은 표면

Claims (20)

  1. 전기화학 셀에 있어서:
    리튬의 한 형태를 포함하는 애노드(anode);
    리튬을 삽입하는 활성 재료를 포함하는 캐소드(cathode); 및
    상기 애노드와 상기 캐소드 사이에 위치된 세퍼레이터(separator)로서, 상기 애노드에 대향하여 위치된 제 1 구조화된 표면 부분을 포함하고, 상기 제 1 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일(profile)을 갖는, 상기 세퍼레이터를 포함하는, 전기화학 셀.
  2. 제 1 항에 있어서,
    상기 세퍼레이터는 제 1 공칭 폭을 갖고;
    상기 제 1 구조화된 표면 부분은 제 2 공칭 폭을 규정하며;
    상기 제 2 공칭 폭은 상기 제 1 공칭 폭의 약 20% 미만인, 전기화학 셀.
  3. 제 1 항에 있어서,
    상기 제 1 공칭 폭은 약 25 마이크론들이고;
    상기 제 2 공칭 폭은 약 5 마이크론들인, 전기화학 셀.
  4. 제 1 항에 있어서,
    상기 세퍼레이터는:
    상기 캐소드에 대향하여 위치된 제 2 구조화된 표면 부분으로서, 전체적으로 평면형이 아닌 프로파일을 갖는, 상기 제 2 구조화된 표면 부분을 더 포함하는, 전기화학 셀.
  5. 제 4 항에 있어서,
    상기 세퍼레이터는 제 1 공칭 폭을 갖고;
    상기 제 1 구조화된 표면 부분은 제 2 공칭 폭을 규정하고;
    상기 제 2 구조화된 표면 부분은 제 3 공칭 폭을 규정하며;
    상기 제 2 공칭 폭 및 상기 제 3 공칭 폭의 합은 상기 제 1 공칭 폭의 약 20% 미만인, 전기화학 셀.
  6. 제 4 항에 있어서,
    상기 제 1 구조화된 표면 부분은 균일하게 구조화되고;
    상기 제 2 구조화된 표면 부분은 균일하게 구조화되는, 전기화학 셀.
  7. 제 6 항에 있어서,
    상기 제 1 구조화된 표면 부분은 서로에 대해 기울어진 복수의 제 1 표면들을 포함하고;
    상기 제 2 구조화된 표면 부분은 서로에 대해 기울어진 복수의 제 2 표면들을 포함하는, 전기화학 셀.
  8. 제 6 항에 있어서,
    상기 복수의 제 1 표면들 각각은 둥근 코너 부분에 의해 상기 복수의 제 1 표면들 중 또 다른 것으로부터 분리되고;
    상기 복수의 제 2 표면들 각각은 둥근 코너 부분에 의해 상기 복수의 제 2 표면들 중 또 다른 것으로부터 분리되는, 전기화학 셀.
  9. 제 7 항에 있어서,
    상기 복수의 제 1 표면들 각각은 상기 세퍼레이터의 폭을 곧장 가로질러 위치된 상기 복수의 제 2 표면들 중 각각의 표면과 연관되고;
    상기 복수의 제 1 표면들 각각으로부터 상기 복수의 제 2 표면들 중 연관된 표면까지의 직선 거리는 상기 복수의 제 1 표면들의 다른 표면 각각과 상기 복수의 제 2 표면들 중 연관된 표면까지 사이의 평행 직선 거리와 동일한 거리인, 전기화학 셀.
  10. 제 4 항에 있어서,
    상기 제 1 구조화된 표면 부분 및 상기 제 2 구조화된 표면 부분 각각은 불규칙적으로 텍스쳐(texture)되는, 전기화학 셀.
  11. 전기화학 셀을 형성하는 방법에 있어서:
    리튬의 한 형태를 포함하는 애노드를 제공하는 단계:
    리튬을 삽입하는 활성 재료를 포함하는 캐소드를 제공하는 단계;
    세퍼레이터 부분을 형성하는 단계;
    상기 세퍼레이터 부분의 제 1 구조화된 표면 부분을 형성하는 단계로서, 상기 제 1 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일을 갖는, 상기 제 1 구조화된 표면 부분을 형성하는 단계; 및
    상기 애노드와 상기 애노드에 대향하는 상기 제 1 구조화된 표면 부분을 갖는 상기 캐소드 사이에 상기 제 1 구조화된 표면 부분을 갖는 상기 형성된 세퍼레이터 부분을 위치시키는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  12. 제 11 항에 있어서,
    상기 세퍼레이터 부분을 형성하는 단계는 제 1 공칭 폭을 갖는 상기 세퍼레이터 부분을 형성하는 단계를 포함하고;
    상기 제 1 구조화된 표면 부분을 형성하는 단계는 제 2 공칭 폭을 갖는 상기 제 1 구조화된 표면 부분을 형성하는 단계를 포함하고, 상기 제 2 공칭 폭은 상기 제 1 공칭 폭의 약 20% 미만인, 전기화학 셀을 형성하는 방법.
  13. 제 11 항에 있어서,
    제 2 구조화된 표면 부분을 형성하는 단계로서, 상기 제 1 구조화된 표면 부분은 전체적으로 평면형이 아닌 프로파일을 갖는, 상기 제 2 구조화된 표면 부분을 형성하는 단계를 더 포함하고,
    상기 애노드와 상기 캐소드 사이에 상기 형성된 세퍼레이터 부분을 위치시키는 단계는 상기 캐소드에 대향하여 상기 제 2 구조화된 표면 부분을 위치시키는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 구조화된 표면 부분을 형성하는 단계는 상기 제 1 구조화된 표면 부분을 균일하게 구조화하는 단계를 포함하고;
    상기 제 2 구조화된 표면 부분을 형성하는 단계는 상기 제 2 구조화된 표면 부분을 균일하게 구조화하는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 구조화된 표면 부분을 형성하는 단계는 서로에 대해 기울어진 복수의 제 1 표면들을 형성하는 단계를 포함하고;
    상기 제 2 구조화된 표면 부분을 형성하는 단계는 서로에 대해 기울어진 복수의 제 2 표면들을 형성하는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 구조화된 표면 부분을 형성하는 단계는 둥근 코너 부분을 갖는 상기 복수의 제 1 표면들 중 또 다른 표면으로부터 상기 복수의 제 1 표면들 각각을 분리시키는 단계를 포함하고;
    상기 제 2 구조화된 표면 부분을 형성하는 단계는 둥근 코너 부분을 갖는 상기 복수의 제 2 표면들 중 또 다른 표면으로부터 상기 복수의 제 2 표면들 각각을 분리시키는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  17. 제 13 항에 있어서,
    상기 제 2 구조화된 표면 부분을 형성하는 단계는, 상기 복수의 제 1 표면들 각각으로부터 상기 복수의 제 2 표면들 중 연관된 표면까지의 직선 거리가 상기 복수의 제 1 표면들의 다른 표면 각각과 상기 복수의 제 2 표면들 중 연관된 표면까지 사이의 평행 직선 거리와 동일한 거리가 되도록 상기 복수의 제 1 표면들 중 연관된 표면으로부터 상기 형성된 세퍼레이터 부분의 폭을 곧장 가로지르는 상기 복수의 제 2 표면들 각각을 형성하는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  18. 제 13 항에 있어서,
    상기 제 1 구조화된 표면 부분을 형성하는 단계는 제 1 외부 표면 상에 불규칙 텍스쳐를 형성하기 위해 상기 형성된 세퍼레이터 부분의 제 1 외부 표면을 스크레이핑(scraping)하는 단계를 포함하고;
    상기 제 2 구조화된 표면 부분을 형성하는 단계는 제 2 외부 표면 상에 불규칙 텍스쳐를 형성하기 위해 상기 형성된 세퍼레이터 부분의 제 2 외부 표면을 스크레이핑하는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  19. 제 11 항에 있어서,
    상기 세퍼레이터 부분을 형성하는 단계는:
    원하는 표면 구조를 가지는 스캐폴드(scaffold) 상에 상기 세퍼레이터 부분을 형성하는 단계; 및
    상기 세퍼레이터 부분을 형성하는 단계가 상기 제 1 구조화된 표면 부분을 형성하는 단계를 포함하도록 상기 스캐폴딩으로부터 상기 형성된 세퍼레이터 부분을 릴리싱(releasing)하는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
  20. 제 11 항에 있어서,
    상기 제 1 구조화된 표면 부분을 형성하는 단계는:
    상기 형성된 세퍼레이터 부분을 화학적으로 에칭하는 단계를 포함하는, 전기화학 셀을 형성하는 방법.
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