KR20180069270A - Shift register with inverter and display device using the same - Google Patents

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Abstract

The present invention relates to a shift register having an inverter capable of preventing a multi-output defect and a display device using the same. According to an embodiment of the present invention, each stage comprises an inverter which is controlled by a first clock and a carry signal, and outputs inverter output, which is synchronized with the first clock, through an inverter output node during a second period excluding a first period when a pull-up unit outputs the first clock. The inverter includes a first inverter TFT, a second inverter TFT, a third inverter TFT, and a capacitor. The first inverter TFT is connected between a first clock terminal and an inverter control node as a diode structure, and supplies the first clock to the inverter control node. The second inverter TFT is controlled by a voltage charged in the inverter control node, and supplies the first clock as inverter output through the inverter output node. The third inverter TFT is controlled by the carry signal and discharges the inverter control node to low-potential voltage. The capacitor is connected between the inverter control node and the inverter output node.

Description

인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치{SHIFT REGISTER WITH INVERTER AND DISPLAY DEVICE USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a shift register having an inverter and a display using the shift register.

본 발명은 멀티 출력 불량을 방지할 수 있는 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.The present invention relates to a shift register having an inverter capable of preventing multiple output defects and a display using the same.

최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다. 2. Description of the Related Art [0002] Flat panel display devices that have recently become popular as display devices include liquid crystal displays (LCDs) using liquid crystals, OLED display devices using organic light emitting diodes (OLEDs) Display devices (ElectroPhoretic Display; EPD), and the like.

평판 표시 장치는 각 화소가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 구동부와, 패널 구동부를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 구동부는 표시 패널의 게이트 라인들을 구동하는 게이트 구동부와, 표시 패널의 데이터 라인들을 구동하는 데이터 구동부를 포함한다.A flat panel display device includes a display panel for displaying an image of a pixel array in which each pixel is independently driven by a thin film transistor (TFT), a panel driver for driving the display panel, a timing controller for controlling the panel driver . The panel driver includes a gate driver for driving the gate lines of the display panel, and a data driver for driving the data lines of the display panel.

게이트 구동부는 표시 패널의 게이트 라인들을 개별 구동하는 스테이지들로 구성된 쉬프트 레지스터를 구비하고, 각 스테이지는 다수의 TFT로 구성된다. 최근 게이트 구동부는 화소 어레이의 TFT 어레이와 함께 형성되어 표시 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다. The gate driver includes a shift register composed of stages for separately driving gate lines of the display panel, and each stage is composed of a plurality of TFTs. Recently, the gate driver is formed together with the TFT array of the pixel array to mainly use a gate-in-panel (GIP) method built in the display panel.

각 스테이지에서 풀업 TFT는 Q 노드의 제어에 의해 풀업 기간 동안 동작하여 해당 클럭을 스캔 출력 및 캐리 신호로 공급하고, 풀다운 TFT가 동작하는 풀다운 기간 동안에는 턴-오프된다. 그러나, 풀다운 기간 동안 풀업 TFT에 인가되는 클럭이 트랜지션할 때마다 기생 커패시터의 커플링에 의해 Q 노드에 리플이 발생하여 풀업 TFT를 비정상적으로 구동시킴으로써 출력 단자 및 캐리 출력 단자를 통해 멀티 출력 불량이 발생하는 문제점이 있으며, 이러한 멀티 출력 불량은 초기 구동시 주로 발생한다.In each stage, the pull-up TFT operates during the pull-up period under the control of the Q node to supply the corresponding clock as the scan output and carry signal, and is turned off during the pull-down period during which the pull-down TFT operates. However, during the pull-down period, every time the clock applied to the pull-up TFT transitions, ripple is generated in the Q node due to coupling of the parasitic capacitors, so that the pull-up TFT is abnormally driven to cause a multi-output failure through the output terminal and the carry output terminal , And such multi-output failure occurs mainly at the time of initial driving.

멀티 출력 불량을 방지하기 위하여, 각 스테이지에 풀다운 기간 동안 Q 노드의 리플을 제거하는데 이용되는 인버터를 추가하는 방안이 제안되었다. 그러나, 종래의 인버터는 TFT의 임계 전압(이하 Vth)에 의해 입력 신호 대비 출력 신호의 효율이 좋지 않을 뿐만 아니라 TFT의 Vth가 커질수록 출력 신호가 감소함으로써 Q 노드의 리플이 안정적으로 제거되지 못하여 멀티 출력 불량이 발생할 수 있는 문제점이 있다.To prevent multiple output failures, a scheme has been proposed to add an inverter to each stage that is used to remove the ripple of the Q node during the pull down period. However, in the conventional inverter, the efficiency of the output signal relative to the input signal is not good due to the threshold voltage (hereinafter referred to as Vth) of the TFT, and the output signal decreases as the Vth of the TFT becomes larger. As a result, the ripple of the Q node can not be stably removed, There is a problem that an output failure may occur.

본 발명은 각 스테이지에서 발생하는 멀티 출력 불량을 방지할 수 있는 인버터를 갖는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공한다.The present invention provides a shift register having an inverter capable of preventing a multi-output failure occurring in each stage, and a display device using the shift register.

본 발명의 실시예에 따른 쉬프트 레지스터에서 각 스테이지는 Q 노드에 충전된 전압에 의해 제어되어 제1 클럭 단자에 공급되는 제1 클럭을 출력 단자를 통해 스캔 출력으로 출력하고 캐리 단자를 통해 캐리 신호로 출력하는 풀업부와; 제1 클럭과 캐리 신호에 의해 제어되어, 풀업부가 제1 클럭을 출력하는 제1 기간을 제외한 제2 기간 동안, 제1 클럭과 동기하는 인버터 출력을 인버터 출력 노드를 통해 출력하는 인버터를 포함한다. In the shift register according to the embodiment of the present invention, each stage is controlled by a voltage charged in the Q node and outputs a first clock, which is supplied to the first clock terminal, as a scan output through an output terminal and a carry signal Up unit; And an inverter for outputting an inverter output synchronized with the first clock through an inverter output node during a second period controlled by a first clock and a carry signal and excluding a first period during which the pullup section outputs a first clock.

일 실시예에 따른 인버터는 제1 클럭 단자와 인버터 제어 노드 사이에 다이오드 구조로 접속되어 제1 클럭을 인버터 제어 노드로 공급하는 제1 인버터용 TFT와, 인버터 제어 노드에 충전된 전압에 의해 제어되어, 제1 클럭을 인버터 출력 노드를 통해 인버터 출력으로 공급하는 제2 인버터용 TFT와, 캐리 신호에 의해 제어되어, 인버터 제어 노드를 저전위 전압으로 방전시키는 제3 인버터용 TFT와, 인버터 제어 노드와 인버터 출력 노드 사이에 접속된 커패시터를 구비한다. 또한, 인버터는 캐리 신호에 의해 제어되어, 인버터 출력 노드를 저전위 전압으로 방전시키는 제4 인버터용 TFT를 추가로 구비할 수 있다. The inverter according to an embodiment includes a first inverter TFT connected in a diode structure between the first clock terminal and the inverter control node to supply a first clock to the inverter control node and a second inverter TFT controlled by a voltage charged in the inverter control node A second inverter TFT for supplying a first clock to an inverter output through an inverter output node, a third inverter TFT controlled by a carry signal for discharging the inverter control node to a low potential voltage, And a capacitor connected between the inverter output nodes. The inverter may further include a fourth inverter TFT controlled by the carry signal to discharge the inverter output node to a low potential voltage.

일 실시예에 따른 풀업부는 Q 노드에 충전된 전압에 의해 제어되며, 제1 클럭을 출력 단자를 통해 스캔 출력으로 출력하는 제1 풀업 TFT와, 제1 클럭을 캐리 단자를 통해 캐리 신호로 출력하는 제2 풀업 TFT를 구비한다.The pull-up unit may include a first pull-up TFT controlled by a voltage charged in the Q node and outputting a first clock to a scan output through an output terminal, and a second pull-up TFT outputting a first clock as a carry signal through a carry terminal And a second pull-up TFT.

일 실시예에 따른 각 스테이지는 풀다운부를 추가로 포함하고, 풀다운부는 제1 클럭과 위상이 반전된 제2 클럭에 의해 제어되며, 출력 단자로 게이트 로우 전압을 출력하는 제1 풀다운 TFT와, 캐리 단자로 게이트 로우 전압보다 낮은 저전위 전압을 출력하는 제2 풀다운 TFT를 구비한다.Each of the stages further includes a pull-down section. The pull-down section is controlled by a second clock whose phase is inverted from the first clock. The first pull-down TFT outputs a gate low voltage to the output terminal. And a second pull-down TFT for outputting a low-potential voltage lower than the gate-low voltage.

일 실시예에 따른 각 스테이지는 세트 단자의 세트 신호에 의해 제어되어 Q 노드를 충전하는 세트부를 더 포함한다.Each stage according to an embodiment further includes a set portion that is controlled by the set signal of the set terminal to charge the Q node.

일 실시예에 따른 각 스테이지는 리셋 단자의 리셋 신호에 의해 제어되어 Q 노드를 방전시키는 리셋부를 더 포함한다.Each stage according to an embodiment further includes a reset unit controlled by a reset signal of a reset terminal to discharge the Q node.

일 실시예에 따른 각 스테이지는 인버터 출력에 의해 제어되어 Q 노드를 저전위 전압으로 방전시키는 제1 노이즈 제거부를 더 포함한다. Each stage in accordance with an embodiment further includes a first noise remover that is controlled by an inverter output to discharge the Q node to a low potential voltage.

일 실시예에 따른 각 스테이지는 인버터 출력에 의해 제어되어 출력 단자를 게이트 로우 전압으로 방전시키고, 캐리 단자를 저전위 전압으로 방전시키는 제2 노이즈 제거부를 추가로 구비한다.Each stage according to an embodiment further includes a second noise canceling unit controlled by the inverter output to discharge the output terminal to the gate low voltage and discharge the carry terminal to the low potential voltage.

일 실시예에 따른 각 스테이지는 수직 동기 신호의 블랭크 기간에 공급되는 안정화 신호에 의해 제어되며, Q 노드와, 캐리 단자와, 인버터 출력 노드와, 인버터 제어 노드를 저전위 전압으로 방전시키고, 출력 단자를 게이트 로우 전압으로 방전시키는 안정화부를 추가로 구비한다.Each stage according to one embodiment is controlled by a stabilization signal supplied in the blanking period of the vertical synchronizing signal and discharges the Q node, the carry terminal, the inverter output node, and the inverter control node to a low potential voltage, To a gate-low voltage.

일 실시예에 따른 각 스테이지는 Q 노드와 출력 단자 사이에 접속된 스캔 커패시터와, Q 노드와 캐리 단자 사이에 접속된 캐리 커패시터를 추가로 구비한다. Each stage according to an embodiment further includes a scan capacitor connected between the Q node and the output terminal, and a carry capacitor connected between the Q node and the carry terminal.

쉬프트 레지스터에는 하이 구간이 부분적으로 오버랩하면서 순차적으로 위상이 지연되는 8상 클럭이 공급되고, 8상 클럭 각각은 4H 기간의 하이 구간과, 4H 기간의 로우 구간이 교번되는 파형을 갖는다. An 8-phase clock is sequentially supplied to the shift register. The 8-phase clock is sequentially delayed in phase while the High section is partially overlapped. Each of the 8-phase clocks has a waveform in which the high period of the 4H period and the low period of the 4H period are alternated.

스테이지가 N번째 스테이지일 때, 제1 클럭은 상기 8상 클럭 중 N번째(N은 자연수) 위상을 갖는 클럭이고, 제2 클럭은 제1 클럭보다 4H 기간 지연된 N+4번째 위상을 갖는 클럭이다. 세트 단자에는 N-4번째 전단 스테이지로부터 공급되는 N-4번째 캐리 신호 또는 스타트 신호가 공급된다. 리셋 단자에는 N+4번째 후단 스테이지로부터 공급되는 N+4번째 캐리 신호 또는 리셋 신호가 공급된다.When the stage is the N-th stage, the first clock is a clock having an Nth (N is a natural number) phase of the 8-phase clock, and the second clock is a clock having an (N + 4) th phase delayed by 4H . The set terminal is supplied with the (N-4) th carry signal or the start signal supplied from the (N-4) th stage. The reset terminal is supplied with the (N + 4) th carry signal or the reset signal supplied from the (N + 4) th stage.

일 실시예에 따른 표시 장치는 표시 패널의 비표시 영역에 내장되어 표시 패널의 게이트 라인들을 개별 구동하는 전술한 쉬프트 레지스터를 구비한다.The display device according to an exemplary embodiment includes the above-described shift register which is incorporated in a non-display area of the display panel and independently drives the gate lines of the display panel.

본 발명의 일 실시예에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 인버터의 출력 TFT인 제2 인버터용 TFT의 게이트 전극과 소스 전극(인버터 출력 노드) 사이에 커패시터를 구비함으로써 인버터가 해당 클럭의 하이 전압을 출력할 때마다 커패시터의 커플링에 의해 제2 인버터용 TFT의 게이트 전극에 인가되는 전압이 상승되므로 인버터 출력 전압 감소를 개선할 수 있다. 다. The shift register according to the embodiment of the present invention and the display device using the same include a capacitor between the gate electrode and the source electrode (inverter output node) of the second inverter TFT, which is the output TFT of the inverter, The voltage applied to the gate electrode of the second inverter TFT is increased by the coupling of the capacitor every time it is outputted, so that the reduction of the inverter output voltage can be improved. All.

이에 따라, 안정적인 인버터 출력 전압에 의해 제어되는 제1 노이즈 제거부는 Q 노드의 리플을 신속하고 안정적으로 제거하여 멀티 출력 불량을 방지할 수 있으므로 스캔 출력의 신뢰성을 향상시킬 수 있고, 나아가 쉬프트 레지스터의 수명을 증가시킬 수 있다.Accordingly, the first noise canceling unit controlled by the stable inverter output voltage can quickly and stably remove the ripple of the Q node to prevent multi-output failure, thereby improving the reliability of the scan output, and further, Can be increased.

도 1은 본 발명의 일 실시예에 따른 쉬프트 레지스터를 내장한 표시 장치의 구성을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 쉬프트 레지스터에서 N번째 스테이지의 구성을 나타낸 회로도이다.
도 3은 도 2에 도시된 N번째 스테이지의 구동 파형도이다.
도 4는 도 2에 도시된 N번째 스테이지에서 인버터의 구동 파형도이다.
도 5는 본 발명의 일 실시예에 따른 인버터가 커패시터를 구비하지 않은 경우와 구비한 경우의 구동 파형에 대한 시뮬레이션 결과를 나타낸 도면이다.1 is a block diagram schematically illustrating a configuration of a display device incorporating a shift register according to an embodiment of the present invention.
2 is a circuit diagram illustrating the configuration of an Nth stage in a shift register according to an embodiment of the present invention.
3 is a driving waveform diagram of the N-th stage shown in FIG.
4 is a driving waveform diagram of the inverter in the N-th stage shown in FIG.
5 is a diagram illustrating a simulation result of a driving waveform in a case where an inverter according to an embodiment of the present invention does not have a capacitor and FIG.

이하, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 쉬프트 레지스터를 내장한 표시 장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 본 발명의 일 실시예에 따른 쉬프트 레지스터의 어느 한 스테이지를 나타낸 회로도이고, 도 3은 도 2에 도시된 스테이지의 구동 파형도이고, 도 4는 도 2에 도시된 N번째 스테이지에서 인버터의 구동 파형도이다.FIG. 1 is a block diagram schematically showing a configuration of a display device incorporating a shift register according to an embodiment of the present invention. FIG. 2 is a circuit diagram showing a stage of a shift register according to an embodiment of the present invention, FIG. 3 is a driving waveform diagram of the stage shown in FIG. 2, and FIG. 4 is a driving waveform diagram of the inverter in the Nth stage shown in FIG.

도 1에 도시된 표시 장치는 화소 어레이(600) 및 게이트 구동부(400)를 포함하는 표시 패널(500), 데이터 구동부(300), 타이밍 컨트롤러(100)와, 도시하지 않은 전원부 등을 구비한다. 1 includes a display panel 500 including a pixel array 600 and a gate driver 400, a data driver 300, a timing controller 100, and a power supply (not shown).

타이밍 컨트롤러(100)는 호스트 세트로부터 공급된 영상 데이터와 함께 기본 타이밍 제어 신호를 입력한다. 타이밍 컨트롤러(100)는 화질 보상이나 소비 전력 감소 등을 위한 다양한 데이터 처리 방법을 이용하여 영상 데이터를 변조하고 변조된 영상 데이터를 데이터 구동부(300)로 출력한다.The timing controller 100 inputs the basic timing control signal together with the video data supplied from the host set. The timing controller 100 modulates the image data using various data processing methods for image quality compensation and power consumption reduction, and outputs the modulated image data to the data driver 300.

타이밍 컨트롤러(100)는 기본 타이밍 제어 신호를 이용하여 데이터 구동부(300)의 동작 타이밍을 제어하는 데이터 제어 신호와, 게이트 구동부(400)의 동작 타이밍을 제어하는 게이트 제어 신호를 생성하고, 데이터 구동부(300)에 데이터 제어 신호를 공급하고 게이트 구동부(400)에 게이트 제어 신호를 공급한다. 기본 타이밍 제어 신호는 도트 클럭(Dot Clock) 및 데이터 인에이블(Data Enable) 신호를 포함하고 수평 동기 신호 및 수직 동기 신호를 더 포함할 수 있다. 데이터 제어 신호는 데이터 구동부(300)에서 영상 데이터의 래치 타이밍을 제어하는 소스 스타트 펄스(Source Start Pulse) 및 소스 쉬프트 클럭(Source Shift Clock)과, 영상 데이터 신호의 출력 기간을 제어하는 소스 출력 인에이블(Source Output Enable) 신호 등을 포함한다. 게이트 제어 신호는 게이트 구동부(400)의 동작 시점을 제어하는 게이트용 스타트 펄스와, 출력 신호나 쉬프트 제어 신호로 이용되는 게이트용 클럭들 등을 포함한다. The timing controller 100 generates a data control signal for controlling the operation timing of the data driver 300 and a gate control signal for controlling the operation timing of the gate driver 400 using the basic timing control signal, 300 and supplies a gate control signal to the gate driver 400. [ The basic timing control signal may include a dot clock signal and a data enable signal, and may further include a horizontal synchronization signal and a vertical synchronization signal. The data control signal includes a source start pulse and a source shift clock for controlling the latch timing of the video data in the data driver 300 and a source output enable signal for controlling the output period of the video data signal. (Source Output Enable) signal. The gate control signal includes a gate start pulse for controlling the operation timing of the gate driver 400 and a gate clock for use as an output signal or a shift control signal.

타이밍 컨트롤러(100)와 게이트 구동부(400) 사이에는 레벨 쉬프터(LS; 200)가 추가로 구비될 수 있으며, 레벨 쉬프터(200)는 전원부(미도시)에 내장될 수 있다. 레벨 쉬프터(200)는 타이밍 컨트롤러(100)로부터의 게이트 제어 신호, 즉 게이트용 스타트 펄스 및 클럭들의 TTL(Transistor Transistor Logic) 전압을 화소 어레이(600)의 TFT 구동을 위한 게이트 하이 전압(게이트 온 전압) 및 게이트 로우 전압(게이트 오프 전압)으로 레벨 쉬프팅하여 게이트 구동부(400)로 공급한다. A level shifter LS may be additionally provided between the timing controller 100 and the gate driver 400 and the level shifter 200 may be incorporated in a power supply unit. The level shifter 200 outputs a gate control signal from the timing controller 100, that is, a gate start pulse and a TTL (transistor transistor logic) voltage of clocks to a gate high voltage for driving the TFT of the pixel array 600 And gate-off voltage (gate-off voltage), and supplies the level-shifted voltage to the gate driver 400.

데이터 구동부(300)는 타이밍 컨트롤러(100)로부터의 데이터 제어 신호 및 영상 데이터를 공급받는다. 데이터 구동부(300)는 데이터 제어 신호에 따라 구동되어, 감마 전압 생성부로부터 공급된 레퍼런스 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 각각 아날로그 영상 데이터 신호로 변환하고, 아날로그 영상 데이터 신호를 표시 패널(500)의 데이터 라인들로 각각 공급한다. The data driver 300 receives data control signals and image data from the timing controller 100. The data driver 300 is driven in accordance with the data control signal to divide the set of reference gamma voltages supplied from the gamma voltage generator into gradation voltages corresponding to the gradation values of the data, and then, using the subdivided gradation voltages, Converts the image data into analog image data signals, and supplies the analog image data signals to the data lines of the display panel 500, respectively.

데이터 구동부(300)는 표시 패널(500)의 데이터 라인들을 분할 구동하는 다수의 데이터 드라이브 IC로 구성되고, 각 데이터 드라이브 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(500)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(500) 상에 실장될 수 있다.The data driver 300 includes a plurality of data driver ICs for dividing and driving the data lines of the display panel 500. Each data driver IC includes a tape carrier package (TCP), a chip on film (COF) Circuit or the like to be mounted on a display panel 500 by a tape automatic bonding (TAB) method or a COG (Chip On Glass) method on a display panel 500.

표시 패널(500)은 화소들이 매트릭스형으로 배치된 화소 어레이(600)를 통해 영상을 표시한다. 화소 어레이(600)의 각 화소는 통상 R(Red), G(Green), B(Blue) 서브화소의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브화소를 추가로 구비하기도 한다. 각 서브화소는 TFT에 의해 독립적으로 구동된다. TFT로는 비정질 실리콘 반도체층을 이용하는 비정질 TFT를 이용하거나, 폴리 실리콘 반도체층을 이용하는 폴리 TFT를 이용하거나, 금속 산화물 반도체층을 이용하는 옥사이드(Oxide) TFT를 이용한다. 표시 패널(500)로는 액정 표시 장치(LCD), 유기 발광 다이오드(OLED) 표시 장치, 또는 전기영동 표시 장치(EPD) 등이 이용될 수 있다. The display panel 500 displays an image through a pixel array 600 in which pixels are arranged in a matrix. Each pixel of the pixel array 600 typically has a combination of R (Red), G (Green), and B (Blue) sub-pixels to implement a desired color and further includes a W do. Each sub-pixel is independently driven by a TFT. As the TFT, an amorphous TFT using an amorphous silicon semiconductor layer, a poly TFT using a polysilicon semiconductor layer, or an oxide TFT using a metal oxide semiconductor layer is used. As the display panel 500, a liquid crystal display (LCD), an organic light emitting diode (OLED) display, an electrophoretic display (EPD), or the like can be used.

게이트 구동부(400)는 표시 패널(500)의 비표시 영역, 즉 화소 어레이(600)의 일측 또는 양측과 인접한 비표시 영역에 내장된 GIP 타입의 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 화소 어레이(600)의 게이트 라인들을 개별 구동하고 서로 종속적으로 연결된 다수의 스테이지들(ST1, ST2, ST3 등)을 구비하고, 각 스테이지(ST)는 화소 어레이(600)의 TFT 어레이와 함께 기판 상에 형성된 다수의 TFT들로 구성된다. 각 스테이지를 구성하는 TFT들은 비정질 TFT, 폴리 TFT, 또는 옥사이드 TFT를 이용한다.The gate driver 400 includes a GIP type shift register embedded in a non-display area of the display panel 500, that is, a non-display area adjacent to one side or both sides of the pixel array 600. The shift register includes a plurality of stages ST1, ST2, ST3, etc. that individually drive the gate lines of the pixel array 600 and are connected to each other in a dependent manner. Each stage ST includes a TFT array of the pixel array 600 Together with a plurality of TFTs formed on the substrate. The TFTs constituting each stage use an amorphous TFT, a poly TFT, or an oxide TFT.

각 스테이지(ST)는 스타트 신호 또는 어느 하나의 전단 스테이지로부터 공급된 전단 캐리 신호에 의해 세트되어 해당 클럭을 스캔 출력 및 캐리 신호로 출력한다. 각 스테이지(ST)는 리셋 신호 또는 어느 하나의 후단 스테이지로부터 공급된 후단 캐리 신호에 의해 리셋되어 스캔 출력 및 캐리 신호의 게이트 오프 전압을 출력한다. Each stage ST is set by a start signal or a preceding carry signal supplied from a preceding stage, and outputs the clock as a scan output and a carry signal. Each stage ST is reset by a reset signal or a subsequent carry signal supplied from a subsequent stage to output a gate off voltage of the scan output and the carry signal.

이하에서 "전단 스테이지"는 해당 스테이지의 이전(상부)에 위치하는 적어도 하나의 스테이지들 중 어느 하나를 의미하고, "후단 스테이지"는 해당 스테이지의 이후(하부)에 위치하는 적어도 하나의 스테이지들 중 어느 하나를 의미한다.Hereinafter, "front stage" means any one of at least one stage located at a previous (upper) position of the stage, and "rear stage" means at least one stage Which means either.

도 2를 참조하면, N번째(N은 자연수) 스테이지는 세트부(410), 리셋부(420), 풀업부(430), 풀다운부(440), 제1 노이즈 제거부(450), 제2 노이즈 제거부(460), 안정화부(470), 인버터(480)를 구비한다. 2, the Nth (N is a natural number) stage includes a set unit 410, a reset unit 420, a pullup unit 430, a pull down unit 440, a first noise removing unit 450, A noise removing unit 460, a stabilizing unit 470, and an inverter 480.

N번째(N은 자연수) 스테이지는 위상이 서로 다른 i상(i는 짝수)의 클럭 신호들 중 복수의 클럭 신호들을 공급받는다. 예를 들면, 도 3에 도시된 바와 같이 순차적으로 위상이 지연되면서 하이 논리 구간이 서로 부분적으로 오버랩하는 8상 클럭 신호(CLK1~CLK8) 중 서로 오버랩하지 않는 2개의 클럭 신호를 N번째 스테이지는 공급받을 수 있다.The Nth (N is a natural number) stage is supplied with a plurality of clock signals among i-phase (i is an even number) clock signals having different phases. For example, as shown in FIG. 3, the N-th stage is supplied with two clock signals CLK1 to CLK8 that do not overlap with each other among the eight-phase clock signals CLK1 to CLK8 whose phases are sequentially delayed and the high- Can receive.

도 3을 참조하면, 8상 클럭 신호(CLK1~CLK8) 각각에서는 4H 기간의 하이 논리(게이트 온 전압) 구간과 4H 기간의 로우 논리(게이트 오프 전압) 구간이 교번적으로 반복된다. 8상 클럭 신호들(CLK1~CLK8)은 하이 논리 구간이 1H 기간씩 순차적으로 위상 지연되며 각 클럭 신호는 하이 논리 구간 중 3H 기간, 2H 기간, 1H 기간이 인접한 다른 클럭들 각각의 하이 논리 구간과 오버랩할 수 있다. 이러한 8상 클럭 신호들(CLK1~CLK8)은 순차적으로 스캔 출력(Gout)으로 출력되어 각 스캔 출력(Gout)도 4H 기간의 하이 구간을 갖으므로 고속 구동시 충분한 충전 시간을 제공할 수 있다. 8상 클럭 신호들(CLK1~CLK8)에서 N번째 위상을 갖는 클럭과 N+4번째 위상을 갖는 클럭, 예를 들면 제1 클럭(CLK)과 제5 클럭(CLK)은 서로 위상 반전된 형태를 갖는다.Referring to FIG. 3, in each of the 8-phase clock signals CLK1 to CLK8, the high logic (gate-on voltage) period of the 4H period and the low logic (gate-off voltage) period of the 4H period are alternately repeated. The 8-phase clock signals CLK1 to CLK8 are sequentially phase delayed by the 1H period in the high logic period, and each of the 3H, 2H, and 1H periods of the high logic period is synchronized with the high logic period of each of the adjacent clocks Overlapping. Since the 8-phase clock signals CLK1 to CLK8 are sequentially output to the scan output Gout and each scan output Gout has a high period of the 4H period, sufficient charge time can be provided in high-speed operation. The clock having the Nth phase and the clock having the (N + 4) th phase, for example, the first clock CLK and the fifth clock CLK in the 8-phase clock signals CLK1 through CLK8 are inverted from each other .

도 3은 N번째 스테이지에서 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))로 출력하는 N번째 위상을 갖는 클럭 신호(CLK(N))가 제5 클럭(CLK5)인 경우를 예시한 것이다. N번째 위상을 갖는 클럭 신호(CLK(N); CLK5)는, 세트 신호로 이용되는 N-4번째 전단 캐리 신호(CRY(N-4))와, 리셋 신호로 이용되는 N+4번째 후단 캐리 신호(CRY(N+4))와, 풀다운부(440)를 제어하는 N+4번째 위상을 갖는 클럭(CLK(N+4); CLK1)과 하이 구간이 오버랩하지 않는다.3 shows a case where the clock signal CLK (N) having the Nth phase output from the scan output (Gout (N)) and the carry signal (CRY (N)) in the Nth stage is the fifth clock (CLK5) . (N-4) th previous carry signal CRY (N-4) used as the set signal and the (N + 4) < th > The clock CLK (N + 4) having the N + 4th phase controlling the pull-down unit 440 and the signal CRY (N + 4) do not overlap with the high period.

세트부(410)는 세트 단자(S)에 스타트 신호 또는 N-4번째의 전단 스테이지로부터 공급된 (N-4)번째 캐리 신호(CRY(N-4))를 세트 신호로 공급받을 수 있다. 세트부(410)는 세트 신호의 제어에 응답하여 Q 노드를 하이 전압으로 세트(충전)한다. 편의상 이하에서는 세트 단자(S)에 N-4번째 캐리 신호(CRY(N-4))가 세트 신호로 공급된 경우를 설명하기로 한다. 세트부(410)는 적어도 하나의 세트 TFT(TS)를 구비한다. 세트 TFT(TS)는 세트 단자(S)에 게이트 전극 및 드레인 전극이 접속된 다이오드 구조이고, Q 노드에 소스 전극이 접속된다. 세트 TFT(TS)는 세트 신호로 공급되는 N-4번째 캐리 신호(CRY(N-4))의 하이 전압 기간(t1) 동안 턴-온되어 Q 노드를 N-4번째 캐리 신호(CRY(N-4))의 하이 전압으로 충전한다. The set unit 410 may receive the start signal to the set terminal S or the (N-4) th carry signal CRY (N-4) supplied from the (N-4) The set unit 410 sets (charges) the Q node to a high voltage in response to the control of the set signal. For convenience sake, the case where the set terminal S is supplied with the N-4th carry signal CRY (N-4) as a set signal will be described. The set portion 410 includes at least one set TFT (TS). The set TFT (TS) has a diode structure in which a gate electrode and a drain electrode are connected to a set terminal (S), and a source electrode is connected to a Q node. The set TFT TS is turned on during the high voltage period t1 of the N-4th carry signal CRY (N-4) supplied as the set signal to set the Q node to the N-4th carry signal CRY (N -4)).

리셋부(420)는 리셋 단자(R)에 리셋 펄스 또는 N+4번째의 후단 스테이지로부터 공급된 N+4번째 캐리 신호(CRY(N+4))를 리셋 신호로 공급받을 수 있다. 리셋부(420)는 리셋 신호의 제어에 응답하여 Q 노드와, 스캔 출력(Gout(N))을 출력하는 출력 단자(OUT)와, 캐리 신호(CRY(N))를 출력하는 캐리 단자(CR)를 리셋(방전)시킨다. 편의상 이하에서는 리셋 단자(R)에 N+4번째 캐리 신호(CRY(N+4))가 리셋 신호로 공급된 경우를 설명하기로 한다. 리셋부(420)는 리셋 신호(CRY(N+4))에 의해 제어되어 Q 노드 및 출력 단자(OUT)와 캐리 단자(CR)를 각각 리셋시키는 제1 내지 제3 리셋 TFT(Trs1, Trs2, Trs3)를 구비한다. 제1 내지 제3 리셋 TFT(Trs1, Trs2, Trs3)는 리셋 신호로 공급되는 N+4번째 캐리 신호(CRY(N+4))의 하이 전압 기간(t3) 동안 동시에 턴-온된다. 제1 리셋 TFT(Trs1)는 Q노드를 저전위 전압(VSS)으로 방전시킨다. 제2 리셋 TFT(Trs2)는 출력 단자(OUT)를 게이트 로우 전압(VGL)으로 방전시킨다. 제3 리셋 TFT(Trs3)는 캐리 단자(CR)를 저전위 전압(VSS)으로 방전시킨다. The reset unit 420 may receive a reset pulse as a reset pulse to the reset terminal R or an N + 4th carry signal CRY (N + 4) supplied from the (N + 4) th subsequent stage. The reset unit 420 includes an output terminal OUT for outputting the Q node and the scan output Gout (N) in response to the control of the reset signal, a carry terminal CR (N) for outputting the carry signal CRY ). For convenience sake, the case where the N + 4th carry signal (CRY (N + 4)) is supplied as the reset signal to the reset terminal R will be described. The reset section 420 is controlled by the reset signal CRY (N + 4) to turn on the first to third reset TFTs Trs1, Trs2, Trs3, and Trs4 for resetting the Q node and the output terminal OUT and the carry terminal CR, Trs3. The first to third reset TFTs Trs1, Trs2 and Trs3 are simultaneously turned on during the high voltage period t3 of the (N + 4) th carry signal CRY (N + 4) supplied as the reset signal. The first reset TFT Trs1 discharges the Q node to the low potential voltage VSS. The second reset TFT Trs2 discharges the output terminal OUT to the gate low voltage VGL. The third reset TFT Trs3 discharges the carry terminal CR to the low potential voltage VSS.

풀업부(430)는 Q 노드의 제어에 의해 풀-업되어, 제1 클럭 단자(CK1)에 공급된 N번째 위상을 갖는 클럭 신호(CLK(N))를 스캔 출력(Gout(N))으로 출력함과 아울러 캐리 신호(CRY(N))로 출력한다. 풀업부(430)는 제1 및 제2 풀업 TFT(Tpu1, Tpu2)를 구비한다. 제1 풀업 TFT(Tpu1)는 Q 노드에 게이트 전극이 접속되고, 제1 클럭 단자(CK1)에 드레인 전극이 접속되며, 출력 단자(OUT)에 소스 전극이 접속된다. 제2 풀업 TFT(Tpu2)는 Q 노드에 게이트 전극이 접속되고, 제1 클럭 단자(CK1)에 드레인 전극이 접속되며, 캐리 단자(CR)에 소스 전극이 접속된다. 제1 풀업 TFT(Tpu1)는 Q 노드의 하이 전압에 의해 턴-온되어 N번째 위상을 갖는 클럭 신호(CLK(N))를 출력 단자(OUT)를 통해 스캔 출력(Gout(N))으로 출력하고, 제2 풀업 TFT(Tpu2)는 Q 노드의 하이 전압에 의해 턴-온되어 N번째 위상을 갖는 클럭 신호(CLK(N))를 캐리 단자(CR)를 통해 캐리 신호(CRY(N))로 출력한다. 제1 및 제2 풀업 TFT(Tpu1, Tpu2)는 Q 노드의 하이 전압 기간(t1, t2) 동안 턴-온되고, 제1 기간(t1)에는 N번째 위상을 갖는 클럭 신호(CLK(N))의 로우 전압을 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))의 로우 전압으로 출력하고, 제2 기간(t2)에는 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))의 하이 전압으로 출력한다. Up unit 430 is pulled up by the control of the Q node to output the clock signal CLK (N) having the Nth phase supplied to the first clock terminal CK1 to the scan output Gout (N) And outputs it as a carry signal (CRY (N)) along with the output box. The pull-up section 430 includes first and second pull-up TFTs Tpu1 and Tpu2. In the first pull-up TFT (Tpu1), a gate electrode is connected to the Q node, a drain electrode is connected to the first clock terminal (CK1), and a source electrode is connected to the output terminal (OUT). In the second pull-up TFT Tpu2, a gate electrode is connected to the Q node, a drain electrode is connected to the first clock terminal CK1, and a source electrode is connected to the carry terminal CR. The first pull-up TFT Tpu1 is turned on by the high voltage of the Q node to output the clock signal CLK (N) having the Nth phase to the scan output Gout (N) through the output terminal OUT And the second pull-up TFT Tpu2 is turned on by the high voltage of the Q node to output the clock signal CLK (N) having the Nth phase to the carry signal CRY (N) through the carry terminal CR. . The first and second pull-up TFTs Tpu1 and Tpu2 are turned on during the high voltage period t1 and t2 of the Q node and the clock signal CLK (N) having the Nth phase in the first period t1, Of the clock signal CLK (N) having the Nth phase in the second period t2 is output as the low voltage of the scan output (Gout (N)) and the carry signal (CRY And outputs the voltage to the high voltage of the scan output (Gout (N)) and the carry signal (CRY (N)).

풀다운부(440)는 제2 클럭 단자(CK2)에 N+4번째 위상을 갖는 클럭 신호(CLK(N+4))를 공급받을 수 있다. 풀다운부(440)는 클럭 신호(CLK(N+4))의 제어에 의해 풀다운되어 출력 단자(OUT) 및 캐리 단자(CR)에 게이트 로우 전압(VGL)과 저전위 전압(VSS)을 각각 출력한다. 풀다운부(440)는 제1 및 제2 풀다운 TFT(Tpd1, Tpd2)를 구비한다. 제1 풀다운 TFT(Tpd1)는 제2 클럭 단자(CK2)에 게이트 전극이 접속되고, 출력 단자(OUT)에 드레인 전극이 접속되며, 게이트 로우 전압(VGL)의 공급 단자(PT1)에 소스 전극이 접속된다. 제2 풀다운 TFT(Tpd2)는 제2 클럭 단자(CK2)에 게이트 전극이 접속되고, 캐리 단자(CR)에 드레인 전극이 접속되며, 저전위 전압(VSS)의 공급 단자(PT2)에 소스 전극이 접속된다. 제1 풀다운 TFT(Tpd1)는 N+4번째 위상을 갖는 클럭 신호(CLK(N+4); CLK1)의 하이 전압에 의해 제3 기간(t3) 동안 턴-온되어 게이트 로우 전압(VGL)을 스캔 출력(Gout(N))의 로우 전압으로 출력하고, 제2 풀다운 TFT(Tpd2)는 N+4번째 위상을 갖는 클럭 신호(CLK(N+4); CLK4)의 하이 전압에 의해 제3 기간(t3) 동안 턴-온되어 저전위 전압(VSS)을 캐리 신호(CRY(N))의 로우 전압으로 출력한다. 제2 클럭 단자(CK2)에 공급되는 N+4번째 위상을 갖는 클럭 신호(CLK(N+4))는 제1 클럭 단자(CK1)에 공급되는 N번째 위상을 갖는 클럭 신호(CLK(N))과 반전된 위상을 갖는다.The pull-down unit 440 may receive the clock signal CLK (N + 4) having the (N + 4) th phase to the second clock terminal CK2. Down section 440 is pulled down under the control of the clock signal CLK (N + 4) to output the gate low voltage VGL and the low potential voltage VSS to the output terminal OUT and the carry terminal CR, do. The pull-down section 440 includes first and second pull-down TFTs Tpd1 and Tpd2. The first pull-down TFT Tpd1 has a gate electrode connected to the second clock terminal CK2, a drain electrode connected to the output terminal OUT, and a source electrode PT1 connected to the supply terminal PT1 of the gate low voltage VGL Respectively. The second pull-down TFT Tpd2 has a gate electrode connected to the second clock terminal CK2, a drain electrode connected to the carry terminal CR and a source electrode PT connected to the supply terminal PT2 of the low voltage VSS Respectively. The first pull-down TFT Tpd1 is turned on during the third period t3 by the high voltage of the clock signal CLK (N + 4) CLK1 having the (N + 4) th phase to turn on the gate low voltage VGL And the second pull-down TFT Tpd2 outputs the low voltage of the scan output Gout (N) by the high voltage of the clock signal CLK (N + 4): CLK4 having the (N + 4) (t3) to output the low potential voltage VSS as a low voltage of the carry signal CRY (N). The clock signal CLK (N + 4) having the N + 4th phase supplied to the second clock terminal CK2 is supplied to the clock signal CLK (N) supplied to the first clock terminal CK1, ) And an inverted phase.

인버터(480)는 제1 클럭 단자(CK1)를 통해 N번째 위상을 갖는 클럭 신호(CLK(N))를 공급받고, 캐리 단자(CR)를 통해 캐리 신호(CRY(N))를 공급받는다. 인버터(480)는 도 3 및 도 4에 도시된 바와 같이 풀업부(430)가 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))로 출력하는 풀업 기간(t2)을 제외한 나머지의 풀다운 기간 동안, N번째 위상을 갖는 클럭 신호(CLK(N))를 이용하여 그 클럭 신호(CLK(N))와 동기하는 인버터 출력(Vinv(N))을 인버터 출력 노드(VN)를 통해 출력한다. The inverter 480 receives the clock signal CLK (N) having the Nth phase through the first clock terminal CK1 and receives the carry signal CRY (N) through the carry terminal CR. The inverter 480 outputs the high voltage of the clock signal CLK (N) having the Nth phase to the scan output Gout (N) and the carry signal (Nout) as shown in FIG. 3 and FIG. The clock signal CLK (N) is synchronized with the clock signal CLK (N) by using the clock signal CLK (N) having the Nth phase during the remainder of the pull-down period except for the pull-up period t2, And outputs the output Vinv (N) through the inverter output node VN.

인버터(480)는 제1 내지 제3 인버터용 TFT(Ti1~Ti3)와 커패시터(CBi)를 구비한다. 또한, 인버터(480)는 제4 인버터용 TFT(Ti4)를 추가로 구비할 수 있다. The inverter 480 includes first to third inverter TFTs Ti1 to Ti3 and a capacitor CBi. The inverter 480 may further include a fourth inverter TFT (Ti4).

제1 인버터용 TFT(Ti1)는 N번째 위상을 갖는 클럭 신호(CLK(N))가 공급되는 제1 클럭 단자(CK)에 게이트 전극 및 드레인 전극이 접속된 다이오드 구조이고, 인버터 제어 노드(CN)에 소스 전극이 접속된다. 제2 인버터용 TFT(Ti2)은 인버터 제어 노드(CN)에 게이트 전극이 접속되고, 제1 클럭 단자(CK1)에 드레인 전극이 접속되며, 인버터 출력 노드(VN)에 소스 전극이 접속된다. 제3 인버터용 TFT(Ti3)는 캐리 단자(CR)에 게이트 전극이 접속되고 인버터 제어 노드(CN)에 드레인 전극이 접속되며 저전위 전압(VSS)의 공급 단자(PT2)에 소스 전극이 접속된다. 커패시터(CBi)는 제2 인버터용 TFT(Ti2)의 게이트 전극 및 소스 전극이 각각 접속된 인버터 제어 노드(CN)와 인버터 출력 노드(VN) 사이에 접속된다. 제4 인버터용 TFT(Ti4)는 캐리 단자(CR)에 게이트 전극이 접속되고 인버터 출력 노드(VN)에 드레인 전극이 접속되며 저전위 전압(VSS)의 공급 단자(PT2)에 소스 전극이 접속된다.The first inverter TFT Ti1 has a diode structure in which a gate electrode and a drain electrode are connected to a first clock terminal CK to which a clock signal CLK (N) having an Nth phase is supplied. The inverter control node CN ) Is connected to the source electrode. The second inverter TFT (Ti2) has a gate electrode connected to the inverter control node CN, a drain electrode connected to the first clock terminal CK1, and a source electrode connected to the inverter output node VN. In the third inverter TFT (Ti3), the gate electrode is connected to the carry terminal CR, the drain electrode is connected to the inverter control node CN, and the source electrode is connected to the supply terminal PT2 of the low potential voltage VSS . The capacitor CBi is connected between the inverter control node CN to which the gate electrode and the source electrode of the second inverter TFT Ti2 are respectively connected and the inverter output node VN. In the fourth inverter TFT (Ti4), the gate electrode is connected to the carry terminal CR, the drain electrode is connected to the inverter output node VN, and the source electrode is connected to the supply terminal PT2 of the low potential voltage VSS .

제1 인버터용 TFT(Ti1)는 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 인버터 제어 노드(CN)에 충전하고, 충전된 인버터 제어 노드(CN)에 의해 제2 인버터용 TFT(Ti2)가 턴-온되어 N번째 위상을 갖는 클럭 신호(CLK(N))를 인버터 출력 (Vinv(N))으로 출력한다. 제3 인버터용 TFT(Ti3)는 캐리 신호(CRY(N))에 의해 턴-온되어 인버터 제어 노드(CN)를 저전위 전압(VSS)으로 방전시키고, 제4 인버터용 TFT(Ti4)는 캐리 신호(CRY(N))에 의해 턴-온되어 인버터 출력 노드(VN)를 저전위 전압(VSS)으로 방전시킨다. 따라서, 풀업부(430)가 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압을 출력하는 풀업 기간(t2) 동안 제1 및 제2 인버터용 TFT(Ti1, Ti2)가 턴-온되더라도, 턴-온된 제3 및 제4 인버터용 TFT(Ti3, Ti4)에 의해 인버터 출력 (Vinv(N))은 도 3 및 도 4와 같이 저전위 전압(VSS)을 출력한다. The first inverter TFT Ti1 charges the inverter control node CN with a high voltage of the clock signal CLK (N) having the Nth phase and supplies the high voltage to the inverter control node CN by the charged inverter control node CN The TFT Ti2 is turned on to output the clock signal CLK (N) having the Nth phase to the inverter output Vinv (N). The third inverter TFT (Ti3) is turned on by the carry signal (CRY (N)) to discharge the inverter control node (CN) to the low potential voltage (VSS), and the fourth inverter TFT And is turned on by the signal CRY (N) to discharge the inverter output node VN to the low potential voltage VSS. Thus, during the pull-up period t2 during which the pull-up unit 430 outputs the high voltage of the clock signal CLK (N) having the Nth phase, the first and second inverter TFTs Ti1 and Ti2 are turned on The inverter output Vinv (N) outputs the low potential voltage VSS as shown in Figs. 3 and 4 by the turned-on third and fourth inverter TFTs Ti3 and Ti4.

도 3 및 4를 참조하면, 로우 전압의 캐리 신호(CRY(N))에 의해 제3 및 제4 인버터용 TFT(Ti3, Ti4)가 턴-오프 상태를 유지하는 풀다운 기간 동안, 제1 및 제2 인버터용 TFT(Ti1, Ti2)가 N번째 위상을 갖는 클럭 신호(CLK(N))가 하이 전압일 때마다 턴-온되어, 인버터 출력 노드(VN)는 해당 클럭 신호(CLK(N))를 이용한 하이 전압을 출력한다.3 and 4, during the pull-down period in which the third and fourth inverter TFTs Ti3 and Ti4 are kept in the turn-off state by the carry signal CRY (N) of the low voltage, The inverter output node VN is turned on every time when the two inverter-use TFTs Ti1 and Ti2 have the N-th phase and the clock signal CLK (N) is at the high voltage and the inverter output node VN turns on the corresponding clock signal CLK (N) To output a high voltage.

제1 인버터용 TFT(Ti1)는 N번째 위상을 갖는 클럭 신호(CLK(N))가 게이트 전극과 드레인 전극에 인가되는 다이오드 구조를 갖는다. 그 결과, 제1 인버터용 TFT(Ti1)의 소스 전극 즉, 인버터 제어 노드(CN)에 충전되는 전압은 제1 인버터용 TFT(Ti1)가 갖는 임계전압(Vth)에 의해 전압 레벨 감소가 발생하게 된다.The first inverter TFT Ti1 has a diode structure in which the clock signal CLK (N) having the Nth phase is applied to the gate electrode and the drain electrode. As a result, the voltage charged to the source electrode of the first inverter TFT (Ti1), that is, the inverter control node (CN), is reduced by the threshold voltage (Vth) of the first inverter TFT do.

본 발명의 일 실시예에 따른 인버터(480)는 제2 인버터용 TFT(Ti2)의 게이트 전극 및 소스 전극 사이에 위치하는 커패시터(CBi)를 구비함으로써, 인버터 출력 노드(VN)가 하이 전압을 출력할 때, 커패시터(CBi)의 커플링 작용에 의해 인버터 제어 노드(CN)의 하이 전압이 상승하고 인버터 출력 노드(VN)의 하이 전압도 상승하게 되므로, 인버터 출력 노드(VN)는 제1 및 제2 인버터용 TFT(Ti1, Ti2)의 임계전압(Vth)에 의한 전압 레벨의 감소없이 클럭 신호(CLK(N))의 하이 전압과 동등한 하이 전압을 인버터 출력(Vinv(N))으로 출력할 수 있을 뿐만 아니라 인버터 출력(Vinv(N))의 라이징 타임을 감소시킬 수 있다.The inverter 480 according to the embodiment of the present invention includes the capacitor CBi located between the gate electrode and the source electrode of the second inverter TFT Ti2 so that the inverter output node VN outputs a high voltage The high voltage of the inverter control node CN rises due to the coupling action of the capacitor CBi and the high voltage of the inverter output node VN also rises due to the coupling action of the capacitor CBi, It is possible to output a high voltage equivalent to the high voltage of the clock signal CLK (N) to the inverter output Vinv (N) without decreasing the voltage level by the threshold voltage Vth of the two inverter TFTs Ti1 and Ti2 And the rising time of the inverter output Vinv (N) can be reduced.

다시 말하여, 인버터(480)에 커패시터(CBi)가 없는 경우, 제1 및 제2 인버터용 TFT(Ti1, Ti2)가 클럭 신호(CLK(N))의 하이 전압을 이용하여 인버터 출력 노드(VN)에 하이 전압을 출력할 때, 제1 인버터용 TFT(Ti1)의 Vth와 제2 인버터용 TFT(Ti2)의 Vth에 의해, 클럭 신호(CLK(N))의 하이 전압과 대비하여 인버터 출력(Vinv(N))의 하이 전압이 감소하고 라이징 타임이 증가할 수 있다. In other words, when there is no capacitor CBi in the inverter 480, the first and second inverter TFTs Ti1 and Ti2 are turned on at the inverter output node VN (N) using the high voltage of the clock signal CLK Vth of the first inverter TFT (Ti1) and Vth of the second inverter TFT (Ti2) in comparison with the high voltage of the clock signal (CLK (N)) at the time of outputting a high voltage to the inverter output Vinv (N)) can be reduced and the rising time can be increased.

이를 방지하기 위하여, 본 발명의 일 실시예에 따른 인버터(480)는 제2 인버터용 TFT(Ti2)의 게이트 전극 및 소스 전극 사이, 즉 인버터 제어 노드(CN) 및 인버터 출력 노드(VN) 사이에 접속된 커패시터(CBi)를 구비한다. 이에 따라, 인버터(480)가 클럭 신호(CLK(N))의 하이 전압을 출력할 때 커패시터(CBi)의 커플링 작용에 의해 인버터 제어 노드(CN) 및 인버터 출력 노드(VN)의 전압이 모두 상승함으로써 클럭 신호(CLK(N))와 동등한 하이 전압을 인버터 출력(Vinv(N))으로 안정적으로 출력할 수 있을 뿐만 아니라 인버터 출력(Vinv(N))의 라이징 타임을 감소시킬 수 있다.In order to prevent this, the inverter 480 according to the embodiment of the present invention is provided between the gate electrode and the source electrode of the second inverter TFT (Ti2), that is, between the inverter control node CN and the inverter output node VN And a capacitor CBi connected thereto. Accordingly, when the inverter 480 outputs a high voltage of the clock signal CLK (N), the voltages of the inverter control node CN and the inverter output node VN are both lowered by the coupling action of the capacitor CBi The rising of the inverter output Vinv (N) as well as the high voltage equivalent to the clock signal CLK (N) can be stably outputted to the inverter output Vinv (N).

제1 노이즈 제거부(450)는 인버터 출력 노드(VN)를 통해 N번째 인버터 출력(Vinv(N))를 공급받고, N번째 인버터 출력(Vinv(N))의 제어에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제1 노이즈 제거부(450)는 적어도 하나의 제1 노이즈 제거 TFT(Tnq)를 구비한다. 제1 노이즈 제거 TFT(Tnq)는 인버터 출력 노드(VN)에 게이트 전극이 접속되고, Q 노드에 드레인이 접속되며, 저전위 전압(VSS) 공급 단자(PT2)에 소스 전극이 접속된다. 제1 노이즈 제거 TFT(Tnq)는 풀다운 기간 동안 N번째 위상을 갖는 클럭 신호(CLK(N))와 동기하여 N번째 인버터 출력(Vinv(N))의 하이 전압이 공급될 때마다 턴-온되어 Q 노드를 저전위 전압(VSS)으로 방전시킴으로써 N번째 위상을 갖는 클럭 신호(CLK(N))의 커플링에 의한 Q 노드의 리플을 제거할 수 있다. The first noise eliminator 450 receives the Nth inverter output Vinv (N) through the inverter output node VN and receives the Q node in response to the control of the Nth inverter output Vinv (N) And discharges to the potential voltage VSS. The first noise removing unit 450 includes at least one first noise removing TFT (Tnq). The first noise removing TFT Tnq has a gate electrode connected to the inverter output node VN, a drain connected to the Q node, and a source electrode connected to the low potential voltage supply terminal PT2. The first noise removing TFT Tnq is turned on every time a high voltage of the N-th inverter output Vinv (N) is supplied in synchronization with the clock signal CLK (N) having the N-th phase during the pull-down period By discharging the Q node to the low potential voltage VSS, the ripple of the Q node due to the coupling of the clock signal CLK (N) having the Nth phase can be removed.

특히, 풀다운 기간 동안 인버터(480)가 커패시터(CBi)의 커플링 작용에 의해 N번째 위상을 갖는 클럭 신호(CLK(N))의 하이 전압과 동등한 전압 레벨을 갖고 라이징 타임이 감소된 인버터 출력(Vinv(N))을 공급함으로써 제1 노이즈 제거 TFT(Tnq)는 빠르고 안정적으로 턴-온되어 Q 노드의 리플을 신속하게 제거할 수 있으므로 Q 노드의 리플을 방지할 수 있다.In particular, during the pull-down period, the inverter 480 has a voltage level equal to the high voltage of the clock signal CLK (N) having the Nth phase by the coupling action of the capacitor CBi, The first noise removing TFT Tnq can quickly and stably turn on and quickly remove the ripple of the Q node by supplying Vinv (N). Thus, ripple of the Q node can be prevented.

제2 노이즈 제거부(460)는 N번째 인버터 출력(Vinv(N))의 제어에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 방전시킨다. 제2 노이즈 제거부(460)는 N번째 인버터 출력(Vinv(N))에 의해 제어되어 캐리 단자(CR)를 저전위 전압(VSS)으로 방전시키는 제2-1 노이즈 제거 TFT(Tnc)와, N번째 인버터 출력(Vinv(N))에 의해 제어되어 출력 단자(OUT)를 게이트 로우 전압(VGL)으로 방전시키는 제2-2 노이즈 제거 TFT(Tno)를 구비한다. 이에 따라, 풀다운 기간 동안 N번째 위상을 갖는 클럭 신호(CLK(N))와 동기하여 N번째 인버터 출력(Vinv(N))의 하이 전압이 공급될 때마다, 제2-1 노이즈 제거 TFT(Tnc)와 제2-2 노이즈 제거 TFT(Tno)가 턴-온되어 캐리 신호(CRY(N)) 및 스캔 출력(Gout(N))의 멀티 출력을 제거한다. The second noise eliminator 460 discharges the carry terminal CR and the output terminal OUT in response to the control of the N-th inverter output Vinv (N). The second noise eliminator 460 includes a 2-1 noise removing TFT (Tnc) controlled by the Nth inverter output Vinv (N) to discharge the carry terminal CR to the low electric potential voltage VSS, And a second -2 noise removing TFT (Tno) controlled by the Nth inverter output Vinv (N) to discharge the output terminal OUT to the gate low voltage VGL. Thus, every time a high voltage of the N-th inverter output Vinv (N) is supplied in synchronization with the clock signal CLK (N) having the N-th phase during the pull-down period, And the 2-2 noise removing TFT Tno are turned on to remove the multiple outputs of the carry signal CRY (N) and the scan output Gout (N).

안정화부(470)는 안정화 신호(Vstable)에 응답하여 Q 노드, 캐리 단자(CR), 출력 단자(OUT), 인버터 출력 노드(VN), 인버터 제어 노드(CN)를 각각 리셋시키는 제1 내지 제5 안정화 TFT(Tst1~ Tst5)를 구비한다. 제1 내지 제5 안정화 TFT(Tst1~Tst5)는 수직 동기 신호의 수직 블랭크 기간마다 안정화 단자(ST)에 공급되는 안정화 신호(Vstable)에 의해 동시에 턴-온된다. 제1 안정화 TFT(Tst1)는 Q 노드를 저전위 전압(VSS)으로 방전시키고, 제2 안정화 TFT(Tst2)는 캐리 단자(CR)를 저전위 전압(VSS)으로 방전시키고, 제3 안정화 TFT(Tst3)는 출력 단자(OUT)를 게이트 로우 전압(VGL)으로 방전시키고, 제4 안정화 TFT(Tst4)는 인버터 출력 노드(VN)를 저전위 전압(VSS)으로 방전시키고, 제5 안정화 TFT(Tst5)는 인버터 제어 노드(CN)를 저전위 전압(VSS)으로 방전시킴으로써 스테이지의 주요 노드를 모두 초기화시킨다. The stabilization unit 470 is responsive to the stabilization signal Vstable for resetting the Q node, the carry terminal CR, the output terminal OUT, the inverter output node VN, and the inverter control node CN, 5 stabilization TFTs (Tst1 to Tst5). The first to fifth stabilization TFTs Tst1 to Tst5 are simultaneously turned on by the stabilization signal Vstable supplied to the stabilization terminal ST every vertical blanking period of the vertical synchronization signal. The first stabilizing TFT Tst1 discharges the Q node to the low potential voltage VSS and the second stabilizing TFT Tst2 discharges the carry terminal CR to the low potential VSS, Tst3 discharge the output terminal OUT to the gate low voltage VGL and the fourth stabilization TFT Tst4 discharges the inverter output node VN to the low potential voltage VSS and the fifth stabilization TFT Tst5 ) Initializes all the main nodes of the stage by discharging the inverter control node CN to the low potential voltage VSS.

각 스테이지에 공급되는 게이트 로우 전압(VGL)과 저전위 전압(VSS)은 TFT를 턴-오프시킬 수 있는 부극성의 저전위 전압으로 제1 및 제2 게이트 오프 전압으로 각각 표현될 수 있다. 저전위 전압(VSS)은 캐리 신호에 이용되는 제2 게이트 오프 전압으로 스캔 출력에 이용되는 게이트 로우 전압(VGL), 즉 제1 게이트 오프 전압 보다 낮은 전압이 이용된다. 이에 따라, 캐리 신호를 세트 신호 또는 리셋 신호와 같은 제어 신호로 이용하는 다른 스테이지에서 캐리 신호의 저전위 전압(VSS)은 해당 TFT를 안정적으로 턴-오프시킴으로써 누설 전류를 감소시킬 수 있다.The gate-low voltage VGL and the low-potential voltage VSS supplied to each stage can be respectively expressed by the first and second gate-off voltages with a low potential voltage of negative polarity capable of turning off the TFT. The low-potential voltage VSS is a second gate-off voltage used for the carry signal, and a gate-low voltage VGL used for the scan output, that is, a voltage lower than the first gate-off voltage is used. Accordingly, the low potential voltage (VSS) of the carry signal at another stage using the carry signal as a control signal such as a set signal or a reset signal can reduce the leakage current by stably turning off the TFT concerned.

풀업부(430)는 제1 풀업 TFT(Tpu1)의 Q 노드 및 출력 단자(OUT) 사이에 접속된 스캔 커패시터(CBo)와, 제2 풀업 TFT(Tpu2)의 Q 노드 및 캐리 단자(CR) 사이에 접속된 캐리 커패시터(CBc)를 포함하는 듀얼 커패시터를 구비한다.Up part 430 is connected between the scan capacitor CBo connected between the Q node and the output terminal OUT of the first pull-up TFT Tpu1 and between the Q node and the carry terminal CR of the second pull-up TFT Tpu2, And a carry capacitor CBc connected to the scan line.

스캔 커패시터(CBo) 및 캐리 커패시터(CBc)는 제1 및 제2 풀업 TFT(Tpu1, Tpu2)가 Q 노드의 제어에 의해 풀업되어 해당 클럭 신호(CLK(N))의 하이 전압을 출력할 때 Q 노드의 하이 전압을 증폭시켜 Q 노드 전압의 라이징 타임을 감소시킬 수 있다. 이 결과, Q 노드 전압의 빠른 상승에 의해 제1 및 제2 풀업 TFT(Tpu1, Tpu2)는 해당 클럭 신호(CLK(N))의 하이 전압을 보다 빠르게 스캔 출력(Gout(N))과 캐리 신호(CRY(N))로 공급하므로 스캔 출력(Gout(N)) 및 캐리 신호(CRY(N))의 라이징 타임을 감소시킬 수 있다.The scan capacitor CBo and the carry capacitor CBc are turned on when the first and second pull-up TFTs Tpu1 and Tpu2 are pulled up under control of the Q node to output a high voltage of the corresponding clock signal CLK (N) It is possible to reduce the rising time of the Q node voltage by amplifying the high voltage of the node. As a result, the first and second pull-up TFTs Tpu1 and Tpu2 are driven by the Q-node voltage so that the high voltage of the corresponding clock signal CLK (N) is supplied to the scan output Gout (N) And the rising time of the scan output Gout (N) and the carry signal (CRY (N)) can be reduced.

도 5는 본 발명의 일 실시예에 따른 인버터가 커패시터를 구비하지 않은 경우와 구비한 경우의 구동 파형에 대한 시뮬레이션 결과를 나타낸 도면이다.5 is a diagram illustrating a simulation result of a driving waveform in a case where an inverter according to an embodiment of the present invention does not have a capacitor and FIG.

도 5를 참조하면, 인버터(480)가 커패시터(CBi)를 구비한 경우(b), 그 커패시터(CBi)를 구비하지 않은 경우(a)와 대비하여, 제2 인버터용 TFT(Ti2)의 게이트 전압 레벨과, 인버터 출력 노드(VN)의 전압 레벨이 상승함과 아울러 인버터 출력(Vinv(N))의 라이징 타임이 감소하였음을 알 수 있다. 인버터 출력(Vinv(N))의 전압 레벨이 상승하고 라이징 타임이 감소하면 제1 노이즈 제거부(450)를 통해 Q 노드의 리플을 빠르고 안정적으로 제거할 수 있으므로 멀티 출력 불량을 방지할 수 있다.5, when the inverter 480 includes the capacitor CBi (b), the gate of the second inverter TFT (Ti2) is connected to the gate of the second inverter TFT (Ti2) It can be seen that the voltage level and the voltage level of the inverter output node VN are increased and the rising time of the inverter output Vinv (N) is reduced. When the voltage level of the inverter output (Vinv (N)) rises and the rising time decreases, the ripple of the Q node can be quickly and stably removed through the first noise remover 450, thereby preventing the multiple output failure.

전술한 바와 같이, 본 발명의 일 실시예에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 인버터의 출력 TFT인 제2 인버터용 TFT의 게이트 전극과 소스 전극(인버터 출력 노드) 사이에 커패시터를 구비함으로써 인버터가 해당 클럭의 하이 전압을 출력할 때마다 커패시터의 커플링에 의해 인버터 출력 전압을 상승시킬 수 있고 라이징 타임을 단축시킬 수 있다. As described above, the shift register and the display device using the same according to the embodiment of the present invention include the capacitor between the gate electrode of the second inverter TFT, which is the output TFT of the inverter, and the source electrode (inverter output node) The output voltage of the inverter can be raised by the coupling of the capacitor every time a high voltage of the clock is output, and the rising time can be shortened.

이에 따라, 인버터 출력에 의해 제어되는 제1 노이즈 제거부를 통해 Q 노드의 리플을 신속하고 안정적으로 제거하여 멀티 출력 불량을 방지할 수 있으므로 스캔 출력의 신뢰성을 향상시킬 수 있고 나아가 쉬프트 레지스터가 신뢰성을 갖는 수명을 증가시킬 수 있다.Accordingly, it is possible to quickly and stably remove the ripple of the Q node through the first noise eliminator controlled by the inverter output, thereby preventing the multi-output failure, thereby improving the reliability of the scan output and further improving the reliability of the shift register The life can be increased.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100: 타이밍 컨트롤러 200: 레벨 쉬프터(LS)
300: 데이터 구동부 400: 게이트 구동부
500: 표시 패널 600: 화소 어레이
410: 세트부 420: 리셋부
430: 풀업부 440: 풀다운부
450: 제1 노이즈 제거부 460: 제2 노이즈 제거부
470: 안정화부 480: 인버터100: timing controller 200: level shifter (LS)
300: Data driver 400: Gate driver
500: display panel 600: pixel array
410: SET unit 420:
430: pull-up part 440: pull-down part
450: first noise removing unit 460: second noise removing unit
470: Stabilizer 480: Inverter

Claims (12)

서로 종속적으로 접속된 다수의 스테이지를 갖는 쉬프트 레지스터에서,
각 스테이지는,
Q 노드에 충전된 전압에 의해 제어되어 제1 클럭 단자에 공급되는 제1 클럭을 출력 단자를 통해 스캔 출력으로 출력하고 캐리 단자를 통해 캐리 신호로 출력하는 풀업부와;
상기 제1 클럭과, 상기 캐리 신호에 의해 제어되어, 상기 풀업부가 상기 제1 클럭을 출력하는 제1 기간을 제외한 제2 기간 동안, 상기 제1 클럭과 동기하는 인버터 출력을 인버터 출력 노드를 통해 출력하는 인버터를 포함하고,
상기 인버터는
상기 제1 클럭 단자와 인버터 제어 노드 사이에 다이오드 구조로 접속되어 상기 제1 클럭을 상기 인버터 제어 노드로 공급하는 제1 인버터용 TFT와,
상기 인버터 제어 노드에 충전된 전압에 의해 제어되어, 상기 제1 클럭을 상기 인버터 출력 노드를 통해 상기 인버터 출력으로 공급하는 제2 인버터용 TFT와,
상기 캐리 신호 의해 제어되어, 상기 인버터 제어 노드를 저전위 전압으로 방전시키는 제3 인버터용 TFT와,
상기 인버터 제어 노드와 상기 인버터 출력 노드 사이에 접속된 커패시터를 구비하는 쉬프트 레지스터.In a shift register having a plurality of stages connected to each other in a dependent manner,
In each stage,
A pull-up unit for outputting a first clock, which is controlled by a voltage charged in a Q node and supplied to a first clock terminal, to a scan output through an output terminal and a carry signal through a carry terminal;
The first clock and the output of the inverter synchronized with the first clock through the inverter output node during a second period, which is controlled by the carry signal and excludes a first period during which the pull-up unit outputs the first clock, The inverter comprising:
The inverter
A first inverter TFT connected in a diode structure between the first clock terminal and an inverter control node to supply the first clock to the inverter control node,
A second inverter TFT controlled by a voltage charged in the inverter control node and supplying the first clock to the inverter output through the inverter output node,
A third inverter TFT controlled by the carry signal to discharge the inverter control node to a low potential voltage,
And a capacitor connected between the inverter control node and the inverter output node. 청구항 1에 있어서,
상기 인버터는
상기 캐리 신호에 의해 제어되어, 상기 인버터 출력 노드를 상기 저전위 전압으로 방전시키는 제4 인버터용 TFT를 추가로 구비하는 쉬프트 레지스터.The method according to claim 1,
The inverter
And a fourth inverter TFT controlled by the carry signal for discharging the inverter output node to the low potential voltage. 청구항 1에 있어서,
상기 각 스테이지는
세트 단자에 공급되는 세트 신호에 의해 제어되어 상기 Q 노드를 충전하는 세트부를 더 포함하는 쉬프트 레지스터.The method according to claim 1,
Each of the stages
And a set section which is controlled by a set signal supplied to the set terminal to charge the Q node. 청구항 1에 있어서,
상기 각 스테이지는
리셋 단자에 공급되는 리셋 신호에 의해 제어되어 상기 Q 노드를 방전시키는 리셋부를 더 포함하는 쉬프트 레지스터.The method according to claim 1,
Each of the stages
And a reset unit controlled by a reset signal supplied to the reset terminal to discharge the Q node. 청구항 1에 있어서,
상기 각 스테이지는
상기 인버터 출력에 의해 제어되어 상기 Q 노드를 저전위 전압으로 방전시키는 제1 노이즈 제거부를 더 포함하는 쉬프트 레지스터.The method according to claim 1,
Each of the stages
And a first noise canceling unit controlled by the inverter output to discharge the Q node to a low potential voltage. 청구항 1에 있어서,
상기 풀업부는
상기 Q 노드에 의해 제어되며, 상기 제1 클럭을 상기 출력 단자를 통해 상기 스캔 출력으로 출력하는 제1 풀업 TFT와, 상기 제1 클럭을 상기 캐리 단자를 통해 상기 캐리 신호로 출력하는 제2 풀업 TFT를 구비하는 쉬프트 레지스터.The method according to claim 1,
The pull-
A first pull-up TFT controlled by the Q node and outputting the first clock to the scan output through the output terminal; a second pull-up TFT for outputting the first clock to the carry signal through the carry terminal; And a shift register. 청구항 1에 있어서,
상기 각 스테이지는 풀다운부를 추가로 포함하고,
상기 풀다운부는
상기 제1 클럭과 위상이 반전된 제2 클럭에 의해 제어되며, 상기 출력 단자로 게이트 로우 전압을 출력하는 제1 풀다운 TFT와, 상기 캐리 단자로 상기 게이트 로우 전압보다 낮은 상기 저전위 전압을 출력하는 제2 풀다운 TFT를 구비하는 쉬프트 레지스터.The method according to claim 1,
Each of the stages further comprising a pull down portion,
The pull-
A first pull-down TFT controlled by a second clock whose phase is inverted from the first clock and outputs a gate low voltage to the output terminal, and a second pull-down TFT which outputs the low potential voltage lower than the gate low voltage to the carry terminal A shift register having a second pull-down TFT. 청구항 1에 있어서,
상기 각 스테이지는
상기 인버터 출력에 의해 제어되어 상기 출력 단자는 게이트 로우 전압으로 방전시키고, 상기 캐리 단자는 상기 저전위 전압으로 방전시키는 제2 노이즈 제거부를 추가로 구비하는 쉬프트 레지스터.The method according to claim 1,
Each of the stages
And a second noise canceling unit controlled by the inverter output to discharge the output terminal to a gate low voltage and discharge the carry terminal to the low potential voltage. 청구항 1에 있어서,
상기 각 스테이지는
수직 동기 신호의 블랭크 기간에 공급되는 안정화 신호에 의해 제어되며, 상기 Q 노드와, 상기 캐리 단자와, 상기 인버터 출력 노드와, 상기 인버터 제어 노드를 상기 저전위 전압으로 방전시키고, 상기 출력 단자를 게이트 로우 전압으로 방전시키는 안정화부를 추가로 구비하는 쉬프트 레지스터.The method according to claim 1,
Each of the stages
And the inverter control node is controlled by a stabilization signal supplied during a blanking period of the vertical synchronization signal, discharges the Q node, the carry terminal, the inverter output node, and the inverter control node to the low potential voltage, And a stabilizing portion for discharging the low voltage. 청구항 1에 있어서,
상기 각 스테이지는
상기 Q 노드와 상기 출력 단자 사이에 접속된 스캔 커패시터와,
상기 Q 노드와 상기 캐리 단자 사이에 접속된 캐리 커패시터를 추가로 구비하는 쉬프트 레지스터. The method according to claim 1,
Each of the stages
A scan capacitor connected between the Q node and the output terminal,
And a carry capacitor connected between the Q node and the carry terminal. 청구항 1에 있어서,
상기 쉬프트 레지스터에는 하이 구간이 부분적으로 오버랩하면서 순차적으로 위상이 지연되는 8상 클럭이 공급되고,
상기 8상 클럭 각각은 4H 기간의 하이 구간과, 4H 기간의 로우 구간이 교번되는 파형을 갖고,
상기 스테이지가 N번째 스테이지일 때,
상기 제1 클럭은 상기 8상 클럭 중 N번째(N은 자연수) 위상을 갖는 클럭이고, 제2 클럭은 상기 제1 클럭보다 4H 기간 지연된 N+4번째 위상을 갖는 클럭이며,
세트 단자에는 N-4번째 전단 스테이지로부터 공급되는 N-4번째 캐리 신호 또는 스타트 신호가 공급되고,
리셋 단자에는 N+4번째 후단 스테이지로부터 공급되는 N+4번째 캐리 신호 또는 리셋 신호가 공급되는 쉬프트 레지스터.The method according to claim 1,
An 8-phase clock is sequentially supplied to the shift register, the phase of which is sequentially delayed,
Each of the 8-phase clocks has a waveform in which a high section of the 4H period and a low section of the 4H period are alternated,
When the stage is the N-th stage,
Wherein the first clock is a clock having an Nth (N is a natural number) phase of the eight-phase clock, the second clock is a clock having an (N + 4) th phase delayed by a 4H period from the first clock,
The set terminal is supplied with the (N-4) th carry signal or the start signal supplied from the (N-4)
And the reset terminal is supplied with the (N + 4) th carry signal or the reset signal supplied from the (N + 4) th stage. 표시 패널과;
상기 표시 패널의 비표시 영역에 내장되어 상기 표시 패널의 게이트 라인들을 개별 구동하는 청구항 1 내지 11 중 어느 한 청구항에 기재된 상기 쉬프트 레지스터를 구비하는 표시 장치.A display panel;
The display device according to any one of claims 1 to 11, which is embedded in a non-display area of the display panel and drives gate lines of the display panel individually.
KR1020160171299A 2016-12-15 2016-12-15 Shift register with inverter and display device using the same KR102649203B1 (en)

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