KR20180064031A - 전극재용 맥세인의 제조방법 및 맥세인 전극을 포함하는 cmos 소자 - Google Patents

전극재용 맥세인의 제조방법 및 맥세인 전극을 포함하는 cmos 소자 Download PDF

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Abstract

본 발명의 일실시예는 전극재용 맥세인을 제조하기 위한 방법으로서, 상기 방법은, 벌크 맥스 (MAX : Ti2AlC)물질을 준비하는 단계, 상기 준비된 벌크 맥스에 플루오르화수소산(HF) 용액으로 처리하는 단계, 및 상기 처리된 벌크 맥스를 물리적 박리를 통하여, 2차원 박막 형태의 맥세인으로 제조하는 단계를 포함하는 전극재용 맥세인의 제조방법에 관한 것이다. 또한, 다른 실시예에서, 인버터로서, 상기 인버터는, MoS2n-type채널, 맥세인을 포함하는 제1 소스 전극, WSe2 p-type채널, 맥세인을 포함하는 제2 소스 전극 및 드레인 전극을 포함하는 이형구조 CMOS 인버터에 관한 것이다.

Description

전극재용 맥세인의 제조방법 및 맥세인 전극을 포함하는 CMOS 소자{Method of preparing MXene for electrode material and CMOS devices including the MXene electrode}
본 발명은 전극재용 맥세인의 제조방법 및 상기 맥세인을 전극으로 포함하는 CMOS 소자에 관한 것이다.
단일 원자층 그래핀을 고배향 열분해 흑연(Highly oriented pyrolytic graphite)으로부터 성공적으로 박리할 수 있는 기술이 개발된 이래로, 다양한 2차원(2D) 물질들이 개발되었다. 세계적으로 이목을 끈 그래핀은 높은 캐리어 이동도, 갭없는 밴드 구조를 가짐에도 불구하고, 전계-효과 트랜지스터(Field-effect transistor, FET)에 대해서는 이용에 큰 제약이 있다.
한편, 적절한 에너지 밴드갭과 적절한 캐리어 이동도 때문에, 전계효과 트랜지스터의 채널 물질로서 전이 금속 디칼코게나이드 물질(transition metal dichalcogenides, TMDs)이 최근에 제안되었다. TMD-기반의 전계효과 트랜지스터에서, 쇼트키 접합(schottky junction) 컨택(contact)은 소스/드레인(source/drain) 전극들과 채널 사이에서 형성되고, 접합 계면 사이의 높은 배리어(barrier)가 이러한 장치의 극성 및 실시에서 중요한 역할을 한다. 그래서, TMD-기반 전계효과 트랜지스터에서, 적절한 전극 물질이 요구된다.
갭이 없는 세미-금속 물질로서, 그래핀은 높은 전도성과 투과율을 가지고 있기 때문에, 2차원 전극 물질로 각광받고 있다. 수직 적층된 그래핀-MoS2 FET는 터널 소스 전극으로 이용될 때, 높은 전류 밀도를 가지며, 높은 on-off 비율을 나타낸다. 그래서, 그래핀 전극은 다른 금속 전극에 비교하여, 매우 우수한 전기적 특성을 나타내었다. 유전체(dielectric) 물질로서 보론 나이트라이드를 적용하고, 게이트(gate) 전극으로서 그래핀이 적용되는, 유연하고 투명한 MoS2 전계효과 트랜지스터는 2차원 전자 요소를 갖는 FETs의 통합을 가능하게 하였다. 그래핀의 일함수(work function)가 쇼트키 배리어 높이를 제어하는 전기장에서 조절될 수 있음에도 불구하고, 그래핀의 콘 밴드(cone band) 구조는, 그래핀의 페르미 레벨(fermi level)이 디랙 포인트(Dirac point)와 떨어져 있고, 고밀도 상태 영역에 존재하기 때문에, 큰 게이트 전압 내에서, 이러한 배리어 높이가 크게 변경되지 못한다는 것을 의미한다.
상세하게는, CMOS 소자를 구현하기 위해서는 n-type 반도체 물질과 p-type 반도체 물질이 각각 필요한데, 소스-채널(Source-channel) 간의 캐리어 주입(Carrier injection) 향상을 위해서는 각각의 물질과 전극 간의 쇼트키 배리어를 낮춰야 한다. 따라서 n-type 물질에는 낮은 일함의 금속 (ex-Cr, 일함수 4.5eV)이, p-type 물질에는 높은 일함수의 금속(ex-Pd, 일함수 5.2eV)이 전극으로서 결합되어야 한다. 이처럼 각각의 채널에 따라 사용되는 금속 전극 물질이 다를 경우 여러 번의 전극의 증착 과정이 요구된다. 한편, 그래핀은 높은 전도성, 높은 투과율, 유연함 등의 특성을 가짐에도 불구하고, 상대적으로 낮은 일함수 (4.6 eV)와 페르미 레벨의 조정 범위가 좁기 때문에 그래핀은 n-channel FET의 경우에만 소스 전극으로서 사용될 수 있는 문제점이 있다.
본 발명의 일 목적은 2차원 물질로만 이루어지고 p-type 반도체 채널 및 n-type 반도체 채널과의 쇼트키 베리어(Schottky barrier)가 낮은 전극재용 맥세인의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 맥세인 전극을 포함하는 CMOS 소자를 제공하는 것이다.
본 발명의 실시예에 따른 전극재용 맥세인의 제조방법은 탄화티타늄 박막들 및 상기 탄화티타늄 박막들 사이에 배치되어 이들을 서로 결합시키는 알루미늄 이온들을 포함하는 벌크 상태의 맥스(MAX: Ti2AlC)를 플루오르화수소(HF) 수용액에 노출시켜 벌크 상태의 맥세인(MXene, Ti2C(OH)xFy)을 형성하는 단계; 및 상기 벌크 상태의 맥세인을 물리적으로 박리하여 맥세인(MXene, Ti2C(OH)xFy) 나노박막을 형성하는 단계를 포함한다.
일 실시예로, 상기 플루오르화수소(HF) 수용액의 노출에 의하여, 상기 벌크 상태 맥스의 알루미늄 이온들은 제거되고, 상기 탄화티타늄 박막들 표면에 표면 작용기 -OH 또는 -F가 결합될 수 있다.
본 발명의 실시예에 따른 CMOS 소자는 n-형 반도체 채널; p-형 반도체 채널; 상기 n-형 반도체 채널 및 상기 p-형 반도체 채널과 접촉하는 드레인 전극; 상기 드레인 전극과 이격되게 배치되어 상기 n-형 반도체 채널과 접촉하는 제1 맥세인 나노박막을 포함하는 제1 소스전극; 및 상기 드레인 전극 및 상기 제1 소스전극과 이격되게 배치되어 상기 p-형 반도체 채널과 접촉하는 제2 맥세인 나노박막을 포함하는 제2 소스전극을 포함한다.
일 실시예에 있어서, 상기 n-형 반도체 채널, 상기 p-형 반도체 채널, 상기 드레인 전극, 상기 제1 소스전극 및 상기 제2 소스전극은 산화실리콘 절연막으로 피복되고 게이트 전극을 구비하는 실리콘 기판 상에 배치될 수 있다.
일 실시예에 있어서, 상기 n-형 반도체 채널 및 상기 p-형 반도체 채널은 각각 독립적으로 진성(intrisic) 또는 도핑된 전이금속디칼코게나이드 물질로 형성될 수 있다. 예를 들면, 상기 n-형 반도체 채널 및 상기 p-형 반도체 채널은 각각 독립적으로 As2S3, Bi2S3, Bi2Se3, Bi2Te3, CuS, CuSe, CdS, CdI2, GaS, GaSe, GaSTe, GaSSe, GaTe, GeS, GeSe, HfS2, GO, InSe, In2Se3, SnSe2, TlGaS2, TlGaSe2, TlInS2, Ca(OH)2, intercalated Texene, Mg(OH)2, PbGa2Se4, PbSnS2, NbReSe2, NbReS2, PbI2, PtSe2, SbAsS3, TiTe2, VS2, SbAsS3, VSe2, MoO3, MoS2, MoSe2, MoTe2, MoSSe, MoWSe2, MoWS2, WS2, WSe2, WTe2, ReMoS2, ReS2, ReSe2, ReNbSe2, ReNbS2, BP, TaS, TaSe2, ZrT2 및 ZrTe2으로 이루어진 그룹에서 선택된 하나의 물질로 형성될 수 있다. 일 예로, 상기 p-형 반도체 채널은 WSe2로 형성되고, 상기 n-형 반도체 채널은 MoS2로 형성될 수 있다.
본 발명은 그래핀 보다 큰 일함수를 갖으며, p-형 반도체 채널 및 n-형 반도체 채널에 대하여 낮은 쇼트키 배리어를 갖는 맥세인 전극재의 제조방법 및 이를 소스 전극으로 구비하는 CMOS 소자를 제공한다. 이러한 본 발명에 따르면, 반도체 채널 물질의 종류에 관계없이 상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막을 소스 전극으로 사용할 수 있으므로, CMOS 소자의 제조 공정을 현저하게 간소화할 수 있고 그 결과 제조 시간을 현저하게 단축할 수 있다.
도 1(a)은 Ti 플레이크(flakes)의 제조 공정에 대한 모식도이다.
도 1(b)는 Ti 플레이크의 TEM 이미지이다.
도 1(c)는 SiO2상 박리된 Ti 플레이크의 AFM 이미지이다.
도 1(d)는 Ti 장치에 대한 자기장의 형성에 대한, 홀(Hall) 전압에 대한 그래프이다.
도 2(a)는 WSe2(또는 MoS2)/Ti2C(OH)xFyFET장치의 모식도이다.
도 2(b)는 WSe2/Ti2C(OH)xFyFET장치의 상면 SEM 이미지이다.
도 2(c)는 WSe2/Ti2C(OH)xFyFET장치의 KPFM 맵핑 이미지이다.
도 2(d)는 도 2(c)의 실선의 정사각형 부분의 Ti2C(OH)xFy의 CPD 분포를 나타내는 막대그래프이다.
도 3(a)은 상온에서의 WSe2/Ti2C(OH)xFyFET소자의 ID-VG특성 측정 결과에 대한 그래프이다.
도 3(b)는 게이트 전압 VG와 드레인 전압 VDS에 따른 에너지 밴드 다이아그램(Energy band diagram)이다.
도 3(c)는 상온에서의 MSo2/Ti2C(OH)xFyFET소자의 ID-VG특성 측정 결과에 대한 그래프이다.
도 3(d)는 게이트 전압 VG와 드레인 전압 VDS에 따른 에너지 밴드 다이아그램이다
도 4(a)는 다양한 온도에서의 WSe2/Ti2C(OH)xFyFET소자의 ID-VG특성 측정 결과에 대한 그래프이다.
도 4(b)는 게이트 전압에 따른 WSe2와 Ti2C(OH)xFy배리어 높이(height)를 나타내는 그래프이다.
도 4(c)는 다양한 온도에서의 MSo2/Ti2C(OH)xFyFET소자의 ID-VG특성 측정 결과에 대한 그래프이다.
도 4(d)는 게이트 전압에 따른 MSo2와 Ti2C(OH)xFy배리어 높이(height)를 나타내는 그래프이다.
도 5(a)는 인터버의 모식도이다.
도 5(b)는 VDD=3V일 때, 인버터의 특성을 나타낸 그래프이며, 삽도는 인버터 모식 회로도이다.
도 5(c)는 VDD=3V일 때, 인버터의 게인(gain)을 나타낸 그래프이며, 삽도는 인버터의 광학 이미지이다.
도 5(d)는 WSe2및 MoS2에 대한 ID-VG커브를 나타낸 그래프이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 구성요소 등이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 구성요소 등이 존재하지 않거나 부가될 수 없음을 의미하는 것은 아니다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명의 실시예에 따른 전극재용 맥세인(MXene, Ti2C(OH)xFy)의 제조방법은 탄화티타늄 박막들 및 상기 탄화티타늄 박막들 사이에 배치되어 이들을 서로 결합시키는 알루미늄 이온들을 포함하는 벌크 상태의 맥스(MAX: Ti2AlC)를 플루오르화수소(HF) 수용액에 노출시켜 벌크 상태의 맥세인(MXene, Ti2C(OH)xFy)을 형성하는 단계; 및 상기 벌크 상태의 맥세인을 물리적으로 박리하여 맥세인(MXene, Ti2C(OH)xFy) 나노박막을 형성하는 단계를 포함할 수 있다.
상기 벌크 상태의 맥세인(MXene, Ti2C(OH)xFy)을 형성하는 단계에 있어서, 상기 벌크 상태의 맥스(MAX: Ti2AlC)를 플루오르화수소(HF) 수용액에 노출시키는 경우, 상기 알루미늄 이온들은 플루오린 이온들과 결합하여 AlF3 상태로 분리되고, 이들 알루미늄 이온이 제거된 탄화티타늄 박막의 표면에는 수산화 작용기(-OH) 및 플루오린 작용기(-F)가 결합될 수 있다. 이 경우, 탄화티타늄 박막 사이의 결합력이 약해져 탄화티타늄 박막들은 용이하게 분리될 수 있다.
상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막을 형성하는 단계에 있어서, 상기 벌크 상태의 맥세인은 테이프를 이용한 박리법을 통해 상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막이 분리될 수 있다.
상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막은 약 23nm의 두께를 가질 수 있고, 격자 거리가 약 0.31nm인 육방정계 대칭 격자 구조의 결정구조를 가질 수 있다. 상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막은 약 3.514cm-2의 케리어 농도를 갖고, 약 0.026 S의 전도도 및 약 0.243 Ω의 접촉 저항(contact resistance)를 전극 재료로서 우수한 전기적 특성을 갖고, 이는 그래핀에 비견될 수 있을 정도이다.
한편, 상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막은 약 4.98 eV의 일함수(work function)을 가짐에도 불구하고, p-형 반도체 채널뿐만 아니라 n-형 반도체 채널과도 낮은 쇼트키 베리어(schottky barrier)를 형성할 수 있다. 예를 들면, 상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막은 p-형 반도체 물질인 WSe2와 접촉시 약 0.23 eV의 쇼트키 배리어(hole barrier)를 형성하고, n-형 반도체 물질인 MoS2와 접촉시 페르미 레벨 피닝 효과(Fermi level pinning effect)에 의해 약 0.19 eV의 쇼트키 배리어(electron barrier)를 형성한다.
따라서, 상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막을 n-형 반도체 채널과 p-형 반도체 채널을 동시에 필요로하는 CMOS 소자에 적용시, 반도체 채널 물질의 종류에 관계없이 상기 맥세인(MXene, Ti2C(OH)xFy) 나노박막을 소스 전극으로 사용할 수 있으므로, CMOS 소자의 제조 공정을 현저하게 간소화할 수 있고 그 결과 제조 시간을 현저하게 단축할 수 있다.
본 발명의 실시예에 따른 CMOS 소자는 n-형 반도체 채널, p-형 반도체 채널, 상기 n-형 반도체 채널 및 상기 p-형 반도체 채널과 접촉하는 드레인 전극, 상기 드레인 전극과 이격되게 배치되어 상기 n-형 반도체 채널과 접촉하는 제1 맥세인 나노박막을 포함하는 제1 소스전극 및 상기 드레인 전극과 이격되게 배치되어 상기 p-형 반도체 채널과 접촉하는 제2 맥세인 나노박막을 포함하는 제2 소스전극을 포함할 수 있다.
상기 CMOS 소자에서, 상기 n-형 반도체 채널, 상기 p-형 반도체 채널, 상기 드레인 전극, 상기 제1 소스전극 및 상기 제2 소스전극은 산화실리콘 절연막으로 피복된 실리콘 기판을 일면 상에 배치될 수 있고, 상기 실리콘 기판은 게이트 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 n-형 반도체 채널 및 상기 p-형 반도체 채널은 각각 진성(intrisic) 또는 도핑된 전이금속디칼코게나이드 물질로 형성될 수 있다. 예를 들면, 상기 n-형 반도체 채널 및 상기 p-형 반도체 채널은 서로 독립적으로 As2S3, Bi2S3, Bi2Se3, Bi2Te3, CuS, CuSe, CdS, CdI2, GaS, GaSe, GaSTe, GaSSe, GaTe, GeS, GeSe, HfS2, GO, InSe, In2Se3, SnSe2, TlGaS2, TlGaSe2, TlInS2, Ca(OH)2, intercalated Texene, Mg(OH)2, PbGa2Se4, PbSnS2, NbReSe2, NbReS2, PbI2, PtSe2, SbAsS3, TiTe2, VS2, SbAsS3, VSe2, MoO3, MoS2, MoSe2, MoTe2, MoSSe, MoWSe2, MoWS2, WS2, WSe2, WTe2, ReMoS2, ReS2, ReSe2, ReNbSe2, ReNbS2, BP, TaS, TaSe2, ZrT2, ZrTe2 등으로부터 선택된 하나의 물질로 형성될 수 있다. 일 예로, 상기 p-형 반도체 채널은 WSe2로 형성될 수 있고, 상기 n-형 반도체 채널은 MoS2로 형성될 수 있다.
이하, 실험예를 통하여 본 발명을 상세히 설명한다. 다만, 하기 실험예는 본 발명의 일부 실시 형태에 불과한 것으로서, 본 발명이 하기 실험예에 한정되는 것은 아니다.
(실험예)
(실험 조건)
본 실험을 실시하기 위하여, 상업적으로 구매한 벌크 상태의 Ti2AlC 분말을 10%의 HF로 실온에서 10시간 동안 처리하여, 벌크 상태의 Ti2C(OH)xFy 플레이크를 수득하였고, 이를 테잎(tape)을 이용하여 물리적으로 박리하여 나노 박막 상태의 Ti2C(OH)xFy를 획득하였다. 이어서, 이를 PMMA(polymethyl methacrylate)/PVA(polyvinyl alcohol)-코팅된 SiO2/Si-기판 위에 광학 현미경에 위치시켰다. WSe2 및 MoS2 플레이크는 285 nm 두께의 SiO2/p+-도핑된 Si 기판에 기계적으로 박리되었다. Ti2C(OH)xFy 플레이크는 반데르발스 이종구조를 제조하기 위한 기계적 전달 방법을 이용함에 의하여, 타겟 WSe2 및 MoS2 플레이크 위에 적층되었다. 전자 빔 리소그래피(lithography) 및 리프트 오프(lift off) 공정이 FETs의 전극을 패턴화시키기 위하여 실시되었다. 첫번째로, 10nm의 Cr이 접착층으로서 샘플에 적층되었고, 50nm의 Au(또는 Pd)가 전자 빔 증발 시스템으로, 전극의 전도도를 향상시키기 위하여 증착되었다.
소자의 표면 형태 및 Ti2C(OH)xFy 플레이크 내 요소의 농도는 energy-dispersive X-ray spectrometer를 구비한 SEM(scanning electron microscope)(JSM7410F, JEOL)에 의하여 측정되었다. 라만 스펙트럼은 레이저 마이크로-라만 스펙트로미터(Kaiser Optical Systems Model RXN, 532 nm excitation wavelength)를 이용하여 기록하였다. 플레이크의 두께는 Atomic Force Microscopy(NTEGRA Spectra, NT-MDT)로 측정하였다. 광학 이미지는 광학 현미경(OLYMPUS BX51)를 이용하여 수득하였다. 켈빈 프로브(NT-MDT 830)를 갖는 AFM-라만 측정 시스템은 Ti2C(OH)xFy 플레이크의 일함수를 측정하기 위하여 사용되었다. 원자 구조는 300 kV의 승압전압을 갖는 TEM(transmission electron microscopy(TEM 2100 F, JEOL))를 실시함에 의하여 결정되었다. Keithley 4200 Parameter Analyzer는 소자의 전자 특성을 측정하기 위하여 사용되었다.
(실시예 1)
먼저, 맥세인을 제조하기 위한 실험을 실시하였다. 도 1(a)에 Ti 플레이크(flakes)의 제조 공정에 대한 모식도를 나타내었다. 도 1(a)에 나타낸 바와 같이, Ti2AlC에 대해 HF 처리를 하면, Ti 층 사이에 위치된 Al 원자들이 HF에 의하여 에칭(제거)되면서 표면 작용기로 치환되었다. 그리고, 물리적 박리과정을 통하여, Ti2C(OH)xFy 플레이크를 수득할 수 있었다.
도 1(b)에 Ti2C(OH)xFy 플레이크의 TEM(transmission electron microscope) 이미지를 나타내었다. 도 1(b)에 나타낸 바와 같이, TEM 이미지와 선택된 영역의 전자 회절(selected area electron diffraction, SAED) 패턴을 검토하여 보면, Ti2C(OH)xFy 플레이크는 높은 결정화도(crystallinity)를 가지는 것으로 나타났다. 즉, Ti2C(OH)xFy 플레이크는 약 0.31 nm의 α격자 파라미터를 갖는 육방정계(hexagonal) 대칭 격자 구조임을 확인할 수 있었다. 또한, HF 처리가 효과적으로 실시되었기 때문에, Al 원자는 발견되지 않았고, -OH 또는 -F 작용기가 Al 원자의 자리를 대체하였다.
도 1(c)에 SiO2 상에 박리된 Ti2C(OH)xFy의 AFM(atomic force microscopy) 이미지를 나타내었다. 또한, 광학 현미경(optical microscopy)이미지를 도 1(c)에 삽입하였다. 박리 후, 다양한 장치를 위하여 적합한 Ti2C(OH)xFy 플레이크의 두께를 얻을 수 있었다.
그리고, 전극에 이용하기 위한 전기적 특성을 확보하기 위한 홀 측정(Hall measurement)을 실시하였다. 도 1(d)에 Ti2C(OH)xFy 장치에 대한 자기장의 형성에 대한, 홀 전압(Hall voltage)에 대한 그래프를 나타내었다. 홀 전압은, 도 1(d)에 나타낸 장치를 이용하여, 다양한 자기장(B)의 기능으로서 측정되었다. Ti2C(OH)xFy의 캐리어 농도는 VHall-B커브의 기울기로부터 계산되었고, 약 3.5*1014cm-2로 측정되었다. Ti2C(OH)xFy 플레이크의 전도도는 four-terminal measurement configuration으로 결정되었고, 0.026 S였다.
또한, 4-프로브(four-probe) 측정 방법으로 측정한 결과, Ti2C(OH)xFy와 Cr의 접촉 저항(contact resistance)은 약 0.243Ω으로 측정되었으며, 이는 그래핀-Cr 접합의 접촉 저항이라고 알려진 값보다도 낮음을 확인할 수 있었다.
이상의 사항을 종합하면, 높은 전도성, 금속과의 낮은 접촉 저항 그리고 WSe2 및 MoS2에 대한 낮은 쇼트키 배리어 때문에, Ti2C(OH)xFy는 TMD-기반 장치에서 훌륭한 전극재로 활용될 수 있음을 알 수 있다.
(실험예 2)
실험예 1에서 제조한 Ti2C(OH)xFy를 전극으로 이용하여, WSe2 및 MoS2 FET디바이스를 제조하였다. 도 2(a)에 WSe2(또는 MoS2)/Ti2C(OH)xFy FET장치의 모식도를 나타내었다. 도 2(a)에 나타낸 바와 같이, WSe2(또는 MoS2)는 p-FET(또는 n-FET)의 채널로 이용하였고, 적층된 Ti2C(OH)xFy 플레이크는 캐리어가 주입되는 소스 전극으로 이용되었다. 드레인 전극으로 WSe2의 경우 Cr/Au가, MoS2의 경우 Cr/Pd가 사용되었다. 드레인측(drain side)은 금속과 맞닿아 있다.
또한, 도 2(b)에 WSe2/Ti2C(OH)xFy FET장치의 상면 주사전자현미경(scanning electron microscopy, SEM) 이미지를 나타내었다. 또한, Ti2C(OH)xFy, MoS2 및 WSe2 플레이크에 대한 라만 분석을 실시하였다. 약 214cm-1에서 Ti2C(OH)xFy의 피크가 일정하였으며, WSe2 및 MoS2의 E12g 및 A1g밴드 또한 측정되었다. 또한, AFM 이미지를 통하여, Ti2C(OH)xFy, WSe2 및 MoS2의 두께를 측정하였으며, 약 23nm였다. 소스 전극 물질의 일함수는 상당히 중요한데, 캐리어 접합(소스부터 채널까지)과 디바이스 작동에 큰 영향을 주기 때문이다. Ti2C(OH)xFy의 일함수를 계산하기 위하여, Kelvin probe force microscopy(KPFM)을 이용하여, WSe2/Ti2C(OH)xFy FET디바이스에 이용된 Ti2C(OH)xFy 플레이크를 측정하였다. 도 2(b)의 점선의 직사각형이 KPFM 맵핑 지역이다. KPFM 측정을 위하여, Pt-Ir 팁이 사용되었다. KPFM 팁과 샘플 사이의 접촉 전위(potential) 차이(△VCPD)를 측정하였으며, 이는 △VCPD·= Φ팁 - Φ샘플로 표현되고, 여기서, Φ팁은 팁의 일함수이고, Φ샘플은 샘플의 일함수이며, e는 전하이다.
또한, 도 2(c)에 WSe2/Ti2C(OH)xFy FET 장치의 KPFM 맵핑 이미지를 나타내었다. 도 2(c)의 금속 전극 부분의 점선의 직사각형은 검정(Calibration)을 위한 것이며, 이를 위하여, 금 전극과 팁 사이의 △VCPD를 결정하였다. 금은 화학적으로 불활성이고, 5.1 eV의 일함수를 갖는다고 알려져 있다. Φ팁은 약 5.56eV로 계산되었다. 도 2(c)는 △VCPD맵핑 이미지가 도 2b의 점선 정사각형 지역으로 얻은 것임을 나타낸다.
도 2(d)에 도 2(c)의 실선의 정사각형 부분의 Ti2C(OH)xFy의 CPD 분포를 나타내는 막대그래프를 나타내었다. 팁과 Ti2C(OH)xFy 플레이크 사이의 △VCPD는 약 0.58V로 측정되었다. 이 값과 5.56 eV의 Φ팁 값을 이용하여, Ti2C(OH)xFy의 일함수는 약 4.98 eV로 계산되었다. WSe2의 밸런스 밴드 에지는 약 5.2 eV이며, Ti2C(OH)xFy 및 WSe2의 홀 배리어는 약 0.22eV이다. 따라서, 맥세인이 p-type 반도체 물질에 소스 전극으로 사용될 때 소스 전극으로부터 p-채널로의 캐리어 접합 측면에서 우수한 성능을 보이는, 2차원 전극으로서 사용될 수 있음을 확인할 수 있었다.
(실험예 3)
맥세인 전극으로서의 특성을 기존의 전극 금속과 비교하기 위해, 도 2(a)와 같은 형태의 맥세인을 소스 전극으로 사용하고, MoS2, WSe2를 각각 채널로 사용한 n-FET, p-FET를 각각 제작하였다. 드레인 전극으로 WSe2의 경우 Cr/Au가, MoS2의 경우 Cr/Pd가 사용되었다.
도 3(a)에 상온에서의 WSe2/Ti2C(OH)xFy FET 소자의 ID-VG특성 측정 결과를 나타내었다. 도 3(a)에서, 검은 색 선은 아래쪽에 표시된 삽도처럼 음성의 VDS를 걸었을 때의 특성을, 빨간색 선은 위쪽에 표시된 삽도처럼 양성의 VDS를 걸었을 때의 특성을 나타낸다. WSe2 FET의 캐리어 전달(carrier transport) 원리를 분석하기 위해 게이트 전압 VG와 드레인 전압 VDS에 따른 에너지 밴드 다이아그램을 도 3(b)에 나타내었다.
도 4 (b)의 A, B, C, D는 각각 도 3(a)의 A, B, C, D의 VG, VDS 상태에 해당한다. 도 3(b)의 B와 같이 Cr/Au 전극으로부터 WSe2 채널로 전자 주입(electron injection)이 일어날 경우, 측정되는 전류값은 맥세인으로부터 WSe2 채널로 전자 주입이 일어나는 D의 경우보다 높다. 위의 두 경우 양성의 VGs가 걸리는 경우이므로, 전자 전도 경로(electron conduction path)가 WSe2 채널에서 우세하다. 반면에, 도 3(b) A와 C의 경우처럼 음성의 VGs가 걸릴 경우, 정공 전도 경로(hole conduction path)가 WSe2 채널에서 우세하게 된다. 이 때, A의 경우, 홀 캐리어가 맥세인으로부터 Cr/Au로 주입되고, C의 경우 Cr/Au로부터 맥세인으로 홀 캐리어가 주입된다. Cr의 일함수는 WSe2의 미드갭(midgap) 수준에 준하는 4.5eV이고, 맥세인의 일함수는 그보다 높은 4.98eV(KPFM 측정)이므로, 도체(금속)-WSe2 접촉면에서 페르미 레벨 피닝(Fermi level pinning)이 약하게 일어난다는 점을 고려할 때, WSe2 FET소자에서 맥세인 전극이 Cr/Au 전극보다 낮은 정공 베리어(hole barrier)를 제공하고, 결과로 WSe2 FET의 홀 전도(hole conduction) 특성을 향상시킴을 알 수 있다.
같은 방법으로, MoS2 FET에서 맥세인 전극과 Cr/Pd 전극의 전기적 특성을 비교하였다. 도 3(c)에 상온에서 MoS2/Ti2C(OH)xFy FET 소자의 ID-VG특성 측정 결과를 그래프로 나타내었다. 도 3(c)의 검은 색 선은 아래쪽에 표시된 삽도처럼 음성의 VDS를 걸었을 때의 특성을, 빨간색 선은 위쪽에 표시된 삽도처럼 양성의 VDS를 걸었을 때의 특성을 나타낸다.
MoS2 FET의 캐리어 전달 원리를 분석하기 위해 게이트 전압 VG와 드레인 전압 VDS에 따른 에너지 밴드 다이아그램을 도 3(d)에 나타내었다. 도 3(d)의 E, F는 각각 도 3(c)의 E, F의 VG, VDS 상태에 해당한다. WSe2 FET와는 상반되게, 맥세인의 높은 일함수에도 불구하고, MoS2 FET는 VG 전구간에 걸쳐 n-channel 특성을 보인다. 이는 MoS2 피닝 효과(pinning effect)에 기인한다. VG에 따른 전류값의 크기와 변화량이 음성 및 양성의 VDS에서 유사하다. 맥세인 전극과 Cr 전극 간의 일 함수 차이가 있기 때문에, 피닝 효과가 있더라도 두 계면 (Ti2C(OH)xFy-MoS2 및 Cr-MoS2)에서의 쇼트키 배리어 높이에 차이가 있다. 그 결과 열전자 방출(thermionic emission) 현상에 의해 off 전류값에 약간의 차이가 발생하였음을 확인할 수 있었다.
(실험예 4)
WSe2와 Ti2C(OH)xFy 사이의 정공 배리어와, MoS2와 Ti2C(OH)xFy 사이의 전자 배리어를 확인하기 위해, WSe2/Ti2C(OH)xFy FET와 MoS2/Ti2C(OH)xFy FET의 온도의 변화에 따른 전달(transfer) 특성을 측정하여 도 4(a) 및 (c)에 나타내었다. ID-VG커브에서, 음성 VDS 및 VGS가 적용되고, 홀 케리어가 Ti2C(OH)xFy에서 WSe2로 흐른다. 반면에, 전자가 Cr/Au로부터 WSe2로 주입될 때, 전자 전도(conduction) 지역(양성 VGS)에서 약한 온도 의존성이 확인되었다. Cr의 페르미 레벌은 WSe2의 미드갭과 거의 유사하고, 금속-WSe2 계면에서 약한 페르미 레벨 피닝 현상이 발생하고, Cr/WSe2 접합의 전자 배리어는 TiC/WSe2 접합보다 높게 나타났다. 그래서, Cr/WSe2 접합에서, 열전자 방출 전류(thermionic emission current)가 낮게 예상되고, 드레인 전류에 대한 전자 터널링 구성요소(electron tunneling component)의 기여를 증가시키고, 낮은 온도 의존성이 나타난다. 전자 전도성에 대해서, 전자 열전자 전류(electron thermionic current)가 매우 작고, 터널링 전류(tunneling current)가 지배한다. 그러나, 홀 전도성 상태에서, 터널링 전류 구성요소(tunneling current component)는 단지 플랫 밴드 전압(약 -20V) 위에서 증가하기 시작하고, 홀 열전자 전류는 큰 부분을 차지한다.
홀/전자 배리어 값을 측정하기 위해 아래와 같은 thermionic model 방정식이 사용되었다. ID=[AA*T2exp(-qΦB/kBT)][exp(qVD/kBT)-1]로 표현되며, A는 ‘area’를 나타내며, A*는 ‘Richardson Boltzmann constant’를 나타내고, T는 온도를 나타내며, VD는 드레인 바이아스(drain bias)를 나타낸다. 도 4(b), (d)의 삽도에 표시된 바와 같이, 게이트 전압에 따른 ln(ID/T2)vsq/(kBT) plot의 기울기는 각각 WSe2와 Ti2C(OH)xFy 사이의 유효 정공 배리어와 MoS2와 Ti2C(OH)xFy 사이의 유효 전자 배리어를 의미하며, 게이트 전압에 따른 배리어 높이(height)를 각각 도 4(b), (d)에 그래프로 나타내었다.
ΦB은 VG가 증가함에 따라서, 선형(linear) 특성을 보일 때, 홀 터널링 전류의 기여도를 무시할 수 없다. VG가 플랫 밴드 전압에 도달했을 때, Deviation point에서 ΦB의 값은 TiC와 WSe2사이의 홀 배리어의 실제 높이이다. 도 4 (b)에 나타낸 바와 같이, WSe2/Ti2C(OH)xFy FET 소자의 홀 배리어가 KPFM 결과와 일치하는 0.23 eV임을 확인하였다. 배리어 높이는 TiC 및 WSe2밸런스 밴드 에지(valence band edge)의 페르미 레벨 사이의 차이와 유사하며, TiC와 WSe2계면에서 큰 피닝 효과가 없음을 의미한다. 도 4(c)에 나타낸 바와 같이, MoS2/Ti2C(OH)xFy FET에서, 다양한 온도에서 수득된 ID-IG데이타를 이용하여, 전자 배리어 높이는 접합 계면에서 측정되었다. 양성 드레인 바이어스가 Cr 전극에 적용되었고, 배리어 높이 측정을 위하여 열전자 방출 모델(thermionic emission model)을 이용하였다.
도 4(d)에 나타낸 바와 같이, MoS2/Ti2C(OH)xFy FET의 전자 배리어가 플랫 밴드(flat band) 전압에서 0.19 eV임을 확인하였으며, 이는 다른 금속 전극의 배리어 높이와 유사함을 알 수 있었다. TiC의 높은 일함수를 고려할 때, MoS2/Ti2C(OH)xFy 계면에서의 낮은 전자 배리어는 강한 페르미 레벨 피닝이 일어났음을 의미한다. MoS2/Ti2C(OH)xFy 계면에서 페르미 레벨 피닝이 일어난 이유로는 첫번째로, 맥세인-황 원소간의 상호 작용이 MoS 내부의 Mo-S 결합을 약화시키고, 그 결과 갭 상태(gap state)가 발생하여 피닝이 일어난다. 두번째로는 MoS2와 맥세인 사이의 전하 분포 때문에 발생한 쌍극자로 인해 표면 밴드 배열(alignemnt)이 변화하기 때문이다. Ti2C(OH)xFy는 Ti-C-Ti 구조를 갖는 층 물질인데, 맥세인을 얻기 위해 벌크 맥스 (Ti2CAl)에 HF 에칭을 하는 동안 Al-Ti 결합이 깨지고 Al이 다른 -OH나 -F 표면작용기로 치환되는 중, 치환이 불완전하게 진행되여 Ti가 노출되는 부분이 발생한다. 이 노출된 Ti 원자가 MoS2과 직접 결합을 하게 될 경우, Mo-S 결합을 약화시키고, 페르미 레벨 피닝 효과를 일으키는 요소 중 하나로서, 금속-유도 갭 상태(metal-induced gap state)를 발생시킬 수 있다. 또한, MoS2/맥세인 계면(Ti2AlC에 대한 HF의 에칭에 의하여 생성될 수 있는 생성물)에서는 전하 재정렬에 의한 표면 쌍극자가 발생하게 되는데, 이로 인해 페르미 레벨 피닝 현상이 발생한다. 또한, 순수한 MoS2에 대한 페르미 레벨 피닝 이론도 고려되어야 한다. TMD 물질에서 칼코겐(chacogen) 베이컨시(vacancy)가 금속-TMD 계면에서, 페르미 레벨 피닝 효과를 유발할 수 있다. 그리고, 황 베이컨시를 형성하는 에너지가 Se 베이컨시를 형성하는데 필요한 에너지보다 낮기 때문에, MoS2에서 발생하는 페르미 레벨 피닝 효과가 WSe2에서는 나타나지 않는다. 이 결과 맥세인은 n-type의 MoS2채널과의 접면과 p-type의 WSe2채널과의 접면에서 모두 낮은 쇼트키 배리어를 갖게 된다.
Ti2C(OH)xFy와 WSe2 또는 MoS2 사이의 쇼트키 배리어는 각각 0.23 eV 및 0.19 eV로 낮으며, 이는 충분한 홀 및 전자 캐리어가 Ti2C(OH)xFy 전극으로부터 WSe2 또는 MoS2 채널로 주입될 수 있으며, Ti2C(OH)xFy는 상보성 인버터(complementary inverter)의 전극물질로서 이용될 수 있음을 확인할 수 있었다.
(실험예 5)
WSe2의 p-채널), MoS2의 n-채널, p-FET 및 n-FET에 대한 맥세인(Mxene : Ti2C(OH)xFy) 소스 전극으로 구성된 CMOS 인버터를 제조하고, 도 5(a)에 인터버의 모식도를 나타내었다.
도 5(a)에 나타낸 바와 같이, 50nm SiO2/p+doped Si 기판 위에 WSe2을 채널로 한 p-FET, MoS2를 채널로 한 n-FET, 그리고 맥세인을 VDD 및 GND terminal로 사용한 CMOS 인버터를 구현하였다. WSe2, MoS2 위에 맥세인을 쌓아 구현된 이형 구조의 인버터는 물리적 전이법을 통해 구현되었고, 60 nm의 Pd가 전자 빔(electron beam) 증착법에 의해 증착되었다. 도 6 (b)의 삽도는 인버터 회로의 구성을 보여준다.
해당 인버터는 n-채널이 맥세인 전극에 의해 접지되고, VDD가 p-채널에 연결된 맥세인 전극에 가해지며, input 전압이 back gate로 주입되고, ouput 전압이 n-FET와 p-FET 사이의 Pd 전극으로부터 측정되는 구성을 갖고 있다. input 전압에 따른 output 전압에 대한 측정 결과를 도 6(b)에 나타내었다. VDD=3V일 때, 인버터의 게인을 도 6(c)에 그래프로 나타내었다. 도 6(c)에 나타낸 바와 같이, VDD에 따른 Vout/Vingain의 특성을 알 수 있었으며, VDD = 3V에서 Vout/Vingain이 약 3.4로 제시되었다. 이는 맥세인이 2차원 채널 물질과 함께 이형구조를 갖는 인버터 소자에서 2차원 전극으로서 사용되었을 때, 명확한 입력신호의 반전을 보임으로써 2차원 물질로 이루어진 인버터라는 논리 소자의 구현이 가능함을 제시하였을 뿐만 아니라, 우수한 게인을 보여줌으로써 맥세인을 통해 2차원 집적 회로의 성능을 향상시켰음을 확인할 수 있었다. 또한, 맥세인이 홀 및 전자 캐리어가 주입되는 소스 전극으로 사용된 WSe2 및 MoS2 FET의 전달 특성(ID-VG커브)을 각각 나타내었다. 도 5(d)에 나타낸 바와 같이, 게이트 전압 범위에서 WSe2/맥세인 FET와 MoS2/맥세인 FET는 각각 홀 및 전자 전도(conduction) 결과를 나타냄으로써, CMOS 인버터를 구상하는데 필요한 p-FET와 n-FET의 역할을 수행할 수 있음을 제시했다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
없음

Claims (7)

  1. 탄화티타늄 박막들 및 상기 탄화티타늄 박막들 사이에 배치되어 이들을 서로 결합시키는 알루미늄 이온들을 포함하는 벌크 상태의 맥스(MAX: Ti2AlC)를 플루오르화수소(HF) 수용액에 노출시켜 벌크 상태의 맥세인(MXene, Ti2C(OH)xFy)을 형성하는 단계; 및
    상기 벌크 상태의 맥세인을 물리적으로 박리하여 맥세인(MXene, Ti2C(OH)xFy) 나노박막을 형성하는 단계를 포함하는 전극재용 맥세인의 제조방법.
  2. 제1항에 있어서,
    상기 플루오르화수소(HF) 수용액의 노출에 의하여, 상기 벌크 상태 맥스의 알루미늄 이온들은 제거되고, 상기 탄화티타늄 박막들 표면에 표면 작용기 -OH 또는 -F가 결합되는, 전극재용 맥세인의 제조방법.
  3. n-형 반도체 채널;
    상기 n-형 반도체 채널과 이격된 p-형 반도체 채널;
    상기 n-형 반도체 채널 및 상기 p-형 반도체 채널과 접촉하는 드레인 전극;
    상기 드레인 전극과 이격되게 배치되어 상기 n-형 반도체 채널과 접촉하는 제1 맥세인 나노박막을 포함하는 제1 소스전극; 및
    상기 드레인 전극 및 상기 제1 소스전극과 이격되게 배치되어 상기 p-형 반도체 채널과 접촉하는 제2 맥세인 나노박막을 포함하는 제2 소스전극을 포함하는, CMOS 소자.
  4. 제3항에 있어서,
    상기 n-형 반도체 채널, 상기 p-형 반도체 채널, 상기 드레인 전극, 상기 제1 소스전극 및 상기 제2 소스전극은 산화실리콘 절연막으로 피복되고 게이트 전극을 구비하는 실리콘 기판 상에 배치되는, CMOS 소자.
  5. 제3항에 있어서,
    상기 n-형 반도체 채널 및 상기 p-형 반도체 채널은 각각 독립적으로 진성(intrisic) 또는 도핑된 전이금속디칼코게나이드 물질로 형성된, CMOS 소자.
  6. 제5항에 있어서,
    상기 n-형 반도체 채널 및 상기 p-형 반도체 채널은 각각 독립적으로 As2S3, Bi2S3, Bi2Se3, Bi2Te3, CuS, CuSe, CdS, CdI2, GaS, GaSe, GaSTe, GaSSe, GaTe, GeS, GeSe, HfS2, GO, InSe, In2Se3, SnSe2, TlGaS2, TlGaSe2, TlInS2, Ca(OH)2, intercalated Texene, Mg(OH)2, PbGa2Se4, PbSnS2, NbReSe2, NbReS2, PbI2, PtSe2, SbAsS3, TiTe2, VS2, SbAsS3, VSe2, MoO3, MoS2, MoSe2, MoTe2, MoSSe, MoWSe2, MoWS2, WS2, WSe2, WTe2, ReMoS2, ReS2, ReSe2, ReNbSe2, ReNbS2, BP, TaS, TaSe2, ZrT2 및 ZrTe2으로 이루어진 그룹에서 선택된 하나의 물질로 형성된, CMOS 소자.
  7. 제5항에 있어서,
    상기 p-형 반도체 채널은 WSe2로 형성되고, 상기 n-형 반도체 채널은 MoS2로 형성된, CMOS 소자.
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