KR20180063038A - 진폭 제한 발진 회로 - Google Patents

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Abstract

본 발명은 진폭 제한 발진 회로(100)에 관한 것이다. 상기 진폭 제한 발진 회로(100)는 발진 신호를 발생시키는 발진 회로(110); 상기 발진 신호의 진폭에 따라 펄스 폭 변조 신호를 발생시키는 펄스 폭 변조 회로(120); 상기 펄스 폭 변조 신호를 전압 제어 저항 회로(140)를 제어하는 직류 제어 전압 신호로 변환하는 저역 통과 필터 회로(130); 상기 직류 제어 전압 신호의 제어에 따라, 상기 발진 신호의 진폭을 제어하도록 상기 전압 제어 저항 회로(140)의 저항 값을 변화시키는 전압 제어 저항 회로(140)를 포함한다. 상기 진폭 제한 발진 회로(100)는 진폭 제한 발진 회로(100)의 성능을 향상시킬 수 있다.

Description

진폭 제한 발진 회로
본 발명은 정보 기술 분야에 관한 것으로, 특히 진폭 제한 발진 회로에 관한 것이다.
통상의 LC발진 회로는 진폭 제한이 없으면, 발진 회로의 진폭이 최종적으로 전원 전압으로 안정되며, 이러한 발진 회로는 다음과 같은 단점이 있다. 1) 발진 회로의 발진 파형은 왜곡이 발생하고, 상승 에지가 하강 에지와 대칭되지 않아, 발진 회로의 1/f3 노이즈 코너를 고주파로 이동시켜, 저주파 위상 노이즈 열화를 초래한다. 2) 발진 진폭이 크면 인덕터를 흐르는 전류가 매우 커질 수 있어, 인덕터의 자심을 포화시키므로, 인덕턴스 값이 변하여, 최종적으로 주파수의 안정성에 영향을 준다.
일반적으로 진폭을 제한하는 방법은 진폭 또는 피크 검출 회로를 사용하여 발진 진폭을 검출한 후, 제어 전압을 출력하여 발진 회로의 바이어스 전류를 제어함으로써, 발진 회로의 진폭을 제한하는 효과에 도달하나, 이러한 방법도 다음과 같은 단점이 있다. 1) 해당 방법의 루프 이득이 비교적 크므로, 제어 루프의 불안정을 초래하기 쉽다. 2) 제어 루프 자체에 비교적 큰 노이즈가 유입될 수 있어, 발진 회로의 위상 노이즈 열화를 초래하게 된다. 3) 대부분 진폭 검출 회로는 발진 진폭을 정확히 제어할 수 없어, 실용성이 제한된다.
따라서, 진폭 제한 발진 회로의 성능을 향상시키는 것은 시급히 해결해야 하는 하나의 기술과제이다.
본 발명의 실시예는 진폭 제한 발진 회로의 성능을 향상시킬 수 있는 진폭 제한 발진 회로를 제공한다.
제1 방면에 따른 진폭 제한 발진 회로는,
발진 신호를 발생시키는 발진 회로(110);
발진 신호의 진폭에 따라 펄스 폭 변조 신호를 발생시키는 펄스 폭 변조 회로(120);
펄스 폭 변조 신호를 전압 제어 저항 회로(140)를 제어하는 직류 제어 전압 신호로 변환하는 저역 통과 필터 회로(130);
직류 제어 전압 신호의 제어에 따라, 발진 신호의 진폭을 제어하도록 저항 값을 변화시키는 전압 제어 저항 회로(140);를 포함한다.
본 발명의 실시예의 진폭 제한 발진 회로는, 전압 제어 저항 회로를 사용하여 부궤환하므로, 제어 루프에 별도의 노이즈가 유입되지 않는다. 따라서, 진폭 제한 발진 회로는 비교적 낮은 위상 노이즈를 가짐으로써, 진폭 제한 발진 회로의 성능을 향상시킬 수 있다.
일부 실현 가능한 방식에서, 발진 회로(110)는 LC 발진 회로, 수정 발진 회로 또는 이완 발진 회로이다.
일부 실현 가능한 방식에서, 펄스 폭 변조 회로(120)는, 기준 신호와 발진 신호의 진폭을 비교하여, 펄스 폭 변조 신호를 발생시키는 비교기를 포함한다。
비교기를 사용할 경우, 진폭 제한 발진 회로의 진폭은 비교기의 기준 전압에 의해 결정된다. 즉, 최종적인 진폭 제한 발진 회로의 진폭 범위는 비교기의 기준 전압에 매우 근접하게 되므로, 본 발명의 실시예의 진폭 제한 발진 회로의 발진 진폭을 제어하기 쉽다.
일부 실현 가능한 방식에서, 저역 통과 필터 회로(130)는 수동 필터 또는 능동 필터이다.
일부 실현 가능한 방식에서, 전압 제어 저항 회로(140)의 저항은 선형 저항 또는 선형 영역에서 작동하는 비선형 저항이다.
일부 실현 가능한 방식에서, 전압 제어 저항 회로(140)는 MOSFET를 포함한다.
일부 실현 가능한 방식에서, 발진 회로(110)는 정출력단과 부출력단을 구비한다.
일부 실현 가능한 방식에서, 발진 회로(110)는,
인덕터(111), 제1 커패시터(112) 및 제1 MOS 트랜지스터(113), 제2 MOS 트랜지스터(114), 제3 MOS 트랜지스터(115), 제4 MOS 트랜지스터(116)를 포함하고,
상기 인덕터(111)와 상기 제1 커패시터(112)는 공진 회로를 형성하고,
상기 제1 MOS 트랜지스터(113), 상기 제2 MOS 트랜지스터(114), 상기 제3 MOS 트랜지스터(115) 및 상기 제4 MOS 트랜지스터(116)는 공진 회로에 부저항을 제공하고, 상기 제1 MOS 트랜지스터(113)의 드레인과 상기 제2 MOS 트랜지스터(114)의 게이트는 상기 발진 회로(110)의 정출력단이고, 상기 제3 MOS 트랜지스터(115)의 게이트와 상기 제4 MOS 트랜지스터(116)의 드레인은 상기 발진 회로(110)의 부출력단이다.
일부 실현 가능한 방식에서, 펄스 폭 변조 회로(120)는,
정입력단은 발진 회로(110)의 정출력단에 연결되고, 부입력단은 제1 기준 신호를 입력하는 제1 비교기(121);
정입력단은 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제2 기준 신호를 입력하는 제2 비교기(122)를 포함한다.
일부 실현 가능한 방식에서, 진폭 제한 발진 회로는,
정출력단 및 부출력단과 펄스 폭 변조 회로(120)의 연결을 스위칭하는 스위칭 회로(150)를 더 포함한다.
일부 실현 가능한 방식에서, 스위칭 회로(150)는,
제3 비교기(151), 인버터(152), 제1 스위치(153), 제2 스위치(154), 제3 스위치(155) 및 제4 스위치(156)를 포함하고,
제3 비교기(151)의 정입력단은 발진 회로(110)의 정출력단에 연결되고, 제3 비교기(151)의 부입력단은 발진 회로(110)의 부출력단에 연결되고, 인버터(152)의 입력단은 제3 비교기(151)의 출력단에 연결되고, 제3 비교기(151)의 출력 신호는 제1 스위치(153)와 제4 스위치(156)를 제어하고, 인버터(152)의 출력 신호는 제2 스위치(154)와 제3 스위치(155)를 제어한다.
일부 실현 가능한 방식에서, 펄스 폭 변조 회로(120)는,
정입력단은 제1 스위치(153)를 통해 발진 회로(110)의 정출력단에 연결되고 제2 스위치(154)를 통해 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제1 기준 신호를 입력하는 제1 비교기(121);
정입력단은 제3 스위치(155)를 통해 발진 회로(110)의 정출력단에 연결되고 제4 스위치(156)를 통해 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제2 기준 신호를 입력하는 제2 비교기(122)를 포함한다.
본 발명의 실시예의 진폭 제한 발진 회로는 스위칭 회로를 사용하여 조절 가능한 범위를 확대할 수 있다.
일부 실현 가능한 방식에서, 저역 통과 필터 회로(130)는,
제1 저항(131)과 제2 커패시터(132)를 포함하고, 입력단은 제1 비교기(121)의 출력단에 연결되고, 출력단은 제5 MOS 트랜지스터(141)의 게이트에 연결되는 제1 저역 통과 필터;
제2 저항(133)과 제3 커패시터(134)를 포함하고, 입력단은 제2 비교기(122)의 출력단에 연결되고, 출력단은 제6 MOS 트랜지스터(142)의 게이트에 연결되는 제2 저역 통과 필터를 포함하고,
전압 제어 저항 회로(140)는,
소스는 전원에 연결되고, 드레인은 제1 MOS 트랜지스터(113)와 제2 MOS 트랜지스터(114)의 소스에 연결되는 제5 MOS 트랜지스터(141);
소스는 접지되고, 드레인은 제3 MOS 트랜지스터(115)와 제4 MOS 트랜지스터(116)의 소스에 연결되는 제6 MOS 트랜지스터(142)를 포함한다.
제2 방면에 따르면, 제1 방면 또는 제1 방면의 임의의 실현 가능한 방식 중의 진폭 제한 발진 회로를 포함하는 칩을 제공한다.
본 발명의 실시예의 진폭 제한 발진 회로의 진폭 제어는 주로 소스 궤환에 기반하므로, 상기 진폭 제어의 방식은 안정성 문제가 존재하지 않는다. 즉, 본 발명의 실시예의 진폭 제한 발진 회로의 안정 성능은 비교적 좋다.
본 발명의 실시예의 기술방안을 더욱 명백하게 설명하기 위하여, 이하 본 발명의 실시예에서 사용할 도면에 대해 간단하게 소개한다. 아래에서 설명하는 도면은 단지 본 발명의 일부 실시예이며, 당업자는 창조적인 노동이 필요 없이 아래 도면에 근거하여 기타 도면을 얻을 수 있음은 자명한 것이다.
도 1은 본 발명의 일 실시예의 진폭 제한 발진 회로의 개략도이다.
도 2는 본 발명의 다른 실시예의 진폭 제한 발진 회로의 개략도이다.
도 3은 본 발명의 또 다른 실시예의 진폭 제한 발진 회로의 개략도이다.
도 4는 본 발명의 또 다른 실시예의 진폭 제한 발진 회로의 개략도이다.
이하, 본 발명의 실시예의 도면을 결합하여, 본 발명의 실시예의 기술방안에 대해 명백하고, 완전하게 설명한다. 설명하는 실시예는 본 발명의 전체 실시예가 아니라 일부 실시예임은 자명한 것이다. 본 발명의 실시예에 근거하여 당업자는 창조적인 노동이 필요 없이 모든 기타 실시예들을 얻을 수 있으며, 이들은 모두 본 발명의 보호범위에 속한다.
도 1은 본 발명의 실시예의 진폭 제한 발진 회로(100)를 나타낸 개략도이다.
도 1에 도시된 바와 같이, 진폭 제한 발진 회로(100)는 발진 회로(110), 펄스 폭 변조 회로(120), 저역 통과 필터 회로(130) 및 전압 제어 저항 회로(140)를 포함할 수 있다.
발진 회로(110)는 발진 신호를 발생시킨다.
발진 회로(110)는 LC 발진 회로, 수정 발진 회로 또는 이완 발진 회로 등 발진 회로 중의 어느 하나일 수 있으며, 본 발명은 발진 회로(110)의 종류를 한정하지 않는다.
선택적으로, 발진 회로(110)는 두 경로의 발진 신호를 출력할 수 있다. 이 두 경로의 발진 신호의 위상은 반대이다. 즉, 발진 회로(110)는 정출력단과 부출력단을 구비할 수 있으며, 정출력단과 부출력단은 각각 위상이 반대인 발진 신호를 출력한다.
펄스 폭 변조 회로(120)는 발진 신호의 진폭에 따라 펄스 폭 변조 신호를 발생시킨다.
선택적으로, 펄스 폭 변조 회로(120)는 비교기를 포함할 수 있으며, 비교기는 기준 신호와 발진 신호의 진폭을 비교하여, 펄스 폭 변조 신호를 발생시킨다. 예를 들어, 발진 신호의 진폭이 기준 신호보다 높으면, 하이 레벨 신호를 발생시키고, 발진 신호의 진폭이 기준 신호보다 낮으면, 로우 레벨 신호를 발생시킨다.
펄스 폭 변조 회로(120)는 기타 회로를 통해서 실현할 수도 있으며, 본 발명은 펄스 폭 변조 회로(120)를 단지 비교기를 통해 실현하는 것에 한정하지 않음을 이해해야 한다.
저역 통과 필터 회로(130)는 펄스 폭 변조 신호를 전압 제어 저항 회로(140)를 제어하는 직류 제어 전압 신호로 변환한다.
펄스 폭 변조 회로(120)가 발생시킨 펄스 폭 변조 신호는 저역 통과 필터 회로(130)에 입력되고, 저역 통과 필터 회로(130)를 통해 직류 제어 전압 신호로 변환되며, 상기 직류 제어 전압 신호는 전압 제어 저항 회로(140)의 전압제어단에 입력되어, 전압 제어 저항 회로(140)의 저항 값 변화를 제어한다.
선택적으로, 저역 통과 필터 회로(130)는 수동 필터 또는 능동 필터일 수 있으며, 본 발명은 이에 대해 한정하지 않는다.
전압 제어 저항 회로(140)는 직류 제어 전압 신호의 제어에 따라, 발진 신호의 진폭을 제어하도록 전압 제어 저항 회로(140)의 저항 값을 변화시킨다.
전압 제어 저항 회로(140)의 저항값은 직류 제어 전압 신호의 제어를 받아 변한다. 선택적으로, 전압 제어 저항 회로(140)의 저항은 선형 저항 또는 선형 영역에서 작동하는 비선형 저항일 수 있다.
선택적으로, 전압 제어 저항 회로(140)는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)를 포함할 수 있다. 즉, 전압 제어 저항은 MOS 트랜지스터일 수 있으나, 본 발명은 이에 대해 한정하지 않으며, 기타 전압 제어 저항을 사용할 수도 있다.
도 2는 본 발명의 실시예의 진폭 제한 발진 회로(100)의 한가지 구체적 실현 방식을 나타낸 개략도이다.
도 2는 단지 하나의 예시일 뿐, 본 발명의 실시예의 범위를 한정하지 않음을 이해해야 한다.
도 2에 도시된 바와 같이, 도 1의 발진 회로(110)는 인덕터, 커패시터 및 MOS 트랜지스터에 의해 실현할 수 있다. 구체적으로, 발진 회로(110)는 인덕터(111), 제1 커패시터(112), 제1 MOS 트랜지스터(113), 제2 MOS 트랜지스터(114), 제3 MOS 트랜지스터(115) 및 제4 MOS 트랜지스터(116)를 포함할 수 있다.
인덕터(111)와 제1 커패시터(112)는 공진 회로를 형성한다.
제1 MOS 트랜지스터(113), 제2 MOS 트랜지스터(114), 제3 MOS 트랜지스터(115) 및 제4 MOS 트랜지스터(116)는 공진 회로에 부저항을 제공한다.
제1 MOS 트랜지스터(113)의 드레인과 제2 MOS 트랜지스터(114)의 게이트는 발진 회로(110)의 정출력단이며, 상기 정출력단은 발진 신호(Vop)를 출력하고, 제3 MOS 트랜지스터(115)의 게이트와 제4 MOS 트랜지스터(116)의 드레인은 발진 회로(110)의 부출력단이며, 상기 부출력단은 발진 신호(Von)를 출력한다.
선택적으로, 발진 회로(110)가 정출력단과 부출력단을 구비할 경우, 펄스 폭 변조 회로(120)는 두 개의 비교기에 의해 실현할 수 있다.
구체적으로, 펄스 폭 변조 회로(120)는 제1 비교기(121)와 제2 비교기(122)를 포함할 수 있다.
제1 비교기(121)의 정입력단은 발진 회로(110)의 정출력단에 연결된다. 즉, 발진 신호(Vop)가 입력될 수 있다. 제1 비교기(121)의 부입력단은 제1 기준 신호(Vrp)를 입력한다.
제2 비교기(122)의 정입력단은 발진 회로(110)의 부출력단에 연결된다. 즉, 발진 신호(Von)가 입력될 수 있다. 제2 비교기(122)의 부입력단은 제2 기준 신호(Vrn)를 입력한다.
선택적으로, Vrp, Vrn은 크기 조절 가능한 직류 전압 신호일 수 있다.
선택적으로, Vdd>Vrp>Vrn>Vgd, 여기서 Vdd는 전원 전압이고, Vgd는 접지 전압이다.
제1 비교기(121)는 Vop와 Vrp를 비교하여, 포지티브 펄스 폭 변조 신호(Vp1)를 출력하고,
제2 비교기(122)는 Von와 Vrn을 비교하여, 네거티브 펄스 폭 변조 신호(Vp2)를 출력한다.
선택적으로, 펄스 폭 변조 회로(120)가 두 개의 비교기를 포함하는 경우, 저역 통과 필터 회로(130)는 두 개의 저역 통과 필터에 의해 실현할 수 있다.
구체적으로, 저역 통과 필터 회로(130)는 제1 저역 통과 필터와 제2 저역 통과 필터를 포함할 수 있다.
도 2에 도시된 바와 같이, 제1 저역 통과 필터는 제1 저항(131)과 제2 커패시터(132)를 포함할 수 있으며, 제1 저역 통과 필터의 입력단은 제1 비교기(121)의 출력단에 연결되고, 제1 저역 통과 필터의 출력단은 제5 MOS 트랜지스터(141)의 게이트에 연결된다.
제1 저역 통과 필터의 입력은 Vp1이고, 제1 저역 통과 필터는 직류 제어 전압 신호(Vp2)를 제5 MOS 트랜지스터(141)의 게이트로 출력한다.
제2 저역 통과 필터는 제2 저항(133)과 제3 커패시터(134)를 포함할 수 있으며, 제2 저역 통과 필터의 입력단은 제2 비교기(122)의 출력단에 연결되고, 제2 저역 통과 필터의 출력단은 제6 MOS 트랜지스터(142)의 게이트에 연결된다.
제2 저역 통과 필터의 입력은 Vn1이고, 제2 저역 통과 필터는 직류 제어 전압 신호(Vn2)를 제6 MOS 트랜지스터(142)의 게이트로 출력한다.
상응하게, 전압 제어 저항 회로(140)도 두 부분을 포함한다. 도 2에 도시된 바와 같이, 전압 제어 저항 회로(140)는,
소스는 전원(Vdd)에 연결되고, 드레인은 제1 MOS 트랜지스터(113)와 제2 MOS 트랜지스터(114)의 소스에 연결되는 제5 MOS 트랜지스터(141);
소스는 접지(Vgd)되고, 드레인은 제3 MOS 트랜지스터(115)와 제4 MOS 트랜지스터(116)의 소스에 연결되는 제6 MOS 트랜지스터(142)를 포함할 수 있다.
제5 MOS 트랜지스터(141)의 게이트와 제6 MOS 트랜지스터(142)의 게이트는 전압 제어 저항 회로(140)의 전압제어단이다.
도 2의 위에 있는 루프를 P형 피드백 루프라고 부를 수 있고, 아래에 있은 루프를 N형 피드백 루프라고 부를 수 있다. P형 피드백 루프와 N형 피드백 루프는 완전히 대칭되며, 양자의 작동 원리는 유사하다.
P형 피드백 루프를 예로 들면, 발진 회로가 발진한 후, Vop의 진폭이 점차 커지며, 진폭이 Vrp보다 클 때, 비교기(121)는 하이 펄스를 출력하고, Vop가 정현파 신호이므로, Vop의 진폭이 클수록, 비교기(121)가 출력한 하이 펄스의 폭이 넓다. 상기 펄스가 저역 통과 필터를 통과하면, 펄스 폭과 정비례하는 직류 전압(Vp2)을 얻는다. Vp2가 높을수록, 제5 MOS 트랜지스터(141) 등가 저항이 크다. 즉, 발진 회로의 진폭이 커지면, 펄스 폭이 넓어지고, Vp2이 높아지며, 제5 MOS 트랜지스터(141)의 저항이 커지고, 제1 MOS 트랜지스터(113)와 제2 MOS 트랜지스터(114)는 소스 부궤환의 작용으로 부저항이 감소하여, 출력 진폭이 감소하기 시작한다. 마찬가지로 N형 피드백 루프의 작동 원리를 알 수 있다.
선택적으로, 도 3에 도시된 바와 같이, 진폭 제한 발진 회로(100)는,
정출력단 및 부출력단과 펄스 폭 변조 회로(120)의 연결을 스위칭하는 스위칭 회로(150)를 더 포함할 수 있다.
발진 회로(110)가 정출력단과 부출력단을 구비하는 경우, 스위칭 회로(150)를 통해 정출력단 및 부출력단과 펄스 폭 변조 회로(120)의 상이한 입력단의 연결을 스위칭할 수 있다.
선택적으로, 도 4에 도시된 바와 같이, 스위칭 회로(150)는,
제3 비교기(151), 인버터(152), 제1 스위치(153), 제2 스위치(154), 제3 스위치(155) 및 제4 스위치(156)를 포함할 수 있다.
제3 비교기(151)의 정입력단은 발진 회로(110)의 정출력단에 연결되고, 제3 비교기(151)의 부입력단은 발진 회로(110)의 부출력단에 연결되고, 인버터(152)의 입력단은 제3 비교기(151)의 출력단에 연결되고, 제3 비교기(151)의 출력 신호(Vsp)는 제1 스위치(153)와 제4 스위치(156)를 제어하고, 인버터(152)의 출력 신호(Vsn)는 제2 스위치(154)와 제3 스위치(155)를 제어한다.
이러한 경우, 선택적으로, 펄스 폭 변조 회로(120)는,
정입력단은 제1 스위치(153)를 통해 발진 회로(110)의 정출력단에 연결되고 제2 스위치(154)를 통해 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제1 기준 신호(Vrp)를 입력하는 제1 비교기(121);
정입력단은 제3 스위치(155)를 통해 발진 회로(110)의 정출력단에 연결되고 제4 스위치(156)를 통해 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제2 기준 신호(Vrn)를 입력하는 제2 비교기(122)를 포함할 수 있다.
Vop가 Von보다 클 때, Vsp가 하이 레벨이고, 제1 스위치(153) 및 제4 스위치(156)는 온되고, 제2 스위치(154) 및 제3 스위치(155)는 오프되며, 제1 비교기(121)는 Vop와 Vrp를 비교하여, Vp1을 출력하고, 제2 비교기(122)는 Von와 Vrn을 비교하여, Vn1을 출력하고,
Vsp가 로우 레벨이고, Vsn가 하이 레벨이고, 제2 스위치(154) 및 제3 스위치(155)가 온되고, 제1 스위치(153) 및 제4 스위치(156)가 오프되며, 제1 비교기(121)는 Von와 Vrp를 비교하여, Vp1을 출력하고, 제2 비교기(122)는 Vop와 Vrn을 비교하여, Vn1을 출력한다.
따라서, Vop가 Von보다 클 때, 및 Vop가 Von보다 작을 때, 제1 비교기(121)는 모두 Vp1을 출력할 수 있으며, 제2 비교기(122)는 모두 Vn1을 출력할 수 있다. 즉, Vp1과 Vn1의 듀티비 범위는 모두 0~100%로 변할 수 있다.
도 4에서 발진 회로, 저역 통과 필터 회로 및 전압 제어 저항 회로와 관련된 부분은 도 2와 유사하므로, 간략함을 위하여 더 이상 설명하지 않는다.
도 4의 진폭 제한 발진 회로의 작동 원리는 도 2와 유사하며, 다른 점은 도 4에서는 스위칭 회로를 사용하므로, 조절 가능한 범위가 확대된 것이다. P형 피드백 루프를 예로 들면, 도 2에서 Vp1의 듀티비 범위는 0~50%이고, 필터링 후 Vp2의 전압 범위는 0~0.5Vdd로, 조절 가능한 범위가 비교적 좁다. 그러나, 도 4에서 Vp1의 듀티비 범위가 0~100%로 변하여, 조절 가능한 범위가 확대되었다.
본 발명의 실시예의 진폭 제한 발진 회로는, 전압 제어 저항 회로를 사용하여 부궤환하므로, 제어 루프에 별도의 노이즈가 유입되지 않는다. 따라서, 진폭 제한 발진 회로는 비교적 낮은 위상 노이즈를 갖는다.
추가적으로, 본 발명의 실시예의 진폭 제한 발진 회로의 진폭 제어는 주로 소스 궤환에 기반하므로, 상기 진폭 제어의 방식은 안정성 문제가 존재하지 않는다. 즉, 본 발명의 실시예의 진폭 제한 발진 회로의 안정 성능은 비교적 좋다.
또한, 비교기를 사용할 경우, 진폭 제한 발진 회로의 진폭은 비교기의 기준 전압에 의해 결정된다. 즉, 최종적인 진폭 제한 발진 회로의 진폭 범위는 비교기의 기준 전압에 매우 근접하게 되므로, 본 발명의 실시예의 진폭 제한 발진 회로의 발진 진폭을 제어하기 쉽다.
따라서, 본 발명의 실시예의 기술방안은 진폭 제한 발진 회로의 성능을 향상시킬 수 있다.
또한 본 발명의 실시예는 상술한 본 발명의 실시예의 진폭 제한 발진 회로를 포함하는 칩을 제공한다.
본문의 구체적 예시는 단지 당업자가 본 발명의 실시예를 더 잘 이해하도록 돕기 위한 것으로, 본 발명의 실시예의 범위를 한정하기 위한 것이 아님을 이해해야 한다.
당업자는 본문에서 공개한 실시예에서 설명한 각 예시의 유닛 및 연산 단계를 결합하면, 전자식 하드웨어, 컴퓨터 소프트웨어 또는 양자의 조합으로 실현할 수 있다는 것을 이해할 수 있을 것이다. 하드웨어와 소프트웨어의 호환 가능성을 명백하게 설명하기 위하여, 상술한 설명에서 이미 기능적 일반성에 따라 각 예시의 구성 및 단계를 설명하였다. 이러한 기능을 하드웨어 방식 아니면 소프트웨어 방식으로 실행할지는 기술방안의 특정 응용 및 설계 규제 조건에 의해 결정된다. 당업자는 각각의 특정 응용에 따라 서로 다른 방법으로 상기 기능을 실현할 수 있으나, 이러한 실현을 본 발명의 범위를 초과한 것으로 판단해서는 안 된다.
본 발명에서 제공한 여러 실시예에 개시된 시스템, 장치 및 방법은 다른 방식으로도 실행될 수 있음은 물론이다. 예를 들어 상술한 장치의 실시예는 단지 예시적인 것이며, 예를 들어 상기 유닛의 구분은 단지 논리적 기능을 구분한 것이며, 실제 실현할 때 다르게 구분할 수 있다. 예를 들어, 복수의 유닛 또는 구성 요소는 다른 시스템에 결합시키거나 또는 통합시킬 수 있거나, 또는 일부 특징을 생략하거나 또는 실행하지 않을 수도 있다. 또한, 도시되었거나 또는 논의된 상호 결합 또는 직접 결합 또는 통신 접속은 일부의 인터페이스를 통해 실현될 수 있으며, 장치 또는 유닛 간의 간접 결합 또는 통신 접속은, 전기적으로, 기계적으로 또는 다른 형태로 실현될 수도 있다.
상기 분리 부재로 설명되는 유닛은, 물리적으로 분리되는 것일 수도 있고, 아닐 수도 있으며, 유닛으로 도시된 부재들은 물리적 유닛일 수도 있고 아닐 수도 있으며, 한 곳에 위치하거나 또는 복수의 네트워크 유닛 상에 분포될 수도 있다. 실제의 필요에 따라 이러한 유닛 중 일부 또는 전체를 선택하여 본 실시예 방안의 목적을 실현할 수 있다.
또한, 본 발명의 각 실시예에서의 각 기능 유닛은 하나의 처리 유닛에 통합시킬 수 있으며, 또한 각 유닛은 물리적으로 단독으로 존재할 수도 있으며, 또한 2개 이상의 유닛을 하나의 유닛에 통합시킬 수도 있다. 상술한 통합 유닛은 하드웨어 형태로 실현할 수도 있고, 소프트웨어 기능 유닛 형태로 실현할 수도 있다.
상기 통합 유닛을 소프트웨어 기능 유닛의 형태로 실현하거나 독립 제품으로서 판매 또는 사용할 경우, 컴퓨터 판독 가능 저장 매체에 저장할 수 있다. 이러한 이해를 바탕으로, 본 발명의 기술방안은 본질적으로 또는 종래 기술에 대해 기여하는 부분 또는 상기 기술방안의 일부는 소프트웨어 제품의 형태로 구현될 수 있다. 상기 컴퓨터 소프트웨어 제품은 저장 매체에 저장되며, 컴퓨터 장치(예를 들면 퍼스널 컴퓨터, 서버, 또는 네트워크 장치 등)가 본 발명의 각 실시예의 상기 방법의 일부 또는 전부 단계를 수행하도록 복수의 명령을 포함한다. 상술한 저장 매체는 USB플래시 디스크, 모바일 하드디스크, ROM(Read-Only-Memory), RAM(Random Access Memory), 자기 디스크 또는 광 디스크 등 각종 프로그램 코드를 저장할 수 있는 매체를 포함한다.
상술한 내용은 본 발명의 구체적 실시방식에 불과하며, 본 발명을 제한하고자 하는 것이 아니며, 당업자는 다양한 변경 및 변형을 수행할 수 있다. 본 발명의 정신 및 원리 내에서의 임의의 변경, 등가의 대체, 개선은 본 발명의 범위 내에 포함되어야 한다. 따라서, 본 발명의 보호범위는 청구범위를 기준으로 해야 한다.

Claims (13)

  1. 발진 신호를 발생시키는 발진 회로(110);
    상기 발진 신호의 진폭에 따라 펄스 폭 변조 신호를 발생시키는 펄스 폭 변조 회로(120);
    상기 펄스 폭 변조 신호를 전압 제어 저항 회로(140)를 제어하는 직류 제어 전압 신호로 변환하는 저역 통과 필터 회로(130);
    상기 직류 제어 전압 신호의 제어에 따라, 상기 발진 신호의 진폭을 제어하도록 상기 전압 제어 저항 회로(140)의 저항 값을 변화시키는 전압 제어 저항 회로(140)
    를 포함하는 진폭 제한 발진 회로.
  2. 제1항에 있어서,
    상기 발진 회로(110)는 LC 발진 회로, 수정 발진 회로 또는 이완 발진 회로인, 진폭 제한 발진 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 펄스 폭 변조 회로(120)는, 기준 신호와 상기 발진 신호의 진폭을 비교하여, 상기 펄스 폭 변조 신호를 발생시키는 비교기를 포함하는, 진폭 제한 발진 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 저역 통과 필터 회로(130)는 수동 필터 또는 능동 필터인, 진폭 제한 발진 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전압 제어 저항 회로(140)의 저항은 선형 저항 또는 선형 영역에서 작동하는 비선형 저항인, 진폭 제한 발진 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전압 제어 저항 회로(140)는 MOSFET를 포함하는, 진폭 제한 발진 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 발진 회로(110)는 정출력단과 부출력단을 구비하는, 진폭 제한 발진 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 발진 회로(110)는,
    인덕터(111), 제1 커패시터(112) 및 제1 MOS 트랜지스터(113), 제2 MOS 트랜지스터(114), 제3 MOS 트랜지스터(115), 제4 MOS 트랜지스터(116)를 포함하고,
    상기 인덕터(111)와 상기 제1 커패시터(112)는 공진 회로를 형성하고,
    상기 제1 MOS 트랜지스터(113), 상기 제2 MOS 트랜지스터(114), 상기 제3 MOS 트랜지스터(115) 및 상기 제4 MOS 트랜지스터(116)는 상기 공진 회로에 부저항을 제공하고, 상기 제1 MOS 트랜지스터(113)의 드레인과 상기 제2 MOS 트랜지스터(114)의 게이트는 상기 발진 회로(110)의 정출력단이고, 상기 제3 MOS 트랜지스터(115)의 게이트와 상기 제4 MOS 트랜지스터(116)의 드레인은 상기 발진 회로(110)의 부출력단인, 진폭 제한 발진 회로.
  9. 제7항 또는 제8항에 있어서,
    상기 펄스 폭 변조 회로(120)는,
    정입력단은 상기 발진 회로(110)의 정출력단에 연결되고, 부입력단은 제1 기준 신호를 입력하는 제1 비교기(121);
    정입력단은 상기 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제2 기준 신호를 입력하는 제2 비교기(122)를 포함하는, 진폭 제한 발진 회로.
  10. 제7항 또는 제8항에 있어서,
    상기 진폭 제한 발진 회로는,
    상기 정출력단 및 상기 부출력단과 상기 펄스 폭 변조 회로(120)의 연결을 스위칭하는 스위칭 회로(150)를 더 포함하는, 진폭 제한 발진 회로.
  11. 제10항에 있어서,
    상기 스위칭 회로(150)는,
    제3 비교기(151), 인버터(152), 제1 스위치(153), 제2 스위치(154), 제3 스위치(155) 및 제4 스위치(156)를 포함하고,
    상기 제3 비교기(151)의 정입력단은 상기 발진 회로(110)의 정출력단에 연결되고, 상기 제3 비교기(151)의 부입력단은 상기 발진 회로(110)의 부출력단에 연결되고, 상기 인버터(152)의 입력단은 상기 제3 비교기(151)의 출력단에 연결되고, 상기 제3 비교기(151)의 출력 신호는 상기 제1 스위치(153)와 상기 제4 스위치(156)를 제어하고, 상기 인버터(152)의 출력 신호는 상기 제2 스위치(154)와 상기 제3 스위치(155)를 제어하는, 진폭 제한 발진 회로.
  12. 제11항에 있어서,
    상기 펄스 폭 변조 회로(120)는,
    정입력단은 상기 제1 스위치(153)를 통해 상기 발진 회로(110)의 정출력단에 연결되고 상기 제2 스위치(154)를 통해 상기 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제1 기준 신호를 입력하는 제1 비교기(121);
    정입력단은 상기 제3 스위치(155)를 통해 상기 발진 회로(110)의 정출력단에 연결되고 상기 제4 스위치(156)를 통해 상기 발진 회로(110)의 부출력단에 연결되고, 부입력단은 제2 기준 신호를 입력하는 제2 비교기(122)를 포함하는, 진폭 제한 발진 회로.
  13. 제9항 또는 제12항에 있어서,
    상기 저역 통과 필터 회로(130)는,
    제1 저항(131)과 제2 커패시터(132)를 포함하고, 입력단은 상기 제1 비교기(121)의 출력단에 연결되고, 출력단은 제5 MOS 트랜지스터(141)의 게이트에 연결되는 제1 저역 통과 필터;
    제2 저항(133)과 제3 커패시터(134)를 포함하고, 입력단은 상기 제2 비교기(122)의 출력단에 연결되고, 출력단은 제6 MOS 트랜지스터(142)의 게이트에 연결되는 제2 저역 통과 필터를 포함하고,
    상기 전압 제어 저항 회로(140)는,
    소스는 전원에 연결되고, 드레인은 상기 제1 MOS 트랜지스터(113)와 상기 제2 MOS 트랜지스터(114)의 소스에 연결되는 상기 제5 MOS 트랜지스터(141);
    소스는 접지되고, 드레인은 상기 제3 MOS 트랜지스터(115)와 상기 제4 MOS 트랜지스터(116)의 소스에 연결되는 상기 제6 MOS 트랜지스터(142)를 포함하는, 진폭 제한 발진 회로.
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