KR20180062372A - 메모리 셀 - Google Patents

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KR20180062372A
KR20180062372A KR1020170158402A KR20170158402A KR20180062372A KR 20180062372 A KR20180062372 A KR 20180062372A KR 1020170158402 A KR1020170158402 A KR 1020170158402A KR 20170158402 A KR20170158402 A KR 20170158402A KR 20180062372 A KR20180062372 A KR 20180062372A
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

셀 구조체가 개시된다. 셀 구조체는 제1 그룹의 트랜지스터 및 제1 데이터 래치를 포함하는 제1 유닛, 제2 그룹의 트랜지스터 및 제2 데이터 래치를 포함하는 제2 유닛, 복수의 p형 트랜지스터를 포함하는 판독 포트 유닛, 검색 라인 및 상보형 검색 라인으로서, 검색 라인 및 상보형 검색 라인은 셀 구조체의 입력으로서 기능하는 것인 검색 라인 및 상보형 검색 라인, 및 마스터 라인으로서, 마스터 라인은 셀 구조체의 출력으로서 기능하는 것인 마스터 라인을 포함하고, 제1 유닛은 제2 유닛에 결합되고, 제1 및 제2 유닛의 모두는 판독 포트 유닛에 결합된다. 몇몇 실시예에 따르면, 제1 데이터 래치는 제1 및 제2 p형 트랜지스터, 제1 및 제2 n형 트랜지스터를 포함한다.

Description

메모리 셀 {MEMORY CELL}
관련 출원의 상호 참조
본 출원은 2016년 11월 30일 출원되고 본 명세서에 그대로 참조로서 합체되어 있는 미국 가특허 출원 제62/428,383호의 우선권을 주장한다.
집적 회로(Integrated Circuit: IC) 디자인 산업은 CMOS 기술이 그 기본적인 물리적 한계에 접근함에 따라 전례가 없는 과제에 직면하고 있다. 프로세스 실현가능성, 누설 전력 및 디바이스 신뢰성 문제가 전통적인 디바이스 스케일링에 의해 얻어진 성능 이익을 무효화하는 심각한 현안으로서 나타나고 있다.
IC 디자인[예를 들어, 3차원(3D) IC 디자인]에서 주요 현안은 신뢰성 및 품질을 보장하는 것이다. 에이징 및 열화에 의해 발생된 고장은 IC 구성요소의 신뢰성 및 품질에 영향을 미친다. 공지의 고장 메커니즘의 예는 (1) 전자이동(Electromigration: EM): 상호접속 와이어 내의 전자 및 금속 원자의 방향성 운반이 열화 및 최종적인 고장을 유도함; (2) 시간 의존성 유전 파괴(Time-dependent dielectric breakdown: TDDB): 전기장의 계속적인 인가에 의해 발생된 게이트 산화물의 마멸(wear-out), 이는 게이트 산화물과 기판 사이의 전기 단락을 유도할 수 있음; (3) 고온 캐리어 주입(Hot carrier injection: HCI): 게이트 산화물층의 배리어를 극복하기 위한 충분한 운동 에너지를 포획하고 임계 전압 시프트 및 성능 열화를 유발하는 전자; (4) 음의 바이어스 온도 불안정성(Negative bias temperature instability (NBTI): 게이트 산화물층 내에 포집된 정공이 임계 전압을 시프트하게 함. 음의 및 양의 게이트 전압 사이의 스위칭은 NBTI 열화로부터 성능 열화 및 복구를 유발함; (5) 응력 이동(Stress migration: SM): 금속의 팽창율 사이의 차이에 기인하는 기계적 응력이 고장을 유발함; 및 (6) 열 사이클링(Thermal cycling: TC): 주위 온도에 관하여 온도 사이클에 의한 실리콘 산화물층 내에 피로가 누적함을 포함한다.
링 발진기는 그 출력이 2개의 전압 레벨 사이에서 발진하여 참 및 거짓을 표현하는 홀수의 논리 게이트를 포함하는 디바이스이다. 논리 게이트는 통상적으로 체인으로 부착되고, 최종 논리 게이트의 출력은 체인 내의 제1 논리 게이트 내로 피드백된다. 고온이 조기 트랜지스터 에이징 및 열화의 일 원인이다. 링 발진기는 발진 주파수와 온도 사이의 선형 관계를 이용함으로써 트랜지스터 에이징을 모니터링하기 위해 웨이퍼 레벨에서 온도 센서로서 사용된다. 게다가, PMOS HCI, PMOS BTI, NMOS HCI 및 NMOS BTI와 같은 다양한 AC 응력 및 DC 응력으로부터 발생하는 에이징 및 열화는 링 발진기를 사용하여 시험되고 측정될 수 있다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축적대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a는 몇몇 실시예에 따른, 터너리 내용 주소화 메모리(ternary content addressable memory: TCAM) 셀의 개략도.
도 1b는 몇몇 실시예에 따른, 도 1a의 TCAM 셀의 셀 레이아웃 디자인의 개략도.
도 2는 몇몇 실시예에 따른, 도 1a의 TCAM 셀의 동작을 도시하고 있는 도면.
도 3은 몇몇 실시예에 따른, TCAM 셀의 동작의 개략도.
도 4a는 몇몇 실시예에 따른, 다른 TCAM 셀의 개략도.
도 4b는 몇몇 실시예에 따른, 도 4a의 TCAM 셀의 셀 레이아웃 디자인의 개략도.
도 5a는 몇몇 실시예에 따른, 또 다른 TCAM 셀의 개략도.
도 5b는 몇몇 실시예에 따른, 도 5a의 TCAM 셀의 셀 레이아웃 디자인의 개략도.
도 6a는 몇몇 실시예에 따른, 또 다른 TCAM 셀의 개략도.
도 6b는 몇몇 실시예에 따른, 도 6a의 TCAM 셀의 셀 레이아웃 디자인의 개략도.
도 7은 몇몇 실시예에 따른, TCAM 셀의 음의 바이어스 온도 불안정성을 감소시키기 위한 방법을 도시하고 있는 흐름도.
이하의 개시내용은 요지의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
내용 주소화 메모리(Content-addressable memory: CAM)는 특정의 초고속 검색 용례에서 사용되는 특정 유형의 컴퓨터 메모리이다. 몇몇 실시예에 따르면, CAM은 연관 메모리, 연관 기억장치, 또는 연관 어레이로서 또한 알려져 있다. 용어 연관 어레이는 프로그래밍 데이터 구조의 맥락에서 더 종종 사용된다. CAM은 입력 검색 데이터, 또는 태그를 저장된 데이터의 테이블에 대해 비교하고, 매칭 데이터의 주소를 반환한다. 연관 메모리의 경우에, 매칭 데이터가 반환된다.
CAM은 단일의 동작에서 그 전체 메모리를 검색하도록 설계되기 때문에, 사실상 모든 검색 용례에서 RAM보다 훨씬 더 고속이다. 그러나, CAM에 비용 단점이 존재한다. 간단한 기억장치 셀을 갖는 RAM 칩과는 달리, 완전 병렬 CAM 내의 각각의 개별 메모리 비트는 저장된 비트와 입력 비트 사이의 매칭를 검출하기 위해 그 자신의 연계된 비교 회로를 가져야 한다. 게다가, 데이터 워드 내의 각각의 셀로부터의 매칭 출력은 완전한 데이터 워드 매칭 신호를 산출하도록 조합되어야 한다. 부가의 회로는 CAM 칩의 물리적 크기를 증가시키고, 그 결과 제조 비용을 증가시킨다. 모든 비교 회로가 모든 클럭 사이클에 활성이기 때문에, 가외의 회로는 또한 전력 소모를 증가시킨다. 이에 따라, CAM은 단지 검색 속도가 저비용 방법을 사용함으로써 성취될 수 없는 특수화된 용례에만 사용된다.
2진 CAM은 전적으로 1 및 0으로만 이루어진 데이터 검색 워드를 사용하는 가장 간단한 유형의 CAM이다. 터너리 CAM(TCAM)은 저장된 데이터 원드 내의 하나 이상의 비트에 대한 "X" 또는 "상관 없음(don't care)"의 제3 매칭 상태를 허용하고, 그 결과 검색 동작에 유연성(flexibility)을 추가한다. 예를 들어, 터너리 CAM은 4개의 검색 워드 "10000", "10010", "10100", 또는 "10110" 중 임의의 하나에 매칭할 것인 "10XX0"의 저장된 워드를 가질 수도 있다. 추가된 검색 유연성은 내장 메모리 셀이 이제 2개의 2진 CAM 대신에 3개의 가능한 상태를 인코딩해야 함에 따라 2진 CAM에 비해 부가의 비용에 이르게 된다. 몇몇 실시예에 따르면, 이 부가의 상태는 통상적으로 모든 메모리 셀에 마스크 비트("상관 있음" 또는 "상관 없음")를 추가함으로써 구현된다. 몇몇 실시예에 따르면, 홀로그래픽 연관 메모리는 복소값 표현을 사용하여 "상관 없음" 통합 연관 기억(recollection)을 위한 수학적 모델을 제공한다.
MOSFET의 동작은 단자에서의 전압에 따라, 3개의 상이한 모드로 분류될 수 있다. 예를 들어, 향상 모드 n채널 MOSFET에 있어서, 3개의 동작 모드는 (1) 차단 모드["임계 아래(sub-threshold" 또는 "약 반전(weak inversion)" 모드로서 또한 알려져 있음], VGS < Vth일 때, 여기서 VGS는 게이트-대-소스 바이어스 전압이고, Vth는 디바이스가 턴온되게 하기 위한 임계 전압임; (2) 트라이오드 모드(triode mode)("선형" 또는 "저항" 모드로서 또한 알려져 있음), VGS > Vth 및 VDS < (VGS - Vth)일 때; 및 (3) 포화 모드("활성" 모드로서 또한 알려져 있음), VGS > Vth 및 VDS ≥ (VGS - Vth)일 때, 여기서 VDS는 드레인-대-소스 전압이다. 포화 드레인 전류(Idsat)는 포화 모드에서의 드레인 전류이고, 선형 드레인 전류(Idslin)는 선형 또는 저항 모드에서의 드레인 전류이다.
고온 캐리어 주입(HCI)은 MOSFET에 의해 나타나는 효과이고, 여기서 캐리어는 실리콘 기판 내의 도전 채널로부터 게이트 유전체(SiO2)로 주입된다. 바이어스 온도 불안정성(BTI)은 상승된 온도에서 음의 게이트 전압으로 응력인가되는 MOSFET에 영향을 미치는 다른 열화 현상이다.
도 1a는 몇몇 실시예에 따른 TCAM 셀(100)의 개략도이다. 몇몇 실시예에 따르면, TCAM 셀(1000)은 제1 유닛(1100), 제2 유닛(1200), 제3 유닛(1300)을 포함한다. 제1 유닛(1100)은 제1 데이터 래치(1110), 제1 패스 게이트 트랜지스터(PG0)(1101) 및 제2 패스 게이트 트랜지스터(PG1)(1106)를 포함한다. 제2 유닛(1200)은 제2 데이터 래치(1210), 제3 패스 게이트 트랜지스터(PG2)(1201) 및 제4 패스 게이트 트랜지스터(PG3)(1206)를 포함한다.
몇몇 실시예에 따르면, 제1 데이터 래치(1110)는 제1 풀업 트랜지스터(PU0)(1102), 제2 풀업 트랜지스터(PU1)(1103), 제1 풀다운 트랜지스터(PD0)(1104) 및 제2 풀다운 트랜지스터(PD1)(1105)를 포함한다. 몇몇 실시예에 따르면, 제2 데이터 래치(1210)는 제3 풀업 트랜지스터(PU2)(1202), 제4 풀업 트랜지스터(PU3)(1203), 제3 풀다운 트랜지스터(PD2)(1204) 및 제4 풀다운 트랜지스터(PD3)(1205)를 포함한다. 몇몇 실시예에 따르면, 제3 유닛(1300)은 제1 판독 포트 게이트(RPG1) 트랜지스터(1301) 및 제2 RPG2 트랜지스터(1304)를 포함한다. 제3 유닛(1300)은 제1 판독 포트 데이터(RPD1) 트랜지스터(1302) 및 제2 RPD2 트랜지스터(1303)를 또한 포함한다. 몇몇 실시예에 따르면, 제3 유닛(1300)은 판독 포트 유닛이다.
몇몇 실시예에 따르면, 트랜지스터(1102, 1103, 1202, 1203, 1301, 1302, 1303, 1304)는 평면형 p형 전계 효과 트랜지스터(p-type field effect transistors: PFETs) 또는 p형 핀 전계 효과 트랜지스터(fin field effect transistors: finFETs)와 같은 p형 트랜지스터이다. 몇몇 실시예에 따르면, 트랜지스터(1101, 1104, 1105, 1106, 1201, 1204, 1205, 1206)는 평면형 n형 전계 효과 트랜지스터(n-type field effect transistors: NFETs) 또는 n형 finFET와 같은 n형 트랜지스터이다.
몇몇 실시예에 따르면, 트랜지스터(1101, 1106)의 게이트는 함께 결합되고, 트랜지스터(1201, 1206)의 게이트는 함께 결합된다. 트랜지스터(1101, 1201)의 소스는 함께 결합된다. 트랜지스터(1106, 1206)의 소스는 함께 결합된다. 트랜지스터[1102(PU0), 1104(PD0)]는 트랜지스터[1103(PU1), 1105(PD1)]와 교차 결합되어 제1 데이터 래치(1110)를 형성한다. 유사하게, 트랜지스터[1202(PU2), 1204(PD2)]는 트랜지스터[1203(PU3), 1205(PD3)]와 교차 결합되어 제2 데이터 래치(1210)를 형성한다. 트랜지스터[1103(PU1), 1105(PD1)]의 게이트는 함께 그리고 트랜지스터[1102(PU0), 1104(PD0)]의 드레인에 결합되어 제1 기억장치 노드(SN1)를 형성하고, 트랜지스터[1102(PU0), 1104(PD0)]의 게이트는 함께 그리고 트랜지스터[1103(PU1), 1105(PD1)]의 드레인에 결합되어 상보형 제1 기억장치 노드(SNB1)를 형성한다. 제2 데이터 래치(1210) 내의 트랜지스터는 제1 데이터 래치(1110) 내에서와 동일한 방식으로 전개된다.
SN1은 트랜지스터(1101)의 드레인 및 트랜지스터(1302)의 게이트에 결합되고, SNB1은 트랜지스터(1106)의 드레인에 결합된다. 유사하게, SN2는 트랜지스터(1201) 및 트랜지스터(1303)의 게이트에 결합되고, SNB2는 트랜지스터(1206)의 드레인에 결합된다. 트랜지스터(1301)의 게이트는 상보형 검색 라인(SLB)에 결합되고, 트랜지스터(1304)의 게이트는 검색 라인(SL)에 결합된다. 트랜지스터(1302, 1303)의 소스는 함께 그리고 마스터 라인(ML)에 결합되고, 트랜지스터(1301, 1302)의 드레인은 함께 결합되고, 트랜지스터(1303, 1304)의 드레인은 함께 결합된다. 몇몇 실시예에 따르면, PMOS 트랜지스터는 NMOS보다 더 큰 BTI 에이징 효과를 나타내고, 그 결과 BTI 효과가 풀업 네트워크 기반 동적 로직을 위한 과제 중 하나이다.
도 1b는 몇몇 실시예에 따른, 도 1a의 TCAM 셀(100)의 셀 레이아웃 디자인(102)의 개략도이다. 몇몇 실시예에 따르면, 도 1b는 도 1b에 도시되어 있는 바와 같이, 트랜지스터(PU0, PU1, PU2, PU3, PD0, PD1, PD2, PD3, PG0, PG1, PG2, PG3, RPG1, RPD1, RPD2, RPG2)의 각각의 부분인 벌크 실리콘과 같은 반도체 기판과 같은 기판 내에 그리고/또는 상에 형성된 다수의 별개의 활성 영역을 도시하고 있다. 다른 실시예에서, 전류 매칭를 위해 트랜지스터의 폭을 제어하는 데 사용될 수도 있는 더 많거나 적은 활성 영역이 존재할 수도 있다. 도 1b의 1601, 1602, 1603, 1604와 같은 활성 영역은 동작 중에 트랜지스터의 전류 흐름의 방향에 또한 대응하는 X 방향으로 연장한다. 셀 레이아웃의 경계를 교차하는 것으로서 도시되어 있는 활성 영역은 인접한 셀의 트랜지스터에 의해 공유될 수도 있다. 도 1b는 p-도핑된 우물(PP)과 n-도핑된 우물(NP) 사이의 경계를 또한 도시하고 있다. n형 트랜지스터는 도 1a에 설명되어 있는 바와 같이, p-도핑된 우물(PP) 내에 형성될 수도 있고, p형 트랜지스터는 도 1a에 설명되어 있는 바와 같이, n-도핑된 우물(NP) 내에 형성될 수도 있다. 활성 영역은 평면형 FET를 형성하도록 기판 내에서 평면형일 수도 있고 그리고/또는 finFET를 형성하도록 기판 내에서 핀일 수도 있다.
몇몇 실시예에 따르면, 1601, 1602, 1603 및 1604와 같은 활성 영역은 각각의 트랜지스터(PD0, PG0, PG2, PD2)의 소스, 채널, 및 드레인 구역을 형성한다. 일 활성 영역은 트랜지스터(PU0)의 소스, 채널, 및 드레인 구역을 형성하고, 다른 활성 영역은 트랜지스터(PU2)의 소스, 채널, 및 드레인 구역을 형성한다. 트랜지스터(PU0, PU2)를 위한 활성 영역은 실질적으로 종축을 따라 정렬될 수도 있다. 일 활성 영역은 각각의 트랜지스터(PU1, PU3)의 소스, 채널, 및 드레인 구역을 형성한다. 일 활성 영역은 각각의 트랜지스터(PG1, PD1, PD3, PG3)의 소스, 채널, 및 드레인 구역을 형성한다. 1801, 1802, 1803 및 1804와 같은 활성 영역은 각각의 트랜지스터(RPG1, RPD1, RPD2, RPG2)의 소스, 채널, 및 드레인 구역을 형성한다. 트랜지스터(RPG1, RPD1, RPD2, RPG2)의 형성 프로세스는 트랜지스터(PD0, PD1, PD2, PD3, PG0, PG1, PG2, PG3)의 형성 프로세스와는 상이할 수도 있어, 예를 들어 트랜지스터(PD1)의 임계 전압이 트랜지스터(RPD1)의 임계 전압보다 높게 되고, 예로서 차이는 30m V 초과이다.
몇몇 실시예에 따르면, 도 1b는 도핑된 폴리실리콘, 금속, 및/또는 실리사이드와 같은 도전성 재료를 갖는 게이트 유전체를 그 위에 포함할 수도 있는 10개의 별개의 게이트 구조체(1901, 1902, 1903, 1904, 1905, 1906, 1907, 1908, 1909, 1910)를 또한 도시하고 있다. 도 1b에 도시되어 있는 바와 같이, 게이트 구조체는 Y 방향으로 연장한다. 트랜지스터(PD0, PU0)는 트랜지스터(PD0)의 각각의 채널 구역 위의 공통 게이트 구조체를 공유한다. 몇몇 실시예에 따르면, 검색 포트(RPG1, RPG2, RPD1, RPD2)는 PG 및 PD 트랜지스터와는 상이한 PMOS 트랜지스터이다. 몇몇 실시예에 따르면, PMOS 트랜지스터가 NMOS 트랜지스터보다 강할 때, 검색 동작의 증가된 성능이 성취된다. 몇몇 실시예에 따르면, 트랜지스터(PG0)는 그 채널 구역 위에 게이트 구조체를 갖고, 게이트 구조체는 인접한 셀 내의 다른 트랜지스터에 의해 공유될 수도 있다. 트랜지스터(PG2)는 그 채널 구역 위에 게이트 구조체를 갖고, 게이트 구조체는 인접한 셀 내의 다른 트랜지스터에 의해 공유될 수도 있다. 트랜지스터(PD2, PU2)는 트랜지스터(PD2, PU2)의 각각의 채널 구역 위의 공통 게이트 구조체를 공유한다. 트랜지스터(PU1, PD1, RPD1)는 트랜지스터(PU1, PD1, RPD1)의 각각의 채널 구역 위의 공통 게이트 구조체를 공유한다. 트랜지스터(PU3, PD3, RPD2)는 트랜지스터(PU3, PD3, RPD2)의 각각의 채널 구역 위의 공통 게이트 구조체를 공유한다. 트랜지스터(PG1)는 그 채널 구역 위에 게이트 구조체를 갖고, 트랜지스터(PG3)는 그 채널 구역 위에 게이트 구조체를 갖는다. 트랜지스터(RPG1)는 그 채널 구역 위에 게이트 구조체를 갖고, 트랜지스터(RPG2)는 그 채널 구역 위에 게이트 구조체를 갖는다.
도 1a에 관하여 전술된 바와 같이, 몇몇 실시예에 따르면, 제1 기억장치 노드 접점(SN1)은 트랜지스터(PD0)의 드레인, 트랜지스터(PG0)의 소스/드레인 구역, 트랜지스터(PU0)의 드레인, 및 트랜지스터(PU1, PD1, RPD1)를 위한 공통 게이트 구조체를 함께 결합한다. 제1 기억장치 노드 접점(SN1)은 트랜지스터(PU0)의 활성 영역과 트랜지스터(PU1, PD1, RPD1)를 위한 공통 게이트 구조체 사이에 맞접 접점(butted contact)을 포함할 수도 있다. 제1 상보형 기억장치 노드 접점(SNB1)은 트랜지스터(PD1)의 드레인, 트랜지스터(PG1)의 소스/드레인 구역, 트랜지스터(PU1)의 드레인, 및 트랜지스터(PU0, PD0)를 위한 공통 게이트 구조체를 함께 결합한다. 제1 상보형 기억장치 노드 접점(SNB1)은 트랜지스터(PU1)의 활성 영역과 트랜지스터(PU0, PD0)를 위한 공통 게이트 구조체 사이에 맞접 접점을 포함할 수도 있다. 제2 기억장치 노드 접점(SN2)은 트랜지스터(PD2)의 드레인, 트랜지스터(PG2)의 소스/드레인 구역, 트랜지스터(PU2)의 드레인, 및 트랜지스터(PU3, PD3, RPD2)를 위한 공통 게이트 구조체를 함께 결합한다. 제2 기억장치 노드 접점(SN2)은 트랜지스터(PU2)의 활성 영역과 트랜지스터(PU3, PD3, RPD2)를 위한 공통 게이트 구조체 사이에 맞접 접점을 포함할 수도 있다. 제2 상보형 기억장치 노드 접점(SNB2)은 트랜지스터(PD3)의 드레인, 트랜지스터(PG3)의 소스/드레인 구역, 트랜지스터(PU3)의 드레인, 및 트랜지스터(PU2, PD2)를 위한 공통 게이트 구조체를 함께 결합한다. 제2 상보형 기억장치 노드 접점(SNB2)은 트랜지스터(PU3)의 활성 영역과 트랜지스터(PU2, PD2)를 위한 공통 게이트 구조체 사이에 맞접 접점을 포함할 수도 있다. 각각의 접점(도면 부호 없음)은 트랜지스터(RPD1, RPG1)의 그리고 트랜지스터(RPD2, RPG2)의 활성 영역을 함께 결합한다.
도 2는 몇몇 실시예에 따른, 도 1a의 TCAM 셀(100)의 동작의 도면이다. 몇몇 실시예에 따르면, 검색 라인(SL) 및 상보형 검색 라인(SLB)(검색 라인 바아)은 모두 셀 구조체로의 입력으로서 기능하고, 마스터 라인(ML)은 셀 구조체의 출력으로서 기능한다. 몇몇 실시예에 따르면, RPG2 및 RPG1 중 하나가 개방될 때, SL 및 SLB 중 하나는 로우(low)가 되고 다른 하나는 하이(high)로 유지된다. RPG2의 게이트가 로우가 되고 RPD2의 게이트가 하이이면, ML은 차지되지 않는다. RPG2의 게이트가 로우가 되고 RPD2의 게이트가 로우이면, ML은 디스차지된다. ML이 검색 동작에서 로우로 유지되면, 이는 "매칭"를 의미한다. 다른 한편으로, ML이 하이로 차지되면, 이는 "불매칭"를 의미한다. 초기에, 셀은 대기 상태에 있다. NBTI 효과를 완화하기 위해, ML의 초기값은 로우(L)로 설정되고, SL의 초기값은 하이(H)로 설정된다. 트랜지스터(RPD1)를 예로서 취하면, 이러한 조건 하에서, RPD1의 게이트가 L이더라도, 단지 Vth가 소스측으로부터 바이어스되어 NBTI 효과가 현안이 되지 않도록 충분히 작게 된다. 비교로서, ML이 초기에 대기 상태에서 하이로 설정되면, VDD가 소스 및 드레인측의 모두로부터 바이어스된다. 일단 입력이 시간 t에 검색 라인(SL, SLB) 상에 제공되면, 출력은 출력 ML 상에 존재한다. 도 2는 0 미스(miss)(매칭), 1-비트 미스, ... 내지 전체-미스의 ML 상의 파형을 도시하고 있다. 파형은 모두 일정 전압 레벨에서 포화하고, 미스의 수는 얼마나 빨리 파형이 포화하는지를 결정한다. 몇몇 실시예에 따르면, 검색 라인값이 발견되지 않을 때, "미스"가 존재하고, 또는 검색 라인값이 발견되면, "매칭"가 존재한다.
도 3은 몇몇 실시예에 따른, TCAM 셀의 행렬의 동작의 개략도이다. 몇몇 실시예에 따르면, 도 1a에 도시되어 있는 복수의 TCAM 셀은 도 3에 도시되어 있는 바와 같이, N×M 행렬로서 배열될 수 있다. N개의 마스터 라인(ML[0] 내지 ML[N-1])이 존재하고, M개의 검색 라인쌍(SL_pair[0] 내지 SL_pair[M-1])이 존재한다. 각각의 그리드점[I, J]에는, TCAM 셀[I, J]가 위치되어 있다. 부가적으로 N개의 프리디스차지 인에이블 트랜지스터(3M0, 3M1, ... 내지 3M[N-1])가 존재하고, 여기서 모든 N개의 프리디스차지 인에이블 트랜지스터의 게이트는 함께 결합된다. 각각의 프리디스차지 인에이블 트랜지스터(K)에 있어서, 대응 증폭기(ML[K]) 및 대응 출력(ML_out[K])이 존재한다. 도 2의 NBTI 효과를 완화하는 것에 관한 설명에 유사하게, TCAM 셀이 N×M 행렬로서 배열될 때, ML[0] 내지 ML[N-1]은 모두 "L"로 설정되어, RPD0가 "L"이더라도, NBTI 효과가 완화되게 된다.
도 4a는 몇몇 실시예에 따른, 다른 TCAM 셀(400)의 개략도이다. 몇몇 실시예에 따르면, 도 4a의 셀 구조체는 도 1a의 구조체에 유사하고, 차이점은 도 1a의 패스 게이트 트랜지스터(PG0, PG1)가 n형 트랜지스터(1101, 1106)인 반면에, 도 4에서는 패스 게이트 트랜지스터(PG0, PG1)가 p형 트랜지스터(1101P, 1106P)라는 것이다. 유사하게, 도 1a의 n형 패스 게이트 트랜지스터[1201(PG2), 1206(PG3)]는 도 4a의 p형 트랜지스터(1201P, 1206P)로 교체된다. 이 디자인 변화의 일 양태는 도 4b에 관하여 후술되는 바와 같이, NP 및 PP 우물의 병합을 허용한다는 것이다. 간략화를 위해, 도 1b의 구조체와 동일한 도 4a의 구조체의 설명은 여기에서 반복되지 않는다.
도 4b는 몇몇 실시예에 따른, 도 4a의 TCAM 셀의 셀 레이아웃 디자인(402)의 개략도이다. 당 기술 분야의 숙련자는 도 4b의 셀 레이아웃에 대응하도록 도 1b의 셀 레이아웃을 어떻게 수정해야 하는지를 즉시 이해할 수 있을 것이다. n형 트랜지스터(1101, 1106, 1201, 1206)가 p형 트랜지스터(1101P, 1106P, 1201P, 1206P)로 교체되는 사실에 기인하여, 도 1b의 우측 NP 우물 및 우측 PP 우물은 도 4b에서 하나의 PP 우물로 병합된다. 그 결과, 셀 크기가 감소되고, 전체 신호 효율이 증가되고, 제조 비용이 절감된다.
도 5a는 몇몇 실시예에 따른, 또 다른 TCAM 셀(500)의 개략도이다. 몇몇 실시예에 따르면, 도 5a의 셀 구조체는 도 1a의 구조체에 유사하고, 차이점은 도 5a에서, SN1이 도 1a에서와 같이 트랜지스터(1302)가 아니라, 트랜지스터(1301)의 게이트에 결합된다는 것이다. 유사하게, SN2는 도 1a에서와 같이 트랜지스터(1303)가 아니라, 트랜지스터(1304)에 결합된다. 이는 도 5b에 관하여 더 상세히 후술되는 바와 같이 셀 레이아웃 디자인 변화를 제공한다.
도 5b는 몇몇 실시예에 따른, 도 5a의 TCAM 셀(500)의 셀 레이아웃 디자인(502)의 개략도이다. 당 기술 분야의 숙련자는 도 5b의 셀 레이아웃에 대응하도록 도 1b의 셀 레이아웃을 어떻게 수정해야 하는지를 즉시 이해할 수 있을 것이다. 요약하면, 5701은 RPD1 및 PU1의 게이트를 접속하고, 5704는 RPD2 및 PD3의 게이트를 접속한다. 도 1b에서의 비교로서, 1802는 RPD1 및 PD1의 게이트를 접속하고, 1803은 RPD2 및 PU3의 게이트를 접속한다.
도 6a는 몇몇 실시예에 따른, 또 다른 TCAM 셀(600)의 개략도이다. 몇몇 실시예에 따르면, 도 6a의 셀 구조체는 도 4a의 구조체에 유사하고, 차이점은 도 6a에서, SN1이 도 4a에서와 같이 트랜지스터(1302)가 아니라, 트랜지스터(1301)의 게이트에 결합된다는 것이다. 유사하게, SN2는 도 4a에서와 같이 트랜지스터(1303)가 아니라, 트랜지스터(1304)에 결합된다. 이는 도 6b를 참조하여 후술되는 바와 같이 셀 디자인 레이아웃의 변화를 허용한다.
도 6b는 몇몇 실시예에 따른, 도 6a의 TCAM 셀의 셀 레이아웃 디자인의 개략도이다. 당 기술 분야의 숙련자는 도 6b의 셀 레이아웃에 대응하도록 도 4b의 셀 레이아웃을 어떻게 수정해야 하는지를 즉시 이해할 수 있을 것이다. 요약하면, 6701은 RPD1 및 PU1의 게이트를 접속하고, 6704는 RPD2 및 PD3의 게이트를 접속한다. 도 4b에서의 비교로서, 4702는 RPD1 및 PD1의 게이트를 접속하고, 4703은 RPD2 및 PU3의 게이트를 접속한다.
도 7은 몇몇 실시예에 따른, TCAM 셀의 음의 바이어스 온도 불안정성을 감소시키기 위한 방법을 도시하고 있는 흐름도이다. 도 7에 도시되어 있는 바와 같이, 복수의 p형 트랜지스터를 포함하는 판독 포트 유닛이 동작 701에서 TCAM 셀 내에서 전개된다. 동작 702에서, p형 트랜지스터 중 적어도 하나의 게이트는 셀의 입력으로서 기능하는 검색 라인에 결합된다. 동작 703에서, p형 트랜지스터 중 적어도 하나의 소스는 셀의 출력으로서 기능하는 마스터 라인에 결합된다. 검색 라인의 초기 상태는 동작 704에서 논리 하이로 설정된다. 마스터 라인의 초기 상태는 동작 705에서 논리 로우로 설정된다.
몇몇 실시예에 따르면, 셀 구조체가 개시된다. 셀 구조체는 제1 그룹의 트랜지스터 및 제1 데이터 래치를 포함하는 제1 유닛, 제2 그룹의 트랜지스터 및 제2 데이터 래치를 포함하는 제2 유닛, 복수의 p형 트랜지스터를 포함하는 판독 포트 유닛, 셀 구조체의 입력으로서 기능하는 검색 라인 및 상보형 검색 라인, 및 셀 구조체의 출력으로서 기능하는 마스터 라인을 포함하고, 제1 유닛은 제2 유닛에 결합되고, 제1 및 제2 유닛의 모두는 판독 포트 유닛에 결합된다. 몇몇 실시예에 따르면, 제1 데이터 래치는 제1 및 제2 p형 트랜지스터, 제1 및 제2 n형 트랜지스터를 포함한다. 몇몇 실시예에 따르면, 제2 데이터 래치는 제3 및 제4 p형 트랜지스터, 제3 및 제4 n형 트랜지스터를 포함한다. 몇몇 실시예에 따르면, 제1 p형 트랜지스터 및 제1 n형 트랜지스터의 게이트는 함께 결합되고, 제2 p형 트랜지스터 및 제2 n형 트랜지스터의 게이트는 함께 결합되고, 제1 p형 트랜지스터의 드레인 및 제1 n형 트랜지스터의 소스는 함께 결합되고, 또한 제2 p형 트랜지스터 및 제2 n형 트랜지스터의 게이트에 결합되어 제1 기억장치 노드를 형성하고, 제2 p형 트랜지스터의 드레인 및 제2 n형 트랜지스터의 소스는 함께 결합되고, 또한 제1 p형 트랜지스터 및 제1 n형 트랜지스터의 게이트에 결합되어 제1 상보형 기억장치 노드를 형성한다.
몇몇 실시예에 따르면, 제3 p형 트랜지스터 및 제3 n형 트랜지스터의 게이트는 함께 결합되고, 제4 p형 트랜지스터 및 제4 n형 트랜지스터의 게이트는 함께 결합되고, 제3 p형 트랜지스터의 드레인 및 제3 n형 트랜지스터의 소스는 함께 결합되고, 또한 제4 p형 트랜지스터 및 제4 n형 트랜지스터의 게이트에 결합되어 제2 기억장치 노드를 형성하고, 제4 p형 트랜지스터의 드레인 및 제4 n형 트랜지스터의 소스는 함께 결합되고, 또한 제3 p형 트랜지스터 및 제3 n형 트랜지스터의 게이트에 결합되어 제2 상보형 기억장치 노드를 형성한다. 몇몇 실시예에 따르면, 판독 포트는 4개의 p형 판독 포트 트랜지스터를 포함한다. 몇몇 실시예에 따르면, 제2 p형 판독 포트 트랜지스터의 게이트는 제1 기억장치 노드에 결합되고, 제3 p형 판독 포트 트랜지스터의 게이트는 제2 기억장치 노드에 결합되고, 제1 p형 판독 포트 트랜지스터의 게이트는 상보형 검색 라인에 결합되고, 제4 p형 판독 포트 트랜지스터의 게이트는 검색 라인에 결합된다.
몇몇 실시예에 따르면, 제1 그룹의 트랜지스터는 2개의 n형 트랜지스터를 포함하고, 제2 그룹의 트랜지스터는 2개의 n형 트랜지스터를 포함한다. 몇몇 실시예에 따르면, 제1 그룹의 n형 트랜지스터의 게이트는 함께 결합되고, 제2 그룹의 n형 트랜지스터의 게이트는 함께 결합된다. 몇몇 실시예에 따르면, 제1 그룹의 제1 n형 트랜지스터 및 제2 그룹의 제1 n형 트랜지스터의 소스는 함께 결합되고, 제1 그룹의 제2 n형 트랜지스터 및 제2 그룹의 제2 n형 트랜지스터의 소스는 함께 결합된다. 몇몇 실시예에 따르면, 제1 그룹의 제1 n형 트랜지스터의 드레인은 제1 기억장치 노드에 결합되고, 제1 그룹의 제2 n형 트랜지스터의 드레인은 제1 상보형 기억장치 노드에 결합된다. 몇몇 실시예에 따르면, 제2 그룹의 제1 n형 트랜지스터의 드레인은 제2 기억장치 노드에 결합되고, 제2 그룹의 제2 n형 트랜지스터의 드레인은 제2 상보형 기억장치 노드에 결합된다. 몇몇 실시예에 따르면, 제1 그룹의 트랜지스터는 2개의 p형 트랜지스터를 포함하고, 제2 그룹의 트랜지스터는 2개의 p형 트랜지스터를 포함한다. 몇몇 실시예에 따르면, 제1 p형 판독 포트 트랜지스터의 게이트는 제1 기억장치 노드에 결합되고, 제4 p형 판독 포트 트랜지스터의 게이트는 제2 기억장치 노드에 결합되고, 제1 p형 판독 포트 트랜지스터의 게이트는 상보형 검색 라인에 결합되고, 제4 p형 판독 포트 트랜지스터의 게이트는 검색 라인에 결합된다.
몇몇 실시예에 따르면, 다른 디바이스가 개시된다. 디바이스는 다수의 행 및 다수의 열로 배열된 복수의 TCAM 셀 - 각각의 TCAM 셀은 마스터 라인 및 검색 라인을 포함하고, 행의 수는 적어도 2개이고, 열의 수는 적어도 2개이고, 각각의 열의 TCAM 셀의 검색 라인은 함께 전기적으로 결합되고, 각각의 행의 TCAM 셀의 마스터 라인은 함께 전기적으로 결합됨 -; 및, 프리디스차지 인에이블용 다수의 트랜지스터 - 트랜지스터의 수는 행의 수와 동등하고, 다수의 트랜지스터의 게이트는 함께 전기적으로 결합되고, 트랜지스터의 소스는 TCAM 셀의 대응 행의 마스터 라인에 전기적으로 결합됨 - 를 포함한다.
몇몇 실시예에 따르면, 행의 수는 3개이다. 몇몇 실시예에 따르면, 열의 수는 3개이다. 몇몇 실시예에 따르면, 행의 수는 4개이다. 몇몇 실시예에 따르면, 열의 수는 4개이다.
몇몇 실시예에 따르면, TCAM 셀 내의 NBTI를 감소시키기 위한 방법이 개시된다. 방법은 복수의 p형 트랜지스터를 포함하는 판독 포트 유닛을 셀 내에 전개하는 단계; p형 트랜지스터 중 적어도 하나의 p형 트랜지스터의 게이트를 검색 라인 - 상기 검색 라인은 셀의 입력으로서 기능함 - 에 결합하는 단계; p형 트랜지스터 중 적어도 하나의 p형 트랜지스터의 소스를 마스터 라인 - 상기 마스터 라인은 셀의 출력으로서 기능함 - 에 결합하는 단계; 검색 라인의 초기 상태를 논리 하이로 설정하는 단계; 및 마스터 라인의 초기 상태를 논리 로우로 설정하는 단계를 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
실시예
실시예 1. 음의 바이어스 온도 불안정성(negative bias temperature instability: NBTI)을 감소시키기 위한 셀 구조체로서,
제1 그룹의 트랜지스터 및 제1 데이터 래치를 포함하는 제1 유닛;
제2 그룹의 트랜지스터 및 제2 데이터 래치를 포함하는 제2 유닛;
복수의 p형 트랜지스터를 포함하는 판독 포트 유닛;
상기 셀 구조체의 입력으로서 기능하는 검색 라인 및 상보형 검색 라인; 및
상기 셀 구조체의 출력으로서 기능하는 마스터 라인
을 포함하고,
상기 제1 유닛은 상기 제2 유닛에 동작가능하게(operatively) 결합되고,
상기 제1 및 상기 제2 유닛의 모두는 상기 판독 포트 유닛에 동작가능하게 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 2. 실시예 1에 있어서, 상기 제1 데이터 래치는 제1 및 제2 p형 트랜지스터, 및 제1 및 제2 n형 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 3. 실시예 2에 있어서, 상기 제2 데이터 래치는 제3 및 제4 p형 트랜지스터, 제3 및 제4 n형 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 4. 실시예 3에 있어서,
상기 제1 p형 트랜지스터 및 상기 제1 n형 트랜지스터의 게이트는 함께 결합되고, 상기 제2 p형 트랜지스터 및 상기 제2 n형 트랜지스터의 게이트는 함께 결합되고,
상기 제1 p형 트랜지스터의 드레인 및 상기 제1 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제2 p형 트랜지스터 및 상기 제2 n형 트랜지스터의 게이트에 결합되어 제1 기억장치 노드를 형성하고,
상기 제2 p형 트랜지스터의 드레인 및 상기 제2 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제1 p형 트랜지스터 및 상기 제1 n형 트랜지스터의 게이트에 결합되어 제1 상보형 기억장치 노드를 형성하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체
실시예 5. 실시예 4에 있어서,
상기 제3 p형 트랜지스터 및 상기 제3 n형 트랜지스터의 게이트는 함께 결합되고, 상기 제4 p형 트랜지스터 및 상기 제4 n형 트랜지스터의 게이트는 함께 결합되고,
상기 제3 p형 트랜지스터의 드레인 및 상기 제3 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제4 p형 트랜지스터 및 상기 제4 n형 트랜지스터의 게이트에 결합되어 제2 기억장치 노드를 형성하고,
상기 제4 p형 트랜지스터의 드레인 및 상기 제4 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제3 p형 트랜지스터 및 상기 제3 n형 트랜지스터의 게이트에 결합되어 제2 상보형 기억장치 노드를 형성하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 6. 실시예 5에 있어서, 상기 판독 포트는 4개의 p형 판독 포트 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 7. 실시예 6에 있어서, 상기 제2 p형 판독 포트 트랜지스터의 게이트는 상기 제1 기억장치 노드에 결합되고, 상기 제3 p형 판독 포트 트랜지스터의 게이트는 상기 제2 기억장치 노드에 결합되고, 상기 제1 p형 판독 포트 트랜지스터의 게이트는 상기 상보형 검색 라인에 결합되고, 상기 제4 p형 판독 포트 트랜지스터의 게이트는 상기 검색 라인에 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 8. 실시예 7에 있어서, 상기 제1 그룹의 트랜지스터는 2개의 n형 트랜지스터를 포함하고, 상기 제2 그룹의 트랜지스터는 2개의 n형 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 9. 실시예 8에 있어서, 상기 제1 그룹의 n형 트랜지스터의 게이트는 함께 결합되고, 상기 제2 그룹의 n형 트랜지스터의 게이트는 함께 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 10. 실시예 9에 있어서, 상기 제1 그룹의 제1 n형 트랜지스터 및 상기 제2 그룹의 제1 n형 트랜지스터의 소스는 함께 결합되고, 상기 제1 그룹의 제2 n형 트랜지스터 및 상기 제2 그룹의 제2 n형 트랜지스터의 소스는 함께 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 11. 실시예 10에 있어서, 상기 제1 그룹의 제1 n형 트랜지스터의 드레인은 상기 제1 기억장치 노드에 결합되고, 상기 제1 그룹의 제2 n형 트랜지스터의 드레인은 상기 제1 상보형 기억장치 노드에 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 12. 실시예 11에 있어서, 상기 제2 그룹의 제1 n형 트랜지스터의 드레인은 상기 제2 기억장치 노드에 결합되고, 상기 제2 그룹의 제2 n형 트랜지스터의 드레인은 상기 제2 상보형 기억장치 노드에 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 13. 실시예 7에 있어서, 상기 제1 그룹의 트랜지스터는 2개의 p형 트랜지스터를 포함하고, 상기 제2 그룹의 트랜지스터는 2개의 p형 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 14. 실시예 13에 있어서, 상기 제1 p형 판독 포트 트랜지스터의 게이트는 상기 제1 기억장치 노드에 결합되고, 상기 제4 p형 판독 포트 트랜지스터의 게이트는 상기 제2 기억장치 노드에 결합되고, 상기 제1 p형 판독 포트 트랜지스터의 게이트는 상기 상보형 검색 라인에 결합되고, 상기 제4 p형 판독 포트 트랜지스터의 게이트는 상기 검색 라인에 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
실시예 15. 음의 바이어스 온도 불안정성(negative bias temperature instability: NBTI)을 감소시키기 위한 디바이스로서,
N개의 행 및 M개의 열로 배열된 복수의 터너리 내용 주소화 메모리(ternary content-addressable memory: TCAM) 셀; 및
프리디스차지 인에이블용 다수의 트랜지스터
를 포함하고,
각각의 TCAM 셀은 마스터 라인 및 검색 라인을 포함하고, N은 적어도 2이고, M은 적어도 2이고, 각각의 열의 TCAM 셀의 검색 라인은 함께 전기적으로 결합되고, 각각의 행의 TCAM 셀의 마스터 라인은 함께 전기적으로 결합되며,
상기 트랜지스터의 수는 행의 수와 동등하고, 상기 다수의 트랜지스터의 게이트는 함께 전기적으로 결합되고, 상기 트랜지스터의 소스는 상기 TCAM 셀의 대응 행의 마스터 라인에 전기적으로 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 디바이스.
실시예 16. 실시예 15에 있어서, 상기 다수의 트랜지스터의 각각의 소스는 증폭기에 전기적으로 접속되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 디바이스.
실시예 17. 실시예 15에 있어서, M은 N과 동등한 것인, 음의 바이어스 온도 불안정성을 감소시키는 디바이스.
실시예 18. 터너리 내용 주소화 메모리(ternary content-addressable memory: TCAM) 셀 내의 음의 바이어스 온도 불안정성(negative bias temperature instability: NBTI)을 감소시키기 위한 방법으로서,
복수의 p형 트랜지스터를 포함하는 판독 포트 유닛을 상기 셀 내에 전개하는 단계;
상기 p형 트랜지스터 중 적어도 하나의 p형 트랜지스터의 게이트를 검색 라인 - 상기 검색 라인은 상기 셀의 입력으로서 기능함 - 에 결합하는 단계;
상기 p형 트랜지스터 중 적어도 하나의 p형 트랜지스터의 소스를 마스터 라인 - 상기 마스터 라인은 상기 셀의 출력으로서 기능함 - 에 결합하는 단계;
상기 검색 라인의 초기 상태를 논리 하이로 설정하는 단계; 및
상기 마스터 라인의 초기 상태를 논리 로우로 설정하는 단계
를 포함하는, 음의 바이어스 온도 불안정성을 감소시키는 방법.
실시예 19. 실시예 18에 있어서,
제1 그룹의 트랜지스터 및 제1 데이터 래치를 포함하는 제1 유닛을 상기 판독 포트 유닛에 결합하는 단계; 및
제2 그룹의 트랜지스터 및 제2 데이터 래치를 포함하는 제2 유닛을 상기 제1 유닛 및 상기 판독 포트 유닛에 결합하는 단계
를 더 포함하는, 음의 바이어스 온도 불안정성을 감소시키는 방법.
실시예 20. 실시예 18에 있어서,
상기 p형 트랜지스터 중 적어도 하나의 p형 트랜지스터의 게이트를 상보형 검색 라인 - 상기 상보형 검색 라인은 상기 셀의 입력으로서 기능함 - 에 결합하는 단계
를 더 포함하는, 음의 바이어스 온도 불안정성을 감소시키는 방법.

Claims (10)

  1. 음의 바이어스 온도 불안정성(negative bias temperature instability: NBTI)을 감소시키기 위한 셀 구조체로서,
    제1 그룹의 트랜지스터 및 제1 데이터 래치를 포함하는 제1 유닛;
    제2 그룹의 트랜지스터 및 제2 데이터 래치를 포함하는 제2 유닛;
    복수의 p형 트랜지스터를 포함하는 판독 포트 유닛;
    상기 셀 구조체에 대한 입력으로서 기능하는 검색 라인 및 상보형 검색 라인; 및
    상기 셀 구조체의 출력으로서 기능하는 마스터 라인
    을 포함하고,
    상기 제1 유닛은 상기 제2 유닛에 동작가능하게(operatively) 결합되고,
    상기 제1 및 상기 제2 유닛의 모두는 상기 판독 포트 유닛에 동작가능하게 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
  2. 제1항에 있어서, 상기 제1 데이터 래치는 제1 및 제2 p형 트랜지스터, 및 제1 및 제2 n형 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
  3. 제2항에 있어서, 상기 제2 데이터 래치는 제3 및 제4 p형 트랜지스터, 및 제3 및 제4 n형 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
  4. 제3항에 있어서,
    상기 제1 p형 트랜지스터 및 상기 제1 n형 트랜지스터의 게이트는 함께 결합되고, 상기 제2 p형 트랜지스터 및 상기 제2 n형 트랜지스터의 게이트는 함께 결합되고,
    상기 제1 p형 트랜지스터의 드레인 및 상기 제1 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제2 p형 트랜지스터 및 상기 제2 n형 트랜지스터의 게이트에 결합되어 제1 기억장치 노드를 형성하고,
    상기 제2 p형 트랜지스터의 드레인 및 상기 제2 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제1 p형 트랜지스터 및 상기 제1 n형 트랜지스터의 게이트에 결합되어 제1 상보형 기억장치 노드를 형성하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
  5. 제4항에 있어서,
    상기 제3 p형 트랜지스터 및 상기 제3 n형 트랜지스터의 게이트는 함께 결합되고, 상기 제4 p형 트랜지스터 및 상기 제4 n형 트랜지스터의 게이트는 함께 결합되고,
    상기 제3 p형 트랜지스터의 드레인 및 상기 제3 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제4 p형 트랜지스터 및 상기 제4 n형 트랜지스터의 게이트에 결합되어 제2 기억장치 노드를 형성하고,
    상기 제4 p형 트랜지스터의 드레인 및 상기 제4 n형 트랜지스터의 소스는 함께 결합되고, 또한 상기 제3 p형 트랜지스터 및 상기 제3 n형 트랜지스터의 게이트에 결합되어 제2 상보형 기억장치 노드를 형성하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
  6. 제5항에 있어서, 상기 판독 포트 유닛은 4개의 p형 판독 포트 트랜지스터를 포함하는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
  7. 제6항에 있어서, 상기 제2 p형 판독 포트 트랜지스터의 게이트는 상기 제1 기억장치 노드에 결합되고, 상기 제3 p형 판독 포트 트랜지스터의 게이트는 상기 제2 기억장치 노드에 결합되고, 상기 제1 p형 판독 포트 트랜지스터의 게이트는 상기 상보형 검색 라인에 결합되고, 상기 제4 p형 판독 포트 트랜지스터의 게이트는 상기 검색 라인에 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 셀 구조체.
  8. 음의 바이어스 온도 불안정성(negative bias temperature instability: NBTI)을 감소시키기 위한 디바이스로서,
    N개의 행 및 M개의 열로 배열된 복수의 터너리 내용 주소화 메모리(ternary content-addressable memory: TCAM) 셀; 및
    프리디스차지 인에이블용 다수의 트랜지스터
    를 포함하고,
    각각의 TCAM 셀은 마스터 라인 및 검색 라인을 포함하고, N은 적어도 2이고, M은 적어도 2이고, 각각의 열의 TCAM 셀의 검색 라인은 함께 전기적으로 결합되고, 각각의 행의 TCAM 셀의 마스터 라인은 함께 전기적으로 결합되며,
    상기 트랜지스터의 수는 행의 수와 동등하고, 상기 다수의 트랜지스터의 게이트는 함께 전기적으로 결합되고, 상기 트랜지스터의 소스는 상기 TCAM 셀의 대응 행의 마스터 라인에 전기적으로 결합되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 디바이스.
  9. 제8항에 있어서, 상기 다수의 트랜지스터의 각각의 소스는 증폭기에 전기적으로 접속되는 것인, 음의 바이어스 온도 불안정성을 감소시키는 디바이스.
  10. 터너리 내용 주소화 메모리(ternary content-addressable memory: TCAM) 셀 내의 음의 바이어스 온도 불안정성(negative bias temperature instability: NBTI)을 감소시키기 위한 방법으로서,
    복수의 p형 트랜지스터를 포함하는 판독 포트 유닛을 상기 셀 내에 전개하는 단계;
    상기 p형 트랜지스터 중 적어도 하나의 p형 트랜지스터의 게이트를 검색 라인 - 상기 검색 라인은 상기 셀의 입력으로서 기능함 - 에 결합하는 단계;
    상기 p형 트랜지스터 중 적어도 하나의 p형 트랜지스터의 소스를 마스터 라인 - 상기 마스터 라인은 상기 셀의 출력으로서 기능함 - 에 결합하는 단계;
    상기 검색 라인의 초기 상태를 논리 하이로 설정하는 단계; 및
    상기 마스터 라인의 초기 상태를 논리 로우로 설정하는 단계
    를 포함하는, 음의 바이어스 온도 불안정성을 감소시키는 방법.
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