KR20180050089A - 신뢰성 있는 동작 지표, 소자 간 균일성 및 다중 레벨 데이터 저장 특성을 갖는 비휘발성 저항 변화 메모리 소자 및 이의 제조방법 - Google Patents

신뢰성 있는 동작 지표, 소자 간 균일성 및 다중 레벨 데이터 저장 특성을 갖는 비휘발성 저항 변화 메모리 소자 및 이의 제조방법 Download PDF

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Abstract

하부전극; 상부전극; 및 상기 하부전극과 상부전극 사이에 형성된 절연막;을 포함하는 다중 레벨 비휘발성 저항 변화 메모리 소자로서, 상기 하부전극 및 상기 상부전극은 판형부; 및 상기 판형부 상에 형성된 패턴부;를 포함하며, 상기 패턴부는 복수 개의 프리즘형 구조물이 동일한 방향으로 일정간격을 두고 반복 배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하고, 상기 하부전극의 패턴부과 상기 상부전극의 패턴부가 서로 마주보며 배치되되, 상기 하부전극의 상기 프리즘형 구조물의 길이방향과 상기 상부전극의 상기 프리즘형 구조물은 길이 방향끼리 서로 교차되어 배열되는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자에 관한 것이다.

Description

신뢰성 있는 동작 지표, 소자 간 균일성 및 다중 레벨 데이터 저장 특성을 갖는 비휘발성 저항 변화 메모리 소자 및 이의 제조방법{NONVOLATILE RESISTANCE RANDOM ACCESS MEMORY DEVICE WITH RELIABLE OPERATING PARAMETERS, DEVICE-TO-DEVICE UNIFORMITY AND MULTI-LEVEL CELL STORAGE AND FABRICATION METHOD THEREOF}
본 발명은 다중 레벨 비휘발성 저항 변화 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 신뢰성 있는 동작 지표, 소자 간 균일성, 다중 레벨 데이터 저장 특성을 나타내도록 복수 개의 프리즘형 구조물이 동일한 방향으로 일정간격을 두고 반복 배치시킨 돌출형 3차원 프리즘 구조체 전극을 포함하는 다중 레벨 비휘발성 저항 변화 메모리 소자 및 이의 제조방법에 관한 것이다.
비휘발성 메모리는 전원이 차단되어도 저장된 정보를 유지할 수 있는 장치이다. 비휘발성 메모리는 지속적으로 정보 저장이 필요한 컴퓨터뿐만 아니라 디지털 카메라, 휴대 전화 및 MP3 플레이어들과 같은 이동형 장치들에서도 정보 저장을 위해 사용되어 왔다. 최근, 정보 통신 기술이 발달함에 따라 더 많은 정보를 더 빠르고 안전하게 저장할 수 있는 능력이 요구되고 있다. 현재 상용화된 비휘발성 메모리인 낸드 플래시 메모리의 경우, 전하 저장층 내에 전하를 저장하거나 제거함에 있어 높은 문턱 전압(> 5 V)을 요구할 뿐만 아니라 느린 동작 속도(> ㎲)를 가지고 있다. 또한, 셀 크기를 감소를 통한 소자의 고집적화 기술이 한계에 도달한 상태이다. 따라서 이를 대체할 차세대 비휘발성 메모리 소자에 대한 연구가 진행되고 있으며 대표적인 예로 자기 메모리(magnetic random-access memory, MRAM), 상변화 메모리(phase-change random-access memory, PRAM), 저항 변화 메모리(resistance random-access memory, ReRAM) 등이 있다.
차세대 비휘발성 메모리 소자 중에서, ReRAM은 인가된 전압 조건에 따라 낮은 저항 상태 및 높은 저항 상태가 가역적으로 전환되는 특성을 갖는 물질을 사용하여 데이터를 저장한다. 대량 저장용 장치의 필수 요건은 비트당 낮은 가격(low cost per bit)을 구현해야 하는 것이다. 그러나 시스템의 비용을 줄이면서 부품 수는 최소로 유지시켜 메모리 밀도를 높이는 방법은 기술적인 한계가 존재한다. 이를 극복하기 위한 방법으로, 하나의 메모리 셀에 둘 이상의 데이터를 저장할 수 있는 다중 비트 동작(multi-bit cell operation) 구현이 연구되고 있다. ReRAM 메모리 소자에서 다중 비트 동작 연구는 허용 전류(compliance current) 변화와 인가전압의 변화에 따른 저항 변화 현상 이용에 초점이 맞춰져 있다. 그러나, 기존 ReRAM 소자의 경우 전도성 필라멘트의 균일한 제어가 불가능하기 때문에 재현성이 떨어지며, 저항 레벨 간의 작은 저항 값 차이와 시간에 따른 저항 값의 변화로 인하여 오작동을 일으키는 문제가 있다. 뿐만 아니라 소자 간(device-to-device)의 동작 지표 차이에 따라 발생하는 문제점 역시 반드시 해결되어야만 한다.
한국등록특허 제1,384,286호 국제공개특허 WO2014/110331호
본 발명이 해결하고자 하는 과제는 낮은 동작 전압에서 신뢰성 있게 구동되며 소자 간 균일성이 높고 고집적이 가능한 다중 레벨 비휘발성 저항 변화 메모리 소자 및 이의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 하부전극; 상부전극; 및 상기 하부전극과 상부전극 사이에 개재된 절연막;을 포함하는 다중 레벨 비휘발성 저항 변화 메모리 소자로서,
상기 하부전극 및 상기 상부전극 각각은 판형부; 및 상기 판형부 상에 형성된 패턴부;를 포함하며, 상기 패턴부는 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복 배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하고,
상기 하부전극의 패턴부과 상기 상부전극의 패턴부가 서로 대향되게 배치되되, 상기 하부전극 패턴부의 프리즘형 구조물의 길이방향과 상기 상부전극 패턴부의 프리즘형 구조물의 길이방향이 서로 교차되어 배열되는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자를 제공한다.
본 발명에 따른 다중 레벨 비휘발성 저항 메모리 소자는 상기 복수 개의 돌출된 프리즘형 구조물 사이의 공간을 통해서 허용 전류 또는 인가전압의 변화에 의해 제어된 균일한 전도성 필라멘트가 형성되어, 1 V 이하의 낮은 동작전압에서 104 이상의 높은 저항비를 나타내어 4개 이상의 다중 저항 상태를 생성할 수 있다.
본 발명에 따른 다중 레벨 비휘발성 저항 변화 메모리 소자는 상기 하부전극의 상기 프리즘형 구조물과 상기 상부전극의 상기 프리즘형 구조물이 60 내지 120°의 교차각으로 교차하는 것일 수 있다.
본 발명에 따르면, 상기 하부전극의 상기 프리즘형 구조물 및 상기 상부전극의 상기 프리즘형 구조물 각각은 높이가 10 nm 내지 10 ㎛이며, 너비(width)가 10 nm 내지 10 ㎛이고, 프리즘형 구조물과 다음 프리즘형 구조물 사이의 간격(거리)이 10 nm 내지 10 ㎛일 수 있다.
본 발명에 따르면, 상기 하부전극 패턴부의 프리즘형 구조물의 팁 및 상기 상부전극 패턴부의 프리즘형 구조물의 팁 각각은 곡률 반지름이 5 내지 100 nm인 곡면을 포함할 수 있다.
본 발명에 따르면, 상기 하부전극 및 상기 상부전극은 지지체층; 및 금속 박막층을 포함하고, 상기 금속 박막층은 상기 패턴부에 10 nm 내지 1000 nm의 두께로 형성되는 것일 수 있다.
본 발명에 따르면, 상기 지지체층을 형성하는 재질은 고분자 수지 또는 금속일 수 있다. 상기 고분자 수지는 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 폴리염화비닐, 아미노 수지 및 폴리아세탈 수지 중에서 선택되는 어느 하나의 고분자 수지 또는 둘 이상이 블랜딩된 고분자 수지일 수 있고, 상기 금속은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 코발트(Co), 주석(Sn), 아연(Zn), 인듐(In), 철(Fe) 및 망간(Mn) 중에서 선택되는 어느 하나 또는 둘 이상의 금속일 수 있다.
본 발명에 따르면, 상기 하부전극의 금속 박막층 및 상기 상부전극의 금속 박막층은 서로 동일하거나 또는 상이하고, 각각 독립적으로 은, 구리, 니켈, 크롬, 백금, 금, 납, 루테늄, 팔라듐, 티타늄, 알루미늄, 텅스텐, 코발트, 주석, 아연, 인듐, 철 및 망간 중에서 선택되는 어느 하나 또는 둘 이상의 금속이 증착되어 형성된 것일 수 있다.
본 발명에 따르면, 상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 어느 하나 또는 둘 이상의 금속산화물로 구성된 것일 수 있다.
본 발명에 따른 상기 다중 레벨 비휘발성 저항 변화 메모리 소자의 셋 작동 전압은 0.1 내지 1.0 V이며, 리셋 동작 전압은 0.1 내지 1.0 V이고, 10-7 A 내지 10-5 A의 허용 전류에서 10배의 저항차이를 갖는 4 내지 16의 저항 상태를 포함하며, 10-12 내지 10-6 W의 소모 전력에서 2 내지 4 비트를 저장한다.
한편, 본 발명은 하기 단계를 포함하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법을 제공한다.
(a) 기판상에 마스크를 형성하는 단계;
(b) 상기 마스크에 바(bar) 형태의 줄무늬 패턴을 반복하여 형성하는 단계;
(c) 상기 패턴이 형성된 기판에 건식 식각 공정을 수행하는 단계;
(d) 상기 건식 식각된 상기 기판에 습식 식각 공정을 수행하여 역프리즘 구조물이 반복적으로 형성된 실리콘 템플릿을 복수 개 제조하는 단계;
(e) 상기 (d) 단계에서 제조한 실리콘 템플릿의 역프리즘 구조물 면에 제1금속을 증착하여 금속 박막층을 형성한 뒤, 상기 금속 박막층이 형성된 실리콘 템플릿 상에 지지체층을 형성하는, 판형부와 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하는 패턴부로 구성된 하부전극을 제조하는 단계;
(f) 상기 (d) 단계에서 제조한 실리콘 템플릿의 역프리즘 구조물 면에 제2금속을 증착하여 금속 박막층을 형성한 뒤, 상기 금속 박막층이 형성된 실리콘 템플릿 상에 지지체층을 형성하는, 판형부와 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하는 패턴부로 구성된 상부전극을 제조하는 단계; 및
(g) 상기 하부전극의 패턴부와 상기 상부전극의 패턴부가 서로 대향하게 배치하되, 상기 하부전극의 상기 프리즘형 구조물의 길이방향과 상기 상부전극의 상기 프리즘형 구조물의 길이방향이 서로 교차하도록 배열하고, 상기 하부전극과 상기 상부전극 사이에는 절연막을 형성하는 단계.
본 발명에 따른 상기 다중 레벨 비휘발성 저항 변화 메모리 소자는 하부전극의 돌출형 3차원 프리즘 구조체 패턴과 상부전극의 돌출형 3차원 프리즘 구조체 패턴이 크로스바 어레이(cross-bar array) 형태로 접합되는 구조를 통해 절연막 내부에 전기장에 의해 제어된 균일한 전도성 필라멘트를 형성하여 0.1 내지 1.0 V의 낮은 동작전압 변화에서 구동되고, 최대 10-5A의 허용 전류 이내에서 10배의 저항차이를 갖는 4개 이상의 저항 상태를 두어 최대 10-6W 이하의 소모전력에서 메모리셀 추가 없이도 2비트(2-bit) 이상의 데이터 저장이 가능하고, 동작 시 신뢰성 및 재현성이 우수하다. 이는 하나의 셀(cycle-to-cycle) 뿐만 아니라 각 소자 간(device-to-device)에서의 신뢰성 및 재현성을 포함한다. 또한, 전기장에 의한 내부 이온 이동도의 상승으로 100 ns 이하의 빠른 저항 스위칭(swithcing)이 가능하여 차세대 메모리로 유용하게 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 다중 레벨 비휘발성 저항 변화 메모리 소자의 측면도이다.
도 2 및 도 3은 상부전극과 하부전극이 패턴부끼리 마주보고 배치되되, 패턴부에 형성된 프리즘형 구조물의 길이방향이 서로 교차되어 배열되는 것을 도식화하여 나타낸 사시도이다.
도 4는 본 발명의 일 실시예에 따라 제조된 다중 레벨 비휘발성 저항 변화 메모리 소자를 위에서 바라본 투시도이다.
도 5a, b는 본 발명에 따른 상부전극 또는 하부전극의 측면도이다.
도 6은 본 발명에 따른 다중 레벨 비휘발성 저항 변화 메모리 소자의 compliance current 변화를 통해 4개의 저항 상태가 형성된 것을 확인한 결과이다.
도 7은 본 발명에 따른 다중 레벨 비휘발성 저항 변화 메모리 소자의 인가펄스전압 변화에 따른 다중 레벨 구동의 신뢰성 및 재현성을 확인한 결과이다.
도 8은 본 발명에 따른 다중 레벨 비휘발성 저항 변화 메모리 소자의 다중 레벨 데이타 보존성을 확인한 결과이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하기로 한다.
본 발명은 균일한 전도성 필라멘트 형성으로 인하여 낮은 전압에서 동작 가능하며, 신뢰성 있는 동작 지표, 소자 간 균일성, 다중 레벨 데이터 저장 특성을 나타내는 비휘발성 저항 변화 메모리 소자(resistance random access memory; ReRAM) 소자를 제공한다.
단일 셀은 하나의 셀(cell)당 1 bit 즉, 0과 1의 두 가지 저항 상태만을 기억할 수 있는 소자이며, 다중 레벨 셀은 하나의 셀 당 여러 개의 저항 상태를 기억하여 2 bit 이상의 정보를 저장할 수 있는 소자이다.
구체적으로, 본 발명은 compliance current의 차이를 두어 하나의 셀 당 적어도 4개 이상, 바람직하게는 4 내지 16개의 저항 상태를 형성시킬 수 있는 다중 레벨 비휘발성 저항 변화 메모리 소자를 제공한다.
상기 compliance current는 셀의 파괴를 막기 위해 설정하는 한계전류 값을 의미하며, I-V sweep시 설정한 compliance current 이상으로 전류가 상승되지 않는다. 본 발명의 발명자들은 하기와 같이 다수개의 프리즘형 구조물을 포함하는 전극 두 개를 크로스바 어레이 형태로 배치하여 하나의 셀 당 4개 이상의 저항 상태를 형성시킬 수 있는 다중 레벨 비휘발성 저항 변화 메모리 소자를 구현하였다.
도 1 내지 도 5를 참조하면, 본 발명에 따른 다중 레벨 비휘발성 저항 변화 메모리 소자는 하부전극(20); 상부전극(10); 및 상기 하부전극과 상부전극 사이에 개재된 절연막(30);을 포함하는 다중 레벨 비휘발성 저항 변화 메모리 소자로서,
상기 하부전극(20) 및 상기 상부전극(10)은 각각 판형부(112); 및 상기 판형부 상에 형성된 패턴부(111);를 포함하며, 상기 패턴부(111)는 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복 배치된 '돌출형 3차원 프리즘 구조체 패턴'을 포함하고,
상기 하부전극(20)의 패턴부과 상기 상부전극(10)의 패턴부가 서로 마주보며 배치되되, 상기 하부전극(20)의 상기 프리즘형 구조물의 길이방향과 상기 상부전극(10)의 상기 프리즘형 구조물은 길이 방향끼리 서로 교차되어 배열되는 것을 특징으로 한다.
본 발명에 따르면, 상기 복수 개의 프리즘형 구조물 사이의 공간을 통해서 균일한 전도성 필라멘트가 형성될 수 있다.
상기 3차원 구조체 패턴은 반복적인 저항 스위치 동작에서도 절연막 내부에 전도성 필라멘트가 균일하게 형성될 수 있도록 하여 낮은 전압에서 동작 가능하며, 동작 지표의 신뢰성 및 소자 간 균일성을 향상시키는 특징이 있다.
상기 하부전극의 상기 프리즘형 구조물과 상기 상부전극의 상기 프리즘형 구조물의 교차각은 60 내지 120°일 수 있으며, 바람직하게는 90°로 직교하는 것일 수 있다. 상기 교차각이 90°이면 높은 집적도를 갖는 소자를 제조하는데 바람직하다.
본 발명에 따르면, 상기 하부전극(20) 및 상기 상부전극(10) 각각은 지지체층(122); 및 금속 박막층(121)으로 구성된다.
본 발명에 의하면, 상기 판형부(112)는 지지체층(122)으로만 구성되며, 상기 패턴부(111)는 금속 박막층(121)만으로 이루어지거나 또는 금속 박막층과 지지체층(122)으로 이루어질 수 있다. 상기 패턴부가 금속 박막층과 지지체층을 모두 포함하는 경우에는 상기 패턴부의 지지체층과 판형부의 지지체층이 일체형인 것을 의미한다. 본 발명에 의하면, 상기 금속 박막층은 상기 지지체층의 상부에 형성된 것일 수 있으며, 상기 금속 박막층의 두께는 10 nm 내지 1000 nm일 수 있다.
본 발명에 의하면, 상기 지지체층(122)을 형성하는 물질은 고분자 수지 또는 금속일 수 있다. 상기 고분자 수지는 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수즈, 페놀 수지, 폴리염화비닐, 아미노 및 폴리아세탈 중에서 선택되는 어느 하나이거나, 이들 둘 이상을 블렌딩한 것일 수 있으나 이에 제한되는 것은 아니다. 또한, 상기 금속은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 코발트(Co), 주석(Sn), 아연(Zn), 인듐(In), 철(Fe) 및 망간(Mn) 중에서 선택되는 어느 하나 또는 둘 이상의 금속일 수 있다.
본 발명에 의하면, 상기 지지체층(122) 표면에 형성되는 금속 박막층(121)의 두께가 10 nm 미만이면, 전극의 저항이 증가하여 소자 성능이 저하되므로 하부전극(20) 또는 상부전극(10)으로 이용하기 어렵고, 상기 금속 박막층의 두께가 1000 nm를 초과하면 제조비용이 증가하며 소자의 집적도를 낮추기 때문에 하부전극(20) 또는 상부전극(10)으로 활용하는 것이 바람직하지 않다.
상기 하부전극(20)에 형성된 금속 박막층을 구성하는 금속은 제1금속일 수 있으며, 상기 상부전극(10)에 형성된 금속 박막층을 구성하는 금속은 제2금속일 수 있다. 상기 제1금속과 상기 제2금속은 서로 동일하거나 또는 상이할 수 있으며, 각각 독립적으로 은, 구리, 니켈, 크롬, 백금, 금, 납, 루테늄, 팔라듐, 티타늄, 알루미늄, 텅스텐, 코발트, 주석, 아연, 인듐, 철 및 망간 중에서 선택되는 어느 하나 또는 둘 이상의 금속이 증착되어 형성된 것일 수 있다.
본 발명에 의하면, 상기 패턴부(111)의 상기 프리즘형 구조물은 높이(high, h)가 10 nm 내지 10 ㎛이며, 너비(width, w)가 10 nm 내지 10 ㎛이고, 프리즘형 구조물과 다음 프리즘형 구조물 사이의 간격(pitch, p)이 10 nm 내지 10 ㎛일 수 있다.
상기 프리즘형 구조물의 높이, 너비 및 간격이 각각 10 nm 미만인 구조물은 제조가 용이하지 않으며, 높이, 너비 및 간격이 각각 10 ㎛를 초과하는 경우에는 소자의 집적도가 낮아 정보 저장 성능이 떨어지는 문제가 있다.
본 발명에 따르면, 상기 하부전극 패턴부의 프리즘형 구조물의 팁 및 상기 상부전극 패턴부의 프리즘형 구조물의 팁 각각은 곡률 반지름이 5 내지 100 nm인 곡면을 포함하는 것일 수 있다. 상기 팁이 5 내지 100 nm의 곡률반지름을 가지는 곡면이면, 다른 구조물 형태에 비하여 특히 전류 분포가 균일하였으며, 낮은 셋/리셋 동작 전압에서 구동되고, 재현성이 우수하였다. 반면, 상기 프리즘형 구조물의 팁 곡률 반지름이 상기 범위를 벗어나는 경우에는 상기 5 내지 100 nm의 곡률반지름을 가지는 곡면을 가지는 경우에 비하여 메모리 성능이 저하되는 것을 확인하였다.
구체적으로, 본 발명에 따른 하부전극 및 상부전극을 메모리에 적용하면 메모리 내 전도성 필라멘트의 형성이 3차원 구조물의 팁(Tip; 꼭대기)을 중심으로 일어나게 되는데, 상기 하부전극의 패턴부과 상기 상부전극의 패턴부가 서로 대향되게 배치되되, 상기 하부전극 패턴부의 프리즘형 구조물의 길이방향과 상기 상부전극 패턴부의 프리즘형 구조물의 길이방향이 서로 교차되어 배열된 형태(크로스바 어레이)로 접합되어 전기장 증폭효과를 극대화하며, 상대적으로 낮은 전압 하에서도 필라멘트가 형성되도록 한다. 따라서, 메모리 동작 전압이 낮아지고, 최대 10-5A의 허용 전류 이내에서 10배의 저항차이를 갖는 저항 상태가 4개 이상 존재하게 되어 최대 10-6W 이하의 소모전력에서 메모리 셀 추가없이도 2비트 이상의 데이터 저장이 가능하고, 동작 시 신뢰성 및 재현성이 우수하다.
이러한 전기장의 형성 및 성능은 프리즘 구조물의 높이, 크기, 곡률 반지름 등의 변수에 따라 달라질 수 있으며, 이러한 변수들에 따라 제조된 메모리의 성능도 변화가 있게 된다.
본 발명에 따른 상기 절연막(30)은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 어느 하나 또는 둘 이상의 금속산화물으로 구성된 것일 수 있으나 이에 제한되는 것은 아니다.
상기 다중 레벨 비휘발성 저항 변화 메모리 소자의 셋 작동 전압은 0.1 내지 1.0 V이며, 리셋 동작 전압은 0.1 내지 1.0 V일 수 있다.
상기 다중 레벨 비휘발성 저항 변화 메모리 소자는 10-7 A 이상의 허용 전류에서 낮은 저항 상태로 만들 수 있고, 각 저항 상태가 중복되지 아니하는 범위로 갖는 4 내지 16 개의 저항 상태를 제어할 수 있으므로, 따라서 10-6 내지 10-12 W의 소모 전력에서 2 내지 4 비트를 저장할 수 있다.
다음으로, 본 발명에 따른 상기 다중 레벨 비휘발성 저항변화 메모리 소자의 제조방법을 설명한다.
본 발명에 따른 상기 다중 레벨 비휘발성 저항 변화 메모리 소자는 하기 단계를 포함하여 수행함으로써 제조될 수 있다.
(a) 기판상에 마스크를 형성하는 단계;
(b) 상기 마스크에 바(bar) 형태의 줄무늬 패턴을 반복하여 형성하는 단계;
(c) 상기 패턴이 형성된 기판에 건식 식각 공정을 수행하는 단계;
(d) 상기 건식 식각된 상기 기판에 습식 식각 공정을 수행하여 역프리즘 구조물이 반복적으로 형성된 실리콘 템플릿을 복수 개 제조하는 단계;
(e) 상기 (d) 단계에서 제조한 실리콘 템플릿의 역프리즘 구조물 면에 제1금속을 증착하여 금속 박막층을 형성한 뒤, 상기 금속 박막층이 형성된 실리콘 템플릿 상에 지지체층을 형성하는, 판형부와 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하는 패턴부로 구성된 하부전극을 제조하는 단계;
(f) 상기 (d) 단계에서 제조한 실리콘 템플릿의 역프리즘 구조물 면에 제2금속을 증착하여 금속 박막층을 형성한 뒤, 상기 금속 박막층이 형성된 실리콘 템플릿 상에 지지체층을 형성하는, 판형부와 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하는 패턴부로 구성된 상부전극을 제조하는 단계; 및
(g) 상기 하부전극의 패턴부와 상기 상부전극의 패턴부가 서로 대향하게 배치하되, 상기 하부전극의 상기 프리즘형 구조물의 길이방향과 상기 상부전극의 상기 프리즘형 구조물의 길이방향이 서로 교차하도록 배열하고, 상기 하부전극과 상기 상부전극 사이에는 절연막을 형성하는 단계.
본 발명에 의하면, 상기 기판은 이산화규소(silicon sioxide; SiO2) 또는 질화규소(silicon nitride; SiN)가 코팅된 p-형 혹은 n-형 실리콘 기판(100)이 바람직하며, 상기 이산화규소 또는 질화규소 코팅층은 상기 줄무늬 패턴을 형성하기 위해 코팅층의 두께가 30 nm 이상일 수 있으며, 바람직하게는 100 내지 300 nm로 코팅된 것 일 수 있다.
다음으로, 상기 이산화규소(silicon sioxide; SiO2) 또는 질화규소(silicon nitride; SiN)가 코팅된 p-형 혹은 n-형 실리콘 기판(이하, '기판'이라 한다)상에 마스크를 형성한다. 상기 마스크를 형성하는 방법은 특별히 제한은 없으며, 스핀코팅(Spin coating), 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing) 및 그라뷰어링(Gravuring) 등의 방법에 의해 기판에 도포될 수 있다.
다음으로, 상기 마스크에 바 형태의 줄무늬 패턴을 반복하여 형성한다. 상기 줄무늬 패턴은 통상의 리소그래피(lithortaphy) 공정을 이용하여 수행될 수 있으며, 특별히 제한은 없다. 예를 들어, 나노스피어 리소그래피(nanosphere lithography), 집속이온장비(focused ion beam; FIB) 밀링, 광 리소그래피(optical lithography, photolithography), 전자빔 리소그래피(electron-beam lithography) 및 간섭 리소그래피(interference lithography) 중에서 선택되는 어느 하나의 공정일 수 있다.
상기 줄무늬 패턴에서 바와 다음 바 사이의 간격은 10 nm 이상 바람직하게는 10 nm 내지 10 ㎛일 수 있다. 상기 간격이 상기 범위 미만이면 균일한 패턴 형성이 어려우며, 상기 범위를 초과하면 제조되는 다중 레벨 비휘발성 저항 변화 메모리 소자의 집적도가 저하될 수 있다.
다음으로, 상기 줄무늬 패턴이 형성된 기판은 건식 식각 공정을 수행하는데, 상기 건식 식각은 반응성 이온 식각(reactive ion etching; RIE) 장치 또는 유도 결합 플라즈마(inductive coupled plasma) 식각 장치 중에서 선택하는 것이 바람직하다.
상기 건식 식각 공정에 의해 식각된 기판의 깊이는 상기 기판상에 코팅된 이산화규소(silicon sioxide; SiO2) 또는 질화규소(silicon nitride; SiN)층을 충분히 제거할 수 있는 깊이인 것이 바람직하다.
본 발명에 의하면, 상기 건식 식각 공정 후 마스크 패턴 영역 내 이산화규소 및 질화규소가 완전히 제거되지 않으면, 다음 단계인 실리콘 기판의 습식 식각이 제대로 이루어지지 못하게 되는 문제가 있다.
본 발명에 의하면, 상기 건식 식각 공정에 의하여 식각된 기판은 세척액을 이용하여 세척하여 마스크를 세척하는 것이 바람직하다. 상기 세척액으로는 예를 들어 아세톤을 들 수 있다.
다음으로 상기 습식 식각 공정은 4.5 내지 6.5 몰농도를 가지는 수산화칼륨 수용액을 이용하여 60 내지 70 ℃에서 1 내지 10 분간 처리함으로써 수행될 수 있다. 상기 수산화칼륨의 농도가 4.5 몰농도 미만일 경우에는 실리콘 식각 공정이 일어나기 어려우며, 6.5 몰농도를 초과하면 실리콘 표면에 결함을 발생시킬 수 있다. 또한, 상기 습식 식각 공정 시 반응 온도가 60 ℃ 미만인 경우에는 실리콘 식각공정이 일어나기 어려우며, 70 ℃를 초과하는 경우에는 실리콘 표면에 결함을 발생시킬 수 있다. 또한, 상기 습식 식각 공정 시간이 1분 미만인 경우에는 실리콘 식각 공정이 제대로 일어나기 어려우며, 10분을 초과하는 경우에는 과식각이 되어 실리콘 표면에 결함을 발생시키므로 바람직하지 않다.
본 발명에 의하면, 상기 습식 식각 공정에 의하여 식각된 실리콘 기판을 불화수소(hydrogen fluoride; HF)를 이용하여 이산화규소 또는 질화규소 코팅 층을 제거할 경우 금속 박막층(121)이 서로 연결된 금속 전극 생성이 가능하며, 상기 코팅 층을 제거하지 않을 경우 각 프리즘 구조물의 금속 박막층(121)이 서로 연결되지 않은 독립적인 금속 전극 생성이 가능하다.
상기 공정들에 의해 실리콘 템플릿이 완성되었다.
상기 실리콘 템플릿은 사용하기 전에 피라냐(piranha) 용액을 사용하여 표면을 세정하고 화학적 산화막을 형성시키는 것이 바람직하다.
상기 실리콘 템플릿은 상부전극 및 하부전극을 제조하는데 이용된다.
먼저, 상기 실리콘 템플릿을 이용하여 하부전극을 제조하는 방법이 개시된다. 첫째, 상기 실리콘 템플릿에 제1금속을 증착한다. 상기 증착된 제1금속은 하부전극의 금속 박막층부가 된다. 본 발명에 의하면, 상기 제1금속으로는 은, 구리, 니켈, 크롬, 백금, 금, 납, 루테늄, 팔라듐, 티타늄, 알루미늄, 텅스텐, 코발트, 주석, 아연, 인듐, 철 및 망간 중에서 선택되는 어느 하나 또는 둘 이상일 수 있다. 상기 증착은 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition; ALD), 열 증착법(thermal evaporation), 펄스 레이저(pulsed laser depostion; PLD), 전자빔 증발법(electron beam evaporation), 물리적 기상 증착법(physical vapor deposition; PVD) 및 화학적 기상 증착법(chemical vapor deposition; CVD) 중 하나일 수 있으며, 이에 제한되는 것은 아니다. 본 발명에 따르면, 상기 금속은 10 nm 내지 1000 nm의 두께로 증착되는 것이 바람직하다. 상기 증착된 금속 두께가 상기 범위를 벗어나면 제조된 소자의 성능이 저하될 수 있다.
둘째, 상기 금속 박막층 상에 지지체층(122)을 형성한다. 상기 지지체층(122)을 형성하는 재질은 고분자 수지 또는 금속일 수 있다. 상기 지지체층의 재질이 고분자 수지이면, 고분자 경화공정을 포함하는 템플릿 스트리핑 공정을 통해 지지체층을 형성할 수 있다. 상기 고분자 수지는 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 폴리염화비닐, 아미노 수지 및 폴리아세탈 수지 중에서 선택되는 어느 하나의 고분자 수지 또는 둘 이상이 블랜딩된 고분자 수지일 수 있다.
한편, 지지체층의 재질이 금속이면, 전기도금 공정을 통해 지지체층을 형성할 수 있으며, 상기 금속은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 코발트(Co), 주석(Sn), 아연(Zn), 인듐(In), 철(Fe) 및 망간(Mn) 중에서 선택되는 어느 하나 또는 둘 이상의 금속일 수 있다. 본 발명에 의하면, 상기 전기도금에 의해 증착되는 금속층의 두께는 적어도 1 ㎛ 이상일 수 있으며, 바람직하게는 10 ㎛ 내지 100 ㎛의 두께로 증착될 수 있다. 상기 금속층의 두께가 10 ㎛ 미만이면 스트리핑이 용이하지 않으며, 100 ㎛를 초과하는 증착은 제조비용을 증가시킨다.
상기한 과정을 통해 제조된 하부 전극은 지지체층(122) 및 상기 지지체층 상부에 형성된 프리즘형 구조물 형태의 금속 박막층(121)으로 구성되며, 프리즘형 구조물은 일정 간격을 두고 반복적으로 배치되어 형성되는 것을 특징으로 한다. 상기 프리즘 구조체의 특징은 앞에서 정의한 바와 같다. 상기 프리즘은 5 내지 100 nm의 곡률반지름을 가지는 곡면이 형성된 팁(Tip)을 가지는 것이 특징이다.
다음으로, 상기 하부전극(20)의 제조방법과 동일한 방법으로 상부전극(10)을 제조할 수 있다. 상기 상부전극의 금속박막층은 제2금속을 증착시켜 제조될 수 있으며, 상기 제2금속은 상기 제1금속과 서로 동일하거나 또는 상이할 수 있으며, 은, 구리, 니켈, 크롬, 백금, 금, 납, 루테늄, 팔라듐, 티타늄, 알루미늄, 텅스텐, 코발트, 주석, 아연, 인듐, 철 및 망간 중에서 선택되는 어느 하나 또는 둘 이상일 수 있다.
다음으로, 상기 하부전극의 패턴부와 상기 상부전극의 패턴부가 서로 대향하게 배치하되, 상기 하부전극 패턴부의 프리즘형 구조물의 길이방향과 상기 상부전극 패턴부의 프리즘형 구조물의 길이방향이 서로 교차되도록 크로스-바 어레이(cross-bar array) 형태로 배열하고, 상기 하부전극과 상기 상부전극 사이에 절연막을 형성한다.
상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 어느 하나 또는 둘 이상의 금속산화물일 수 있다. 상기 절연막의 형성은 스퍼터링, 원자층 증착법, 열 증착법, 펄스 레이저, 전자빔 증발법, 물리적 기상 증착법 및 화학적 기상 증착법 중에서 선택되는 하나의 공정 방법을 이용하여 이루어질 수 있다. 상기 절연막은 두께가 5 nm 내지 28.5 ㎛ 일 수 있다.
이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 성명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
제조예 1.
질화규소가 100 nm 코팅된 p-형 실리콘 기판(100)을 이소프로필 알콜(isopropyl alchol; IPA)이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 상기 기판을 세척하였다. 세척된 기판은 이소프로필 알콜 및 질소 브로윙(blowing)을 이용하여 세척하였다. 상기 세척된 기판을 메탄올이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 다시 한 번 세척한 뒤, 메탄올 및 질소 블로윙을 이용하여 세척하였다. 상기 세척된 기판을 아세톤이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 또다시 세척한 뒤, 아세톤 및 질소 블로윙을 이용하여 세척을 완료하였다.
상기 세척된 기판은 절연판(hot plate)를 이용하여, 120 ℃ 하에서 60 초간 전열처리(pre-annealing) 공정을 진행한다. 상기 전열처리된 기판은 스핀코팅(spin coating) 장비를 이용하여 양각 포토레지스트(GXR 601)를 기판 위에 코팅한다. 코팅은 구체적으로 포토레지스트 용액을 기판 위에 도포한 후, 5초간 500 rpm, 30 초간 4000 rpm의 조건으로 스핀코팅하여 기판상에 약 1 ㎛ 두께의 포토레지스트가 형성되었다. 상기 포토레지스트가 형성된 기판은 전열판을 이용하여 100 ℃에서 90 초간 소프트 베이크 공정을 수행하였다.
상기 소프트 베이크 공정을 수행한 기판은 Mask Aligner 장비를 이용하여 노광(exposure) 공정을 수행하였다. 노광 공정은 줄무늬를 갖는 크롬 포토 마스크(photo mask), 20 mW의 출력 전압 및 365 nm 파장 영역의 단색광을 갖는 수은 램프를 이용하여 진행하였다. 노광 방식은 low vacuum contact를 이용하고, 3초간 노광 공정을 진행하였다. 상기 포토레지스트가 노광된 기판은 AZ 300 MIF 현상액(develping solution)을 이용하여 20 초간 현상 공정을 진행하였다. 상기 포토레지스트가 현상된 기판은 증류수(distilled water) 및 질소 가스를 이용하여 세척하고, 전열판을 이용하여 120 ℃에서 60 초간 하드 베이크 공정을 수행하였다.
상기 노광 및 현상 공정이 진행된 포토레지스트 기판을 전자 주사 현미경(scanning electron microscope)를 이용하여 분석한 결과, 바의 너비 및 바와 바 간의 간격이 약 2 ㎛인 줄무늬 형태의 포토레지스트 패턴의 형성을 확인하였다.
다음으로 포토레지스트 패턴이 형성된 기판을 반응성 이온 식각 장치를 통해 건식 식각 공정을 수행하였다. 상기 반응성 이온 식각은 CF4 40 sccm, O2 5 sccm을 이용하고, 10 mTorr의 압력, 100 W 전력 조건 하에서 15 분간 진행하였다. 상기 반응성 이온 식각 공정에 의하여 식각된 포토레지스트 패턴이 형성된 기판은 아세톤을 이용하여 포토레지스트 패턴을 제거하였다.
상기 포토레지스트 패턴이 제거되고, 반응성 이온 식각 공정에 의하여 식각된 기판을 주사 전자 현미경을 통해 분석한 결과, 식각된 깊이가 200 nm임을 확인하였다.
제조예 2.
제조예 1과 동일한 방법을 이용하여 바의 너비 및 바와 바 간의 간격이 약 4.5 ㎛인 줄무늬 형태의 포토레지스트 패턴을 제조하였다. 다음으로, 제조예 1과 동일한 방법으로 반응성 이온 식각 장치를 이용하여 건식 식각 공정을 수행하고 포토레지스트 패턴을 제거하였다.
제조예 3
제조예 1에서 제조한 식각된 기판에 수산화 칼륨 수용액을 이용한 습식 식각 공정을 수행하였다. 상기 습식 식각 공정은 5 몰농도 수산화칼륨 수용액 상에서 60 ℃ 온도하에서 10 분간 진행하였다. 상기 습식 식각 공정에 의하여 식각된 실리콘 기판은 증류수 및 질소 블로윙에 의하여 세척하고, 불화수소로 10분간 처리하여 기판 표면에 코팅된 질화규소층을 제거한 뒤, 증류수, 아세톤 및 질소 블로윙으로 세척하였다. 상기 질화규소층이 제거된 실리콘 템플릿을 주사 전자 현미경으로 분석한 결과 식각되어 형성된 음각의 구조물의 너비 및 구조물과 구조물 사이의 거리가 약 2 ㎛인 역프리즘 형태의 구조물이 형성된 것을 확인하였다.
제조예 4.
제조예 2에서 제조한 식각된 기판을 이용하여 제조예 3의 방법으로 습식 식각 공정 및 불화수소 처리를 수행하였다. 상기 질화규소층이 제거된 실리콘 템플릿을 주사 전자 현미경으로 분석한 결과 바의 너비 및 바와 다른 바 사이의 간격이 4-5 ㎛인 역피라미드 형태의 구조물이 형성된 것을 확인하였다.
실시예 1.
제조예 4의 실리콘 템플릿을 황산 및 과산화수소 1:1 혼합비율로 제조된 피라냐 용액을 이용하여 표면을 세정하고 화학적 산화막을 형성시켰다. 다음으로 증발법 공정을 이용하여 Cu를 증착하였다. 증발법은 10-7 torr, 1 에서 2 Å/sec 속도로 증착 공정을 진행하였으며, 상기 Cu 증착 두께를 quatz crystal microbalance(QCM)을 이용하여 분석하였다. 약 180 nm의 두께로 증착된 것을 확인하였다.
다음으로, Cu가 증착된 실리콘 템플릿 표면에 에폭시 수지 및 경화제가 1:1 비율로 혼합된 점착제를 도포하고, 120 ℃ 하에서 2 시간 동안 열경화 처리 공정을 수행하였다. 상기 열경화 처리된 Cu 증착된 실리콘 템플릿에 면도날(razor blade)를 이용한 템플릿 스트리핑 공정을 통해 3차원 프리즘 구조체 패턴을 가지는 고분자 수지 지지체층 및 금속 박막층 기반의 전극을 제조하였다. 주사전자 현미경으로 확인한 결과, 프리즘 구조체와 다음 프리즘 구조체 사이의 간격은 4-5 ㎛였으며, 프리즘형 구조물의 팁은 곡률반지름이 약 20 nm로 측정되었다.
동일한 전극 2개를 제조하여 각각 상부전극 및 하부전극으로 이용하였다.
실시예 2.
실시예 1과 동일한 방법으로 전극을 제조하되, 금속 박막층으로 Cu 대신에 Ni을 증착시켰다. 프리즘형 구조물의 팁은 곡률반지름이 약 10 nm인 것으로 측정되었다.
실시예 3.
실시예 1과 동일한 방법으로 전극을 제조하되, 금속 박막층으로 Cu 대신에 Ag를 증착시켰다. 프리즘형 구조물의 팁은 곡률반지름이 약 30 nm인 것으로 측정되었다.
실시예 4.
실시예 1과 동일한 방법으로 전극을 제조하되, 지지체층의 형성에 있어서 전기도금 형성장치를 이용하여 금속성의 지지체층을 형성시켰다. 전해질(Electrolyte) 용액으로 H2SO4(1 M), CuSO4(0.25 M)를 사용하였으며, 양(+)극에는 구리 포일(Cu foil, 두께 25 ㎛)을 연결하고, 음(-)극에는 상기 Cu가 증착된 실리콘 템플릿을 연결하여 상온에서 전기도금을 수행함으로써 Cu 박막층 상으로 구리층이 두껍게 형성된 것을 확인하였다.
시험예 1.
실시예 1에서 제조한 전극 두 개를 각각 상부전극 및 하부전극으로 배치하고, 상기 상부전극과 하부전극 사이에는 Al2O3 절연막을 형성시켜 메모리 소자를 제조하였다. 제조된 소자는 메모리 측정 장비(Agilent 4155C semiconductor characterization system)을 이용하여 성능을 측정하였다. 하부전극 표면에 구리 테이프 및 은 페이스트를 연결하고, 상부전극에는 구리 선을 연결하였다.
본 발명에 따른 20개 메모리 셀에 대하여 전압을 인가하여 전도성 필라멘트 생성을 시도하였다. 전도성 필라멘트를 기반으로 하는 저항 메모리 소자에서 필라멘트 형성에 요구되는 전압과 compliance current는 일반적으로 필라멘트의 두께와 관련이 있다. 전도성 필라멘트를 기반으로 하는 저항 메모리 소자에서 메모리 성능은 필라멘트도 도 6에 나타낸 바와 같이, 동일한 compliance current의 조건에서 0.3 - 0.5 V 범위의 전압 영역에서 필라멘트가 생성되어 낮은 저항 상태로 스위칭 되는 것을 확인하였다.
도 6에 나타낸 바와 같이, 본 발명에 따른 소자는 compliance current의 차이 0.1 ㎂, 1 ㎂. and 10 ㎂를 두어 00, 01, 10, 11로 총 4개의 저항 상태가 형성되었으며, 하나의 cell 당 2 bit의 정보를 저장할 수 있었다. 또한, 각각의 저항 상태 마다 10배의 저항차이를 두고 있으므로, 저장밀도는 높이면서 오류는 최소화시킬 수 있었다.
시험예 2.
인가펄스 전압 변화로 다중 레벨 구동여부를 확인하였다. 인가전압을 아래와 같이 펄스형태로 가해주어 인가전압의 세기에 따라 저항상태를 조절시켰다.
[인가 전압]
Vread (00) = 0.05 V
Vset (01) = 0.38 V
Vreset (01) = -0.11 V
Vset (10) = 0.42 V
Vreset (10) = -0.17 V
Vset (11) = 0.49 V
Vreset (11) = -0.21 V
하기 도 7에 나타낸 바와 같이, 같은 세기의 인가전압에서 오차범위가 거의 없이 저항상태가 나타나는 것을 확인하였다. 또한, 인가전압 세기의 차이를 둠에 따라 저항상태가 달라지는 것을 확인하였으며, 각 저항 상태는 10 배 이상의 저항차이를 나타내었다. 반복된 사이클을 통해 본 발명에 따른 메모리 소자의 신뢰성이 확인되었으며, 01 → 10 → 11 으로 저항상태의 변화를 주면서 진행한 결과 동작 안정성이 있음이 입증되었다.
또한, 독립적으로 제조한 세 개의 다른 셀에 대하여 동일한 측정을 진행하였을 때, 재현성이 있는 결과를 확인하였으며, 본 발명에 따른 메모리 소자 간의 동작 신뢰성을 확인할 수 있었다.
인가 펄스 전압 변화로 다중 레벨 구동시의 소비전력(power consumption)을 측정하였으며, 이를 하기 표 1에 나타내었다.
Power = voltage × current
state Average
(Set Power ,W)		 STD
(Set Power)		 Average
(Reset Power,W)		 STD
(Reset Power)
01 1.94E-08 1.14E-08 3.11E-12 9.66E-13
10 2.43E-07 4.98E-08 5.29E-12 9.08E-13
11 4.88E-06 9.40E-07 1.09E-11 3.06E-12
표 1에 나타낸 바와 같이, 본 발명에 따른 메모리 소자는 최대 4.88E-06 W(watt) 이하에서 다중 레벨 구동됨을 확인하였다. STD 계산결과에서 보여주듯이 오차범위는 매우 낮았으므로 본 발명에 따른 메모리 소자의 신뢰성이 입증되었다.
시험예 3.
본 발명에 따른 메모리 소자의 다중 레벨 데이터 보존성을 확인하였다. read voltage는 cell 자체의 거동(다른 state로 바꾸는 행동)에는 영향을 주지 않고 현재 저장된 data만을 읽는 전압이다. 형성된 4 개의 저항 상태에서 read voltage만을 가하면서 보존된 데이터가 오랫동안 유지될 수 있는지를 확인하였다.
하기 도 8에 나타낸 바와 같이, 본 발명에 따른 메모리 소자는 105초 이상 0.05 V의 read voltage를 가하였지만, 데이터의 손실이나 오류없이 유지되는 것이 확인되었다.
상기와 같은 결과들을 통해 본 발명에 따른 메모리 소자가 신뢰성, 재현성, 데이터 보존성 등에서 안정적임을 확인하였다.
1 다중 레벨 비휘발성 저항 변화 메모리 소자
10 상부전극
20 하부전극
30 절연막
100 기판
111 패턴부
112 판형부
121 금속 박막층
122 지지체층

Claims (20)

  1. 하부전극; 상부전극; 및 상기 하부전극과 상부전극 사이에 개재된 절연막;을 포함하는 다중 레벨 비휘발성 저항 변화 메모리 소자로서,
    상기 하부전극 및 상기 상부전극 각각은 판형부; 및 상기 판형부 상에 형성된 패턴부;를 포함하며, 상기 패턴부는 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복 배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하고,
    상기 하부전극의 패턴부과 상기 상부전극의 패턴부가 서로 대향되게 배치되되, 상기 하부전극 패턴부의 프리즘형 구조물의 길이방향과 상기 상부전극 패턴부의 프리즘형 구조물의 길이방향이 서로 교차되어 배열되는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  2. 제1항에 있어서,
    상기 하부전극의 상기 프리즘형 구조물과 상기 상부전극의 상기 프리즘형 구조물은 60 내지 120°의 교차각으로 교차하는 것을 특징으로 하는 다중 레벨 비휘발성 저항변화 메모리 소자.
  3. 제1항에 있어서,
    상기 하부전극의 상기 프리즘형 구조물 및 상기 상부전극의 상기 프리즘형 구조물 각각은 높이가 10 nm 내지 10 ㎛이며, 너비가 10 nm 내지 10 ㎛이고, 프리즘형 구조물과 다음 프리즘형 구조물 사이의 간격이 10 nm 내지 10 ㎛인 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  4. 제1항에 있어서,
    상기 하부전극 패턴부의 프리즘형 구조물의 팁 및 상기 상부전극 패턴부의 프리즘형 구조물의 팁 각각은 곡률 반지름이 5 내지 100 nm인 곡면을 포함하는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  5. 제1항에 있어서,
    상기 하부전극 및 상기 상부전극 각각은 지지체층; 및 금속 박막층을 포함하고,
    상기 금속 박막층은 상기 패턴부에 10 nm 내지 1000 nm의 두께로 형성된 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  6. 제3항에 있어서,
    상기 지지체층을 구성하는 재질은 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 폴리염화비닐, 아미노 수지 및 폴리아세탈 수지 중에서 선택되는 어느 하나의 고분자 수지 또는 둘 이상이 블랜딩된 고분자 수지인 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  7. 제3항에 있어서,
    상기 지지체층을 구성하는 재질은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 코발트(Co), 주석(Sn), 아연(Zn), 인듐(In), 철(Fe) 및 망간(Mn) 중에서 선택되는 어느 하나 또는 둘 이상의 금속인 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  8. 제3항에 있어서,
    상기 하부전극의 금속 박막층 및 상기 상부전극의 금속 박막층은 서로 동일하거나 또는 상이하고, 각각 독립적으로 은, 구리, 니켈, 크롬, 백금, 금, 납, 루테늄, 팔라듐, 티타늄, 알루미늄, 텅스텐, 코발트, 주석, 아연, 인듐, 철 및 망간 중에서 선택되는 어느 하나 또는 둘 이상의 금속이 증착되어 형성된 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  9. 제1항에 있어서,
    상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 어느 하나 또는 둘 이상의 금속산화물으로 구성된 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자.
  10. 제1항에 있어서,
    상기 다중 레벨 비휘발성 저항 변화 메모리 소자의 셋 작동 전압은 0.1 내지 1.0 V이며, 리셋 동작 전압은 0.1 내지 1.0 V이고, 10-7 A 내지 10-5 A의 허용 전류에서 10배의 저항차이를 갖는 4 내지 16의 저항 상태를 포함하며, 10-12 내지 10-6 W의 소모 전력에서 2 내지 4 비트를 저장하는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  11. (a) 기판상에 마스크를 형성하는 단계;
    (b) 상기 마스크에 바(bar) 형태의 줄무늬 패턴을 반복하여 형성하는 단계;
    (c) 상기 패턴이 형성된 기판에 건식 식각 공정을 수행하는 단계;
    (d) 상기 건식 식각된 상기 기판에 습식 식각 공정을 수행하여 역프리즘 구조물이 반복적으로 형성된 실리콘 템플릿을 복수 개 제조하는 단계;
    (e) 상기 (d) 단계에서 제조한 실리콘 템플릿의 역프리즘 구조물 면에 제1금속을 증착하여 금속 박막층을 형성한 뒤, 상기 금속 박막층이 형성된 실리콘 템플릿 상에 지지체층을 형성하는, 판형부와 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하는 패턴부로 구성된 하부전극을 제조하는 단계;
    (f) 상기 (d) 단계에서 제조한 실리콘 템플릿의 역프리즘 구조물 면에 제2금속을 증착하여 금속 박막층을 형성한 뒤, 상기 금속 박막층이 형성된 실리콘 템플릿 상에 지지체층을 형성하는, 판형부와 복수 개의 프리즘형 구조물이 일정한 방향으로 일정간격을 두고 반복배치된 돌출형 3차원 프리즘 구조체 패턴을 포함하는 패턴부로 구성된 상부전극을 제조하는 단계; 및
    (g) 상기 하부전극의 패턴부와 상기 상부전극의 패턴부가 서로 대향하게 배치하되, 상기 하부전극의 상기 프리즘형 구조물의 길이방향과 상기 상부전극의 상기 프리즘형 구조물의 길이방향이 서로 교차하도록 배열하고, 상기 하부전극과 상기 상부전극 사이에는 절연막을 형성하는 단계;를 포함하는 다중 레벨 비휘발성 저항변화 메모리 소자의 제조방법.
  12. 제11항에 있어서,
    상기 건식 식각 공정은 반응성 이온 식각 공정 또는 유도 결합 플라즈마 식각 공정 중에서 선택되는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  13. 제11항에 있어서,
    상기 제1금속 및 제2금속은 서로 동일하거나 상이하고 각각 독립적으로 은, 구리, 니켈, 크롬, 백금, 금, 납, 루테늄, 팔라듐, 티타늄, 알루미늄, 텅스텐, 코발트, 주석, 아연, 인듐, 철 및 망간 중에서 선택되는 어느 하나 또는 둘 이상이 10 내지 1000 nm 두께로 증착되는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  14. 제11항에 있어서,
    상기 (f) 단계에서 형성된 상기 지지체층을 구성하는 재질은 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 폴리염화비닐, 아미노 수지 및 폴리아세탈 수지 중에서 선택되는 어느 하나의 고분자 수지 또는 둘 이상이 블랜딩된 고분자 수지인 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  15. 제11항에 있어서,
    상기 (f) 단계에서 형성된 상기 지지체층을 구성하는 재질은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 코발트(Co), 주석(Sn), 아연(Zn), 인듐(In), 철(Fe) 및 망간(Mn) 중에서 선택되는 어느 하나 또는 둘 이상의 금속인 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  16. 제11항에 있어서,
    상기 프리즘형 구조물은 높이가 10 nm 내지 10 ㎛이며, 너비가 10 nm 내지 10 ㎛이고, 프리즘형 구조물과 다음 프리즘형 구조물 사이의 간격이 10 nm 내지 10 ㎛인 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  17. 제11항에 있어서,
    상기 하부전극 패턴부의 프리즘형 구조물의 팁 및 상기 상부전극 패턴부의 프리즘형 구조물의 팁 각각은 곡률 반지름이 5 내지 100 nm인 곡면을 포함하는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  18. 제11항에 있어서,
    상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 어느 하나 또는 둘 이상의 금속산화물으로 구성된 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
  19. 제11항에 있어서,
    상기 (g) 단계는 상기 하부전극의 상기 프리즘형 구조물과 상기 상부전극의 상기 프리즘형 구조물을 60 내지 120°의 교차각으로 교차시키는 것을 특징으로 하는 다중 레벨 비휘발성 저항변화 메모리 소자의 제조방법.
  20. 제11항에 있어서,
    상기 다중 레벨 비휘발성 저항 변화 메모리 소자의 셋 작동 전압은 0.1 내지 1.0 V이며, 리셋 동작 전압은 0.1 내지 1.0 V이고, 10-7 A 내지 10-5 A의 허용 전류에서 10배의 저항차이를 갖는 4 내지 16의 저항 상태를 포함하며, 10-12 내지 10-6 W의 소모 전력에서 2 내지 4 비트를 저장하는 것을 특징으로 하는 다중 레벨 비휘발성 저항 변화 메모리 소자의 제조방법.
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