KR101752200B1 - 낮고 신뢰성 있는 동작 전압 및 장기 안정성 특성을 갖는 비휘발성 저항 변화 메모리 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 하부 전극; 상기 하부 전극 표면에 형성된 절연막; 및 상기 절연막 위에 형성된 상부 전극;을 포함하는 비휘발성 저항 변화 메모리 소자로서, 상기 하부 전극은 복수의 서로 동일한 3차원 금속 구조체가 일정 간격을 두고 반복적으로 배치되어 형성된 3차원 금속 구조체 패턴을 포함하고, 상기 3차원 금속 구조체는 피라미드(사각뿔), 프리즘, 원기둥 및 사다리꼴 피라미드(사각뿔대) 중에서 선택되며, 상기 복수의 3차원 금속 구조체 사이 공간을 통해서 균일한 전도성 필라멘트가 형성되며, 낮은 동작 전압에서 구동이 가능하고 장기 안정성 특성을 갖는 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자 및 이의 제조방법에 관한 것이다.
Description
본 발명은 비휘발성 저항 변화 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 균일한 전도성 필라멘트로 인해 낮은 동작 전압에서 구동이 가능하고 장기 안정성 특성을 나타내도록 금속 박막층을 포함하는 3차원 구조체 패턴을 형성시킨 하는 비휘발성 저항 변화 메모리 소자 및 이의 제조방법에 관한 것이다.
정보화와 통신화가 가속됨에 따라 더 많은 정보를 빠르게 처리할 수 있는 능력을 가진 반도체 소자와 시스템의 성능 향상의 필요성이 대두되었으며, 이를 위해 핵심 부품인 메모리 소자의 초속화, 초고집적화 및 초절전화가 필수적으로 요구되고 있다.
다양한 차세대 메모리 중에서, 비휘발성 ReRAM 소자는 금속-절연막-금속(Metal-Insulator-Metal; MIM)의 간단한 박막 구조로, 박막에 인가되는 특정 전압에 따라 박막의 저항 상태가 급격히 변화하는 것을 이용하는 비휘발성 메모리로서, 무한대의 기록 및 재생에 대한 열화가 없고, 고온 동작이 가능하며 데이터의 안전성 등 장점을 갖는다. 또한 입력 펄스 인가시 1000배 이상 저항 변화에 10 내지 20 ns 의 고속 동작이 가능하고, 공정상 박막 구조로 인해 고집적화가 가능하기 때문에 소비 에너지를 최소화 할 수 있다.
비휘발성 ReRAM 소자가 거동을 보이기 위해서는 먼저 electro-forming 단계가 필요하다. 상하부 전극에 소정 전압이 인가되면, forming에 의해 절연막 내에 전도성 필라멘트가 형성되고, 이를 통해 전류가 흐르게 됨으로써, 저항이 큰 상태에서 저항이 작은 상태로 전기적 특성이 변화하는 스위칭 특성을 나타나게 된다. 이와 같이 필라멘트 전류 통로(conducting path)의 생성 또는 소멸에 의하여 절연막은 서로 구별될 수 있는 두 저항 상태를 갖게 된다. 즉, 저항이 낮은 상태가 되는 것을 셋(set) 동작이라 하고, 반대로 저항이 높은 상태가 되는 것을 리셋(reset) 동작이라 한다.
그러나, 종래의 비휘발성 ReRAM 소자의 경우, forming 과정에서 불규칙하게 전도성 필라멘트가 형성되게 되고, 이로 인하여 반복적인 저항 스위치(resistive switch) 동작에서 서로 다른 전도성 필라멘트가 형성되어 높은 동작 전압 및 셋/리셋 전류분포가 균일하지 못해 낮은 장기 안정성 등의 문제점을 가지고 있다.
본 발명이 해결하고자 하는 과제는 낮은 동작 전압에서 구동되며 셋/리셋 전류분포가 균일하게 하는 구성을 가지고 있는 비휘발성 저항 변화 메모리 소자 및 이의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 하부 전극; 상기 하부 전극 표면에 형성된 절연막; 및 상기 절연막 위에 형성된 상부 전극;을 포함하는 비휘발성 저항 변화 메모리 소자로서,
상기 하부 전극은 기저부; 및 상기 기저부 표면에 형성된 금속 박막층부;로 구성되며, 상기 하부 전극은 복수 개의 돌출된 구조물이 일정 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴을 포함하는 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자를 제공한다.
본 발명에 따른 비휘발성 저항 변화 메모리 소자는 상기 복수 개의 돌출된 구조물 사이의 공간을 통해서 균일한 전도성 필라멘트가 형성될 수 있다.
본 발명에 의하면, 상기 하부 전극의 상기 돌출된 구조물은 형상이 피라미드, 사다리꼴 피라미드(사각뿔대), 원기둥 및 프리즘 중에서 선택되는 어느 하나일 수 있으며, 높이가 100 nm 내지 100 ㎛이며, 너비(width) 또는 지름이 100 nm 내지 100 ㎛이고, 상기 구조물과 다른 구조물 사이의 간격(거리)가 100 nm 내지 100 ㎛일 수 있다.
본 발명에 의하면, 상기 구조물의 특히 바람직한 형상은 피라미드이며, 상기 피라미드의 팁(tip)은 곡률 반지름이 10 내지 100 nm인 곡면을 포함하는 것일 수 있다.
본 발명에 의하면, 상기 기저부는 고분자 수지 또는 금속으로 구성되며,
상기 고분자 수지는 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수즈, 페놀 수지, 폴리염화비닐, 아미노 및 폴리아세탈 중에서 선택되는 어느 하나이고,
상기 금속은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd) 중에서 선택되는 어느 하나일 수 있다.
본 발명에 의하면, 상기 하부 전극의 상기 금속 박막층의 두께는 10 nm 내지 1000 nm일 수 있다.
본 발명에 의하면, 상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 1종의 금속산화물이 하부 전극 표면에 증착되어 형성된 것일 수 있으며, 상기 절연막의 두께는 10 내지 1000 nm 범위일 수 있다.
본 발명에 의하면, 상기 상부 전극의 두께는 10 내지 1000 nm 일 수 있다.
본 발명에 따른 비휘발성 저항 변화 메모리 소자는 셋 작동 전압이 0.3 내지 1 V이고, 리셋 동작 전압이 0.01 내지 0.3 V이며, 저항비는 104 내지 106일 수 있다.
상기 비휘발성 저항변화 메모리 소자는 하기 단계를 포함하여 수행함으로써 제조될 수 있다.
(a) 기판상에 마스크를 형성시키는 단계
(b) 상기 마스크에 마스크 패턴을 형성시키는 단계;
(c) 상기 마스크 패턴이 형성된 기판에 건식 식각 공정을 수행하여 기판을 식각하는 단계;
(d) 상기 건식 식각된 기판에 습식 식각 공정을 수행하여 실리콘 템플릿을 제조하는 단계;
(e) 상기 실리콘 템플릿에 제1금속을 증착하여 금속 박막층을 형성시키는 단계; 및 상기 금속 박막층이 형성된 실리콘 템플릿에 고분자 경화공정을 포함하는 템플릿 스트리핑 공정 또는 전기도금 공정을 수행하여 기저부를 형성시키는 단계;를 수행함으로써 돌출된 구조물이 일정 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴을 포함하는 하부전극을 제조하는 단계;
(f) 상기 하부 전극의 표면에 금속산화물을 증착하여 절연막을 제조하는 단계; 및
(g) 상기 절연막 위에 제2금속을 증착하여 상부전극을 제조하는 단계.
본 발명에 따른 비휘발성 저항 변화 메모리 소자는 템플릿을 제조한 다음 상기 템플릿을 이용하여 금속 박막층이 형성된 3차원 구조체 패턴 기반의 하부전극을 제조하는 방법을 제공한다. 본 발명에 따른 상기 비휘발성 저항변화 메모리 소자는 복수 개의 돌출된 구조물이 일정 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴을 포함하는 하부 전극으로 인해 절연막 내부에 균일한 전도성 필라멘트가 형성되어 1V 이하의 낮은 동작전압에서도 구동되고, 빠른 스위칭 및 104 이상의 높은 저항비를 나타내어 차세대 메모리로 유용하게 이용될 수 있으며, 스위칭 재현성이 우수하여 신뢰도가 향상되었다. 또한, 상기 돌출된 구조물의 크기 및 간격을 조절하여 전도성 필라멘트 형성을 조절할 수 있다.
도 1a는 본 발명의 일 실시예에 따라 제조된 비휘발성 저항 변화 메모리 소자를 도식화하여 나타낸 도이며, 도 1b는 본 발명의 일 실시예에 따라 제조된 비휘발성 저항 변화 메모리 소자를 전자 주사 현미경으로 촬영한 이미지이다(Ag: 3차원 금속(Ag) 피라미드 패턴 기반 하부 전극, Al2O3: 절연막, Pt: 상부전극).
도 2은 본 발명의 일 실시예에 따라 제조된 비휘발성 저항 변화 메모리 소자의 실제 이미지이다.
도 3은 본 발명의 일 실시예에 따라 제조된 3차원 금속 피라미드의 팁(꼭대기) 주위에 형성된 전기장 밀도를 나타낸 도이다.
도 4는 본 발명의 일 실시예에 따라 비휘발성 저항 변화 메모리(resistance random access memory;ReRAM) 소자의 3차원 금속 구조체 패턴을 가지는 하부전극을 제조하는 방법을 도식화하여 나타낸 도이다.
도 5는 본 발명의 다른 일 실시예에 따라 비휘발성 저항 변화 메모리(resistance random access memory;ReRAM) 소자의 3차원 금속 구조체 패턴을 가지는 하부전극을 제조하는 방법을 도식화하여 나타낸 도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따라 제조된 마스크 패턴의 주사 전자 현미경 이미지이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 건식 식각 공정이 수행된 기판의 주사 전자 현미경 이미지이다.
도 8a 내지 도 8c는 본 발명의 일 실시에 따라 제조된 3차원 금속 피라미드 패턴의 주사 전자 현미경 이미지이다.
도 9는 본 발명의 일 실시예에 따라 제조된 다양한 3차원 금속 피라미드 패턴을 확대 촬영한 주사 전자 현미경 이미지이다(a. 은; b. 구리; c. 니켈).
도 10은 본 발명의 일 실시예에 따라 제조된 다양한 구조의 3차원 금속 구조체 패턴의 주사 전자 현미경 이미지이다(a. 사각뿔대; b. 프리즘; c. 원기둥).
도 11은 본 발명의 일 실시예에 따라 제조된 비휘발성 저항 변화 메모리 소자의 성능을 측정한 그래프이다(a. 대조군; b. 실시예)
도 2은 본 발명의 일 실시예에 따라 제조된 비휘발성 저항 변화 메모리 소자의 실제 이미지이다.
도 3은 본 발명의 일 실시예에 따라 제조된 3차원 금속 피라미드의 팁(꼭대기) 주위에 형성된 전기장 밀도를 나타낸 도이다.
도 4는 본 발명의 일 실시예에 따라 비휘발성 저항 변화 메모리(resistance random access memory;ReRAM) 소자의 3차원 금속 구조체 패턴을 가지는 하부전극을 제조하는 방법을 도식화하여 나타낸 도이다.
도 5는 본 발명의 다른 일 실시예에 따라 비휘발성 저항 변화 메모리(resistance random access memory;ReRAM) 소자의 3차원 금속 구조체 패턴을 가지는 하부전극을 제조하는 방법을 도식화하여 나타낸 도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따라 제조된 마스크 패턴의 주사 전자 현미경 이미지이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 건식 식각 공정이 수행된 기판의 주사 전자 현미경 이미지이다.
도 8a 내지 도 8c는 본 발명의 일 실시에 따라 제조된 3차원 금속 피라미드 패턴의 주사 전자 현미경 이미지이다.
도 9는 본 발명의 일 실시예에 따라 제조된 다양한 3차원 금속 피라미드 패턴을 확대 촬영한 주사 전자 현미경 이미지이다(a. 은; b. 구리; c. 니켈).
도 10은 본 발명의 일 실시예에 따라 제조된 다양한 구조의 3차원 금속 구조체 패턴의 주사 전자 현미경 이미지이다(a. 사각뿔대; b. 프리즘; c. 원기둥).
도 11은 본 발명의 일 실시예에 따라 제조된 비휘발성 저항 변화 메모리 소자의 성능을 측정한 그래프이다(a. 대조군; b. 실시예)
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하기로 한다.
본 발명은 균일한 전도성 필라멘트로 인하여 낮은 동작 전압에서 신뢰성 있는 구동이 가능하며, 장기 안정성 특성을 갖는 비휘발성 저항 변화 메모리(resistance random access memory; ReRAM) 소자를 제공한다.
도 1a 및 도 2를 참조하면, 본 발명에 따른 비휘발성 저항 변화 메모리 소자는 하부 전극(10); 상기 하부 전극 표면에 형성된 절연막(20); 및 상기 절연막 위에 형성된 상부 전극(30);을 포함하는 비휘발성 저항 변화 메모리 소자로서,
상기 하부 전극은 기저부; 및 상기 기저부 표면에 형성된 금속 박막층부;로 구성되며, 상기 하부 전극은 복수 개의 돌출된 구조물이 일정 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 복수 개의 돌출된 구조물 사이의 공간을 통해서 균일한 전도성 필라멘트가 형성될 수 있다.
상기 3차원 구조체 패턴은 반복적인 저항 스위치 동작에서도 절연막 내부에 전도성 필라멘트가 균일하게 형성될 수 있도록 하여, 낮은 동작 전압에서도 신뢰성 있게 구동되며, 스위칭 재현성 및 균일성을 향상시키는 특징이 있다.
본 발명에 따르면, 상기 하부 전극의 상기 돌출된 구조물은 형상이 피라미드(사각뿔), 프리즘, 원기둥 및 사다리꼴 피라미드(사각뿔대) 중에서 선택되는 어느 하나일 수 있으나 이에 제한되는 것은 아니며, 다각뿔 또는 다각뿔대를 포함할 수 있다.
상기 사다리꼴 피라미드는 옆면이 사다리꼴이며, 평평한 윗면을 가지는 피라미드를 의미하며, 상기 다각뿔은 밑면은 다각형이면서 옆면은 삼각형인 뿔로, 상기 다각형은 삼각형, 사각형, 오각형, 육각형, 팔각형, 십육각형 중에서 선택될 수 있으나 이에 제한되는 것은 아니며, 밑면이 사각형인 뿔은 피라미드일 수 있다.
본 발명에 의하면, 상기 바람직한 구조물 형태는 피라미드 또는 사다리꼴 피라미드일 수 있으며, 보다 바람직한 구조물 형태는 피라미드일 수 있으며, 특히 바람직한 구조물 형태는 10 내지 100 nm의 곡률반지름을 가지는 곡면이 형성된 팁(Tip)을 가지는 피라미드 일 수 있다. 상기 피라미드의 팁이 10 내지 100 nm의 곡률반지름을 가지는 곡면이면, 다른 구조물 형태에 비하여 특히 전류 분포가 균일하였으며, 낮은 셋/리셋 동작 전압에서 구동되고, 재현성이 우수하였다. 반면, 피라미드의 팁이 100 nm를 초과하거나, 평면인 경우에는 상기 0 내지 100 nm의 곡률반지름을 가지는 곡면을 가지는 경우에 비하여 메모리 성능이 저하되는 것을 확인하였다. 또한, 경사면을 가지거나 또는 고르지 못한 구조(요철구조)를 가지는 경우에는 전기장의 형성이 고르지 못한 문제점으로 인해 전기장 증폭 효과가 저하되었으며, 메모리 성능이 떨어지는 것을 확인하였다.
구체적으로, 본 발명에 따른 하부 전극을 메모리에 적용하면 메모리 내 전도성 필라멘트의 형성이 3차원 구조물의 팁(Tip; 꼭대기)을 중심으로 일어나게 된다. 도 3을 참고로 하면 피라미드의 팁 부근에서 전기장이 가장 크게 형성되는 것을 확인할 수 있는데, 이러한 3차원 피라미드 구조가 도입된 하부전극은 전기장 증폭 효과가 극대화되며, 상대적으로 낮은 전압하에서도 필라멘트가 형성되게 된다 따라서, 메모리의 동작 전압이 낮아지고, 상기 3차원 구조물의 팁을 중심으로 필라멘트가 형성되어 신뢰도가 향상되었다. 이러한 전기장은 3차원 구조물의 형태, 크기, 곡률 반지름 등의 변수에 따라 달라질 수 있으며, 이러한 변수들에 따라 메모리의 성능도 변화가 있게 된다.
본 발명에 따르면, 상기 돌출된 구조물은 높이가 100 nm 내지 100 ㎛이며, 너비(width) 또는 지름이 100 nm 내지 100 ㎛이고, 상기 구조물과 다른 구조물 사이의 간격(거리)가 100 nm 내지 100 ㎛일 수 있다.
상기 돌출된 구조물의 높이 및 너비(또는 지름)이 각각 100 nm 미만인 구조물은 제조가 용이하지 않으며, 상기 구조물의 높이 및 너비(또는 지름)가 각각 100 ㎛ 를 초과하는 경우에는 전기장의 집적도가 남아 메모리 성능이 떨어지는 문제가 있다.
본 발명에 따른 상기 돌출된 구조물은 기저부와 상기 기저부 표면에 형성된 금속 박막층부를 포함하는 것일 수 있다.
또한, 상기 구조물과 다른 구조물 사이의 간격이 폭이 100 nm 미만이거나 100 ㎛를 초과하면 집적도가 낮아져 메모리 성능이 떨어지는 문제가 있다.
본 발명에 의하면, 상기 기저부는 고분자 수지 또는 금속으로 구성될 수 있다. 상기 고분자 수지는 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수즈, 페놀 수지, 폴리염화비닐, 아미노 및 폴리아세탈 중에서 선택되는 어느 하나이거나, 이들 둘 이상을 블렌딩한 것일 수 있으나 이에 제한되는 것은 아니다. 또한, 상기 금속은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd) 중에서 선택되는 어느 하나일 수 있다.
본 발명에 의하면, 상기 기저부 표면에 형성된 금속 박막층은 백금, 니켈, 텅스텐, 금, 은, 구리, 티타늄, 알루미늄, 코발트, 주석, 팔라듐, 아연, 망간 및 철 중에서 선택되는 1종이 증착되어 형성된 것일 수 있으며, 상기 금속 박막층의 두께는 10 nm 내지 1000 nm일 수 있다.
상기 금속 박막층의 두께가 10 nm 미만이면, 메모리 성능이 저하되므로 하부전극으로 이용하기 어렵고, 상기 금속 박막층의 두께가 1000 nm를 초과하면 템플릿 스트리핑 공정을 이용하여 하부전극을 형성시키는 것이 용이하지 않다.
다름으로 본 발명에 따른 상기 비휘발성 저항변화 메모리 소자의 상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 1종의 금속산화물이 하부 전극 표면에 증착되어 형성된 것일 수 있으나, 상기 금속산화물이 이에 제한되는 것은 아니다.
본 발명에 의하면, 상기 절연막은 두께가 10 내지 1000 nm일 수 있다. 상기 절연막의 두께가 10 nm 미만이면 절연막 형성이 어려울 수 있고, 1000 nm를 초과하면 절연막 두께가 너무 두꺼워서 외부 전압에 따른 절연막 내 전도성 필라멘트 형성이 어려운 문제가 있다.
한편, 본 발명에 따른 상기 비휘발성 저항변화 메모리 소자의 상부 전극은 백금, 니켈, 텅스텐, 금, 은, 구리, 티타늄, 알루미늄, 코발트, 주석, 팔라듐, 아연, 망간 및 철 중에서 선택되는 1종으로 이루어질 수 있으며, 그 두께가 최소 10 nm 이상, 바람직하게는 10 내지 1000 nm일 수 있다. 상기 상부 전극의 두께가 상기 범위를 벗어나면 전극 형성이 어렵다.
본 발명에 따른 비휘발성 저항변화 메모리 소자는 상기한 구조적 특징으로 인해 셋 작동 전압이 0.3 내지 1.0 V이고, 리셋 동작 전압이 0.01 내지 0.3 V이며, 저항비가 104 내지 106인 특징을 가질 수 있다.
다음으로, 본 발명에 따른 상기 비휘발성 저항변화 메모리 소자의 제조방법을 설명한다.
본 발명에 따른 상기 비휘발성 저항 변화 메모리 소자는 하기 단계를 포함하여 수행함으로써 제조될 수 있다.
(a) 기판상에 마스크를 형성시키는 단계
(b) 상기 마스크에 마스크 패턴을 형성시키는 단계;
(c) 상기 마스크 패턴이 형성된 기판에 건식 식각 공정을 수행하여 기판을 식각하는 단계;
(d) 상기 건식 식각된 기판에 습식 식각 공정을 수행하여 실리콘 템플릿을 제조하는 단계;
(e) 상기 실리콘 템플릿에 제1금속을 증착하여 금속 박막층을 형성시키는 단계; 및 상기 금속 박막층이 형성된 실리콘 템플릿에 고분자 경화공정을 포함하는 템플릿 스트리핑 공정 또는 전기도금 공정을 수행하여 기저부를 형성시키는 단계;를 수행함으로써 돌출된 구조물이 일정 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴을 포함하는 하부전극을 제조하는 단계;
(f) 상기 하부 전극의 표면에 금속산화물을 증착하여 절연막을 제조하는 단계; 및
(g) 상기 절연막 위에 제2금속을 증착하여 상부전극을 제조하는 단계.
본 발명에 의하면, 상기 기판은 이산화규소(silicon sioxide; SiO2) 또는 질화규소(silicon nitride; SiN)가 코팅된 p-형 혹은 n-형 실리콘 기판(100)이 바람직하며, 상기 이산화규소 또는 질화규소 코팅층은 상기 마스크 패턴을 제조하기 위해 코팅층의 두께가 100 nm 이상일 수 있으며, 바람직하게는 100 내지 1000 nm로 코팅된 것 일 수 있다.
다음으로, 상기 이산화규소(silicon sioxide; SiO2) 또는 질화규소(silicon nitride; SiN)가 코팅된 p-형 혹은 n-형 실리콘 기판(이하, '기판'이라 한다)상에 마스크를 형성시킨다. 상기 마스크를 형성시키는 방법은 특별히 제한은 없으며, 스핀코팅(Spin coating), 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing) 및 그라뷰어링(Gravuring) 등의 방법에 의해 기판에 도포될 수 있다.
다음으로, 상기 마스크에 마스크 패턴을 형성시킨다. 상기 마스크 패턴은 통상의 리소그래피(lithortaphy) 공정을 이용하여 수행될 수 있으며, 특별히 제한은 없다. 예를 들어, 나노스피어 리소그래피(nanosphere lithography), 집속이온장비(focused ion beam; FIB) 밀링, 광 리소그래피(optical lithography, photolithography), 전자빔 리소그래피(electron-beam lithography) 및 간섭 리소그래피(interference lithography) 중에서 선택되는 어느 하나의 공정일 수 있다.
하기 도 4에는 광 리소그래피를 이용하여 기판 상에 패턴을 형성(도 4a-b)시키는 방법이 도시되어 있으며, 하기 도 5에는 나노스피어 리소그래피를 이용하여 기판상에 패턴을 형성(도 5a-d)시키는 방법이 도시되어 있다.
상기 리소그래피 공정에 의해 형성된 마스크 패턴은 원 무늬가 반복적으로 형성된 도트(dot)무늬 또는 바 형태의 무늬가 반복적으로 형성된 줄무늬 형태가 바람직하나 이에 제한되는 것은 아니다. 본 발명에 의하면, 상기 마스크 패턴은 원 또는 바 형태의 무늬의 깊이가 100 nm 내지 100 ㎛ 이고, 무늬의 너비(width) 또는 지름은 적어도 100 nm 이상 바람직하게는 100 nm 내지 100 ㎛이며, 상기 무늬와 다음 무늬 사이의 간격은 적어도 100 nm 이상 바람직하게는 100 nm 내지 100 ㎛일 수 있다.
상기 무늬의 크기 및 상기 무늬와 다음 무늬 사이의 간격이 상기 범위 미만이면 포토레지스트 패턴 형성시 해상도가 떨어질 수 있으며, 상기 범위를 초과하면 제조되는 비휘발성 저항 변화 메모리 소자의 성능이 저하될 수 있다.
다음으로, 상기 마스크 패턴이 형성된 기판은 건식 식각 공정을 수행하는데, 상기 건식 식각은 반응성 이온 식각(reactive ion etching; RIE) 장치 또는 유도 결합 플라즈마(inductive coupled plasma) 식각 장치 중에서 선택하는 것이 바람직하다.
상기 건식 식각 공정에 의해 식각된 기판의 깊이는 최소 100 nm 일 수 있으며, 바람직하게는 상기 기판상에 코팅된 이산화규소(silicon sioxide; SiO2) 또는 질화규소(silicon nitride; SiN)층을 충분히 제거할 수 있는 깊이일 수 있다.
본 발명에 의하면, 상기 건식 식각 공정 후 마스크 패턴 영역 내 이산화규소 및 질화규소가 완전히 제거되지 않으면, 다음 단계인 실리콘 기판의 습식 식각이 제대로 이루어지지 못하게 되는 문제가 있다.
본 발명에 의하면, 상기 건식 식각 공정에 의하여 식각된 기판은 세척액을 이용하여 세척하여 마스크를 세척하는 것이 바람직하다. 상기 세척액으로는 예를 들어 아세톤을 들 수 있다.
다음으로 상기 습식 식각 공정은 4.5 내지 6.5 몰농도를 가지는 수산화칼륨 수용액을 이용하여 60 내지 70 ℃에서 1 내지 10 분간 처리함으로써 수행될 수 있다. 상기 수산화칼륨의 농도가 4.5 몰농도 미만일 경우에는 실리콘 식각 공정이 일어나기 어려우며, 6.5 몰농도를 초과하면 실리콘 표면에 결함을 발생시킬 수 있다. 또한, 상기 습식 식각 공정 시 반응 온도가 60 ℃ 미만인 경우에는 실리콘 식각공정이 일어나기 어려우며, 70 ℃를 초과하는 경우에는 실리콘 표면에 결함을 발생시킬 수 있다. 또한, 상기 습식 식각 공정 시간이 1분 미만인 경우에는 실리콘 식각 공정이 제대로 일어나기 어려우며, 10분을 초과하는 경우에는 과식각이 되어 실리콘 표면에 결함을 발생시키므로 바람직하지 않다.
본 발명에 의하면, 상기 습식 식각 공정에 의하여 식각된 실리콘 기판은 불화수소(hydrogen fluoride; HF)를 이용하여 이산화규소 또는 질화규소를 제거하는 것이 바람직하다.
상기 공정들에 의해 실리콘 템플릿이 완성되었다.
상기 실리콘 템플릿은 사용하기 전에 피라냐(piranha) 용액을 사용하여 표면을 세정하고 화학적 산화막을 형성시키는 것이 바람직하다.
다음으로, 상기 실리콘 템플릿을 이용하여 하부전극을 제조한다. 먼저, 상기 실리콘 템플릿에 제1금속을 증착한다. 상기 증착된 제1금속은 하부전극의 금속 박막층부가 된다.
본 발명에 의하면, 상기 제1금속으로는 백금, 니켈, 텅스텐, 금, 은, 구리, 티타늄, 알루미늄, 코발트, 주석, 팔라듐, 아연, 망간 및 철 중에서 선택되는 1종일 수 있다.
상기 증착은 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition; ALD), 증발법(thermal evaporation), 펄스 레이저(pulsed laser depostion; PLD), 전자빔 증발법(electron beam evaporation), 물리적 기상 증착법(physical vapor deposition; PVD) 및 화학적 기상 증착법(chemical vapor deposition; CVD) 중 하나일 수 있으며, 이에 제한되는 것은 아니다.
본 발명에 따르면, 상기 금속은 10 nm 내지 1000 nm의 두께로 증착되는 것이 바람직하다. 상기 증착된 금속 두께가 상기 범위를 벗어나면은 템플릿 스트리핑 공정을 이용한 하부 전극 형성이 어렵다.
다음으로, 상기 금속 박막층 위로 기저부를 형성시킨다. 상기 기저부는 고분자 경화공정을 포함하는 템플릿 스트리핑 공정을 통해 형성된 고분자 수지층 또는 전기도금 공정을 통해 형성된 금속층으로 구성될 수 있다.
상기 고분자 수지층은 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수즈, 페놀 수지, 폴리염화비닐, 아미노 및 폴리아세탈 중에서 선택되는 어느 하나 또는 이들 둘 이상이 블렌딩된 것일 수 있으며, 상기 금속층은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속으로 구성되는 것일 수 있다.
본 발명에 의하면, 상기 전기도금에 의해 증착되는 금속층의 두께는 적어도 20 ㎛ 이상일 수 있으며, 바람직하게는 20 ㎛ 내지 1 mm의 두께로 증착될 수 있다. 상기 금속층의 두께가 20 ㎛ 미만이면 스트리핑이 용이하지 않으며, 1 mm를 초과하는 증착은 메모리의 성능에 영향을 미치지 않으며, 경제성이 없다.
본 발명에 의하면, 상기 돌출된 구조물은 형상이 피라미드, 사다리꼴 피라미드(사각뿔대), 원기둥 및 프리즘 중에서 선택되는 어느 하나일 수 있으며, 상기 구조물의 모양 및 크기는 상기 습식 식각 공정의 시간 수산화칼륨 수용액의 농도 조절에 따라 결정될 수 있다.
상기한 방법에 의해 제조된 하부 전극은 기저부 및 상기 기저부 표면에 형성된 금속 박막층으로 구성되며, 돌출된 구조물이 일정 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴을 포함하는 것을 특징으로 한다.
상기 3차원 구조체 패턴 및 구조물의 형상 및 특징은 앞에서 정의한 바와 같으며, 상기 구조물로 10 내지 100 nm의 곡률반지름을 가지는 곡면이 형성된 팁(Tip)을 가지는 피라미드인 것이 메모리 성능이 특히 우수하다.
다음으로, 상기 하부전극의 표면, 보다 상세하게는 하부전극의 금속 박막층 상에 금속산화물을 증착하여 절연막을 형성시킨다.
상기 금속산화물은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 어느 하나일 수 있다.
본 발명에 따른 상기 금속산화물의 증착은 스퍼터링, 원자층 증착법, 증발법, 펄스 레이저, 전자빔 증발법, 물리적 기상 증착법 및 화학적 기상 증착법 중에서 선택되는 하나의 공정 방법을 이용하여 이루어질 수 있다.
본 발명에 의하면 상기 금속산화물 절연막의 두께는 10 내지 1000 nm일 수 있다. 금속산화물 두께가 10 nm 미만인 경우에는 절연막 형성이 어려우며, 금속산화물 두께가 1000 nm를 초과하는 경우에는 외부 전압에 따른 절연막 내 전도성 필라멘트 형성이 어려워진다.
다음으로, 상기 절연막 상에 제2금속을 증착하여 상부전극을 제조한다. 상기 제2금속은 백금, 니켈, 텅스텐, 금, 은, 구리, 티타늄, 알루미늄, 코발트, 주석, 팔라듐, 아연, 망간 및 철 중에서 선택되는 1종일 수 있으며, 상기 증착은 스퍼터링, 원자층 증착법, 증발법, 펄스 레이저, 전자빔 증발법, 물리적 기상 증착법 및 화학적 기상 증착법 중에서 선택되는 어느 하나의 방법을 통해 이루어질 수 있으나 이에 제한되는 것은 아니다. 상기 상부 전극으로서 증착된 금속의 두께는 적어도 10 nm 이상일 수 있으며, 바람직하게는 10 내지 1000 nm일 수 있다.
이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 성명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
실시예 1.
질화규소가 100 nm 코팅된 p-형 실리콘 기판(100)을 이소프로필 알콜(isopropyl alchol; IPA)이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 상기 기판을 세척하였다. 세척된 기판은 이소프로필 알콜 및 질소 브로윙(blowing)을 이용하여 세척하였다. 상기 세척된 기판을 메탄올이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 다시 한 번 세척한 뒤, 메탄올 및 질소 블로윙을 이용하여 세척하였다. 상기 세척된 기판을 아세톤이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 또다시 세척한 뒤, 아세톤 및 질소 블로윙을 이용하여 세척을 완료하였다.
상기 세척된 기판은 절연판(hot plate)를 이용하여, 120 ℃ 하에서 60 초간 전열처리(pre-annealing) 공정을 진행한다. 상기 전열처리된 기판은 스핀코팅(spin coating) 장비를 이용하여 양각 포토레지스트(GXR 601)를 기판 위에 코팅한다. 코팅은 구체적으로 포토레지스트 용액을 기판 위에 도포한 후, 5초간 500 rpm, 30 초간 4000 rpm의 조건으로 스핀코팅하여 기판상에 약 1 ㎛ 두께의 포토레지스트가 형성되었다. 상기 포토레지스트가 형성된 기판은 전열판을 이용하여 100 ℃에서 90 초간 소프트 베이크 공정을 수행하였다.
상기 소프트 베이크 공정을 수행한 기판은 Mask Aligner 장비를 이용하여 노광(exposure) 공정을 수행하였다. 노광 공정은 원 패턴을 갖는 크롬 포토 마스크(photo mask), 20 mW의 출력 전압 및 365 nm 파장 영역의 단색광을 갖는 수은 램프를 이용하여 진행하였다. 노광 방식은 low vacuum contact를 이용하고, 3초간 노광 공정을 진행하였다. 상기 포토레지스트가 노광된 기판은 AZ 300 MIF 현상액(develping solution)을 이용하여 20 초간 현상 공정을 진행하였다. 상기 포토레지스트가 현상된 기판은 증류수(distilled water) 및 질소 가스를 이용하여 세척하고, 전열판을 이용하여 120 ℃에서 60 초간 하드 베이크 공정을 수행하였다.
상기 노광 및 현상 공정이 진행된 포토레지스트 기판을 전자 주사 현미경(scanning electron microscope)를 이용하여 분석한 결과, 도 6a에 나타낸 바와 같이 지름 및 간격이 약 2 ㎛인 원 형태 무늬가 반복적으로 형성된 포토레지스트 패턴을 확인하였다.
실시예 2.
실시예 1과 동일한 방법을 이용하되, 도 6b에 나타낸 바와 같이, 지름 및 간격이 약 10 ㎛인 원 형태의 무늬가 반복적으로 형성된 포토레지스트 패턴을 제조하였다.
실시예 3.
실시예 1과 동일한 방법을 이용하되, 줄무늬를 갖는 크롬 포토 마스크 노광을 이용하여 노광 및 현상 공정을 진행하여 도 6c에 나타낸 바와 같이, 바 형태의 무늬가 반복적으로 형성된 줄무늬 형태의 포토레지스트 패턴을 제조하였다. 전자 현미경 분석 결과 바의 너비 및 바와 바 간의 간격이 약 2 ㎛인 줄무늬 형태의 포토레지스트 패턴을 제조하였다.
실시예 4.
실시예 1에서 제조된 지름 및 무늬 사이의 간격이 약 2 ㎛인 도트(dot) 무늬 포토레지스트 패턴이 형성된 기판을 반응성 이온 식각 장치를 통해 건식 식각 공정울 수행하였다. 상기 반응성 이온 식각은 CF4 40 sccm, O2 5 sccm을 이용하고, 10 mTorr의 압력, 100 W 전력 조건 하에서 15 분간 진행하였다. 상기 반응성 이온 식각 공정에 의하여 식각된 포토레지스트 패턴이 형성된 기판은 아세톤을 이용하여 포토레지스트 패턴을 제거하였다.
상기 포토레지스트 패턴이 제거되고, 반응성 이온 식각 공정에 의하여 식각된 기판을 기판을 주사 전자 현미경을 통해 분석한 결과, 식각된 깊이가 200 nm임을 확인하였다.
실시예 5.
실시예 2에서 제조된 지름 및 무늬 사이의 간격이 약 10 ㎛인 도트(dot) 무늬 포토레지스트 패턴이 형성된 기판을 유도 결합 플라즈마를 통해 건식 식각 공정을 수행하였다. 상기 유도 결합 플라즈마는 CHF3 90 sccm, SF6 10 sccm을 이용하고, 8 mTorr의 압력, 50 W 전력 조건 하에서 10 분간 진행하였다. 상기 유도 결합 플라즈마 공정에 의하여 식각된 포토레지스트 패턴이 형성된 기판은 아세톤을 이용하여 포토레지스트 패턴을 제거하였다.
상기 포토레지스트 패턴이 제거되고, 유도 결합 플라즈마 공정에 의하여 식각된 기판을 기판을 주사 전자 현미경을 통해 분석한 결과 도 7a에 나타낸 바와 같이, 식각된 깊이가 2 ㎛임을 확인하였다.
실시예 6.
실시예 3과 동일한 방법을 이용하여 바의 너비 및 바와 바 간의 간격이 약 4.5 ㎛인 줄무늬 형태의 포토레지스트 패턴을 제조하였다.
다음으로, 실시예 4와 동일한 방법으로 반응성 이온 식각 장치를 이용하여 건식 식각 공정을 수행하고 포토레지스트 패턴을 제거한 결과 도 7b에 나타낸 바와 같이 식각된 깊이가 200 nm임을 확인하였다.
실시예 7.
실시예 4에서 제조한 식각된 기판에 수산화 칼륨 수용액을 이용한 습식 식각 공정을 수행하였다. 상기 습식 식각 공정은 5 몰농도 수산화칼륨 수용액 상에서 60 ℃ 온도하에서 10 분간 진행하였다. 상기 습식 식각 공정에 의하여 식각된 실리콘 기판은 증류수 및 질소 블로윙에 의하여 세척하고, 불화수소로 10분간 처리하여 기판 표면에 코팅된 질화규소층을 제거한 뒤, 증류수, 아세톤 및 질소 블로윙으로 세척하였다. 상기 질화규소층이 제거된 실리콘 템플릿을 주사 전자 현미경으로 분석한 결과 식각되어 형성된 음각의 구조물 크기 및 구조물과 구조물 사이의 거리가 약 2 ㎛인 역피라미드 형태의 구조물이 형성된 것을 확인하였다.
실시예 8.
실시예 5에서 제조한 식각된 기판을 이용하여 실시예 7의 방법으로 습식 식각 공정 및 불화수소 처리를 수행하였다. 상기 질화규소층이 제거된 실리콘 템플릿을 주사 전자 현미경으로 분석한 결과 식각되어 형성된 음각의 구조물 크기 및 구조물과 구조물 사이의 거리가 약 10 ㎛인 역피라미드 형태의 구조물이 형성된 것을 확인하였다.
실시예 9.
실시예 8과 동일하게 수행하되, 습식 식각 공정 시간을 10 분 대신에 5분 수행함으로써 음각의 윗면이 평평한 사다리꼴 피라미드 형태의 구조물이 형성된 것을 확인하였다.
실시예 10.
실시예 6의 건식 식각된 기판을 실시예 7의 방법을 사용하여 습식 식각 공정 및 불화수소 처리를 수행하였다. 상기 질화규소층이 제거된 실리콘 템플릿을 주사 전자 현미경으로 분석한 결과, 바의 너비 및 바와 다른 바 사이의 간격이 4-5 ㎛인 역프리즘 형태의 구조물이 형성된 것을 확인하였다.
실시예 11.
실시예 1의 질화규소가 코팅된 기판 대신에 이산화규소가 코팅된 기판을 이용한 것을 제외하고는 실시예 1의 방법으로 포토레지스트 패턴을 제조하였다. 다음으로 실시예 4의 방법으로 건식 식각 공정을 수행하고, 이어 실시예 7의 방법으로 습식식각 공정을 수행하여 실리콘 템플릿을 제조하였다.
상기 제조된 실리콘 템플릿을 주사 전자 현미경으로 분석한 결과, 음각의 구조물 크기 및 구조물과 구조물 사이의 거리가 약 2 ㎛인 역피라미드 형태의 구조물이 형성된 것을 확인하였다.
실시예 12.
실시예 7의 실리콘 템플릿을 황산 및 과산화수소 1:1 혼합비율로 제조된 피라냐 용액을 이용하여 표면을 세정하고 화학적 산화막을 형성시켰다. 다음으로 증발법 공정을 이용하여 Ag를 증착하였다. 증발법은 10-7 torr, 1 에서 2 Å/sec 속도로 증착 공정을 진행하였으며, 상기 Ag 증착 두께를 quatz crystal microbalance(QCM)을 이용하여 분석한 결과, 180 nm 임을 확인하였으며, 이를 하기 도 1b에 나타내었다.
상기 Ag가 증착된 실리콘 템플릿 표면에 에폭시 수지 및 경화제가 1:1 비율로 혼합된 점착제를 도포하고, 120 ℃ 하에서 2 시간 동안 열경화 처리 공정을 수행하였다. 상기 열경화 처리된 Ag 증착된 실리콘 템플릿에 면도날(razor blade)를 이용한 템플릿 스트리핑 공정을 통해 3차원 구조체 패턴을 가지는 고분자 수지 기저부 및 금속 박막층 기반의 하부전극을 제조하였다. 상기 제조된 하부전극을 주사 전자 현미경으로 분석한 결과, 도 8b에 나타낸 바와 같이, 구조물의 크기(w) 및 구조물과 다른 구조물 사이의 간격(P)이 각각 약 2 ㎛인 피라미드 패턴이 형성된 것을 확인하였다.
실시예 13.
실시예 8의 실리콘 템플릿을 이용하여 실시예 12의 방법으로 Ag 박막층이 증착된 하부전극을 제조하였다. 주사 전자 현미경으로 분석한 결과, 도 8a에 나타낸 바와 같이, 구조물의 크기(w) 및 구조물과 다른 구조물 사이의 간격(P)이 각각 약 10 ㎛인 피라미드 패턴이 형성된 것을 확인하였다.
주사 전자 현미경으로 확인 결과, 돌출된 구조물(피라미드)의 곡률반지름은 도 9a에 나타낸 바와 같이, 약 30 nm였다.
실시예 14.
실시예 13과 동일한 방법으로 하부 전극을 제조하되, Ag 대신에 Cu가 증착된 하부전극을 제조하였으며, 구조물의 크기(w) 및 구조물과 다른 구조물 사이의 간격(P)이 각각 약 10 ㎛인 피라미드 패턴을 가지는 것을 확인하였다. 주사 전자 현미경으로 확인 결과, 돌출된 구조물(피라미드)의 곡률반지름은 도 9b에 나타낸 바와 같이, 약 20 nm 였다.
실시예 15.
실시예 13과 동일한 방법으로 하부 전극을 제조하되, Ag 대신에 Ni이 증착된 하부전극을 제조하였으며, 구조물의 크기(w) 및 구조물과 다른 구조물 사이의 간격(P)이 각각 약 10 ㎛인 피라미드 패턴을 가지는 것을 확인하였다. 주사 전자 현미경으로 확인 결과, 돌출된 구조물(피라미드)의 곡률반지름은 도 9c에 나타낸 바와 같이, 약 50 nm였다.
실시예 16.
실시예 13과 동일한 방법으로 하부 전극을 제조하되, 에폭시 수지 및 경화제가 1:1 비율로 혼합된 점착제 대신에 아크릴 수지 및 경화제가 20:1 비율로 혼합된 점착제를 이용하여 구조물의 크기(w) 및 구조물과 다른 구조물 사이의 간격(P)이 각각 약 10 ㎛인 3차원 Ag 피라미드 기반 하부 전극을 제조하였으며, 주사 전자 현미경으로 확인 결과, 돌출된 구조물(피라미드)의 곡률반지름은 약 30 nm였다.
실시예 17.
실시예 13과 동일한 방법으로 하부 전극을 제조하되, 에폭시 수지 및 경화제가 1:1 비율로 혼합된 점착제 대신에 페놀 점착제를 이용하여 구조물의 크기(w) 및 구조물과 다른 구조물 사이의 간격(P)이 각각 약 10 ㎛인 3차원 Ag 피라미드 기반 하부 전극을 제조하였으며, 주사 전자 현미경으로 확인 결과, 돌출된 구조물(피라미드)의 곡률반지름은 약 30 nm였다.
실시예 18.
실시예 9의 역 사다리꼴 피라미드 형태의 실리콘 템플릿을 이용하여 실시예 12의 방법으로 Ag 금속 박막층을 포함하는 하부전극을 제조하였다. 주사 전자 현미경으로 분석한 결과, 하기 도 10a에 나타낸 바와 같이, 사다리꼴 피라미드(사각뿔대) 패턴 기반 하부 전극을 제조하였다.
실시예 19.
실시예 10의 역프리즘 형태의 실리콘 템플릿을 이용하여 실시예 12의 방법으로 Ag 금속 박막층을 포함하는 하부 전극을 제조하였다. 전자 주사 현미경으로 분석한 결과, 도 10b에 나타낸 바와 같이, 양각의 바 너비(w)와 바와 다른 바 사이의 간격(P)이 4 ㎛인 프리즘 패턴 기반 하부 전극이 제조되었다.
실시예 20.
실시예 5에서 제조된 기판을 이용하여, 실시예 12의 방법으로 하부 전극을 제조하였다. 상기 Ag 증착의 두께는 약 1 ㎛로 측정되었으며, 구조체의 지름이 약 10 ㎛이고, 두께가 2 ㎛인 3차원 원기둥 형태의 패턴이 형성된 하부 전극이 제조되었다.
실시예 21.
실시예 12에서 제조된 Ag 금속 박막층이 형성된 피라미드 형태의 구조물을 가지는 3차원 구조체 패턴 기반 하부 전극에 절연막 및 상부전극을 순차적으로 형성시켜 비휘발성 저항 변화 메모리 소자를 제조하였다.
구체적으로 하부 전극 표면에 스퍼터링 공정을 이용하여 절연막을 증착한다. 상기 스퍼터링은 절연막으로 Al2O3을 사용하고, N2 50 sccm, 10-6 torr의 진공, 5.5 mTorr의 압력, 100 W 전력 조건 하에서 증착 공정을 진행하였다. 상기 Al2O3 증착 두께를 주사 전자 현미경을 이용하여 분석한 결과 210 nm로 측정되었으며, 이를 하기 도 1b에 나타내었다.
다음으로, 상기 하부 전극 표면에 증착된 Al2O3 기반 절연막 표면에 스퍼터링 공정을 이용하여 Pt를 증착시켜 상부 전극을 형성하였다. 상부 전극 형성을 위한 스퍼터링 공정은 Pt를 사용하고, Ar 40 sccm, 10-6 torr의 진공, 10 mTorr의 압력, 250 W 전력 조건 하에서 증착 공정을 진행하였다. 상기 상부 전극의 두께를 분석한 결과 70 nm로 측정되었다.
실시예 22.
실시예 21과 동일한 방법으로 비휘발성 저항 변화 메모리 소자를 제조하되, 절연막으로 Al2O3을 사용하는 대신에 SiO2를 사용하고, N2 40 sccm, 10-6 torr의 진공, 5 mTorr의 압력, 200 W 전력 조건 하에서 증착 공정을 진행하였다. 상기 상부 전극의 두께를 분석한 결과 100 nm로 측정되었다.
실시예 23.
실시예 21과 동일한 방법으로 비휘발성 저항 변화 메모리 소자를 제조하되, 절연막으로 Al2O3을 사용하는 대신에 TiO2를 사용하고, N2 40 sccm, 10-6 torr의 진공, 10 mTorr의 압력, 150 W 전력 조건 하에서 증착 공정을 진행하였다. 상기 상부 전극의 두께를 분석한 결과 100 nm로 측정되었다.
실시예 24.
실시예 21과 동일한 방법으로 비휘발성 저항 변화 메모리 소자를 제조하되, 스퍼터링 공정 대신에 원자층 증착법 공정으로 절연막을 증착하였다. 또한, 절연막으로 Al2O3을 사용하는 대신에 HfO2를 사용하고, N2 5 sccm, O2 5 sccm, Ar 1000 sccm, 300 W 전력 및 340 ℃ 온도 조건 하에서 증착 공정을 진행하였다. 상기 상부 전극의 두께를 분석한 결과 20 nm로 측정되었다.
실시예 25.
질화규소가 100 nm 코팅된 p-형 실리콘 기판(100)을 이소프로필 알콜(isopropyl alchol; IPA)이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 상기 기판을 세척하였다. 세척된 기판은 이소프로필 알콜 및 질소 브로윙(blowing)을 이용하여 세척하였다. 상기 세척된 기판을 메탄올이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 다시 한 번 세척한 뒤, 메탄올 및 질소 블로윙을 이용하여 세척하였다. 상기 세척된 기판을 아세톤이 포함된 유리 수조 내에 위치시키고, 초음파 공정을 이용하여 또다시 세척한 뒤, 아세톤 및 질소 블로윙을 이용하여 세척을 완료하였다.
물과 에탄올 1:1로 혼합된 용액에 폴리스틸렌을 첨가하여 5 wt%의 PS(polystyrene) 용액을 제조한 뒤, 스핀코팅 장비를 이용하여 기판 위에 500nm 크기의 PS를 1 분간 1500 rpm의 조건으로 스핀코팅하여 기판상에 약 1 ㎛ 두께의 마스크가 형성되었다.
다음으로 실시예 4의 방법으로 건식 식각 공정을 수행한 뒤, 증발법 공정을 이용하여 크롬(Cr)을 10 nm 두께로 증착하였다. 다음으로 아세톤을 이용하여 PS를 제거한 뒤, 다시 실시예 4의 방법으로 건식 식각 공정을 수행하였다.
이어, 실시예 7과 동일한 방법으로 습식 식각 공정을 수행하여 질화규소층을 제거한 뒤, 실시예 12의 방법으로 피라냐 액을 처리하여 표면을 세정한 수, 증발법 공정을 이용하여 180 nm 두께로 Ag를 증착하였다. 다음으로 상기 Ag가 증착된 실리콘 템플릿 표면에 에폭시 수지 및 경화제가 1:1 비율로 혼합된 점착제를 도포하고, 120 ℃ 하에서 2 시간 동안 열경화 처리 공정을 수행하였다. 상기 열경화 처리된 Ag 증착된 실리콘 템플릿에 면도날(razor blade)를 이용한 템플릿 스트리핑 공정을 통해 3차원 구조체 패턴 기반 하부 전극을 제조하였다.
실시예 26
실시예 7의 실리콘 템플릿을 황산 및 과산화수소 1:1 혼합비율로 제조된 피라냐 용액을 이용하여 표면을 세정하고 화학적 산화막을 형성시켰다. 다음으로 증발법 공정을 이용하여 Ag를 증착하였다. 증발법은 10-7 torr, 1 에서 2 Å/sec 속도로 증착 공정을 진행하여 180 nm의 Ag 박막층을 형성시켰다.
다음으로 전기도금 형성장치를 준비하였다. 전해질(Electrolyte) 용액으로 H2SO4(1 M), CuSO4(0.25 M)를 사용하였으며, 양(+)극에는 구리 포일(Cu foil, 두께 25 ㎛)을 연결하고, 음(-)극에는 상기 Ag가 증착된 실리콘 템플릿을 연결하여 상온에서 전기도금을 수행함으로써 Ag 박막층 상으로 구리층이 두껍게 형성된 것을 확인하였다.
상기와 같은 공정으로 2 ㎛의 높이 및 너비를 갖는 피라미드 형태의 구조물이 약 2 ㎛간격으로 반복적으로 형성된 3차원 구조체 패턴 기반의 하부전극이 제조되었다.
상기 제조된 하부전극을 이용하여 실시예 21의 방법으로 절연막(Al2O3, 210 nm) 및 상부전극(Pt, 70 nm)을 형성시켜 비휘발성 저항 변화 메모리 소자를 제조하였다.
실험예 1.
대조군으로 180 nm 두께의 Ag 하부전극 위에 210 nm의 Al2O3 절연막을 증착하고, 70 nm 두께의 상부전극을 증착하여 메모리 소자를 제조한 뒤, 동일한 방법으로 성능을 측정하였으며, 이를 도 11a에 나타내었다.
본 발명의 실시예 21에서 제조된 비휘발성 저항 변화 메모리 소자를 메모리 측정 장비(Agilent 4155C semiconductor characterization system)을 이용하여 성능을 측정하였다. 상기 3차원 Ag 피라미드 패턴 기반 하부 전극 표면에 구리 테이프 및 은 페이스트를 연결하고, 상부 전극에는 구리 선을 연결하였으며, 이를 도 2에 나타내었다. 이어 메모리 성능을 측정하였으며, 이를 도 11b에 나타내었다.
측정 결과, 대조군의 소자는 50회 반복 측정시 셋 동작 전압 1.0에서 8.0 V, 리셋 동작 전압 0.1에서 1.0 V, 저항비 102의 메모리 특성을 나타내었으나, 본 발명에 따른 소자는 50회 반복 측정시 셋 동작 전압 0.2에서 0.4 V, 리셋 동작 전압 0.01에서 0.05 V, 저항비 104의 메모리 특성을 갖음을 확인할 수 있었다.
실험예 2.
본 발명에 따른 비휘발성 저항 변화 메모리 소자에서 3차원 구조체의 모양 및 크기, 팁 반지름, 제1금속 및 절연층의 두께 변화에 따른 메모리 소자 성능의 변화를 확인하기 위하여 다양한 조건의 소자를 제조한 뒤 메모리 성능을 측정하였으며, 이를 하기 표 1에 나타내었다. 절연층으로는 Al2O3를 이용하였다.
| 구조물 형태 |
크기 (㎛) |
곡률반지름(nm) | 제1금속 | 기저부재질 | 절연층 두께(nm) |
셋범위 (V) | 리셋범위 (V) | 저항비 |
| 피라미드 |
2 | 30 | Ag | 고분자 | 210 | 0.3-0.4 | 0.01-0.05 | 106 |
| 0.35 | 30 | Ag | 고분자 | 210 | 0.3-0.7 | 0.03-0.1 | 106 | |
| 10 | 30 | Ag | 고분자 | 210 | 0.5-0.7 | 0.1-0.3 | 105 | |
| 2 | 20 | Ag | 고분자 | 210 | 0.7-1.0 | 0.05-0.2 | 105 | |
| 2 | 70 | Ag | 고분자 | 210 | 0.7-1.0 | 0.1-0.3 | 104 | |
| 2 | 20 | Cu | 고분자 | 210 | 0.4-0.7 | 0.1-0.2 | 106 | |
| 2 | 50 | Ni | 고분자 | 210 | 0.5-0.7 | 0.2-0.3 | 106 | |
| 2 | 20 | Ag | 고분자 | 450 | 0.7-1.0 | 0.1-0.2 | 106 | |
| 2 | 20 | Ag | 고분자 | 730 | 1 | 0.2-0.3 | 106 | |
| 2 | 10 | Ag | 고분자 | 210 | 0.8-1.0 | 0.05-0.2 | 105 | |
| 2 | 30 | Ag | 금속(Cu) | 210 | 0.3-0.4 | 0.01-0.06 | 106 | |
| 프리즘 | 4.5 | - | Ag | 고분자 | 210 | 0.7-0.9 | 0.1-0.3 | 105 |
| 원기둥 | 10 | - | Ag | 고분자 | 210 | 0.8-1.0 | 0.2-0.3 | 104 |
| 사각뿔대 | 10 | - | Ag | 고분자 | 210 | 0.7-1.0 | 0.1-0.3 | 105 |
표 1에 나타낸 바와 같이, 본 발명에 따른 비휘발성 저항 변화 메모리 소자는 낮고 신뢰성 있는 동작 전압에서 구동되며, 전류 분포가 균일한 특성을 나타내는 것을 확인할 수 있다.
10 하부 전극
20 절연층
30 상부 전극
100 기판
20 절연층
30 상부 전극
100 기판
Claims (19)
- 하부 전극;
상기 하부 전극 표면에 형성된 절연막; 및
상기 절연막 위에 형성된 상부 전극;을 포함하는 비휘발성 저항 변화 메모리 소자로서,
상기 하부 전극은 기저부; 및 상기 기저부 표면에 형성된 금속 박막층부;로 구성되며,
상기 하부 전극은 복수 개의 돌출된 구조물이 서로 100 nm 내지 100 ㎛ 중 하나의 수치로 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴이고,
상기 하부전극의 상기 구조물은 형상이 피라미드이며, 상기 피라미드의 팁(tip)은 곡면을 포함하는 것으로, 곡률 반지름이 10 내지 100 nm인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자. - 삭제
- 제1항에 있어서,
상기 하부전극의 상기 돌출된 구조물은 높이가 100 nm 내지 100 ㎛이며, 너비(width) 또는 지름이 100 nm 내지 100 ㎛인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자. - 삭제
- 제1항에 있어서,
상기 기저부는 고분자 수지 또는 금속으로 구성되며,
상기 고분자 수지는 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수즈, 페놀 수지, 폴리염화비닐, 아미노 및 폴리아세탈 중에서 선택되는 어느 하나이고,
상기 금속은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd) 중에서 선택되는 어느 하나인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자. - 제1항에 있어서,
상기 금속 박막층부의 두께는 10 nm 내지 1000 nm인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자. - 제1항에 있어서,
상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 1종의 금속산화물이 하부 전극 표면에 증착되어 형성된 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자. - 제1항에 있어서,
상기 절연막은 두께가 10 내지 1000 nm이며,
상기 상부 전극은 두께는 10 내지 1000 nm인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자. - (a) 기판상에 마스크를 형성시키는 단계
(b) 상기 마스크에 마스크 패턴을 형성시키는 단계;
(c) 상기 마스크 패턴이 형성된 기판에 건식 식각 공정을 수행하여 기판을 식각하는 단계;
(d) 상기 건식 식각된 기판에 습식 식각 공정을 수행하여 실리콘 템플릿을 제조하는 단계;
(e) 상기 실리콘 템플릿에 제1금속을 증착하여 금속 박막층을 형성시키는 단계; 및 상기 금속 박막층이 형성된 실리콘 템플릿에 고분자 경화공정을 포함하는 템플릿 스트리핑 공정 또는 전기도금 공정을 수행하여 기저부를 형성시키는 단계;를 수행함으로써 돌출된 구조물이 서로 100 nm 내지 100 ㎛ 중 하나의 수치로 간격을 두고 반복적으로 배치되어 형성된 3차원 구조체 패턴을 포함하는 하부전극을 제조하는 단계;
(f) 상기 하부 전극의 표면에 금속산화물을 증착하여 절연막을 제조하는 단계; 및
(g) 상기 절연막 위에 제2금속을 증착하여 상부전극을 제조하는 단계;를 포함하며,
상기 하부전극의 돌출된 구조물은 형상이 피라미드이며, 상기 피라미드의 팁(tip)은 곡면을 포함하는 것으로, 곡률 반지름이 10 내지 100 nm인 것을 특징으로 하는 비휘발성 저항변화 메모리 소자의 제조방법. - 제9항에 있어서,
상기 마스크 패턴은 원 무늬가 일정 간격을 두고 반복적으로 형성된 도트(dot)무늬 또는 바(bar) 형태의 무늬가 반복적으로 형성된 줄무늬인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법. - 제9항에 있어서,
상기 건식 식각 공정은 반응성 이온 식각 공정 또는 유도 결합 플라즈마 식각 공정 중에서 선택되는 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법. - 제9항에 있어서,
상기 제1금속 및 제2금속은 서로 동일하거나 상이하고 각각 독립적으로 백금, 니켈, 텅스텐, 금, 은, 구리, 티타늄, 알루미늄, 코발트, 주석, 팔라듐, 아연, 망간 및 철 중에서 선택되는 1종이 10 내지 1000 nm 두께로 증착되는 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법. - 제9항에 있어서,
상기 기저부는 고분자 수지 또는 금속으로 구성되며,
상기 고분자 수지는 아크릴 수지, 우레탄수지, 에폭시 수지, 폴리에스테르 수즈, 페놀 수지, 폴리염화비닐, 아미노 및 폴리아세탈 중에서 선택되는 어느 하나이고,
상기 금속은 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 납(Pb), 루테늄(Ru), 팔라듐(Pd) 중에서 선택되는 어느 하나인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법. - 삭제
- 제9항에 있어서,
상기 하부전극의 상기 돌출된 구조물은 높이가 100 nm 내지 100 ㎛이며, 너비(width) 또는 지름이 100 nm 내지 100 ㎛인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법. - 삭제
- 제9항에 있어서,
상기 절연막은 NiO, SiO2, TiO2, ZnO, HfO2, Nb2O5, MgO, Al2O3, Ta2O5, CuO, ZrO2 및 Fe2O3 중에서 선택되는 1종의 금속산화물이 하부 전극 표면에 증착되어 형성된 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법. - 제9항에 있어서,
상기 절연막은 두께가 10 내지 100 nm인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법. - 제9항에 있어서,
상기 비휘발성 저항 변화 메모리 소자의 셋 작동 전압은 0.3 내지 1 V이고, 리셋 동작 전압은 0.01 내지 0.3 V이며, 저항비는 104 내지 106인 것을 특징으로 하는 비휘발성 저항 변화 메모리 소자의 제조방법.
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