JP2014096542A - 抵抗変化型不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】メモリ素子である抵抗変化型不揮発性半導体記憶装置(ReRAM)をフォトリソグラフィー工程、 エッチング工程を用いないで製造することを目的とする。
【解決手段】電圧印加により試料表面の水と試料を反応させ酸化物を形成する方法を用いるものである。要約して、絶縁基板上に設けられた金属層等の所定の箇所に電極を接触又は接近させて前記電極と前記金属層間に電圧を印加して前記金属層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層(酸化物層)を選択的に形成し、前記金属層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする。
【選択図】図3
【解決手段】電圧印加により試料表面の水と試料を反応させ酸化物を形成する方法を用いるものである。要約して、絶縁基板上に設けられた金属層等の所定の箇所に電極を接触又は接近させて前記電極と前記金属層間に電圧を印加して前記金属層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層(酸化物層)を選択的に形成し、前記金属層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする。
【選択図】図3
Description
本発明は、電圧の印加により抵抗値の変化を利用する抵抗変化型不揮発性半導体記憶装置の製造方法に関する。
次世代メモリ素子として、ReRAM(Resistance Random Access Memory)と呼ばれる抵抗変化型不揮発性半導体記憶装置が注目されている。ReRAMは、抵抗値が異なる複数の抵抗状態を記憶し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを、例えば情報の“0”と“1”とに対応づけることにより、メモリ素子として利用するものである。ReRAMは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
このメモリ素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られており、NiO、ZnO、HfO2、TiO2等がある。
ReRAMは、従前より種々の開発がなされているが、いずれもそれらの製法はフォトリソグラフィー工程、 エッチング工程を用いている(例えば、特許文献1、2、非特許文献1、2参照)。
A. Sawa et al., Material Today, Vol.11, No.6, p.28-36 (2008).
I. G. Baek et al., Tech. Digest IEDM 2004, p.587
前述のように、ReRAMのメモリ素子を作成するためには、フォトリソグラフィー工程、 エッチング工程を用いている。しかし、この場合工程数も多く、高価なマスクを使用する必要があった。また露光工程の際に光学レンズ等によりパターンを結像させるため、特に光学系部分に高い精度が必要であり、光学レンズの解像限界以下の微細化が困難であった。
また、同一ウエハ上にメモリ素子を多数作成した場合、ウエハの中心部と周辺部に位置する素子では高抵抗値と低抵抗値の比等のメモリ特性に差異が生じることがある。このばらつきはメモリ素子の大容量化を妨げる原因となっている。
ReRAMは抵抗変化時の動作メカニズムには不明な点が多く、まだ実用化には至っていない。メカニズムが分からない要因として、ReRAMはメモリ層を電極でサンドイッチした構造を持つため、メモリ層での構造変化が観察しにくいことが挙げられる。
メカニズム解明の手法として、スイッチング中の構造変化を視覚的にとらえる、その場
観察がある。しかし、その場観察を行う場合、素子の加工が複雑になり、高額且つ大規模な装置が必要となる。また加工の際にメモリ層にダメージを与えやすいといった問題が多くある。
観察がある。しかし、その場観察を行う場合、素子の加工が複雑になり、高額且つ大規模な装置が必要となる。また加工の際にメモリ層にダメージを与えやすいといった問題が多くある。
本発明請求項1に係る発明は、絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に電圧を印加して前記金属層又は半導体層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
ここで、前記金属層又は半導体層を構成する原子は金属単体に限らず、電圧印加により酸化される物質であればよく、化合物であるTiN、GaAs、インジウム酸化スズ(ITO)、GaドープZnO、NbドープTiO2なども含む。
本発明請求項2に係る発明は、絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に第1の電圧を印加して絶縁層を局所的に形成するとともに、前記所定の箇所以外の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に前記第1の電圧より低い電圧を印加して前記金属層又は半導体層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を前記絶縁層に隣接して選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
本発明請求項3に係る発明は、前記金属層又は半導体層の構成原子は、TiN、Ti、Ni、Si、Al、Co、Ta、Cr、Sc、V、Mn、Fe、Cu、Zn、Zr、GaAs、インジウム酸化スズ(ITO)、GaドープZnO、NbドープTiO2のいずれかである請求項1又は2に記載の抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
本発明請求項4に係る発明は、前記金属層又は半導体層の厚さは、10nm以下である請求項1、2又は3に記載の抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
本発明請求項5に係る発明は、絶縁基板上に電圧の変化により抵抗状態が変化する抵抗記憶材料層となる金属酸化物層を形成し、前記金属酸化物層の所定の箇所に電子線を照射して前記金属酸化物層の当該箇所を還元することにより選択的に金属層を形成し、前記金属層と抵抗記憶材料層となる前記金属酸化物層より構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
ここで、前記金属酸化物は、TiOX、NiOX、SiOX、AlOX、CoOX、TaOX、CrOX、ScOX、VOX、MnOX、FeOX、CuOX、ZnOX、ZrOX、InOX、SnOX、MgOXなどを含む。
本発明は、前述のような構成よりなるので、フォトリソグラフィ技術を用いなくても微細素子の作製が可能である。また、プログラミング制御によって任意のパターンを形成することが可能であり、マスクの試作を重ねる必要がなく、コストの低減に繋がる。更にまた、パラメータにより酸化領域の制御が可能でフォトリソグラフィ技術によるメモリ素子
よりも体積が小さくでき低消費電力の装置が実現できる。また、局所酸化を用いるため、メモリ領域以外への影響がなく、メモリ層が暴露されているためスイッチング中のその場観察が容易でメモリ効果が十分発揮されるための最適条件の特定などに有利である。
よりも体積が小さくでき低消費電力の装置が実現できる。また、局所酸化を用いるため、メモリ領域以外への影響がなく、メモリ層が暴露されているためスイッチング中のその場観察が容易でメモリ効果が十分発揮されるための最適条件の特定などに有利である。
以下、本発明の実施例につき、図面を参照しながら説明する。
基本的には、メモリ層形成のための手段としてSPM電界酸化法(局所酸化法とも云う)を用いる。この手法はSPM(Scanning Probe Microscope)の針に電圧を印加しながら金属上を走査することにより、走査領域を酸化させるものである。
この手法は、各種の条件(パラメータ)、例えば、針の太さ、印加電圧、走査速度、押し付け強さ、周辺湿度等により酸化度、酸化領域を制御でき、任意の場所を酸化させることができる。それにより、フォトリソグラフィ及びエッチング工程を用いなくても微細加工が可能である。
(実施例1)
図1は本発明を原理的に説明するための図であり、SiO2/Si基板(前述の絶縁基板の一例)上にTiNを反応性スパッタリング法を用いて5nm堆積させTiN層(前述の金属層の一例)を形成する。そのときの条件は、後記の表4に示すとおりである。勿論、成膜にスパッタ以外の手法を用いてもよい。
図1は本発明を原理的に説明するための図であり、SiO2/Si基板(前述の絶縁基板の一例)上にTiNを反応性スパッタリング法を用いて5nm堆積させTiN層(前述の金属層の一例)を形成する。そのときの条件は、後記の表4に示すとおりである。勿論、成膜にスパッタ以外の手法を用いてもよい。
次に、図2に示すように、AFM(原子間力顕微鏡)の針をGND(接地)としてTiN側に正バイアスを印加することで局所酸化させ、TiN/TiOX/TiNのメモリ構造を作製した。
以上の工程を経ることで、TiNが酸化されTiOX(前述の抵抗記憶材料層の一例)を形成する。図3に示すように、メモリ素子として動作させるためにはTiNの厚さ方向全体にTiOXが形成される必要がある。そのためにパラメータ (使用針先端径、たわみ量、印加電圧、走査速度、湿度等)を適宜調節する。
実際の形状像を図4に示す。AFMのパラメータを、表1に示す値に調節し、メモリ特性を示さない絶縁層(メモリ層形成よりも高電圧を印加して形成)とメモリ層を作り分け、メモリ層の大きさを100nm×500nmに固定した。
今回作製したメモリ素子のAFMパラメータは、表1にもあるとおり、使用針先端径、たわみ量、印加電圧、走査速度および湿度である。酸化領域を決定するパラメータには上記の5項目があるが、今回は印加電圧と走査速度を変化させた。図5は各電圧と走査速度におけるI−V波形である。9.9Vでは10V印加しても絶縁性を保ったままであるが、9Vでは高抵抗から低抵抗への変化を示した。7Vでは厚さ方向全体に酸化物層が形成されずリークを示した。よって、TiN膜の場合、メモリ層を形成するには、7V<印加電圧<9.9Vを、絶縁層を形成するには、9.9V<=印加電圧をそれぞれ満たす必要があることが判った。
作製した図6に示すようなメモリ素子のI−V波形を図7に示す。正バイアスを印加することで高抵抗から低抵抗への変化(セット)、負バイアスを印加することで低抵抗から高抵抗への変化(リセット)を確認した。またセット、リセットが生じるバイアスの極性は最初にセットを行った方向で決定される (セットからスタートする)。即ち、最初に正でセットさせた場合には、正でセット、負でリセットする。一方、最初に負でセットさせた場合には負でセット、正でリセットする。
初めは大きなメモリ特性を示すが繰り返し動作をさせることで徐々にメモリ効果が低下した (図7において、最初のリセット(菱形)より2回目のリセット(三角)のヒステリシスが小さくなっている)。
つぎに、メモリ層を図8に示すような「く」の字に形成した素子のI−V波形を図9に示す。正バイアスを印加することで高抵抗から低抵抗への変化(セット)、負バイアスを印
加することで低抵抗から高抵抗への変化(リセット)を確認した。
加することで低抵抗から高抵抗への変化(リセット)を確認した。
メモリ層をまっすぐにした素子に比べて安定性(スイッチング回数、抵抗のばらつき)が向上した。これは図7と図9を比較して判るように、図7(対称構造)では4回目の電圧印加(2回目のリセット、三角)で2回目(1回目のリセット、菱形)よりもヒステリシスが小さくなっているが、図9(非対称構造)では顕著な差が見られないことから判る。安定性が向上する理由としては、非対称構造では構造の非対称性故にセット、リセットしやすい方向が決まっているが、対称構造ではセット、リセットが同等に生じやすいからである。
さらに、メモリ層をくの字に形成した素子のI−V波形を図10、図11に示す。ここで、くの字のへこみ側を接地している。セットはバイアスに依存せずに生じるが、リセットは正バイアスで生じにくいことが確認された。その他、メモリ層の形状は図12に例示するような非対称構造のほうが望ましいといえる。
なお、本実施例ではTiN膜厚が5nmであったが、9.5nmでも動作することを確認した。
(実施例2)
図13は本発明を原理的に説明するための図であり、SiO2/Si基板上にAlをスパッタリング法を用いて5nm堆積させAl層(前述の金属層の一例)を形成した(条件は後記の表4に示す)。成膜にスパッタ以外の手法を用いてもよい。
図13は本発明を原理的に説明するための図であり、SiO2/Si基板上にAlをスパッタリング法を用いて5nm堆積させAl層(前述の金属層の一例)を形成した(条件は後記の表4に示す)。成膜にスパッタ以外の手法を用いてもよい。
次に、図14に示すように、AFMの針を接地してAl側に正バイアスを印加することで局所酸化させ、Al/AlOx/Alのメモリ構造を作製した。
以上の工程を経ることでAlが酸化されAlOx(前述の抵抗記憶材料層の一例)を形成する。図15に示すように、メモリ素子として動作させるためにはAlラインの厚さ方向全体にAlOxが形成される必要がある。そのためにパラメータ(針先端径、たわみ量、印加電圧、走査速度、湿度)を調節する。
実際の形状像を図16に示す。AFMのパラメータを表2に示す値に調節し、メモリ特性を示さない絶縁層とメモリ層を作り分けた。
絶縁層を作るにはメモリ層に比べて大きな電圧が必要である。メモリ層の大きさは100nm×500nmに固定した。
今回作製したメモリ素子のAFMパラメータを表2に示す。酸化領域を決定するパラメータには表2にあげた5つあるが、今回は、印加電圧、走査速度を変化させた。図17は各電圧と走査速度におけるI−V特性である。9.9Vでは10V印加しても絶縁性を保ったままであるが、9Vでは高抵抗から低抵抗への変化を示した。7Vでは厚さ方向全体に酸化物層が形成されずリークを示した。よって、Al膜厚5nmの場合には、メモリ層を形成するには、7V<印加電圧<9.9Vを、絶縁層を形成するには、9.9V<=印加電圧をそれぞれ満たす必要があることが判った。
作製した図18に示すようなメモリ素子のI−V波形を図19に示す。負バイアスを印加することで高抵抗から低抵抗への変化(セット)、正バイアスを印加することで低抵抗から高抵抗への変化(リセット)を確認した。またセット、リセットするバイアスは最初にセットを行った方向で決定される(セットからスタートする)。
(実施例3)
金属をTiN、Alに代えてTiにして試作、実験を行った。メモリ層の作製までは実施例1、2と実質的に同じ方法で行った。なお、成膜条件は後記の表4に示した。
金属をTiN、Alに代えてTiにして試作、実験を行った。メモリ層の作製までは実施例1、2と実質的に同じ方法で行った。なお、成膜条件は後記の表4に示した。
今回作製したメモリ素子のAFMパラメータを表3に示す。酸化領域を決定するパラメータには表3にあげた5つあるが、今回は印加電圧、走査速度を変化させた。図20は各電圧と走査速度におけるI−V波形である。9.9Vでは25V印加しても絶縁性を保っ
たままであるが9Vでは高抵抗から低抵抗への変化を示した。7Vでは厚さ方向全体に酸化物層が形成されずリークを示した。よって、Ti膜厚5nmの場合、メモリ層を形成するには、7V<印加電圧<9.9Vを、絶縁層を形成するには、9.9V<=印加電圧をそれぞれ満たす必要があることが判った。
たままであるが9Vでは高抵抗から低抵抗への変化を示した。7Vでは厚さ方向全体に酸化物層が形成されずリークを示した。よって、Ti膜厚5nmの場合、メモリ層を形成するには、7V<印加電圧<9.9Vを、絶縁層を形成するには、9.9V<=印加電圧をそれぞれ満たす必要があることが判った。
作製した図21に示すようなメモリ素子のI−V波形を図22に示す。正バイアスを印加することで高抵抗から低抵抗への変化(セット)、負バイアスを印加することで低抵抗から高抵抗への変化(リセット)を確認した。またセット、リセットするバイアスは最初にセットを行った方向で決定される(セットからスタートする)。
(実施例4)
同様の構造は電子線照射による金属酸化物の還元作用を用いても可能である。電子線には還元作用があり、金属酸化物ラインを一部分だけを除き他の部分を還元させる。それによって金属/金属酸化物/金属のメモリ構造を得ることが可能である。電界酸化の場合には金属薄膜に対して酸化領域を作製したが、電子線照射を用いる場合には金属酸化物薄膜に対して還元領域(=金属領域)を作製する。よって、電界酸化の場合と作製手順が逆になる。
同様の構造は電子線照射による金属酸化物の還元作用を用いても可能である。電子線には還元作用があり、金属酸化物ラインを一部分だけを除き他の部分を還元させる。それによって金属/金属酸化物/金属のメモリ構造を得ることが可能である。電界酸化の場合には金属薄膜に対して酸化領域を作製したが、電子線照射を用いる場合には金属酸化物薄膜に対して還元領域(=金属領域)を作製する。よって、電界酸化の場合と作製手順が逆になる。
図23に示すように、SiO2/Si基板上にPt形成後、その上にNiO(前述の金属酸化物層の一例)を反応性スパッタリング法を用いて60nm堆積させた。成膜にスパッタ以外の手法を用いてもよい。
次に、図24に示すように、NiOに電子線を照射させNiO表面を還元させた。
図24、図25を参照して、電子線照射を入射した部分は初期状態よりも電流が流れやすいことが分かる。これはNiOから酸素が抜けNiOx-1(x>0)になったためである。このことから実施例1、2、3と同様な構造は電子線照射による金属酸化物の還元作用を用いても可能である。電子線には還元作用があり、金属酸化物ラインを一部分だけを除き他の部分を電子線照射により還元させる。それによって金属/金属酸化物/金属のメモリ構造を得ることが可能である。
Claims (5)
- 絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に電圧を印加して前記金属層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法。
- 絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に第1の電圧を印加して絶縁層を局所的に形成するとともに、前記所定の箇所以外の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に前記第1の電圧より低い電圧を印加して前記金属層又は半導体層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を前記絶縁層に隣接して選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法。
- 前記金属層又は半導体層の構成原子は、TiN、Ti、Ni、Si、Al、Co、Ta、Cr、Sc、V、Mn、Fe、Cu、Zn、Zr、GaAs、インジウム酸化スズ(ITO)、GaドープZnO、NbドープTiO2のいずれかである請求項1又は2に記載の抵抗変化型不揮発性半導体記憶装置の製造方法。
- 前記金属層又は半導体層の厚さは、10nm以下である請求項1、2又は3に記載の抵抗変化型不揮発性半導体記憶装置の製造方法。
- 絶縁基板上に電圧の変化により抵抗状態が変化する抵抗記憶材料層となる金属酸化物層を形成し、前記金属酸化物層の所定の箇所に電子線を照射して前記金属酸化物層の当該箇所を還元することにより選択的に金属層を形成し、前記金属層と抵抗記憶材料層となる前記金属酸化物層より構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法。
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CN111599918A (zh) * | 2020-06-01 | 2020-08-28 | 西南科技大学 | 一种全ito忆阻器及其制备方法 |
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US11944023B2 (en) | 2018-11-27 | 2024-03-26 | University Of South Africa | Non-volatile resistive random access memory and a manufacturing method |
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