KR20180044268A - 디지털 이미징 시스템에서의 방사선 감지를 위한 장치 - Google Patents

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카림 에스. 카림
시나 간바자데
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도스 스마트 이미징
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Abstract

본 공개는 감지기 소자를 제조하기 위한 방법 및 장치에 관한 것이다. 감지기 소자는 반도체 층의 반대 방향 측 상에 위치되는 제 1 및 제 2 전극을 포함한다. 제 1 및 제 2 전극은 반도체 층에 수직인 평면에서 서로에 관하여 엇갈리게 되어 있다.

Description

디지털 이미징 시스템에서의 방사선 감지를 위한 장치
관련 출원에 대한 교차 참조
본 출원은 2015년 7월 14일자로 출원된 미국 특허 출원 제 62/192,110 호의 이익을 주장하며, 그 내용은 본 명세서에 참고로 포함된다
본 발명은 일반적으로 디지털 이미징 시스템에 관한 것으로, 특히 디지털 이미징 시스템에서의 방사선 감지 장치에 관한 것이다.
전통적으로 X-선 진단 프로세스는 할로겐화은 필름(silver halide film)에 X-선 이미지 패턴을 기록한다. 이러한 시스템은 연구 오브젝트을 통해 충돌하는 X-선 방사선의 초기 균일 패턴을 지향하고, X-선 방사선 강화 스크린으로 변조된 X-선 방사선 패턴을 차단하고, 강화된 패턴을 할로겐화은 막에 기록하고, 잠복 패턴을 방사선 사진이라고 불리는 영구적이고 가시적인 이미지로 화학적으로 변환한다.
방사선 사진은 방사선 감응 재료의 층을 사용하여 변조된 전하 패턴으로서 방사선 사진 이미지를 직접 포착하여 생산된다. 입사 X-선 방사선의 강도에 따라, 픽셀 영역 내의 X-선 방사선에 의해 전기적 또는 광학적으로 생성된 전하가 규칙적으로 배열된 개별 고체 상태 방사선 센서의 어레이를 사용하여 양자화된다.
최근에, 대면적(large area) 디스플레이에서 사용되는 능동형 매트릭스 기술을 사용하여 디지털 방사선학에 대한 대면적의, 평면판의, 디지털 X-선 이미저의 급속 성장이 있었다. 능동형 매트릭스는 대면적 호환가능한 반도체 재료로 구성된 박막 트랜지스터(TFT)의 2차원 어레이(이것의 각 소자는 픽셀로 지칭됨)을 포함한다. 평면판 X-선 탐지기를 직접 또는 간접적으로 만드는 2가지 일반적인 접근법이 있다. 직접적인 방법은 주로 능동형 매트릭스에 직접 결합된 전하 변환 층에 대한 X-선으로서 두꺼운 광 전도체 필름(예컨대, 비정질 셀레늄)을 사용한다. 간접적인 방법에서, 인광체 스크린 또는 신틸레이터(scintillator)(예컨대, CsI, GdOS 등)를 사용하여 X-선을 광자로 변환한 다음 이들은 능동형 매트릭스 어레이에 TFT로 제조된 추가 픽셀 레벨 광 센서를 사용하여 전하로 변환된다.
수직 포토다이오드 제조의 주요 문제점은 광학적 크로스토크를 방지하기 위하여 TFT 제조 프로세스, 특히 두꺼운 비정질 실리콘 층, 특수 p-도핑된 접촉 층 및 복잡한 반응 이온 에칭(RIE) 측벽 에칭 프로세스에 필요한 변경(modification)이다. 이러한 과제는 제조 수율을 감소시키고 제조 비용을 증가시킨다. 측방 MSM 광 전도체를 제조할 때 주요 과제는 높은 전기장에서의 높은 암전류와 비균일한 전계로 인한 광 응답 비균일성을 포함한다. 또한, 측 MSM 광 전도체는 공간 효율이 낮아 유효 양자 효율(EQE)이 낮다. 이러한 각각의 문제들로 인해 이미저(imager) 성능이 저하되며, 이는 오늘날 대면적 디지털 X-선 이미징을 위해 MSM 장치가 업계에서 사용되지 않는 주 요인이다.
본 발명은 디지털 이미징 시스템에서 방사선 감지를 위한 장치 및 방법을 제공한다. 상기 장치는 광 전도성 소자로 볼 수 있다.
일 실시예에서, 광 전도성 소자는 측 금속-절연체-반도체-금속-절연체-금속(MISIM) 감지기 소자를 포함한다. 절연체는 또한 블로킹 층으로 보여질 수 있다. MISIM 감지기 소자는 예를 들면, 감지기 소자와 판독 회로 소자 사이에 위치하는 유전체층 내의 비아(via)를 통과하여 판독 회로 소자에 결합될 수 있다.
일 실시예에서, 상기 장치는 입사 광자를 흡수하는 반도체 층 및 상기 반도체 층의 반대 방향 측 상에 위치된 반도체 층에 결합된 두 개의 전극을 포함한다. 2개의 전극은 바람직하게 서로 엇갈린다. 실제 구현에서, 적어도 하나의 전극은 절연체 또는 블로킹 층을 사용하여 반도체 층으로부터 전기적으로 절연된다. 일반적으로 고전압 바이어스하에있는 절연된 접촉 또는 전극은 높은 전기장 조건에서도 낮은 암전류를 유지한다. 높은 전기장을 가하면 MISIM 감지기와 같은 장치가 기존의 금속-반도체-금속(MSM) 광 전도체 설계보다 빠른 속도로 작동할 수 있으며 반도체 층 상에 충돌하는 광자에 의해 생성된 전자 홀 페어(electron hole pair)의 수집 효율(따라서 EQE)을 증가시킨다. 본 발명의 구조는 종래의 포토다이오드 구조와 비교하여 제조하기에 더 간단하고 따라서 비교적 저렴하다. 또한, 종래의 MSM 광 전도체와는 달리, 본 발명의 구조는 판독 회로 소자가 광 흡수를 위해 더 큰 영역을 생성하는 MISIM 감지기 소자 아래에 매립될 수 있기 때문에 보다 높은 성능을 제공한다. 또한 고전압 전극을 TFT 전자 장치로부터 멀리 떨어지게 하면 신뢰성이 향상된다. 또한, 전체 광 전도체 소자는 PIN 포토다이오드에 대한 특수화된 프로세스보다 더 신뢰성 있고 액세스하기 쉬운 대면적 TFT 디스플레이 제조 프로세스에서 실현될 수 있다. 본 개시의 측들의 이들 및 다른 장점은 다음의 상세한 설명 및 첨부 도면들과 관련하여 이해될 것이다.
따라서, 디지털 이미징 시스템의 방사선 감지를 위한 신규한 장치가 제공된다.
이제, 본 발명의 실시예가 첨부된 도면을 참조하여 단지 예로서 설명될 것이다.
도 1은 본 발명에 따른 방사선 촬영 이미징 환경의 개략도를 도시한다.
도 2는 본 발명에 따른 2차원 능동형 매트릭스 이미징 어레이 구조를 도시한다.
도 3은 본 발명에 따른 픽셀 회로 구조를 도시한다.
도 4a 내지 도 4e는 금속-절연체-반도체-금속-절연체-금속(MISIM) 감지기 소자의 상이한 실시예의 단면을 도시한다.
도 5는 본 발명에 따른 바텀 게이트(bottom-gate) 및 탑-게이트(top-gate) 박막 트랜지스터(TFT) 구성의 단면도를 도시한다.
도 6a 내지 도 6g는 본 발명에 따른 판독 회로 소자의 상면, 저면 및 측(동일 평면 상)에 배치된 MISIM 감지기 소자를 사용하는 광 전도체 소자 구현의 상이한 단면을 도시한다.
도 7은 감지기 소자를 제조하는 방법을 개략적으로 나타낸 흐름도이다.
본 발명은 디지털 이미징 시스템에서의 방사선 감지 장치에 관한 것이다. 상기 장치는 금속-절연체-반도체-절연체-금속(MISIM) 감지기 소자와 같은 감지기 소자를 포함하는 광 전도성 소자를 포함할 수 있다. 일 실시예에서, 감지기 소자는 방사선 촬영 이미징 시스템(radiography imaging system)을 위한 판독 회로 소자와 통합된다.
바람직한 실시예에서, 상기 장치는 반도체 층의 반대 방향 측 상에 위치한 한 쌍의 전극을 포함하고, 상기 한 쌍의 전극은 서로에 대해 엇갈리게 배치된다. 일 실시예에서, 한 쌍의 전극은 서로에 대해 수평 방향으로 이격되고 수직면에서 서로 중첩되지 않는다. 다른 실시예에서, 한 쌍의 전극은 반도체 층에 수직한 평면에서 서로에 대해 엇갈려있다.
도 1은 방사선 촬영 환경의 개략도를 도시한다. 도시된 바와 같이, X-선 소스(10)는 방사선 촬영 감지기 시스템(RDS)(14)에 의한 이미징을 위하여 예를 들어, 오브젝트(12), 예컨대 환자의 손을 향해 보내지는 X-선 빔 또는 X-선을 생성한다. X-선의 결과는 컴퓨터(16)에서 볼 수 있다. 간접 이미징 시스템으로 볼 수 있는 현재의 실시예에서, 방사선 촬영 감지기 시스템(14)는 신틸레이터(15)를 포함한다. 직접 이미징 시스템에서, X-선(11)은 방사선 촬영 감지기 시스템(14) 내에서 전하를 생성하고 여기서 신틸레이터(15)는 요구되지 않는다.
일부 방사선 촬영 감지기 시스템(14)의 경우, 동기화 하드웨어(18)는 충돌하는 X-선 빔(11)을 샘플링하는 방사선 감지기 시스템(14)과 X-선 소스(10) 사이의 정확한 타이밍을 얻기 위해 필요하다. 본 명세서에서, 방사선 촬영 감지기 시스템(14)은 오브젝트(12)의 이미징을 성취하기 위한 능동형 매트릭스 기술에 기초한 대면적, 평면판 감지기를 포함한다.
일반적으로, 이미징될 오브젝트(12)는 방사선원(10)과 방사선 촬영 감지 시스템(14) 사이에 위치된다. 오브젝트(12)를 통과하는 X-선(11)은 방사선 촬영 감지 시스템(14)과 상호 작용한다. 간접 이미징에서, X-선(11)은 구조화 세슘 요오드화물(Csl), 가돌리늄 옥시설파이드(GOS) 또는 칼슘 텅스텐 옥사이드(CaWO4)와 같은 형광체(phosphor) 스크린 또는 신틸레이터(15)를 통과할 때 광자를 생성한다. 이들 간접적으로 생성된 광자는 방사선 촬영 감지기 시스템(14) 내에서 전하를 더 생성한다.
도 2는 방사선 감지기 시스템(14)의 개략도이다. RDS(14)는 입사 X-선에 의해 직접 또는 간접적으로 생성된 전하가 감지되고 저장되는 픽셀 소자의 2차원 매트릭스를 갖는 능동형 매트릭스 픽셀 어레이(20)를 포함한다. 각각의 픽셀에서 저장된 전하를 액세스하기 위해, 게이트 라인(21)은 통상적으로 로우 스위칭(row switching) 제어(22)에 의해 순차적으로 구동되어, 하나의 로우의 모든 픽셀이 저장된 전하를 각각의 능동형 매트릭스 픽셀 어레이(20) 칼럼의 끝에서 전하 증폭기(24)에 결합되는 데이터 라인(23)상으로 출력하도록 한다. 전하 증폭기(24)는 픽셀 전하 데이터를 아날로그-디지털 변환기(A/D)(26)에 전송하며, 여기서 아날로그 신호는 디지털 표현으로 변환된다. 그 다음, 디지털 표현은 제어 로직(29)에 의해 결정된 시간에 컴퓨터(16)로의 전송을 기다리는 메모리(28)에 저장될 것이다. 또한, 전하 증폭기는 그들의 증폭 기능에 부가하여 다중화 기능을 수행할 수도 있다.
도 3은 도 2에서 기재된 능동형 매트릭스 픽셀 어레이(20)의 하나의 픽셀에 대한 픽셀 레벨 회로의 일 실시예의 개략도이다. 능동형 매트릭스 픽셀 어레이(20)는 전형적으로 복수의 픽셀을 포함한다. 각 픽셀 내에는 입사 광자를 흡수하고 전하를 생성하는 2 단자 MISIM 감지기 소자(30)가 있다. 2 단자 선택 캐패시터(32)는 변환된 전하 및 판독 회로 소자를 저장하며, 일반적으로 3 전극 박막 트랜지스터(TFT) 스위치(34)는 픽셀로부터 벗어나도록 전하를 전달한다. MISIM 감지기 소자(30)의 한 전극은 능동형 매트릭스 픽셀 어레이(20) 내의 다른 픽셀과 공유되는 고전위 바이어스 단자(33)에 연결되고, 커패시터(32)의 한 전극은 능동형 매트릭스 픽셀 어레이(20)에서 다른 픽셀과 또한 공유되는 저전위 접지 단자(35)에 연결된다. TFT 스위치(34)의 드레인 전극은 MISIM 감지기(30)의 제 2 전극 및 커패시터(32)의 제 2 단자에 연결된다. TFT(34)의 소스 전극은, 도 2에 기재된 복수의 데이터 라인(23) 중 하나에 결합되는 픽셀 데이터 라인(36)에 연결된다. TFT(34)의 게이트 전극은 복수의 게이트 라인(21) 중 하나에 결합되는 픽셀 게이트 라인(38)에 연결된다.
도 4a를 참조하면, 엇갈린 구성의 전극들을 갖는 MISIM 감지기 소자(30)의 제 1 실시예의 개략도가 도시된다. 감지기 소자는 제 1 접촉 또는 전극(42)이 그 위에 퇴적되거나 패터닝되는 기판 층(40)을 포함한다. 제 1 블로킹 층(46)은 제 1 전극(42)을 캡슐화하는 기판 층(40) 위에 퇴적된다. 반도체 또는 반도체 층(44)이 제 1 블로킹 층(46)의 상부에 퇴적된 다음 제 2 블로킹 층(47)이 반도체 층(44) 위에 퇴적된다. 도시된 바와 같이, 제 1 및 제 2 블로킹 층(46, 47)은 반도체 층(44)의 서로 반대 방향 측 위치된다.
제 2 전극(48)은 제 2 블로킹 층(47) 상에 퇴적되거나 패터닝된다. 도 4a에 도시된 바와 같이, 제 1 및 제 2 전극은 반도체 층(44)의 반대 방향 측 상에 있는 것으로 보여질 수 있다. 일부 실시예에서, 반사 방지 층(49)은 선택적이며 MISIM 감지기 소자(30)의 동작에 불필요하다. 그러나, 간접 변환 이미징에서, 반사 방지 층(49)은 광자가 흡수되는 반도체 층(44)에 충돌하는 광 광자의 퍼센티지(percentage)를 증가시킴으로써 성능을 향상시킨다.
도 4a에 도시된 바와 같이, 제 1 및 제 2 전극은 반도체 층(44)에 수직인 평면에서 서로에 대해 엇갈리게 배치된다. 즉, 도 4a의 수직 감지기에 대하여, 제 1 전극은 제 2 전극으로부터 수평으로 분리되며 수직 평면에서 제 2 전극과 겹치지 않는다. 바람직한 실시예에서, 제 1 및 제 2 전극은 서로 중첩되지 않는다. 블로킹 층들 중 각각의 층은 블로킹 층 및 반사 방지 층으로서의 이중 기능을 제공할 수 있다.
본 실시예에서, 제 1 또는 제 2 접촉 중 하나는 제 1 또는 제 2 블로킹 층 또는 둘 모두에 결합된다. 더 높은 암전류 및 더 낮은 EQE가 수용가능한 일부 실시예에서, 제 1 블로킹 층(46) 또는 제 2 블로킹 층(47) 또는 둘 모두는 저항(ohmic) 및/또는 쇼트키 접촉으로 대체될 수 있다. X-선 디지털 이미징 외에도, MISIM 감지기 소자의 다른 애플리케이션에는 생체 인식 지문 이미징, 터치 디스플레이 및 제스처 디스플레이가 포함될 수 있다. 생체 인식 지문 이미징에서, MISIM 감지기 소자는 멀티 스펙트럼 이미징을 위해 광학 파장 및 근적외선(600-900nm)에 대해 민감한 것이 바람직하다. 이 실시예에서, 반도체 층(44)의 두께는 반도체 층이 광학 파장과 함께 적외선 파장을 흡수할 수 있도록 선택된다. 대안적으로, 반도체 층(44)은 실리콘 나노와이어, 양자 도트, 또는 다른 적절한 무기 또는 유기 반도체 물질과 같은 적외선에 대해 향상된 감도를 갖는 물질로 대체될 수 있다. 터치 또는 제스처 디스플레이에 있어서, MISIM 감지기 소자는 직접적인 제조 프로세스을 가지며 바람직한 실시예에서 대면적 박막 전자 장치 프로세싱과 직접 호환 가능하기 때문에, MISIM 감지기 소자는 박막 LCD, OLED 및 LED 디스플레이에 직접 집적되어서 고성능, 고효율 디스플레이 센서 픽셀 유닛을 제공한다.
도 4b를 참조하면, 엇갈린 구성의 MISIM 감지기 소자(30)의 제 2 실시예의 개략도가 도시된다. 감지기 소자(30)는 제 1 전극(42)이 그 위에 퇴적되거나 패터닝되는 기판 층(40)을 포함한다. 제 1 블로킹 층(46)은 제 1 전극(42)을 캡슐화하는 기판 층(40) 위에 퇴적된다. 반도체 층(44)은 제 1 블로킹 층(46) 위에 퇴적되고, 이어서 제 2 블로킹 층(47)이 반도체 층(44)의 위에 퇴적된다. 도시된 바와 같이, 제 1 및 제 2 블로킹 층(46, 47)은 반도체 층(44)의 서로 반대 방향의 표면 상에 배치된다.
제 2 전극(48)은 반사 방지층(49)에 의해 캡슐화될 수 있는 제 2 블로킹 층(47) 상에 퇴적 또는 패터닝된다. 본 실시예에서, 제 1 또는 제 2 전극 중 하나는 제 1 또는 제 2 블로킹 층 중 하나에 결합된다. 일부 실시예에서, 반사 방지층(49)은 선택적이며 MISIM 감지기 소자(30)의 동작에 필수적인 것은 아니다. 그러나, 간접적인 변환 이미징에서, 반사 방지 층(49)은 광자가 흡수되는 반도체 층(44) 상에 충돌하는 광 광자의 퍼센티지를 증가시킴으로써 성능을 개선시킨다.
도 4a의 실시예에서와 같이, 전극은 수평면과 수직면 모두에서 서로에 대해 엇갈려있는 것을 볼 수 있다. 또한, 더 높은 암전류 및 더 낮은 EQE가 허용되는 일부 실시예에서, 블로킹 층들 중 하나 또는 양자는 선택적 일 수 있거나 저항 및/또는 쇼트키 접촉으로 대체될 수 있다.
도 4c를 참조하면, 엇갈린 구성의 MISIM 감지기 소자(30)의 제 3 실시예의 개략도가 도시된다. 감지기 소자(30)는 기판 층(40)을 포함하고, 그 위에 반사 방지 층(49)이 퇴적될 수 있다. 도 4b와 관련하여 논의된 바와 같이, 반사 방지층(49)은 선택적인 층이다. 반사 방지 층(또는 반사 방지 층이 없는 경우 기판 층)의 위에, 제 1 전극(42)이 퇴적되거나 패터닝된다. 제 1 블로킹 층(46)은 제 1 전극(42)을 캡슐화하는 반사 방지층(49) 또는 기판 층(40) 위에 퇴적된다. 반도체 층(44)이 제 1 블로킹 층(46) 위에 퇴적된 다음 제 2 블로킹 층(47)이 반도체 층(44) 위에 퇴적된다. 도시된 바와 같이, 제 1 및 제 2 블로킹 층(46, 47)은 반도체 층(44)의 반대 방향 표면 상에 서로 위치한다.
제 2 전극(48)은 제 2 블로킹 층(47) 상에 퇴적되거나 패터닝된다. 본 실시예에서, 제 1 또는 제 2 전극 중 하나는 제 1 또는 제 2 블로킹 층에 결합된다.
도 4a의 실시예에서와 같이, 전극은 수평면과 수직면 모두에서 서로에 대해 엇갈려있는 것을 볼 수 있다. 또한, 더 높은 암전류 및 더 낮은 EQE가 허용되는 일부 실시예에서, 블로킹 층들 중 하나 또는 양자 모두는 선택적 일 수 있거나 저항 및/또는 쇼트키 접촉으로 대체될 수 있다.
도 4d는 탑 전극 구성에서의 MISIM 감지기 소자(30)의 제 4 실시예의 단면을 도시한다. 이 실시예에서, 광학 반사 방지층(49)은 기판 층(40)의 위에 퇴적된다. 반도체 층(44)은 반사 방지층이 없는 경우 기판 층(40) 또는 반사 방지층(49)의 상부에 퇴적된다. 이어서, 반도체 층(44) 상에 블로킹 층(46)이 퇴적된다. 그 다음, 한 쌍의 전극(42 및 48)이 블로킹 층(46) 상에 퇴적되거나 패터닝된다. 한 쌍의 전극은 서로 수평으로 분리된 것으로 보여질 수 있다.
도 4e는 바텀 전극 구성에서의 MISIM 감지기(30)의 제 5 실시예의 단면을 도시한다. 이 실시예에서, 먼저 기판 층(40)의 상부에 한 쌍의 패턴 화된 전극(42, 48)이 있으며, 이어서 블로킹 층(46), 반도체 층(44) 및 선택 반사 방지층(49)이 있다.
암전류는 감지기의 동적 범위 및 이미지 품질을 감소시키고 바이어스 접촉(48)에 인가된 전기장의 함수이기 때문에 종래의 MSM 감지기의 주요 문제점이다. 반도체 층(44) 상에서 충돌하는 광자로부터 생성된 전자 캐리어의 전하 분리에는 큰 전계가 필요하다. 암 전류가 감소되거나 교대로 광전류가 높은 레벨로 유지될 수 있다면, 암전류를 증가시키지 않고도 바이어스 접촉(48)에 더 높은 전위가 인가되어 전하 분리 효율을 증가시키고 상응하게 광전류를 증가시켜서 더 큰 동적 범위, 높은 콘트라스트, 높은 양자 효율성 및 더 우수한 디지털 이미지를 제공하는 더 큰 광-암전류 비율이 가능한다. 바이어스(48) 및 센스(42) 접촉에 대한 저항 또는 쇼트키 접촉은 민감한 의료 방사선 촬영 적용(약 10pA/mm2 이하)에 필요한 암 전류 밀도를 성취할 수 없다. 그러나, 덜 엄격한 응용(예를 들어, 생체 인식 지문 스캐닝 또는 접촉 감지 영역에서)의 경우, 저항 및 쇼트키 접촉만으로 충분할 수 있다.
본 발명의 한 측에서, 본 발명은 동시에 (1) 반도체 층에 충돌하는 광자가 없을 때 암전류를 감소시키고, (2) 광자가 반도체 층에 충돌할 때 높은 광전류를 가능하게 하는 블로킹 층과 결합된 엇갈린 MISIM 접촉 구조를 사용한다. 절연 접촉은 일반적으로 신뢰도 문제를 야기할 수 있는 절연 층 상의 전하 빌드-업에 대한 전위 및 기대된 낮은 반응 시간으로 인해 실용적인 것으로 고려되지 않았다.
이러한 두 가지 목적을 성취하기 위해, 본 개시에서, 블로킹 층(46 및 47)의 재료는 반도체 층과의 낮은 트랩 밀도 계면(interface)을 제공하고, 바이어스 및 센스 전극으로부터 반도체 층으로의 전하 캐리어의 주입을 방지 또는 감소시키며(예컨대 대역 갭) 유전체 강도를 갖도록 다음을 수행하기 위해 신중하게 선택되며, 반도체 층(44) 두께, 인가된 전기 바이어스 및 물질 특성의 함수인 반도체 층(44)의 어두운 전도성 및 광 전도성을 고려하도록 인가된 바이어스 및 블로킹 층(46) 두께가 최적화될 때 반복적으로 장치 작동 동안 소프트한(가역적인) 파괴에서 작동될 수 있다.
광자가 반도체 층(44)에 충돌하여 반도체 층(44)의 저항을 감소시키면, 블로킹 층(46)은 바이어스(48) 및 센스 접촉(42)으로부터 블로킹 층(46)을 통해 반도체 층(44)으로의 수직 전도 경로를 허용하는 소프트한 (즉, 가역적인) 파괴 모드에서 작동한다. 소프트 파괴에서의 작동은 바이어스(48) 및 센싱(42) 접촉 주입 전류를 제한함으로써 낮은 암전류를 여전히 유지하면서 응답 시간 문제를 극복할 수 있는 블로킹 층(46)을 통한 전도를 허용한다. 너무 두껍거나 높은 절연체 파괴 강도를 갖는 블로킹 층(46)을 사용하면 불량한 결과를 초래할 수 있거나 교대로 비호환성 블로킹 층(46) 재료의 선택은 반도체 층(44)과의 열악한 계면을 생성하여 트랩 및 결함이 MISIM 감지기(30) 양자 효율의 급락(drop)을 야기한다.
도 4a 및 도 4b의 실시예에서, 센서 바이어스(48) 접촉에 고전압을 인가할 필요가 있기 때문에, 절연 차단 접촉가 사용될 때 엇갈린 설계가 향상된다. 바이어스 접촉(48)를 TFT로부터 더 멀리(즉, 반도체 층(44)의 상부에) 놓고 TFT 및 센스 접촉(42)이 반도체 층(44)의 바텀 측에 위치하여 센서 및 TFT 신뢰성을 향상시키고 바이어스 접촉(48)으로 인한 센서 신호를 방해하는 과도한 누설 전류 손상을 감소시킨다.
실험에서, 450nm 비정질 실리콘 반도체 층(44)을 사용하는 것이 200nm의 폴리이미드 블로킹 층(46)과 잘 작용한다는 것이 결정되었다. 블로킹 층(47)은 또한 200nm의 폴리이미드 블로킹 층일 수 있다. 이 조합은 녹색 광에 대해 높은 EQE(65% 이상)와의 계면을 생성한다. 대안적으로, 청색 광에 대해 높은 외부 양자 효율이 요구된다면, 동일한 비정질 실리콘 및 폴리이미드 재료 조합에 있어서, 블로킹 층 두께(46)의 대응하는 재최적화를 요구하는 반도체 층(44) 두께가 감소될 필요가 있을 수 있다. 반도체 층(44)은 비정질 실리콘으로부터 상이한 물질 특성 및 흡수 계수를 갖는 IGZO(인듐 갈륨 아연 산화물) 또는 폴리실리콘과 같은 금속 산화물로 변경될 경우, 블로킹 층 물질의 선택(계면 목적), 두께 및 인가된 최대 바이어스 전압의 선택은 제조 전에 계산을 통해 재고려되거나 재최적화 될 수 있다. 비정질 질화규소와 같은 선택적 반사 방지 층이 입사 광자의 경로에서 직접 반도체 층의 상부에 사용되는 경우, EQE의 추가 개선이 가능하다.
또한, 블로킹 층(46)을 패터닝하고 바이어스(48)와 센스(42) 접촉 모두를 위한 절연 콘택트를 사용하거나, 단지 하나의 접촉(예를 들어, 바이어스 접촉(48) 또는 사용된 바이어스에 따라 센스(42) 접촉)에 대한 절연 접촉을 사용하는 것이 가능함이 주목된다.
(예를 들어, 바이어스(48) 또는 센스(42) 접촉 또는 블록킹 층(46)의) 패터닝 프로세스는 또한 패터닝 프로세스 동안의 공기 및 화학 물질에 노출되기 때문에 반도체 층(44) 계면을 잠재적으로 열화시킬 수 있다. 통상적으로, 도 4a 내지 도 4d에 도시된 바와 같이, 바이어스(48) 및 감지(42) 접촉 모두를 가로질러 연장되는 블로킹 층은 반도체 층(44)을 둘러싸서 더 높은 양자 효율을 유지하는 적은 결함 및 트랩을 갖는 반도체 층(44)을 갖는 개선된 계면을 제공한다. 대안적인 실시예에서, 주의 깊은 반도체 프로세싱이 수행되는 경우, 바이어스(48) 또는 감지(42) 접촉 중 하나만이 절연되는 MISIM 감지기 소자가 사용될 수 있다.
또한, 바이어스(48) 및 센스(42) 접촉은 광자 흡수 및 수송이 수평(측) 상태로 유지되도록 수평 거리만큼 분리되는 한 반도체(44) 층의 반대 방향 측 상에 하나씩 배치 될 수 있다. 또한, 바이어스(48) 및 센스(42) 접촉이 투명한 물질을 이용하여 만들어지면, 탑 전극 또는 바텀 전극 구성 모두는 어느 방향으로부터든지 동일하게 광 광자를 감지할 수 있다. 투명 재료는 알루미늄, 몰리브덴, 크롬, 인듐 주석 산화물(ITO), 산화 아연(ZnO), 인듐 갈륨 아연 산화물(IGZO) 및 폴리(3,4-에틸렌디옥시티오펜) 폴리스티렌 술폰산염(PEDOT:PSS)을 포함하되 이에 한정되지 않는다.
도 5a는 바텀 게이트, 역으로 엇갈린(inverted staggered) 박막 트랜지스터 (TFT) 구조를 도시하고, 여기서, 기판(50)(예를 들어, 유리 또는 플라스틱)은 패터닝된 게이트 전극(52)을 포함하고, 게이트 절연체(54), 반도체 층(56) 및 소스(58) 및 드레인(59) 접촉을 한정하는 패턴화된 접촉 층을 포함한다. 도 5b는 역 구조의 층을 갖는 탑 게이트, 역으로 엇갈린 TFT 구조를 도시한다. 모두 오늘날 디스플레이 산업에서 사용되는 비정질 실리콘 TFT의 구현이다. 당업자가 이해할 수 있는 CMOS(상호 보완 산화철 반도체), IGZO 및 폴리실리콘 트랜지스터에 대해 유사한 단면이 도시될 수 있다.
도 6a 내지 도 6g 중 적어도 하나에 도시된 광 전도성 소자 구현은 도 3에 도시된 픽셀 회로상에 맵핑될 수 있으며, 여기서 트랜지스터 게이트 전극(63)이 픽셀 게이트 라인(38)에 연결되고, 소스 전극(61)이 픽셀 데이터 라인(36)에 연결되며(도 3 참조) 바이어스 전극(67)이 바이어스 노드(33)에 연결된다. MISIM 감지기 소자는 전술 한 바와 같이 센스 전극(66)과 바이어스 전극(67) 사이에 고유의 내부 커패시턴스를 가지기 때문에, 도 3에 도시된 커패시터(32)는 선택 사항이다. 또한,도 6a 내지 도 6g는 당업자가 이해할 수 있는 능동형 픽셀 센서 또는 광자 카운팅 회로와 같은 다른 픽셀 판독 회로 상에 매핑될 수 있다.
MISIM 감지기 소자 아래에 TFT 판독 회로 소자를 배치하는 하나의 추가적인 문제(challenge)는, 바이어스(67) 및/또는 센스 전극(66)상의 정상 동작 전압이, 특히 바텀 게이트 TFT 구성이 도 6a 내지 도 6g 중 적어도 하나의 경우와 마찬가지로 사용될 경우 TFT 작동에 영향을 줄 수 있는 것이다. 여기서, (예를 들어, 누설 전류를 최소화하기 위해 게이트 전극(63)에 우선적으로 결합된) 백 게이트(75)가 포함되어, TFT가 위에 있는 전극들 중 하나 때문에 부주의하게 전도하지 않는 것을 보장한다. 탑 게이트 TFT 구성이 사용되면, 탑 게이트가 정전 실드로서 작용하고, 바이어스(67) 또는 센스 전극(66)이 TFT를 부주의하게 바이어스 온(biase on)하는 것을 방지하거나 그 가능성을 줄일 수 있기 때문에 백 게이트(75)에 대한 필요성이 완화될 수 있다.
도 6a 내지 도 6g 중 적어도 하나에 도시된 장치 구조에서, 신틸레이팅 층 (68)(신틸레이터(15)와 유사함)은 신틸레이팅 층(68)으로부터의 입사광에 완전히 노출되는 반도체 층(70)에 기인하여 MISIM 검출기 요소의 상부에 증착되거나 배치되어 입사광의 더 높은 흡수를 가져저항으로써보다 양호한 EQE를 초래한다. 신틸레이팅 층(68)이 바닥(즉, 유리(60)에 인접한)에 퇴적되거나 배치되면, 유리(60)의 두께 및 센스 전극 및 바이어스 전극이 불투명하고 비정질 실리콘(70)에 도달하는 광을 차단하는 경우 EQE의 손실로 인한 공간 분해능의 손실이 있을 수 있다. 또한, 개시된 광 전도성 소자는 PIN 포토다이오드와 같은 p+ 도핑된 층을 사용하지 않기 때문에, 청색 발광 신틸레이팅 형광체가 작용할 수 있다.
도 6a 및 도 6b에 도시된 실시예는 각각 바텀 전극 및 엇갈린 전극 MISIM 감지기 아래에 있는 바텀 게이트 TFT를 사용한다. 도 6c에 도시된 실시예는 공동 평면 구성에서 탑 게이트 TFT 및 바텀 전극 MISIM 감지기를 사용한다. 도 6d 및 도 6e에 도시된 실시예는 각각 바텀 전극 및 엇갈린 전극 MISIM 감지기 아래에 놓이는 상부 게이트 TFT를 사용한다. 도 6f 및 도 6g는 MISIM 감지기 소자의 상부에 판독 회로 소자를 제조하는 2 가지 가능한 주입을 도시한다. 도 6f는 탑 전극 MISIM 감지기 및 탑 게이트 TFT를 사용하고, 여기서 도 6g는 탑 전극 MISIM 감지기 및 바텀 게이트 TFT 스위치를 사용한다. 동일 평면 또는 완전 중첩 구성(TFT 위의 MISIM 검출기 또는 MISIM 검출기위의 TFT) 모두에서 상부 또는 바텀 게이트 TFT 스위치 및 상부 또는 바텀 또는 엇갈린 전극 MISIM 검출기의 조합을 사용하는 추가 구현이 가능한 것이 주목되어야 한다. 또한, 투명 센스 전극(66) 및 바이어스 전극(67)의 사용은 상부, 바텀 및 엇갈린 전극 MISIM 검출기가 비교가능한 성능으로 상호 교환가능하게 사용될 수 있게 한다.
도 6a는 비정질 실리콘 MISIM 감지기 소자 아래에 물리적으로 매립된 판독 회로 소자를 사용하여 구현된 광 전도체 소자의 단면을 도시한다. MISIM 검출기 요소는 빗 형상(comb configuration)의 센스 전극(66)과 바이어스 전극(67), 센스 전극(66) 또는 바이어스 전극(67) 중 적어도 하나를 덮는 폴리이미드 차단 층(71)(또는 대안적으로 그 중에서도, 비정질 실리콘 산화물, 비정질 실리콘 옥시나이트라이드, 벤조사이클로부텐(BCB), 파릴렌, 폴리스티렌 또는 PTCBI, CuPc와 같은 임의의 n/p-형 유기/비-유기 차단 층을 포함하되 이에 한정되지 않는 임의의 대역 갭 유기/비-유기 절연체), 비정질 실리콘(a-Si:H) 반도체 층(70)(또는, 대안적으로, 몰리브덴 황화물, 인듐 갈륨 아연 산화물, 다결정 실리콘, 비정질 셀레늄, 요오드화 수은, 산화 규소, 미세결정 실리콘, 나노결정 실리콘, 결정 실리콘, 펜타센, PTCBI, CuPc, 저분자 유기 반도체 또는 폴리머 유기 반도체) 및 예컨대, 비정질 실리콘 질화물(a-SiNx:H)과 같은 선택 반사 방지 코팅 층(69)을 포함한다.
도시된 판독 회로 소자는 스위치로서 동작하는 바텀 게이트 비정질 실리콘 TFT를 사용한다. TFT는 비정질 실리콘 질화물(a-SiNx:H) 게이트 유전체층(72), 비정질 실리콘(a-Si:H) 반도체 층(73), a-SiNx:H 패시베이션 층(74) 및 도핑된 저항 접촉 층(62)을 포함한다.
선택적으로, 판독 회로 소자는 다양한 능동형 화소 센서 또는 광자 카운팅 화소 판독 회로를 사용할 수 있다. 능동형 픽셀 회로는 도 3에 도시된 TFT 스위치 회로(34) 대신에 온-픽셀 전치 증폭기(preamplifier) 회로를 포함한다.
MISIM 감지기 소자는 PIN 포토 다이오드(예를 들어, 1㎛)와는 대조적으로 더 멀게(예컨대 5㎛) 배치된 센스 전극(66)과 바이어스 전극(67) 사이에 발생하는 고유 커패시턴스로 인해 비교가능한 크기의 PIN 포토다이오드보다 더 낮은 고유 전하를 갖는다. 특히, PIN 포토 다이오드(일반적으로 100 마이크론픽셀의 경우 약 1pF)와 비교할 때 MISIM 감지기 소자(여기서, 100 마이크론 픽셀의 경우 약 0.2pF)의 더 낮은 커패시턴스의 MISIM 감지기 소자는 신호 대 잡음비(SNR) 면에 있어서 능동형 픽셀 센서 판독 소자와 MISIM 감지기 소자의 결합을 월등하게 만든다. SNR 개선은 MISIM 감지기 소자의 전압 이득에 대한 입력 전하가 PIN 다이오드가 MISIM 감지기 소자의 비례적으로 더 낮은 커패시턴스로 인해 사용되는 경우보다 비례하여 높기 때문에 발생한다.
판독 회로 소자를 MISIM 감지기 소자 아래에 삽입하는 것은 또한 광 흡수 영역을 증가 시키거나 최대화하는 장점을 갖는다. 이것은 능동형 픽셀 센서 회로는 단 하나의 TFT만을 필요로 하는 스위치(34)와 달리 판독 회로 소자에서 일반적으로 하나 이상의 트랜지스터를 사용하기 때문에 더욱 중요해진다. 따라서, 판독 회로 소자를 MISIM 감지기 소자 아래에 내장하는 것은 성능 및 EQE를 최대화하는 데 유리하다.
TFT 드레인 전극(76)은 레벨 간 유전체(65) 내의 비아(64)에 의해 유전체(65)가 MISIM 감지기 소자와 판독 회로 소자를 물리적으로 분리하는 센스 전극(66) 중 하나에 연결된다. 유전체는 비정질 실리콘 질화물, 비정질 실리콘 산화물, 비정질 실리콘 옥시나이트라이드, 폴리이미드, 벤조사이클로부텐(BCB), 파릴렌, 아크릴 및 폴리스티렌 또는 다른 통상적인 무기 또는 유기 유전체를 포함하는 다양한 재료로부터 선택될 수 있다.
유전체(65)의 선택은 특히 MISIM 감지기 소자의 사용이 절연 콘택트로 인한 잠재적으로 높은 전압의 사용을 필요로 하기 때문에 중요하다. 바이어스 전극(67) 또는 센스 전극(66) 상의 고전압은 유전체(65)의 국부 파괴를 초래하는 TFT 전극(예를 들어, 백 게이트(75), 소스(61) 또는 드레인(76)) 사이에 높은 수직 전계를 일으킬 수 있다.
그러나, 각각의 재료는 상이한 유전 강도 및 파괴 전압을 가지며, 대응하여 층 두께의 튜닝을 필요로 한다. 고전압 탄력성을 위한 이러한 설계는 평탄화 층 으로서 그리고 낮은-k 유전체로서 기능하여 레벨 간 유전체를 최적화하여 기생 커플링 커패시턴스를 줄이기 위해 수행되는 전통적인 설계 프로세스에 추가된다. 예를 들어, 1MV/cm의 파괴 전압을 갖는 유전체(65)에 BCB가 사용되고, 바이어스 전극(67)이 500V의 전위로 설정되면, 우발적인 유전체(65) 파괴를 방지하기 위해 BCB가 적어도 5um 필요하다. 요구되는 BCB의 두께는 현재 TFT 산업의 레벨 간 유전체에 일반적으로 사용되는 두께를 훨씬 초과한다. 유전체(65)의 매우 두꺼운 층을 사용하는 것은 감지기 소자와 판독 회로 소자 사이의 통합 문제를 극복할 것을 요구한다.
도 6a에 도시된 비정질 실리콘 MISIM 감지기 소자는 바이어스 전극(67) 및 센스 전극(66) 층이 후속 블로킹 층(71) 및 반도체 층(70)에 대한 스텝 커버리지 문제를 피하기 위해 얇게(예를 들어, 50-100nm) 만들어질 경우 잘 작동한다. 여기서, 예를 들어, MISIM 감지기 소자 아래 5um 두께의 유전체(65) 층은 가파른 측벽 각을 가진 전통적인 프로세스에서 비아가 만들어지면 기능적(EQE 손실) 및 신뢰성(빈약 한 연결성) 문제를 일으킬 수 있다. 따라서, 적절한 연속성 및 커버리지를 허용하기 위해, 유전체(65) 내의 비아(64)는 경사진 또는 각진 측벽을 가질 수 있다. BCB의 경우, 다른 측벽 각도 및 센스 전극(66) 및 바이어스 전극(67) 두께 조합이 또한 당업자에 의해 이해되는 바와 같이 적절한 설계에 의해 작용할 수 있지만, 이 작업을 위해 45° 또는 그 보다 작은 각도가 적절하게 작동하는 것으로 밝혀졌다.
도 6b는 바텀 판독 회로와 MISIM 감지기의 대안적 통합의 단면을 도시한다. 신뢰성을 높이고(바이어스 접촉에서 잠재적으로 높은 전압을 사용하는 것으로 인한) 유전체(65) 파괴의 가능성을 줄이기 위해 MISIM 감지기(도 4b)의 엇갈린 전극 구성이 사용되었다. 센스 전극(66) 및 바이어스 전극(67)의 배치는 바이어스 전극과 바텀의 TFT 사이의 수직 전계가 감소된 또는 최소의 값이 되는 방식으로 되는 것이 바람직한 것이 주목되어야 한다. 일 실시예에서, 센스 전극은 바텀 TFT 및 라인에 대한 전기장을 마스킹하기 위해 사용될 수 있다. 따라서, TFT의 크기, 픽셀의 면적, 유전체(65) 및 그 두께의 선택, 제 1 및 제 2 블로킹 층(71 및 77)의 선택 및 반도체 층(예를 들어 a-Si:H )(70)의 두께는 센스 전극(66) 및 바이어스 전극(67)의 폭 및 간격에 영향을 미친다. 도 6c는 동일 평면 구현을 이용하는 광 전도체 소자의 단면을 도시한다. 소자 구성요소는 비정질 실리콘 MISIM 감지기 소자(30), 커패시터(32) 및 비정질 실리콘 TFT 스위치(34)를 포함하는 도 3에 도시된 픽셀 레벨 회로에 매핑될 수 있다. 도 6c에서, MISIM 감지기 단면(81)은 폴리이미드 블로킹 층(71)(또는 대안적으로, 비정질 실리콘 질화물, 비정질 실리콘 산화물, 비정질 실리콘 산질화물, BCB(benzocyclobutene), 파릴렌, 폴리스티렌 또는 PTCBI, CuPc와 같은 임의의 n/p-형 유기/비유기 블록킹 층과 같은 임의의 대역 갭 유기/비유기 절연체), 비정질 실리콘의 반도체 층(70)(또는 대안적으로, 하나 이상의 몰리브덴 설파이드, 인듐 갈륨 산화 아연, 다결정 실리콘, 비정질 셀레늄, 요드화 수은, 산화 납, 미세결정 실리콘, 나노결정 실리콘, 결정 실리콘, PTCBI 또는 CuPc), 비정질 실리콘 질화물(72) 및 또 다른 비정질 질화 실리콘 패시베이션 층(82)과 함게 공통적으로 알려진 빗 전극 형상으로 바이어스 전극(67) 및 센스 전극(66)을 포함한다. 커패시터 단면(80)은 일반적으로 저 전위인 그라운드(78)에 연결된 상부 커패시터 플레이트와 함께 센스 전극(66)과 공유된 바텀 플레이트를 도시한다. 이 경우의 커패시터 유전체는 비정질 실리콘 질화물(74)이고, MISIM 감지기 단면(81) 내의 반사 방지층과 공유된다. TFT 단면(79)은 도 3의 픽셀 데이터 라인(36)에 연결된 소스 전극(61)을 포함한다. 또한, 도 3의 픽셀 게이트 라인(38)에 연결된 게이트 전극(63)이 도시된다. 드레인 전극(76)은 센스 전극(66)에 연결되며 커패시터 단면(80)에 도시된 커패시터의 하나의 플레이트를 형성한다. TFT 단면(79)에 있어서, 비정질 실리콘 층(73)이 능동형 층이며 이것은 MISIM 감지기 단면(81)과 공유될 수 있다. TFT 게이트 유전체는 MISIM 감지기의 단면(81)에 도시된 반사 방지 층 및 커패시터의 유전체 층과 공유될 수 있는 비정질 실리콘 질화물 층(74)에 의해 형성된다.
도 6c에 도시된 동일 평면의 이점 중 하나는 여러 층의 공유 사용을 허용하여, 예를 들어 TFT 게이트 유전체는 MISIM 감지기(30)(도 3)의 반사 방지 코팅 역할을 할 수 있다. 대조적으로, PIN 다이오드에서 고유 비정질 실리콘 PIN 분리 프로세스 및 녹색 광자를 흡수하는 데 필요한 두꺼운 반도체 층은 일반적으로 금속 접촉을 제외한 모든 층의 공유를 배제한다. 또한 과도한 누설 전류를 줄이려면 PIN 다이오드 측벽을 신중하게 에칭하고 패시베이션해야 한다. MISIM 감지기(30)(도 3)에서, 전도 경로가 수평이기 때문에, 수평 계면이 주로 중요하다. 먼저 기재된 바와 같이, 블로킹 층(46)을 사용하여 반도체 층(44)에 대한 계면을 보호하는 것을 돕는다. 따라서, MISIM 감지기(30)가 표준 TFT 스위치(34) 제조 프로세스에 내장 되더라도, 장치 성능은 장기간 안정적으로 유지된다. 도 6c의 동일 평면 디자인은 도 4a 및 도 4b에 설명된 엇갈린 센서를 사용하도록 또한 적용될 수 있는 것이 주목되어야 한다.
도 6d 및 도 6e는 MISIM 감지기(30)와 TFT 스위치(34)의 두 가지 가능한 다른 통합이다. 도 6d 및 6e는 각각 바텀 및 엇갈린 전극 MISIM 감지기 아래의 상부 게이트 TFT의 주입의 단면을 도시한다. 도 6d 및 도 6e에 도시된 바와 같이, 이러한 2개의 설계는 MISIM 감지기(30)를 TFT 스위치에 연결하기 위해 층간 금속 접촉을 요구할 수 있다.
도 7을 참조하면, 감지기 소자 제조 방법의 개략적인 흐름도가 도시되어있다. 처음에, 기판 위에, 반사 방지층이 기판 층(700)의 상부에 퇴적된다. 이것은 감지기 소자의 설계에 따라 선택 사항인 것을 이해할 것이다. 그 다음, 감지기 소자 설계에 따라 제 1 전극이 기판 층 또는 반사 방지층(702)의 상에 퇴적된다.
이어서, 제 1 블로킹 층이 제 1 전극(704) 상에 퇴적된다. 반사 방지층과 마찬가지로, 제 1 블로킹 층은 감지기 소자의 설계에 따라 선택적일 수 있다. 그 다음, 반도체 층은 제 1 블로킹 층 또는 제 1 전극(706) 상에 퇴적된다.
이어서, 제 2 선택 블로킹 층이 반도체 층(708) 상에 퇴적 될 수 있다. 이어서, 감지기 소자(710)의 설계에 따라, 제 2 전극이 제 2 블로킹 층 또는 반도체 층의 상부에 퇴적된다.
본 발명에 따르면, 제 1 및 제 2 전극은 반도체 층의 반대 방향 측 상에 위치되고, 반도체 층에 수직인 평면에서 서로에 대해 엇갈리게 배치된다. 바람직한 실시예에서, 제 1 및 제 2 전극은 서로 겹치지 않도록 엇갈려 있다.
마지막으로, 또 다른 선택 반사 방지층이 제 2 전극(712) 위에 퇴적 될 수 있다.
앞선 설명에서, 설명을 목적으로, 여러 가지 상세 내용이 제공되어 실시예에 대한 철저한 이해를 제공한다. 그러나 당업자에게는, 이들 특정 상세 내용이 필요하지 않을 수 있음은 자명할 것이다. 다른 상황에서, 잘 알려져 있는 구조와 회로가 이해를 불명확하게 하지 않기 위해 블록도로 도시된다. 예컨대, 특정한 상세한 내용은, 본 명세서에서 기재된 실시예 및 그 요소가 소프트웨어 루틴, 하드웨어 회로, 펌웨어 또는 그 조합으로 구현되는지에 대해 제공되지는 않는다.
개시 또는 그 요소의 실시예는 (컴퓨터로 판독 가능한 매체, 프로세서로 판독 가능한 매체, 또는 컴퓨터로 판독 가능한 프로그램 코드가 그 내부에 구현된 컴퓨터로 사용 가능한 매체로도 지칭되는) 기계로 판독 가능한 매체에 저장된 컴퓨터 프로그램 제품으로서 제공되고 표시될 수 있다. 기계로 판독 가능한 매체는, 디스켓, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 메모리 디바이스(휘발성 또는 비휘발성), 또는 유사한 저장 메커니즘을 포함한 자기, 광학, 또는 전기 저장 매체를 포함한 임의의 적절한 유형의 비-일시적 매체일 수 있다. 기계로 판독 가능한 매체는, 수행될 때, 본 개시의 실시예에 따른 방법에서의 단계를 프로세서가 실행하게 하는 여러 세트의 명령, 코드 시퀀스, 구성 정보, 또는 다른 데이터를 포함할 수 있다. 당업자는, 전술한 구현을 구현하는데 필요한 다른 명령과 동작이 또한 기계로 판독 가능한 매체 상에 저장될 수 있음을 이해할 것이다. 기계로 판독 가능한 매체 상에 저장된 명령은 프로세서, 컨트롤러나 다른 적절한 처리 디바이스에 의해 수행될 수 있으며, 회로와 계면할 수 있어서 기재한 임무를 실행할 수 있다.
전술한 실시예는 단지 예이고자 한다. 여기 첨부된 청구범위에 의해서만 한정된 적용범위로부터 벗어나지 않는다면, 변경, 변형 및 수정은 당업자에 의해 특정한 실시예에 대해 실현될 수 있다.

Claims (20)

  1. 디지털 이미징 시스템용 감지기 소자로서,
    광자를 흡수하기 위한 반도체 층;
    상기 반도체 층의 제 1 측에 위치되는 제 1 전극; 및
    상기 반도체 층의 제 2 측에 위치되는 제 2 전극 - 상기 제 1 측 및 상기 제 2 측은 상기 반도체 층의 반대 방향 측들임 - 을 포함하고,
    상기 제 1 전극 및 상기 제 2 전극은 상기 반도체 층에 수직인 평면에서 서로에 관하여 엇갈리게 되어 있는(staggered), 감지기 소자.
  2. 청구항 1에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 서로 중첩하지 않는, 감지기 소자.
  3. 청구항 1에 있어서, 상기 제 1 전극과 상기 반도체 층 사이에 블로킹 층을 더 포함하는, 감지기 소자.
  4. 청구항 3에 있어서, 상기 제 2 전극과 상기 반도체 층 사이에 블로킹 층을 더 포함하는, 감지기 소자.
  5. 청구항 3에 있어서, 상기 블로킹 층은 절연 층, 저항(ohmic) 층 또는 쇼트키(Schottky) 층 중 적어도 하나를 포함하는, 감지기 소자.
  6. 청구항 5에 있어서, 상기 절연 층은 비정질 실리콘 질화물, 비정질 실리콘 산화물, 비정질 실리콘 산질화물(oxynitride), 폴리이미드, 벤조사이클로부텐(BCB), 폴리-(N-비닐카바졸)(PVK), 파릴렌, 아크릴 및 폴리스티렌 중 적어도 하나인, 감지기 소자.
  7. 청구항 1에 있어서, 상기 제 1 전극 또는 상기 제 2 전극의 적어도 일 측에 위치되는 반사 방지 층을 더 포함하는, 감지기 소자.
  8. 청구항 7에 있어서, 상기 반사 방지 층은 비정질 실리콘 질화물, 비정질 실리콘 산화물, 비정질 실리콘 산질화물 또는 유기 재료 중 적어도 하나인, 감지기 소자.
  9. 청구항 3에 있어서, 상기 블로킹 층은 또한 반사 방지 층으로서 기능하는, 감지기 소자.
  10. 청구항 1에 있어서, 상기 전극들은 불투명한 전도성 재료 또는 투명한 전도성 재료 중 적어도 하나인, 감지기 소자.
  11. 청구항 1에 있어서, 상기 감지기 소자는 판독 회로 소자에 결합되는, 감지기 소자.
  12. 청구항 11에 있어서, 상기 판독 회로 소자는 트랜지스터 스위치 회로, 능동형 픽셀 센서 회로 또는 광자 카운팅 픽셀 회로 중 적어도 하나를 포함하는, 감지기 소자.
  13. 청구항 11에 있어서, 상기 감지기 소자는 디스플레이 픽셀과 통합되는, 감지기 소자.
  14. 감지기 소자를 제조하는 방법으로서,
    기판 상에 제 1 전극을 퇴적하는 단계;
    상기 제 1 전극 위에 반도체 층을 퇴적하는 단계; 및
    상기 반도체 층 상에 제 2 전극을 퇴적하는 단계를 포함하고;
    상기 제 1 전극 및 상기 제 2 전극은 상기 반도체 층의 반대 방향 측들에 있으며;
    상기 제 1 전극 및 상기 제 2 전극은 상기 반도체 층에 수직인 평면에서 서로에 관하여 엇갈리게 되어 있는, 방법.
  15. 청구항 14에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 서로 중첩하지 않는, 방법.
  16. 청구항 14에 있어서, 상기 반도체 층을 퇴적하는 단계 전에 상기 제 1 전극 상에 블로킹 층을 퇴적하는 단계를 더 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 제 2 전극을 퇴적하는 단계 전에 상기 반도체 층 상에 블로킹 층을 퇴적하는 단계를 더 포함하는, 방법.
  18. 청구항 15에 있어서, 상기 블로킹 층은 절연 층, 저항 층 또는 쇼트키 층 중 적어도 하나인, 방법.
  19. 청구항 17에 있어서,
    상기 제 1 전극 또는 상기 제 2 전극 중 하나 상에 반사 방지 층을 퇴적하는 단계를 더 포함하는, 방법.
  20. 청구항 19에 있어서, 상기 반사 방지 층은 비정실 실리콘 질화물, 비정질 실리콘 산화물, 비정질 실리콘 산질화물 또는 유기 재료 중 적어도 하나인, 방법.
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