KR20180043345A - 2차원 재료를 포함하는 장치를 형성하기 위한 방법 - Google Patents

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Abstract

방법 및 장치로서, 방법은: 적어도 2개의 전극들(23)을 이형층(release layer) 상에 형성시키는 단계로서, 상기 적어도 2개의 전극들은 2차원 재료(25)의 층이 상기 적어도 2개의 전극들 사이에 제공되는 것을 가능하게 하도록 구성되는, 상기 적어도 2개의 전극들을 이형층 상에 형성시키는 단계; 상기 적어도 2개의 전극들을 덮어씌우는 성형 가능한 중합체(27)를 제공하는 단계를 포함하고, 상기 적어도 2개의 전극들 및 상기 성형 가능한 중합체는 평면(29)의 적어도 일부를 형성한다.

Description

2차원 재료를 포함하는 장치를 형성하기 위한 방법
본 개시사항의 예들은 2차원 재료를 포함하는 장치를 형성하기 위한 방법에 관한 것이다. 특히, 본 개시사항의 예들은 그래핀(graphene)과 같은 2차원 재료를 포함하는 전자 장치를 형성하기 위한 방법에 관한 것이다.
그래핀과 같은 2차원 재료들을 포함하는 장치는 잘 알려져 있다. 예를 들어, 화학 재료들 또는 광과 같은 파라미터들이 감지될 수 있도록 그래핀이 저항 센서들 또는 전계 효과 트랜지스터들과 같은 디바이스들에 제공될 수 있다. 다른 디바이스들에서, 그래핀 전계 효과 트랜지스터들은 논리 소자들 또는 다른 전자부품들로서 사용될 수 있다.
이러한 디바이스들을 형성하는 개선된 방법들을 제공하는 것이 유용하다.
다양한, 그러나 반드시 전부는 아닌 본 개시사항의 예들에 따르면: 적어도 2개의 전극들을 이형층(release layer) 상에 형성하는 단계로서, 상기 적어도 2개의 전극들은 2차원 재료의 층이 적어도 2개의 전극들 사이에 제공되는 것이 가능하도록 구성되는, 상기 형성 단계; 상기 적어도 2개의 전극들을 덮어씌우는 성형가능한 중합체를 제공하는 단계로서; 상기 적어도 2개의 전극들 및 상기 성형 가능한 중합체는 평면의 적어도 일부를 형성하는, 상기 제공 단계를 포함하는 방법이 제공될 수 있다.
일부 예들에서, 이형층은 2차원 재료의 매끄러운 층이 제공되는 것이 가능하도록 매끄러운 표면을 가질 수 있다.
일부 예들에서, 적어도 2개의 전극들은 동일한 평면에 제공될 수 있다.
일부 예들에서, 상기 방법은 전극들이 이형층으로부터 제거된 후에 전극들을 덮어씌우는 2차원 재료를 제공하는 단계를 포함할 수 있다.
일부 예들에서, 상기 방법은 상기 2차원 재료를 이형층 상에 제공하는 단계를 포함할 수 있다. 상기 방법은 또한 2차원 재료를 덮어씌우는 적어도 2개의 전극들 중 적어도 일부를 제공하는 단계를 포함할 수 있다. 적어도 2개의 전극들, 2차원 재료, 및 성형 가능한 중합체는 평면의 적어도 일부를 형성할 수 있다.
일부 예들에서, 상기 방법은 성형 가능한 중합체를 포함하는 합성 중합체 기판을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 합성 중합체 기판상에 하드 코팅을 제공하는 단계를 포함할 수 있다.
일부 예들에서, 2차원 재료 및 적어도 2개의 전극들은 바텀 게이트 전계 효과 트랜지스터(bottom gate field effect transistor)의 적어도 일부를 형성할 수 있다.
일부 예들에서, 2차원 재료 및 적어도 2개의 전극들은 탑 게이트 전계 효과 트랜지스터(top gate field effect transistor)의 적어도 일부를 형성한다.
일부 예들에서, 상기 방법은 복수의 전극들과 2차원 재료들의 부분들을 제공하여 복수의 전계 효과 트랜지스터들을 형성하는 단계를 포함할 수 있고, 여기서 적어도 일부의 전계 효과 트랜지스터들은 바텀 게이트 전계 효과 트랜지스터들이고, 전계 효과 트랜지스터들의 적어도 일부는 탑 게이트 전계 효과 트랜지스터들이다.
일부 예들에서, 2차원 재료는 그래핀을 포함할 수 있다.
일부 예들에서, 상기 방법은 2차원 재료를 활성화하는 단계를 포함할 수 있다.
일부 예들에서, 상기 방법은 양자점들로 2차원 재료를 활성화하는 단계를 포함할 수 있다.
일부 예들에서, 성형 가능한 중합체는 적어도 2개의 전극들이 이형층으로부터 제거된 후에 적어도 2개의 전극들을 위한 플렉시블 기판(flexible substrate)을 제공할 수 있다.
일부 예들에서, 성형 가능한 중합체는 액체 중합체, 성형 가능한 중합체 호일 중 적어도 하나를 포함할 수 있다.
다양한, 그러나 반드시 전부는 아닌 본 개시사항의 예들에 따르면, 임의의 상술한 방법들에 의해 형성된 장치가 제공될 수 있다.
다양한, 그러나 반드시 전부는 아닌 본 개시사항의 예들에 따르면: 적어도 2개의 전극들과 2차원 재료의 층으로서, 상기 적어도 2개의 전극들은 이형층 상에 형성되어있고 상기 적어도 2개의 전극들은 2차원 재료의 층이 상기 적어도 2개의 전극들 사이에 제공되는 것을 가능하게 하도록 구성되는, 상기 적어도 2개의 전극들과 2차원 재료의 층; 및 상기 적어도 2개의 전극들을 덮어씌우는 성형 가능한 중합체를 포함하는 장치가 제공될 수 있고; 상기 적어도 2개의 전극들 및 상기 성형 가능한 중합체는 평면의 적어도 부분을 형성한다.
일부 예들에서, 이형층은 2차원 재료의 매끄러운 층이 제공되는 것이 가능하도록 매끄러운 표면일 수 있다.
일부 예들에서, 적어도 2개의 전극들은 동일한 평면에 제공될 수 있다.
일부 예들에서, 전극들이 이형층으로부터 제거된 후에 전극들을 덮어씌우는 2차원 재료가 제공될 수 있다.
일부 예들에서, 2차원 재료는 이형층 상에 제공될 수 있다. 2차원 재료를 덮어씌우는 적어도 2개의 전극들 중 적어도 일부가 제공될 수 있다. 적어도 2개의 전극들, 2차원 재료, 및 성형 가능한 중합체는 평면의 적어도 일부를 형성할 수 있다.
일부 예들에서, 상기 장치는 성형 가능한 중합체를 포함하는 중합체 기판을 포함할 수 있다. 일부 예들에서, 상기 장치는 합성 중합체 기판상에 하드 코팅을 포함할 수 있다.
일부 예들에서, 2차원 재료 및 적어도 2개의 전극들은 바텀 게이트 전계 효과 트랜지스터의 적어도 일부를 형성할 수 있다.
일부 예들에서, 2차원 재료 및 적어도 2개의 전극들은 탑 게이트 전계 효과 트랜지스터의 적어도 일부를 형성할 수 있다.
일부 예들에서, 상기 장치는 복수의 전극들과 복수의 전계 효과 트랜지스터들을 형성하는 2차원 재료들의 부분들을 포함할 수 있고, 여기서 적어도 일부의 전계 효과 트랜지스터들은 바텀 게이트 전계 효과 트랜지스터들이고, 전계 효과 트랜지스터들의 적어도 일부는 탑 게이트 전계 효과 트랜지스터들이다.
일부 예들에서, 2차원 재료는 그래핀을 포함할 수 있다.
일부 예들에서, 2차원 재료는 활성화될 수 있다.
일부 예들에서, 2차원 재료는 양자점들로 활성화될 수 있다.
일부 예들에서, 성형 가능한 중합체는 적어도 2개의 전극들이 이형층으로부터 제거된 후에 적어도 2개의 전극들을 위한 플렉시블 기판을 제공할 수 있다.
일부 예들에서, 성형 가능한 중합체는 액체 중합체, 성형 가능한 중합체 호일 중 적어도 하나를 포함할 수 있다.
다양한, 그러나 반드시 전부는 아닌 본 개시사항의 예들에 따라서, 첨부된 청구항들에 청구된 예들이 제공된다.
상세한 설명을 이해하는 데 유용한 다양한 예들의 보다 좋은 이해를 위해, 참조가 첨부된 도면들에만 오직 예로서 이루어질 것이다:
도 1은 방법을 도시한 도면;
도 2는 장치를 도시한 도면;
도 3a 내지 도 3g는 예시적인 방법을 도시한 도면;
도 4a 내지 도 4i는 예시적인 방법을 도시한 도면;
도 4a 내지 도 5k는 예시적인 방법을 도시한 도면;
도 6은 장치를 도시한 도면;
도 7a 내지 도 7k는 예시적인 방법을 도시한 도면;
도 8은 장치를 도시한 도면; 및
도 9는 장치를 도시한 도면.
도면들은 예시적인 방법들 및 장치를 도시한다. 상기 방법들은 2차원 재료를 포함하는 장치를 형성하는데 사용될 수 있다. 상기 장치는 전자 디바이스들 내에 전자 부품들을 형성할 수 있다. 일부 예들에서, 형성되는 장치는 감지용일 수 있다. 상기 장치는 광, 온도, 화학 재료들 또는 다른 파라미터들과 같은 환경 파라미터들을 감지하기 위한 것일 수 있다. 장치는 능동 센싱용 이거나 수동 센싱용 일 수 있다. 장치는 광 검출기 일 수 있고, 이미징에 사용될 수 있다. 장치는 제 1 파장에서만 또는 제 1 파장 범위 내에서만 광을 감지할 수 있다.
도 1은 본 개시사항의 예시들에 따른 방법을 도시한다. 상기 방법은 하나 이상의 전자 부품들을 포함하는 장치(21)를 형성하는데 사용될 수 있고, 여기서 전자 부품들은 그래핀과 같은 2차원 재료를 포함한다.
블록(11)에서, 상기 방법은 적어도 2개의 전극들(23)을 이형층(33) 상에 형성하는 단계를 포함한다. 적어도 2개의 전극들(23)은 2차원 재료의 층(25)이 상기 적어도 2개의 전극들(23) 사이에 제공되는 것을 가능하게 하도록 구성된다. 블록(13)에서, 상기 방법은 또한 적어도 2개의 전극들(23)을 덮어씌우는 성형 가능한 중합체(27)를 제공하는 단계를 포함한다. 적어도 2개의 전극들(23)과 성형 가능한 중합체(27)는 평면(29)의 적어도 부분을 형성한다.
전극들(23) 및 2차원 재료(25)는 전자 부품이 형성되도록 가능하게 하는 임의의 구성을 가질 수 있음을 이해해야한다. 전계 효과 트랜지스터(FET) 디바이스들을 형성하기 위한 예시적인 방법이 도 3a 내지 도 9에 보다 상세히 도시된다. 디바이스들의 다른 유형들을 형성하기 위한 다른 방법들이 본 개시사항의 다른 예시들에서 사용될 수 있다.
도 2는 도 1의 방법과 같은 방법들을 사용하여 형성될 수 있는 예시적인 장치(21)를 도시한다. 예시적인 장치(21)는 적어도 2개의 전극들(23) 및 2차원 재료의 층(25)을 포함한다. 적어도 2개의 전극들(23)은 이형층(33) 상에 형성된다. 적어도 2개의 전극들(23)은 2차원 재료의 층(25)이 적어도 2개의 전극들(23) 사이에 제공되는 것을 가능하게 하도록 구성된다. 장치(21)는 또한 전극들(23)을 덮어씌우는 성형 가능한 중합체(27)를 포함한다. 적어도 2개의 전극들(23) 성형 가능한 중합체(27)는 평면(29)의 적어도 부분을 형성한다.
도 2의 예시에서, 장치(21)는 2개의 전극들(23)을 포함한다. 이러한 예시에서, 2차원 재료의 층(25)은 2개의 전극들(23) 사이에 제공되어 저항성 센서와 같은 전자 디바이스를 형성할 수 있다. 2차원 재료의 층(25) 및 전극들(23)의 다른 배치가 다른 예시들에서 제공될 수 있음을 이해해야한다. 예를 들어, 일부 실시예들에서, 장치(21)는 FET 디바이스들이 제공되는 것이 가능하게 하는 3개의 전극들(23)을 포함할 수 있다.
전극들(23)은 임의의 적합한 도전성 재료를 포함할 수 있다. 전극들(23)은 2차원 재료(25)에 전기적으로 연결될 수 있다. 전극들(23)은 2차원 재료(25)에 전기적으로 연결되어 직류가 전극들(23) 및 2 차원 재료(25)를 통해 흐르는 것을 가능하게할 수 있다.
도 2의 예시에서, 전극들(23) 둘 모두는 동일 평면상에 제공된다. 전극들(23)을 동일한 이형층(33) 상에 형성하는 것은 전극들(23)이 동일한 평면 내에 제공됨을 보장할 수 있다. 이는 장치(21)의 스텝 에지들(step edges)의 수를 감소시킨다.
성형 가능한 중합체(27)는 전극들(23)을 덮어씌우며 제공된다. 성형 가능한 중합체(27)는 이형층(33) 상의 전극들을 덮어씌워서 증착될 수 있다.성형 가능한 중합체(27)는 전극들(23)을 임베딩하기에 충분한 유체인 임의의 중합체 재료를 포함할 수 있다. 일단 성형 가능한 중합체(27)가 전극들(23) 주위에 제공되면, 성형 가능한 중합체(27)는 경화되거나, 그렇지 않으면 단단해진다. 일단 성형 가능한 중합체(27)가 단단해지면, 이는 적어도 2개의 전극들(23)에 대한 플렉시블 기판을 형성할 수 있다. 성형 가능한 중합체(27)는 얇은 플렉시블 기판을 형성할 수 있다.
성형 가능한 중합체(27)를 전극들(23)과 동일한 이형층 상에 증착하는 것은 성형 가능한 중합체(27)와 전극들(23)이 평면(29)의 적어도 부분을 형성하는 것을 가능하게 한다. 평면(29)은 매끄러운 평면을 포함할 수 있다. 이형층(33)은 평면이 또한 매끄럽고 평평함을 보장하기 위해 매끄럽고 평평한 표면을 갖는 재료를 포함할 수 있다. 2차원 재료의 층(25) 또는 2차원 재료의 층(25)에 전기적 연결과 같은 장치(21)의 다른 전자 부품들은 평면(29) 상에 증착될 수 있다.
2차원 재료의 층(25)은 매우 얇은 재료의 층을 포함할 수 있다. 일부 예시들에서, 2차원 재료의 층(25)은 원자 모노층(atomic monolayer)일 수 있다. 일부 예시들에서, 2차원 재료의 층(25)은 여러개의 원자 모노층들을 포함할 수 있다. 2차원 재료의 층(25)은 그래핀, 이황화 몰리브덴(molybdenum disulphide), 질화 붕소(boron nitride) 또는 임의의 다른 적절한 재료를 포함할 수 있다.
도 2의 예시적인 장치에서, 2차원 재료의 층(25)은 전극들(23)의 적어도 부분을 덮어씌워 제공된다. 2차원 재료(25)는 전극들(23)이 이형층(33)으로부터 제거된 후에 전극들(23)을 덮어씌우며 제공될 수 있다. 다른 예시들에서, 2차원 재료(25)는 또한 전극들(23)을 따라 이형층(33) 상에 형성되거나 증착될 수 있다.
2차원 재료(25)의 층은 평면(29) 상에 제공된다. 매끄럽고 평평한 표면이 2차원 재료(25)에 대해 제공되기 때문에, 이는 2차원 재료(25) 내의 불연속성들 및/또는 불순물들의 양을 감소시키고, 2차원 재료(25)의 개선된 전하 전달 특성들에 대해 대비할 수 있다.
도 3a 내지 도 3g는 다른 예시적인 장치(21)를 형성하기 위해 사용될 수 있는 예시적인 방법들을 도시한다. 도 3a 내지 도 3g의 예시적인 방법은 복수의 임베딩된 전극들(23)을 갖는 성형 가능한 중합체(27) 기판을 형성하는 단계를 포함한다. 성형 가능한 중합체(27) 및 임베딩된 전극들은 이후 그래핀 또는 임의의 다른 적합한 2차원 재료(25)를 증착시키기 위해 사용될 수 있는 평면(29)을 형성한다.
도 3a에서, 이형층(33)은 캐리어 기판(31) 상에 제공된다. 도 3a의 예시에서, 캐리어 기판(31)은 전극들(23) 및/또는 장치(21)의 다른 구성 요소들이 이형층(33) 상에 제조되는 동안 지지(support)를 제공할 수 있는 강성이거나 실질적으로 강성인 기판을 제공할 수 있다. 캐리어 기판(31)은 실리콘 웨이퍼 또는 다른 적합한 재료를 포함할 수 있다.
캐리어 기판(31)은 편평하거나 또는 실질적으로 편평할 수 있다.
이형층(33)은 캐리어 기판(31)을 덮어씌우며 제공된다. 이형층(33)은 제조된 장치(21)의 부품들이 캐리어 기판(31)으로부터 제거되는 것을 가능하게 할 수 있는 희생층(sacrificial layer)을 포함할 수 있다. 이형층(33)에 대해 사용되는 재료는 제조되는 부품들 및 그러한 부품들에 대해 사용되는 재료에 좌우될 수 있다. 일부 예시들에서, 이형층(33)은 구리 또는 임의의 다른 적절한 재료를 포함할 수 있다.
이형층(33)은 매끄러운 표면(32)을 가질 수 있다. 장치(21)의 부품들은 이형층(33)의 매끄러운 표면(32) 상에 형성되어, 장치(21)의 부품들이 평면(29)을 형성할 수 있도록 할 수 있다. 이형층(33)은 2차원 재료(25)의 매끄러운 층이 제공되는 것이 가능하기에 충분히 매끄러운 표면을 갖는다. 2차원 재료(25)는 이형층(33) 상에 또는 이형층(33) 상에 형성된 평면(29) 상에 제공될 수 있다.
도 3a에서, 전극들(23)은 이형층(33) 상에 증착된다. 도 3a에서, 3개의 전극들(23)이 제공된다. 3개의 전극들(23)은 FET를 위한 소스, 게이트 및 드레인 전극을 형성할 수 있다. 각 전극들(23)은 동일한 평면에 제공된다. 이는 장치(21)의 스텝 에지들의 수를 감소시킨다. 전극들의 다른 배치들이 본 개시사항의 다른 예시들에서 사용될 수 있다는 것을 이해해야한다.
전극들(23)은 금속과 같은 임의의 도전성 재료를 포함할 수 있다.
전극들(23)은 임의의 적절한 기술을 사용하여 증착될 수 있다. 예를 들어, 전극들(23)은 열 또는 금속의 전자 빔 증발, 또는 임의의 다른 적절한 공정에 의해 포토리소그래피(photolithography)에 의해 형성될 수 있다.
도 3b에서, 성형 가능한 중합체(27)는 전극(23)을 덮어씌우며 제공된다. 성형 가능한 중합체(27)는 전극들(23)을 덮어씌우며 이형층(33) 상에 증착된다. 성형 가능한 중합체(27)는 전극들(23)을 임베딩하고 이형층(33)의 표면(32)과 마주 대하여 평면(29)을 형성할 임의의 중합체를 포함한다.
일부 예시들에서, 성형 가능한 중합체(27)는 스핀 코팅, 분무 코팅 또는 임의의 다른 적합한 공정을 통해 이형층(33) 상에 증착될 수 있는 액체 중합체를 포함할 수 있다. 다른 예시들에서, 성형 가능한 중합체(27)는 고온 엠보싱 또는 임의의 다른 적합한 공정에 의해 증착될 수 있는 중합체 호일을 포함할 수 있다.
도 3c에서, 캐리어 기판(31) 및 이형층(33)이 제거된다. 성형 가능한 중합체(27)는 캐리어 기판(31) 및 이형층(33)이 제거되기 전에 단단해지거나 경화되어 성형 가능한 중합체(27)가 전극들(23)을 위한 기판을 제공할 수 있도록 할 수 있다. 성형 가능한 중합체(27)는 전극들(23)을 위한 플렉시블 기판을 제공할 수 있다. 성형 가능한 중합체(27)는 장치(21)의 추가 부품들이 전극(23)을 덮어씌우며 제조되는 것을 가능하게할 수 있다.
성형 가능한 중합체(27) 및 전극들(23)은 평면(29)을 형성한다. 평면(29)은 매끄럽고 편평할 수 있다. 평면(29)은 균일하거나 실질적으로 균일한 표면일 수 있다.
장치(21)의 다른 부품들은 성형 가능한 중합체(27)와 전극들(23)에 의해 형성된 평면(29) 상에서 제조될 수 있다. 도 3d에서, 유전체 (35)는 평면 (29) 상에 제공된다.도 3D의 예에서, 유전체(35)는 평면(29) 상에 제공된다. 도 3d의 예시에서, 유전체(35)는 게이트 전극(23)과 소스 및 드레인 전극들(23)의 적어도 일부를 덮어씌우며 제공된다.
유전체(35)는 임의의 적절한 절연 재료를 포함할 수 있다. 일부 예시들에서, 유전체(35)는 원자 층 증착 또는 임의의 다른 적절한 공정을 사용하여 증착될 수 있는 알루미늄 산화물을 포함할 수 있다. 유전체(35)는 얇은 층으로 제공될 수 있다.
도 3e에서, 2차원 재료(25)의 층은 평면(29) 위쪽으로 증착된다. 도 3a 내지 도 3g의 예시에서, 2차원 재료(25)는 그래핀을 포함한다.
그래핀은 임의의 적합한 기술을 사용하여 평면(29) 위쪽으로 증착될 수 있다. 일부 예시들에서, 그래핀은 별도의 기판 상에 형성되고 평면(29) 상으로 이동될 수 있다. 그 다음, 그래핀은 포토리소그래피, 플라즈마 에칭 또는 임의의 다른 적합한 공정을 사용하여 패턴화될 수 있다.
도 3e의 예시에서, 그래핀은 유전체(35)를 덮어씌우며 제공되어 유전체(35)가 그래핀과 전극들(23) 사이의 절연 배리어를 형성할 수 있도록 한다.
도 3f에서, 접촉부(contacts)(37)는 소스 및 드레인 전극들(23)과 그래핀 사이에 제공된다. 접촉부(37)는 소스 및 드레인 전극들(23)과 그래핀 사이에 직류 경로를 제공할 수 있다. 접촉부(37)는 전극들(23)과 그래핀 사이에 증착될 수 있는 금속과 같은 임의의 전도성 재료를 포함할 수 있다. 접촉부(37)는 포토리소그래피, 금속 증발 또는 임의의 다른 적절한 공정을 사용하여 증착될 수 있다.
도 3g에서, 그래핀이 활성화된다. 그래핀의 활성화는 FET가 센서로서 사용되는 것이 가능하도록 할 수 있다. 그래핀을 활성화시키는 데 사용되는 재료는 FET가 감지되도록 의도된 파라미터들에 따라 달라질 수 있다. 도 3g의 예시에서, 그래핀은 양자점들(39)로 활성화된다. 양자점들(39)은 스핀 코팅, 잉크젯 프린팅, 습식 전달 또는 임의의 다른 적합한 공정과 같은 임의의 적절한 기술을 사용하여 증착될 수 있다.
도 3a 내지 도 3g의 방법의 변형들이 본 개시사항의 다른 예시들에서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 도 3a 내지 도 3g의 예시들에서, 유전체(35)는 전극(23)과 성형 가능한 중합체(27)가 이형층(33)으로부터 제거된 후에 평면(29) 상에 형성된다. 다른 예시들에서, 유전체(35)는 이형층(33) 상에 형성될 수 있다. 그 다음, 이러한 예시들에서, 성형 가능한 중합체(27)는 유전체(35)와 전극들(23) 둘 모두를 덮어씌우며 증착될 것이다. 이는 평면(29)이 성형 가능한 중합체(27), 전극들(23), 및 유전체(35)로부터 형성되는 것을 가능하게 할 것이다. 그 다음, 그래핀, 또는 다른 2차원 재료(25)가 평면(29) 상에 증착될 수 있다. 이러한 방법은 전극들(23)과 그래핀 사이의 연결부에 임의의 스텝 에지들의 도입을 방지한다. 이러한 방법은 그래핀 층이 유전체(35) 층보다 큰 장치(21)에서 유용할 수 있다.
도 4a 내지 도 4i는 다른 예시적인 장치(21)를 형성하는 데 사용될 수 있는 다른 예시적인 방법을 도시한다. 도 4a 내지 도 4i의 예시에서, 2차원 재료(25)는 이형층(33) 상에 증착된다. 이러한 예시에서, 성형 가능한 중합체(27), 2차원 재료(25), 및 임베딩된 전극들(23)은 평면(29)을 형성한다. 이는 2차원 재료(25)가 전극들(23)과 동일한 평면에 제공되는 것을 가능하게 할 수 있다.
도 4a에서, 캐리어 기판(31)이 제공된다. 캐리어 기판(31)은 상술한 바와 같이 강성이거나 실질적으로 강성인 기판을 제공할 수 있다.
도 4b에서, 이형층(33)이 캐리어 기판(31)을 덮어씌우며 제공된다. 이형층(33)은 상술한 바와 같을 수 있는 매끄러운 표면을 갖는 희생층을 포함할 수 있다. 도 4a 내지 도 4i의 예시들에서, 이형층(33)은 그래핀이 그 위쪽에 증착되는 것을 가능하게 할 수 있는 구리와 같은 재료를 포함할 수 있다.
도 4c에서, 2차원 재료(25)의 층이 이형층(33) 위쪽에 증착된다. 도 4a 내지 도 4i의 예시에서, 2차원 재료(25)는 그래핀을 포함한다. 다른 2차원 재료들이 본 개시사항의 다른 예시들에서 사용될 수 있다.
그래핀은 화학 증기 증착, 습식 전달 공정, 건식 전달 공정 또는 임의의 다른 적합한 공정을 사용하여 이형층(33) 상에 증착될 수 있다. 장치(21)에 대한 정확한 채널 치수들을 제공하기 위해, 그래핀이 이형층(33) 상에 패턴화될 수 있다.
도 4d에서, 유전체(35)가 그래핀 위쪽에 증착될 수 있다. 유전체(35)는 그래핀을 완전히 커버하도록 증착될 수 있다. 그래핀이 여전히 이형층(33)에 부착되어 있는 4d의 예시에서, 이형층(33)과 유전체(35)는 완전히 그래핀을 봉한다(envelop).
유전체(35)는 임의의 적합한 절연 재료를 포함할 수 있다. 일부 예시들에서, 유전체(35)는 원자 층 증착 또는 임의의 다른 적절한 공정을 사용하여 증착될 수 있는 알루미늄 산화물을 포함할 수 있다. 유전체(35)는 얇은 층으로 제공될 수 있다.
일부 예시들에서, 그래핀은 유전체(35)가 증착되기 전에 활성화될 수 있다. 그래핀의 활성화는 그래핀의 낮은 표면 에너지와 반대로 행동할 수 있고 그래핀 위쪽으로 유전체(35)의 균일한 증착을 가능하게 할 수 있다. 예를 들어, 시드층은 그래핀 위로 증발되어 원자 층 증착을 가능하게 할 수 있다.
도 4e에서, 복수의 전극들(23)은 이형층(33) 위에 증착된다. 도 4a 내지 도 4i의 예시에서, 전극들(23)은 소스, 드레인, 및 게이트 전극들을 포함한다. 전극들(23)은 전극들(23)의 적어도 일부가 유전체(35) 위로 연장되도록 증착된다. 소스 및 드레인 전극들(23)은 소스 및 드레인 전극들(23)의 적어도 일부가 이형층(33)의 표면(32)과 직접 접촉하도록 증착된다. 전극들(23)은 적어도 소스 및 드레인 전극들(23)이 그래핀과 동일한 평면이도록 형성된다. 이는 장치(21)의 스텝 에지들의 수를 감소시킨다.
전극들(23)은 임의의 적합한 기술을 사용하여 형성될 수 있다. 예를 들어, 일부 예시들에서, 전극들(23)은 포토리소그래피에 이어 전극 재료의 증발에 의해 형성될 수 있다.
도 4f에서, 성형 가능한 중합체(27)는 전극들(23), 유전체(35), 및 그래핀을 덮어씌우며 제공된다. 성형 가능한 중합체(27)는 전극들(23), 유전체(35), 및 그래핀을 덮어씌우는 이형층(33) 상에 증착된다. 성형 가능한 중합체(27)는 전극들(23), 유전체(35), 및 그래핀을 임베딩하고, 이형층(33)의 표면(32)에 대해 평면(29)을 형성할 임의의 중합체를 포함한다.
일부 예시들에서, 성형 가능한 중합체(27)는 스핀 코팅, 분무 코팅 또는 임의의 다른 적합한 공정을 통해 이형층(33) 상에 증착될 수 있는 액체 중합체를 포함할 수 있다. 다른 예시들에서, 성형 가능한 중합체(27)는 고온 엠보싱 또는 임의의 다른 적합한 공정에 의해 증착될 수 있는 중합체 호일을 포함할 수 있다.
도 4g에서, 캐리어 기판(31) 및 이형층(33)이 제거된다. 성형 가능한 중합체(27)는 캐리어 기판(31) 및 이형층(33)이 제거되기 전에 단단해지거나 경화되어 성형 가능한 중합체(27)가 전극들(23) 및 그래핀을 위한 기판을 제공할 수 있도록 할 수 있다.
일단 이형층(33)이 성형 가능한 중합체(27)를 제거하고 나면, 그래핀 및 전극들(23)은 평면(29)을 형성한다. 평면(29)은 매끄럽고 편평할 수 있다. 평면(29)은 균일하거나 실질적으로 균일한 표면일 수 있다.
장치(21)의 다른 부품들은 성형 가능한 중합체(27), 그래핀, 및 전극들(23)에 의해 형성된 평면(29) 상에서 제조될 수 있다.
도 4h에서, 접촉부(37)는 소스 및 드레인 전극들(23)과 그래핀 사이에 제공된다. 접촉부(37)는 평면(29) 상에 제공될 수 있다. 접촉부(37)는 소스 및 드레인 전극들(23)과 그래핀 사이에 직류 경로를 제공할 수 있다. 접촉부(37)는 전극들(23)과 그래핀 사이에 증착될 수 있는 금속과 같은 임의의 전도성 재료를 포함할 수 있다. 접촉부(37)는 포토리소그래피, 금속 증발 또는 임의의 다른 적절한 공정을 사용하여 증착될 수 있다. 접촉부(37)는 FET를 형성할 수 있다.
도 4i에서, 그래핀이 활성화된다. 도 4i의 예시에서, 그래핀은 양자점들(39)로 활성화된다. 그래핀의 활성화는 FET가 센서로서 사용되는 것이 가능하도록 할 수 있다. 그래핀을 활성화시키는 데 사용되는 재료는 FET가 감지되도록 의도된 파라미터들에 따라 달라질 수 있다. 일부 예시들에서, 그래핀은 활성화되지 않을 수 있다.
도 5a 내지 도 5k는 다른 예시적인 장치(21)를 형성하는 데 사용될 수 있는 예시적인 방법을 도시한다. 도 5a 내지 도 5k의 예시적인 방법은 바텀 게이트 FET 디바이스들을 포함하는 장치(21)를 형성하는 데 사용될 수 있다.
도 5a에서, 캐리어 기판(31) 및 이형층(33)이 제공된다. 상술한 바와 같이, 캐리어 기판(31)은 실리콘 또는 임의의 다른 적절한 재료를 포함할 수 있다. 이형층(33)은 캐리어 기판(31)을 덮어씌우며 제공된다. 이형층(33)은 또한 상술한 바와 같을 수 있는 매끄러운 표면을 갖는 희생층을 포함할 수 있다. 이형층(33)은 그 위에서 장치(21)의 부품들이 제조될 수 있는 매끄러운 표면(32)을 갖는다.
도 5b에서, 복수의 전극들(23)이 제공된다. 복수의 전극들(23)은 바텀 게이트 FET 디바이스의 소스, 게이트 및 드레인 전극들(23)을 형성한다. 복수의 전극들(23)은 이형층의 매끄러운 표면(32) 위에 증착된다. 전극들(23)이 동일한 매끄러운 표면(32) 상에 형성되기 때문에, 모든 전극들(23)은 동일한 평면에 제공된다. 이는 장치(21)에서의 스텝 에지들의 수를 감소시킨다.
도 5c 및 도 5d에서, 합성 중합체 기판(53)은 복수의 전극들(23)을 지지하도록 형성된다. 합성 중합체 기판(53)은 전극들(23)이 이형층(33)으로부터 제거된 이후 전극들(23)을 지지한다.
도 5a 내지 도 5k의 예시들에서, 합성 중합체 기판(53)은 2개의 상이한 중합체들을 포함한다. 일부 예시들에서, 합성 중합체 기판(53)이 2개 이상의 상이한 중합체들을 포함할 수 있음이 이해되어야 한다. 적어도 2개의 중합체들은 함께 라미네이팅(laminate)되어 단일 중합체 기판(53)을 형성한다.
도 5a 내지 도 5k의 예시들에서, 합성 중합체 기판(53)은 성형 가능한 중합체(27) 및 중합체 호일(51)로 형성된다. 성형 가능한 중합체(27)는 전극들(23)을 임베딩하고, 이형층(33)의 표면(32)에 대해 평면(29)을 형성할 임의의 적합한 재료를 포함한다. 성형 가능한 중합체(27)는 열경화성 또는 자외선(UV) 경화성 수지를 포함할 수 있다. 이는 성형 가능한 중합체(27)가 전극들(23) 위에 증착된 후 응고 되는 것을 가능하게할 수 있다.
성형 가능한 중합체(27)는 성형 가능한 중합체(27)가 전극들(23)을 임베딩하는 것을 가능하게 하는 점도를 갖는 중합체 수지를 포함할 수 있다. 일부 예시들에서, 성형 가능한 중합체(27)는 5cP 내지 500cP 사이의 점도를 가질 수 있다.
성형 가능한 중합체(27)는 특정 파라미터들이 통과하는 것을 가능하게 하는 재료를 포함할 수 있다. 예를 들어, 도 5a 내지 도 5k의 예시에서, 장치(21)는 광 검출기로서 사용될 수 있다. 이러한 예시들에서, 성형 가능한 중합체(27)는 투명하거나 또는 가시 광선에 대해 적어도 부분적으로 투명할 수 있다. 장치(21)가 본 개시사항의 다른 예시들에서의 다른 파라미터들을 감지하도록 구성될 수 있음이 이해되어야 한다.
성형 가능한 중합체(27)는 임의의 적합한 기술을 사용하여 이형층(33) 또는 중합체 호일(51) 상에 증착될 수 있다. 예를 들면, 성형 가능한 중합체(27)는 스핀 코팅, 바 코팅, 슬롯-다이 코팅 또는 임의의 다른 적합한 공정을 사용하여 증착될 수 있다.
성형 가능한 중합체(27)가 경화된 후에, 성형 가능한 중합체(27)는 얇은 층을 형성할 수 있다. 성형 가능한 중합체(27)의 층의 두께는 적용되는 층 또는 성형 가능한 중합체(27)의 두께, 장치(21)에 가해지는 압력, 및 성형 가능한 중합체(27)의 유동 학적 특성들에 의해 조절될 수 있다. 일부 예시들에서, 성형 가능한 중합체(27)의 층의 두께는 50nm 내지 10㎛ 사이일 수 있다.
성형 가능한 중합체(27)는 전극들을 직접 중합하여 제공된다. 성형 가능한 중합체(27)는 전극들(23)을 덮어씌우는 이형층(33) 상에 제공된다.
중합체 호일(51)은 성형 가능한 중합체(27)를 덮어씌우며 제공된다. 도 5a 내지 5k의 예시에서, 성형 가능한 중합체(27)는 중합체 호일(51)이 이형층(33)의 표면(32)과 직접 접촉하지 않도록 중합체 호일(51)과 이형층(33) 사이에 제공된다.
중합체 호일(51)은 고체 중합체를 포함할 수 있다. 일부 예시에서, 중합체 호일(51)은 사용자가 장치에 힘을 가했을 때 변형될 수 있는 플렉시블 중합체를 포함할 수 있다. 중합체 호일(51)은 특정 파라미터들이 통과하는 것을 가능하게 하는 중합체 재료를 포함할 수 있다. 장치(21)가 광 검출기로서 사용되는 예시들에서, 중합체 호일(51)은 가시 광선에 대해 투명하도록 배열될 수 있다. 예를 들어, 중합체 호일(51)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르설폰(PES) 또는 임의의 다른 적합한 재료와 같은 재료를 포함할 수 있다. 이러한 재료들은 90% 이상의 입사 가시 광선이 폴리머 호일(51)을 통과하는 것을 가능하게 할 수 있다.
중합체 호일(51)은 성형 가능한 중합체(27)의 층보다 큰 두께를 가질 수 있다. 일부 예시들에서, 중합체 호일(51)의 두께는 10㎛ 내지 1000㎛ 사이일 수 있다.
도 5c는 성형 가능한 중합체(27) 및 중합체 호일(31)을 증착하는 2개의 상이한 예시들을 도시한다. 제 1 예시에서, 성형 가능한 중합체(27) 및 중합체 호일(51)은 개별적으로 증착된다. 이러한 예시들에서, 성형 가능한 중합체(27)는 전극들(23)을 덮어씌우며 제공되고, 그 후 중합체 호일(51)은 성형 가능한 중합체(27)를 덮어씌우며 제공된다.
제 2 예시에서, 성형 가능한 중합체(27) 및 중합체 호일(51)은 동시에 증착된다. 이러한 예시들에서, 성형 가능한 중합체(27)는 중합체 호일(51)의 아래쪽에 접착될 수 있다. 그 후, 성형 가능한 중합체(27) 및 중합체 호일(51) 둘 모무가 전극들(23)을 덮어씌우며 제공된다.
일부 예시들에서, 합성 중합체 기판(53) 내의 상이한 층들의 표면들은 각각의 층들 사이의 접착력을 향상시키도록 처리될 수 있다. 일부 예시들에서, 플라즈마, 코로나 처리들, 자외선/오존(UVO) 또는 임의의 다른 적합한 공정과 같은 표면 활성화 기술들이 사용될 수 있다. 일부 예시들에서, 프라이머들(primers), 자기-조립 단분자층들(SAM: self-assembled monolayers), 공중합체(copolymers) 또는 임의의 다른 적합한 재료와 같은 접착 촉진제들이 사용될 수 있다.
도 5d에서, 합성 중합체 기판(53)은 경화된다. 도 5d의 예시에서, 합성 중합체 기판(53)은 UV 광을 사용하여 경화된다. 본 개시사항의 다른 예시들에서 다른 경화 수단이 사용될 수 있음이 이해되어야 한다. 예를 들어, 일부 예시들에서, 성형 가능한 중합체(27)는 열경화성 수지를 포함할 수 있다. 이러한 예시들에서, 경화는 성형 가능한 중합체(27)를 가열하는 것을 포함할 수 있다. 성형 가능한 중합체(27)가 가열되는 온도는 사용되는 재료에 좌우될 수 있다. 일부 예시들에서, 성형 가능한 중합체(27)는 약 200 ℃의 온도로 가열될 수 있다.
경화된 성형 가능한 중합체(27)는 낮은 열팽창 계수를 가질 수 있다. 이는 장치(21)의 변형을 방지하고 전극들(23)이 동일한 평면 내에 유지되도록 할 수 있다.
경화된 성형 가능한 중합체(27) 및 중합체 호일(51)은 장치(21) 내의 응력들 및 변형들을 감소시키는 유사한 기계적 특성들을 가질 수 있다. 일부 예시들에서, 경화된 성형 가능한 중합체(27) 및 중합체 호일(51)의 탄성 계수 및/또는 열팽창 계수는 비슷할 수 있다.
도 5d는 합성 중합체 기판(53)의 2개의 상이한 예시들을 도시한다. 제 1 예시에서, 중합체 호일(51)은 추가의 코팅을 갖지 않는다. 제 2 예시에서, 하트 코팅(55)이 중합체 호일(51) 상에 제공된다. 도 5d의 예시에서, 하드 코팅(55)은 중합체 호일(51)의 양 면들 상에 제공된다. 다른 예시들에서, 하드 코팅(55)은 오직 한 면에만 제공될 수 있다.
하드 코팅(55)은 장치(21)의 전자 부품들의 오염을 방지하는 배리어 층을 제공하도록 구성될 수 있다. 예를 들어, 하드 코팅은 산소, 수분 또는 다른 오염물들의 침입을 방지할 수 있다.
일부 예시들에서, 하드 코팅(55)은 장치(21)가 검출하도록 의도된 파라미터들의 흡수를 개성하도록 구성될 수 있다. 예를 들어, 장치(21)가 가시 광선을 검출하도록 배치되는 경우, 하드 코팅(55)은 장치(21) 내로의 광의 침투를 개선시킬 수 있는 반사 방지 코팅을 포함할 수 있다.
일부 예시들에서, 하드 코팅(55)은 나노 스케일 코팅을 포함할 수 있다. 나노 스케일 코팅은 SiOx, SiNx, AlOx, AlNx와 같은 재료를 포함할 수 있다. 하드 코팅(55)은 임의의 적합한 기술을 사용하여 중합체 호일(51) 상에 증착될 수 있다.
예를 들어, 하드 코팅(55)은 원자 층 증착, 플라즈마 강화 화학 기상 증착 또는 임의의 다른 적합한 공정에 의해 증착될 수 있다.
도 5e에서, 성형 가능한 중합체(27) 및 중합체 호일(51)이 전극들(23)에 대한 합성 기판(53)을 제공하도록, 캐리어 기판(31) 및 이형층(33)이 제거된다.
성형 가능한 중합체(27) 및 전극들(23)은 평면(29)을 형성한다. 평면(29)은 매끄럽고 편평할 수 있다. 평면(29)은 균일하거나 실질적으로 균일한 표면일 수 있다.
장치(21)의 다른 부품들은 성형 가능한 중합체(27) 및 전극들(23)에 의해 형성된 평면(29) 상에 제조될 수 있다. 도 5f에서, 유전체(35)가 평면(29) 상에 제공된다. 도 3d의 예시에서, 유전체(35)는 전극들(23)을 덮어씌우며 제공된다.
유전체(35)는 임의의 적합한 절연 재료를 포함할 수 있다. 일부 예시들에서, 유전체(35)는 원자 층 증착을 사용하여 증착될 수 있는 무기 산화물 또는 질화물을 포함할 수 있다. 다른 예시들에서, 유전체(35)는 코팅 또는 프린팅 방법에 의해 증착될 수 있는 유기 중합체를 포함할 수 있다. 유전체(35)는 얇은 층으로 제공될 수 있다.
도 5g에서, 2차원 재료(25)의 층은 평면(29) 위로 증착된다. 도 5a 내지 도 5k의 예시에서, 2차원 재료(25)는 그래핀을 포함한다.
그래핀은 임의의 적합한 기술을 사용하여 평면(29) 위로 증착될 수 있다. 일부 예시들에서, 그래핀은 금속 호일 상에 화학 기상 증착 또는 임의의 다른 적합한 기술에 의해 형성될 수 있는 모노층(monolayer)을 포함할 수 있다. 그 후, 그래핀 모노층은 폴리(메틸 메타크릴레이트)(PMMA) 기판과 같은 전달 기판을 사용하여, 또는 임의의 다른 적합한 공정으로 평면(29) 위로 이동될 수 있다.
도 5g의 예시에서, 유전체(35)가 그래핀과 임베딩된 전극들(23) 사이에 절연 배리어를 형성하도록, 그래핀이 유전체(35)를 덮어씌우며 제공된다.
유전체(35)와 그래핀은 성형 가능한 중합체(27) 및 임베딩된 전극들(23)에 의해 형성된 평면(29) 상에 형성된다. 이는 유전체(35) 및 그래핀이 어떠한 스텝들 또는 불연속들 없이 형성되는 것을 허용한다. 이는 그래핀 내의 구조적 결함들을 감소시키고 장치(21)의 전기적 특성들을 개선시킨다.
도 5h에서, 그래핀 및 유전체(35)가 패턴화된다. 그래핀 및 유전체(35)는 임의의 적합한 형상으로 패턴화될 수 있다. 도 5a 내지 도 5k의 예시에서, 그래핀 및 유전체(35)는 FET가 형성되는 것을 가능하게 하도록 패턴화될 수 있다. 도 5h의 예시에서, 소스 및 드레인 전극들(23)의 적어도 일부가 덮여지지 않도록 그래핀 및 유전체(35)가 패턴화된다.
도 5i에서, 접촉부(37)는 소스 및 드레인 전극들(23)과 그래핀 사이에 제공된다. 접촉부(37)는 소스 및 드레인 전극들(23)과 그래핀 사이에 직류 경로를 제공할 수 있다. 접촉부(37)는 전극들(23)과 그래핀 사이에 증착될 수 있는 금속과 같은 임의의 전도성 재료를 포함할 수 있다. 접촉부(37)는 포토리소그래피, 금속 증발 또는 임의의 다른 적절한 공정을 사용하여 증착될 수 있다.
도 5j에서, 그래핀이 활성화된다. 그래핀의 활성화는 FET가 센서로서 사용되는 것이 가능하도록 할 수 있다. 그래핀을 활성화시키는 데 사용되는 재료는 FET가 감지되도록 의도된 파라미터들에 따라 달라질 수 있다. 도 5j의 예시에서, 그래핀은 양자점들(39)로 활성화된다. 양자점들(39)은 스핀 코팅, 잉크젯 프린팅, 습식 전달 또는 임의의 다른 적합한 공정과 같은 임의의 적합한 기술을 사용하여 증착될 수 있다.
도 5k에서, 캡슐화 층(encapsulating layer)이 평면(29) 상에 제공된다. 캡슐화 층(57)은 그래핀 및 접촉부(37)를 덮어씌우며 제공된다. 캡슐화 층(57)은 습기, 산소 또는 다른 화학 재료과 같은 오염물로부터 장치(21)를 보호할 수 있다. 캡슐화 층(57)은 장치(21)가 검출하고자하는 파라미터에 대해 투명할 수 있다. 예를 들어, 장치(21)가 가시 광선을 검출하도록 배치되는 경우, 캡슐화 층(57)은 가시 광선에 대해 투명할 수 있다.
도 5a 내지 도 5k의 방법들은 바텀 게이트 GFET를 포함하는 장치(21)가 형성되는 것을 가능하게 한다. 도 6은 도 5a 내지 도 5k의 방법에 의해 형성된 예시적인 장치(21)를 도시한다. 예시적인 장치(21)에서, 바텀 게이트 GFET(그래핀 전계 효과 트랜지스터)는 광 검출기로서 작용하도록 구성된다. 장치(21)는 장치(21)에 입사하는 광자들(61)이 캡슐화 층(57) 및/또는 중합체 호일(51)을 통과할 수 있고, GFET 상에 입사할 수 있도록 구성된다.
일부 예시들에서, 합성 중합체 기판(53)은 광 필터로서 작용하도록 배치될 수 있다. 이러한 예시들에서, 합성 중합체 기판(53)은 제 1 파장 범위의 광에는 투과성이지만 제 1 파장 범위 외의 광은 차단하는 하나 이상의 중합체 층들을 포함할 수 있다.
도 7a 내지 도 7k는 다른 예시적인 장치(21)를 형성하는 데 사용될 수 있는 예시적인 방법을 도시한다. 도 7a 내지 도 7k의 예시적인 방법은 탑 게이트 FET 디바이스들을 포함하는 장치(21)를 형성하는 데 사용될 수 있다.
도 7a에서, 캐리어 기판(31)과 이형층(33)이 제공된다. 상술한 바와 같이, 캐리어 기판(31)은 실리콘 또는 임의의 다른 적합한 재료를 포함할 수 있다. 이형층(33)은 캐리어 기판(31)을 덮어씌우며 제공된다. 이형층(33)은 또한 상술된바와 같을 수 있는 매끄러운 표면을 갖는 희생층을 포함할 수 있다. 이형층(33)은 장치(21)의 부품들이 제조될 수 있는 매끄러운 표면(32)을 갖는다.
도 7b에서, 복수의 전극들(23)이 제공된다. 도 7b의 예시에서, 2개의 전극들(23)이 제공된다. 복수의 전극들(23)은 바텀 게이트 FET 디바이스의 소스 및 드레인 전극들(23)을 형성한다. 복수의 전극들(23)은 이형층의 매끄러운 표면(32) 상에 증착된다. 전극(23)이 동일한 매끄러운 표면(32) 상에 형성되기 때문에, 모든 전극들(23)은 동일한 평면에 제공된다. 이는 장치(21)의 스텝 에지들의 수를 감소시킨다.
도 7c에서, 양자점들(39)이 이형층(33)의 표면(32) 상에 제공된다. 양자점들(39)은 스핀 코팅, 잉크젯 프린팅, 습식 전달 또는 임의의 다른 적합한 공정과 같은 임의의 적절한 기술을 사용하여 증착될 수 있다. 양자점들(39)은 소스 및 드레인 전극들(23) 사이에 제공되고, 상기 방법의 다른 블록에 증착될 수 있는 그래핀을 활성화시키도록 배치될 수 있다.
도 7d 및 도 7e에서, 합성 중합체 기판(53)은 복수의 전극들(23)을 지지하도록 형성된다. 합성 중합체 기판(53)은 도 5a 내지 도 5k와 관련하여 상술된 바와 같을 수 있다. 도 7d 및 도 7e의 예시에서, 합성 중합체 기판(53)은 전극들(23)과 양자점들(29) 둘 모두를 임베딩한다.
도 7f에서, 성형 가능한 중합체(27)와 중합체 호일(51)이 전극들(23) 및 양자점들(39)에 대한 합성 기판(53)을 제공하도록, 캐리어 기판(31) 및 이형층(33)이 제거된다.
성형 가능한 중합체(27) 및 전극들(23)은 평면(29)을 형성한다. 평면(29)은 매끄럽고 편평할 수 있다. 평면(29)은 균일하거나 실질적으로 균일한 표면일 수 있다. 매끄러운 평면은 평면(29) 상에 증착된 그래핀 내의 불연속성 및 불규칙성을 감소시킬 수 있다.
도 7g에서, 2차원 재료(25)의 층은 평면(29) 위로 증착된다. 도 7a 내지 도 7k의 예시에서, 2차원 재료(25)는 그래핀을 포함한다.
그래핀은 임의의 적합한 기술을 사용하여 평면(29) 위로 증착될 수 있다. 일부 예시들에서, 그래핀은 금속 호일 상에 화학 기상 증착 또는 임의의 다른 적합한 기술에 의해 형성될 수 있는 모노층을 포함할 수 있다. 그 후, 그래핀 모노층은 폴리(메틸 메타크릴레이트)(PMMA) 기판과 같은 전달 기판을 사용하여, 또는 임의의 다른 적합한 공정으로 평면(29) 위로 이동될 수 있다.
도 7g의 예시에서, 그래핀은 전극들(23)과 양자점들(39)을 덮어씌우며 제공된다.
도 7h에서, 유전체(35)는 그래핀을 덮어씌우며 제공된다. 유전체(35)는 임의의 적합한 절연 재료를 포함할 수 있다. 일부 예시들에서, 유전체(35)는 원자 층 증착을 이용하여 증착될 수 있는 무기 산화물 또는 질화물을 포함할 수 있다. 다른 예시들에서, 유전체(35)는 코팅 또는 프린팅 방법에 의해 증착될 수 있는 유기 중합체를 포함할 수 있다. 유전체(35)는 얇은 층으로 제공될 수 있다.
유전체(35)와 그래핀은 성형 가능한 중합체(27) 및 임베딩된 전극들(23)에 의해 형성된 평면(29) 상에 형성된다. 이는 유전체(35) 및 그래핀이 어떠한 스텝들 또는 불연속들 없이 형성되는 것을 허용한다. 이는 그래핀 내의 구조적 결함들을 감소시키고 장치(21)의 전기적 특성들을 개선시킨다.
도 7i에서, 그래핀 및 유전체(35)가 패턴화된다. 그래핀 및 유전체(35)는 임의의 적합한 형상으로 패턴화될 수 있다. 도 7a 내지 도 7k의 예시에서, 그래핀 및 유전체(35)는 FET가 형성되는 것을 가능하게 하도록 패턴화될 수 있다. 도 7i의 예시에서, 소스 및 드레인 전극들(23)의 적어도 일부가 덮여지지 않도록 그래핀 및 유전체(35)가 패턴화된다.
도 7j에서, 게이트 전극(23)이 유전체(35)를 덮어씌우며 제공된다. 도 7j의 예시에서, 유전체(35)가 그래핀과 게이트 전극(23) 사이에 절연 배리어를 형성하도록, 게이트 전극(23)이 유전체(35)를 덮어씌우며 제공된다.
게이트 전극(23)은 유전체(35)를 덮어씌우며 증착될 수 있는 금속과 같은 임의의 도전성 재료를 포함할 수 있다. 접촉부(37)는 포토리소그래피, 금속 증발 또는 임의의 다른 적절한 공정을 사용하여 증착될 수 있다.
도 7k에서, 캡슐화 층이 평면(29) 상에 제공된다. 캡슐화 층(57)은 그래핀 및 접촉부(37)를 덮어씌우며 제공된다. 캡슐화 층(57)은 습기, 산소 또는 다른 화학 재료과 같은 오염물로부터 장치(21)를 보호할 수 있다. 캡슐화 층(57)은 장치(21)가 검출하고자하는 파라미터에 대해 투명할 수 있다. 예를 들어, 장치(21)가 가시 광선을 검출하도록 배치되는 경우, 캡슐화 층(57)은 가시 광선에 대해 투명할 수 있다.
도 7a 내지 도 7k의 방법들은 탑 게이트 GFET를 포함하는 장치(21)가 형성되는 것을 가능하게 한다. 도 8은 도 7a 내지 도 7k의 방법에 의해 형성된 예시적인 장치(21)를 도시한다. 예시적인 장치(21)에서, 탑 게이트 GFET(그래핀 전계 효과 트랜지스터)는 광 검출기로서 작용하도록 구성된다. 장치(21)는 장치(21)에 입사하는 광자들(61)이 캡슐화 층(57) 및/또는 중합체 호일(51)을 통과할 수 있고, GFET 상에 입사할 수 있도록 구성된다.
도 9는 탑 게이트 GFET들 및 바텀 게이트 GFET들을 포함하는 장치(21)를 도시한다. 도 5a 내지 도 5k 및 도 7a 내지 도 7k의 예시적인 방법들은 도 9의 장치와 같은 장치(21)를 형성하기 위해 동일한 합성 기판(51)을 사용하여 수행될 수 있다. 이는 양면 센서가 저렴한 비용으로 제공되는 것을 가능하게 한다.
도 9의 예시에서, 단지 하나의 탑 게이트 GFET 및 하나의 바텀 게이트 GFET가 도시되어있다. 임의의 수의 탑 게이트 GFET들 하부 게이트 GFET들이 다른 예시들에서 제공될 수 있다. 일부 예시들에서, 복수의 장치가 어레이로 제공될 수 있다. 장치(21) 중 일부는 탑 게이트 GFET들을 포함할 수 있고, 장치(21) 중 일부는 바텀 게이트 GFET들을 포함할 수 있다.
도 9의 예시에서, GFET들의 둘 모두는 광 검출기들로서 배열된다. 일부 예시들에서 상이한 장치(21)가 상이한 파라미터들을 검출하도록 배열될 수 있음이 이해되어야 한다. 예를 들어, 제 1 GFET는 광 검출기로서 구성될 수 있고, 또 다른 GFET는 습기 또는 다른 화학재료를 검출하도록 구성될 수 있다.
본 개시사항의 예시들은 둘 이상의 동일 평면상의 전극들(23) 및 2차원 재료(25)의 채널을 포함하는 장치(21)를 형성하는 방법들을 제공한다. 동일한 평면 내에 적어도 2개의 전극들(23)을 갖는 것은 2차원 재료(25) 내의 결함들의 수를 감소시키는 2차원 재료(25) 내의 단계들 또는 다른 불연속들의 수를 감소시킨다. 2차원 재료(25) 내의 결함들의 수를 감소시키는 것은 2차원 재료(25)의 채널 내의 캐리어 이동성을 증가시키고 개선된 장치(21)에 대해 대비한다.
본 개시사항의 예시들은 또한 그래핀 또는 다른 2차원 재료(25)의 증착을 위한 매끄러운 평탄한 표면들을 제공한다. 매끄러운 평탄한 표면을 갖는 것은 2차원 재료(25)의 결함들, 2차원 재료(25)의 오염, 2차원 재료(25)를 지지하는 기판 내의 전하 농도, 2차원 재료(25)와 기판 사이에 포획된 물 또는 다른 오염물들, 및 다른 유사한 인자들과 같은 2차원 재료의 캐리어 이동성을 감소시킬 수 있는 다수의 인자들을 감소시킨다. 그래핀 또는 다른 2차원 재료(25)의 증착을 위한 매끄러운 평탄한 표면을 갖는 것은 또한 2차원 재료(25)와 유전체(35) 또는 전극(23) 사이의 양호한 접촉을 감안한다.
일부 예시들에서, 전극들(23), 2차원 재료(25), 및 유전체(35)와 같은 부품들의 임베딩은 중립면에 대한 부품들의 위치를 제어하는 데 사용될 수 있다. 장치(21)가 매우 얇을 수 있기 때문에, 장치(21)의 부품들은 장치(21)의 중립 축에 매우 가깝게 위치될 수 있다. 이것은 보다 탄력적인 장치(21)를 제공할 수 있고, 장치(21)가 구부러지거나 그렇지 않으면 변형될 때 변형에 민감한 부품들이 보호되는 것이 가능할 수 있게 한다.
합성 중합체 기판(53)을 사용하는 본 개시사항의 예시들은 가시 광선과 같은 파라미터들에 대한 개선된 투명성을 제공할 수 있다. 성형 가능한 중합체(27)가 합성 기판을 제공하기 위해 중합체 호일(51)에 접착될 때, 오직 성형 가능한 중합체(27)의 얇은 층만이 필요하다. 중합체 호일(51)은 장치(21)에 의해 검출될 파라미터에 대해 투명한 재료를 포함할 수 있다. 이는 투명성과 기계적 유연성 둘 모두를 감안한다.
합성 중합체 기판(53)의 사용은 상이한 중합체들이 상이한 장치(21)를 위해 사용되는 것을 가능하게 한다. 이는 중합체들이 형성되는 장치(21)의 요구사항들 및/또는 장치(21)가 검출하도록 의도되는 파라미터들을 어드레스(address)하도록 선택되는 것을 허용한다.
본 개시사항의 방법들은 다수의 장치(21)가 낮은 비용으로 생산되는 것을 가능하게 할 수 있다. 상기 방법은 경화와 같은 공정들이 완료되기까지 오직 몇 초밖에 걸리지 않기 때문에 빠를 수 있다. 상기 방법은 민감한 부품들을 손상시킬 수 있는 고온의 사용을 피할 수 있다. 예를 들어, 열경화성 수지는 장치(21)의 다른 부품들을 손상시키지 않을 정도로 충분히 낮을 수 있는 200℃의 온도들로 설정될 수 있다.
상기 설명에서, 용어 "결합된(coupled)"은 사용 중에 결합된 것을 의미한다. 임의의 수의 개입하는 부품들이 개입하지 않는 부품들을 포함하여 제공될 수 있다.
용어 "포함하다(comprise)"는 이 문서에서 한정적인 의미가 아니라 포괄적인 의미로 사용된다. 그것은 Y를 포함하는 X에 대한 임의의 언급이며, X는 오직 하나의 Y만을 포함할 수 있거나 하나 이상의 Y를 포함할 수 있음을 나타낸다. 한정적인 의미로 "포함하다(comprise)"를 사용하도록 의도된 경우, "오직 하나만 포함하는 것...(comprising only one...)" 또는 "구성하는(consisting)"을 사용함으로써 하여 문맥상 명확하게 될 것이다.
이러한 간략한 설명에서, 참조가 다양한 예시들에 대해 이루어진다. 예시와 관련하여 특징들 또는 기능들에 대한 설명은 해당 특징들 또는 기능들이 해당 예시에 존재함을 나타낸다. 텍스트에서, "예시적인(example)"또는 "예를 들어(for example)" 또는 "할 수 있다(may)"라는 용어의 사용은 명시적으로 언급되든 그렇지 않든, 적어도 설명된 예시에 그러한 특징들 또는 기능들이 존재한다는 것을 나타내고, 예로서 설명되었든 아니든 간에, 그것들은 일부 또는 모든 다른 예시들에 존재할 수 있지만 반드시 그런 것은 아닐 수 있다. 따라서, "예시적인", "예를 들어", 또는 "할 수 있다"는 예시들의 클래스의 특정 인스턴스를 나타낸다. 인스턴스의 속성은 해당 인스턴스의 속성 또는 클래스의 속성 또는 클래스의 인스턴스들의 일부를 포함하지만 전부를 포함하는 것은 아닌 클래스의 하위클래스의 속성일 수 있다.
따라서, 일례를 참조하여 설명되었지만 또 다른 예시를 참조하지 않고 설명된 특징들이, 가능하면 다른 예시에서 사용될 수 있지만 반드시 다른 예시에서 사용되어야 할 필요는 없음이 암시적으로 개시된다.
본 발명의 실시예들이 다양한 예시들을 참조하여 전술한 단락들에서 설명되었지만, 제시된 예시들에 대한 수정들이 청구된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음이 이해되어야 한다.
앞의 설명에서 설명된 기능들은 명시적으로 설명된 조합들 이외의 조합들로 사용될 수 있다.
기능들이 특정 특징들을 참조하여 설명되었지만, 설명되었는지 여부에 관계 없이 다른 기능들에 의해 그러한 기능들이 수행될 수 있다.
특징들은 특정 실시예들을 참조하여 기술되었지만, 설명되었는지 여부에 관계 없이 다른 실시예들에 또한 존재할 수 있다.
특히 중요한 것으로 여겨지는 본 발명의 특징들에주의를 끌기 위해 상기 명세서에서 노력하고 있지만, 본 출원인은 특허 가능 특징 또는 도면에서 언급 된 및 / 또는 도면에 도시 된 특징들의 조합에 대한 보호를 청구 함이 이해되어야한다 특별한 강조가 있었는지의 여부.
특히 중요하다고 여겨지는 본 발명의 해당 특징들에 대한 주의를 끌기 위해 상기 명세서에서 노력하고 있지만, 본 출원인이 그것에 대한 특별한 강조들이 있었는지 여부에 관계없이, 앞서 본원에 언급된 및/또는 도면들에 도시된 임의의 특허 가능한 특징 또는 특징들의 조합과 관련하여 보호를 주장함이 이해되어야 한다.

Claims (15)

  1. 방법에 있어서:
    적어도 2개의 전극들을 이형층(release layer) 상에 형성시키는 단계로서, 상기 적어도 2개의 전극들은 2차원 재료의 층이 상기 적어도 2개의 전극들 사이에 제공되는 것을 가능하게 하도록 구성되는, 상기 적어도 2개의 전극들을 이형층 상에 형성시키는 단계;
    상기 적어도 2개의 전극들을 덮어씌우는 성형 가능한 중합체를 제공하는 단계를 포함하고,
    상기 적어도 2개의 전극들 및 상기 성형 가능한 중합체는 평면의 적어도 일부를 형성하는, 방법.
  2. 제 1 항에 있어서,
    상기 이형층은 2차원 재료의 매끄러운 층이 제공되는 것을 가능하게 하는 매끄러운 표면을 갖는, 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 2개의 전극들은 동일한 평면에 제공되는, 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전극들이 상기 이형층으로부터 제거된 후에 상기 전극들을 덮어씌우는 상기 2차원 재료를 제공하는 단계를 포함하는, 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 2차원 재료를 상기 이형층 상에 제공하는 단계 및 상기 2차원 재료를 덮어씌우는 상기 적어도 2개의 전극들의 적어도 일부를 제공하는 단계를 포함하고, 상기 적어도 2개의 전극들, 상기 2차원 재료, 및 상기 성형 가능한 중합체는 상기 평면의 적어도 일부를 형성하는, 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 성형 가능한 중합체를 포함하는 합성 중합체 기판을 형성하는 단계를 포함하는, 방법.
  7. 제 6 항에 있어서,
    상기 합성 중합체 기판 상에 하드 코팅을 제공하는 단계를 포함하는, 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 2차원 재료 및 상기 적어도 2개의 전극들은 전계 효과 트랜지스터의 적어도 일부를 형성하는, 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    복수의 전계 효과 트랜지스터들을 형성하기 위해 복수의 전극들 및 2차원 재료들의 부분들을 제공하는 단계를 포함하고, 상기 전계 효과 트랜지스터들의 적어도 일부는 바텀 게이트 전계 효과 트랜지스터들이고 상기 전계 효과 트랜지스터들의 적어도 일부는 탑 게이트 전계 효과 트랜지스터들인, 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 2차원 재료는 그래핀을 포함하는, 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 2차원 재료를 활성화시키는 단계를 포함하는, 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 2차원 재료를 양자점들로 활성화시키는 단계를 포함하는, 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 적어도 2개의 전극들이 상기 이형층으로부터 제거된 후, 상기 성형 가능한 중합체는 상기 적어도 2개의 전극들에 대한 플렉시블 기판을 제공하는, 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 성형 가능한 중합체는 액체 중합체, 성형 가능한 중합체 호일 중 적어도 하나를 포함하는, 방법.
  15. 장치에 있어서:
    적어도 2개의 전극들 및 2차원 재료의 층으로서, 상기 적어도 2개의 전극들은 이형층 상에 형성되고 상기 적어도 2개의 전극들은 상기 2차원 재료의 층이 상기 적어도 2개의 전극들 사이에 제공되는 것을 가능하게 하도록 구성되는, 상기 적어도 2개의 전극들 및 2차원 재료의 층; 및
    상기 적어도 2개의 전극들을 덮어씌우는 성형 가능한 중합체를 포함하고;
    상기 적어도 2개의 전극들 및 상기 성형 가능한 중합체는 평면의 적어도 일부를 형성하는, 장치.
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