KR20180035983A - 유기전계발광표시장치 - Google Patents

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Abstract

본 발명은 제1기판, 표시영역, 패드부, 라인들 및 투습 지연층을 포함하는 유기전계발광표시장치를 제공한다. 표시영역은 제1기판 상에 위치하는 서브 픽셀들로 이루어진다. 패드부는 제1기판 상에 위치하고 외부 회로기판과 전기적으로 연결된다. 라인들은 패드부와 표시영역 사이에 배치되고 외부 장치에 전기적으로 연결되고 신호나 전원을 전달한다. 투습 지연층은 라인들의 에지를 덮는다.

Description

유기전계발광표시장치{Organic Light Emitting Display Device}
본 발명은 유기전계발광표시장치에 관한 것이다.
유기전계발광표시장치에 사용되는 유기전계발광소자는 두 개의 전극 사이에 발광층이 형성된 자발광소자이다. 유기전계발광소자는 전자(election) 주입전극(cathode)과 정공(hole) 주입전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광하는 소자이다.
유기전계발광표시장치는 유기전계발광소자를 이용하여 표시 패널을 형성한다. 표시 패널은 빛이 방출되는 방향에 따라 상부발광(Top-Emission) 방식, 하부발광(Bottom-Emission) 방식 및 양면발광(Dual-Emission) 등으로 구현될 수 있고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 구현될 수 있다. 유기전계발광표시장치는 연성을 부여하여 곡면을 갖게 하거나 인위적으로 또는 기계적으로 구부러지게 하는 등 다양한 형태로 구현되고 있다.
유기전계발광표시장치는 연성을 갖는 표시 패널을 기반으로 제작할 수 있어 인위적으로 또는 기계적으로 구부러지게 하거나 곡면을 갖게 하는 등 다양한 형태로 구현 가능하다.
유기전계발광표시장치는 위와 같은 특성이 있어 그 활용 범위가 무궁무진하다. 하지만 종래 제안된 유기전계발광표시장치는 구조적 특성상 투습이 발생할 경우 표시영역의 내측까지 전파되어 수명이 저하되거나 흑점과 같은 화질 불량을 야기하는 바 이에 대한 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 라인의 에지를 따라 투습이 전파되는 시간을 지연하고, 라인의 손상 발생 가능성을 낮추어 표시 패널의 수명과 신뢰성을 향상함과 더불어 화질 불량 발생 가능성을 저지하고, 또한 보호막층의 밀봉 특성을 향상하는 것이다.
상술한 과제 해결 수단으로 본 발명은 제1기판, 표시영역, 패드부, 라인들 및 투습 지연층을 포함하는 유기전계발광표시장치를 제공한다. 표시영역은 제1기판 상에 위치하는 서브 픽셀들로 이루어진다. 패드부는 제1기판 상에 위치하고 외부 회로기판과 전기적으로 연결된다. 라인들은 패드부와 표시영역 사이에 배치되고 외부 장치에 전기적으로 연결되고 신호나 전원을 전달한다. 투습 지연층은 라인들의 에지를 덮는다.
투습 지연층은 라인들의 양쪽 에지와 제1기판의 일부를 덮을 수 있다.
투습 지연층은 표시영역에 위치하는 평탄화층과 동일한 재료로 이루어질 수 있다.
패드부에 인접하는 라인들과 표시영역에 인접하는 라인들 상에는 평탄화층이 위치하고, 패드부에 인접하는 라인들을 덮는 평탄화층과 표시영역에 인접하는 라인들을 덮는 평탄화층은 상호 이격할 수 있다.
투습 지연층은 패드부에 인접하는 라인들을 덮는 평탄화층 및 표시영역에 인접하는 라인들을 덮는 평탄화층과 이격하도록 배치되어 투습을 지연하는 투습 지연 공간을 가질 수 있다.
투습 지연층은 패드부와 표시영역 사이에서 다수의 투습 지연 공간을 갖도록 다수로 분리될 수 있다.
투습 지연층은 유기 재료와 무기 재료가 결합된 하이브리드(hybrid)의 다층 구조로 이루어질 수 있다.
투습 지연층은 라인들의 에지를 따라 섬 형상으로 배치된 다수의 하부층과, 다수의 하부층 상에 위치하고 다수의 하부층들을 각각 연결하도록 배치된 다수의 중간층과, 다수의 중간층 상에 위치하는 다수의 상부층을 포함할 수 있다.
다수의 하부층은 표시영역에 위치하는 평탄화층과 동일한 재료로 이루어지고, 다수의 중간층은 표시영역에 위치하는 하부전극과 동일한 재료로 이루어지고, 다수의 상부층은 표시영역에 위치하는 뱅크층과 동일한 재료로 이루어질 수 있다.
라인들은 패드부를 통해 공급된 고전위전원을 상기 표시영역에 전달하는 고전위전원라인과, 패드부를 통해 공급된 저전위전원을 표시영역에 전달하는 저전위전원라인과, 패드부를 통해 공급된 전압을 표시영역에 전달함과 더불어 표시영역의 센싱결과를 패드부로 전달하는 레퍼런스라인을 포함할 수 있다.
본 발명은 라인의 에지를 따라 투습이 전파되는 시간을 지연함과 라인의 더불어 손상 발생 가능성을 낮추어 표시 패널의 수명과 신뢰성을 향상함과 더불어 화질 불량 발생 가능성을 저지할 수 있는 유기전계발광표시장치를 제공하는 효과가 있다. 또한, 본 발명은 보호막층 형성 시 스텝 커버리지(Step Coverage)를 좋게 하여 보호막층의 밀봉 특성을 향상할 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.
도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 본 발명의 실시예에 따른 서브 픽셀의 회로 구성 예시도.
도 4는 표시 패널의 단면 예시도.
도 5는 도 4에 도시된 표시 패널의 기구적 특성을 보여주는 예시도.
도 6은 표시 패널의 평면 예시도.
도 7은 하나의 서브 픽셀을 기준으로 나타낸 표시 패널의 단면 예시도.
도 8은 실험예에 따른 표시 패널의 문제점을 설명하기 위한 도면.
도 9는 본 발명의 제1실시예에 따른 표시 패널의 일부를 보여주는 평면도.
도 10은 도 9의 A1-A2를 보여주는 단면도.
도 11은 도 10의 A1-A2를 보여주는 평면도.
도 12는 본 발명의 제2실시예에 따른 표시 패널의 일부를 보여주는 평면도.
도 13은 도 12의 B1-B2를 보여주는 단면도.
도 14는 도 13의 B1-B2를 보여주는 평면도.
도 15는 본 발명의 제3실시예에 따른 표시 패널의 일부를 보여주는 평면도.
도 16은 도 15의 C1-C2를 보여주는 단면도.
도 17은 도 16의 C1-C2를 보여주는 평면도.
도 18은 투습 지연층의 다양한 형상을 나타낸 도면.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
이하에서 설명되는 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 본 발명의 실시예에 따른 서브 픽셀의 회로 구성 예시도이다.
도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 게이트 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(110)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(120)는 구동신호에 기초하여 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(120)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 데이터 회로기판에 IC 형태로 형성된다.
게이트 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트신호를 출력한다. 게이트 구동부(140)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(140)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 게이트 구동부(140)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1a게이트라인(GL1a)을 통해 공급된 게이트신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 고전위전원라인(VDD)과 저전위전원라인(VGND) 사이로 구동 전류가 흐르도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한바 이에 대해 하나만 예시하여 다음과 같이 설명한다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 레퍼런스라인(VREF)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스라인과 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 레퍼런스라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 센싱노드에 공급하거나 센싱노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1a게이트라인(GL1a)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 스위칭 트랜지스터(SW)의 제2전극에 게이트전극이 연결되고 제1전원라인(VDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(VGND)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 제1b게이트라인(GL1b)에 게이트전극이 연결되고 레퍼런스라인(VREF)에 제1전극이 연결되고 센싱노드인 구동 트랜지스터(DR)의 제2전극 및 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
일례로, 센싱 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 레퍼런스라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
또한, 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST)와 같은 박막 트랜지스터들은 저온 폴리실리콘(LTPS), 아몰포스 실리콘(a-Si), 산화물(Oxide) 또는 유기물(Organic) 반도체층을 기반으로 구현될 수 있다.
도 4는 표시 패널의 단면 예시도이고, 도 5는 도 4에 도시된 표시 패널의 기구적 특성을 보여주는 예시도이며, 도 6은 표시 패널의 평면 예시도이고, 도 7은 하나의 서브 픽셀을 기준으로 나타낸 표시 패널의 단면 예시도이다.
도 4에 도시된 바와 같이, 표시 패널(150)에는 제1기판(150a), 표시영역(AA), 보호막층(165) 및 제2기판(150b)이 포함된다. 제1기판(150a)과 제2기판(150b)은 폴리이미드 (polyimide; PI), 폴리에테르술폰 (polyethersulfone; PES), 폴리에틸렌 테레프탈레이트 (Polyethylene terephthalate; PET), 폴리카보네이트 (Polycarbonates; PC), 폴리에틸렌 나프탈레이트 (Polyethylene Naphthalate; PEN), 아크릴로니트릴 부타디엔 스티렌 (Acrylonitrile butadiene styrene; ABS) 등의 플라스틱으로 선택된다.
표시영역(AA)은 제1기판(150a)과 제2기판(150b) 사이에 형성된다. 표시영역(AA)에는 서브 픽셀들, 각종 신호라인 및 전원라인들이 형성된다. 표시영역(AA)에 위치하는 서브 픽셀들, 각종 신호라인 및 전원라인들은 박막 공정에 의해 형성된다.
제1기판(150a)과 제2기판(150b)은 이들 사이에 위치하는 접착부재(165)에 의해 합착 밀봉된다. 접착부재(165)는 PSA (Pressure Sensitive Adhesive Film)이나 OCA (Optical Clear Adhesive Film) 등으로 선택된다.
표시영역(AA)에 형성된 서브 픽셀들, 각종 신호라인 및 전원라인들과 같은 구조물은 수분(습기)이나 산소에 취약하다. 이 때문에, 표시영역(AA)은 보호막층(165)에 의해 보호된다. 보호막(165)은 단층 또는 복층으로 구성될 수 있고 또한 유기층과 무기층이 교번 적층되도록 형성될 수 있다. 보호막(165)의 층간 구조에 따라 제2기판(150b)은 생략될 수도 있다.
위와 같은 표시 패널(150)을 기반으로 제작된 유기전계발광표시장치는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
도 5에 도시된 바와 같이, 앞서 설명된 표시 패널(150)은 연성을 가질 수 있다. 그러므로 연성을 갖는 표시 패널(150)을 기반으로 제작된 유기전계발광표시장치는 인위적으로 또는 기계적으로 구부러지게 하거나 곡면을 갖게 하는 등 다양한 형태로 구현된다.
도 6에 도시된 바와 같이, 표시 패널에는 제1기판(150a), 표시영역(AA), 패드부(160), 제1 및 제2게이트 구동부(140a, 140b), 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)이 포함된다.
패드부(160)는 제1기판(150a)의 상부 외곽에 형성된다. 패드부(160)는 외부 회로기판과 전기적으로 연결되는 패드영역이다. 패드부(160)는 예컨대, 데이터 구동부가 실장된 데이터 회로기판 또는 타이밍 제어부가 실장된 제어 회로기판 등에 연결된다.
제1 및 제2게이트 구동부(140a, 140b)는 표시영역(AA)에 형성된 서브 픽셀들(SP)에 게이트신호를 출력하는 회로이다. 제1게이트 구동부(140a)는 표시영역(AA)의 좌측에서 게이트신호를 공급하고, 제2게이트 구동부(140b)는 표시영역(AA)의 우측에서 게이트신호를 공급한다.
고전위전원라인(VDD)은 패드부(160)를 통해 외부(예: 전원 공급부)로부터 공급된 고전위전원을 표시영역(AA)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다. 저전위전원라인(VGND)은 패드부(160)를 통해 외부(예: 전원 공급부)로부터 공급된 저전위전원(또는 그라운드전원)을 표시영역(AA)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다. 레퍼런스라인(VREF)은 패드부(160)를 통해 외부(예: 데이터 구동부)로부터 공급된 초기화전압(또는 센싱전압)을 표시영역(AA)에 형성된 서브 픽셀들(SP)에 전달하거나 센싱결과를 데이터 구동부에 전달하는 라인이다. 한편, 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 도 6에 도시된 배치 구조에 한정되지 않고 다양한 위치 및 다양한 개수로 배치될 수 있다.
도 7에 도시된 바와 같이, 제1기판(150a)은 제1층(GLS), 제2층(SAC) 및 제3층(PI)을 포함한다. 제1층(GLS)은 투명한 유리(Glass)로 선택될 수 있고, 제2층(SAC)은 비정질 실리콘 (a-Si:H)이나 질화 실리콘(SiNx)으로 선택될 수 있고, 제3층(PI)은 폴리이미드(polyimide)로 선택될 수 있으나 이에 한정되지 않는다. 제1층(GLS) 또는 제1층(GLS)과 희생층(SAC)은 박막 공정을 완료한 이후 제거될 수 있다.
제1기판(150a) 상에는 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
버퍼층(BUF) 상에는 반도체층(ACT1, ACT2)이 위치한다. 제1 및 제2반도체층(ACT1, ACT2)은 패턴 공정에 의해 분리된다. 제1반도체층(ACT1)은 구동 트랜지스터(DR)의 반도체영역(소오스, 채널 및 드레인 영역 포함)이 되고, 제2반도체층(ACT2)은 커패시터(Cst)의 하부전극이 된다.
반도체층(ACT1, ACT2) 상에는 제1절연층(151)이 위치한다. 제1절연층(151)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
제1절연층(151) 상에는 게이트금속층(153a, 153b)이 위치한다. 제1 및 제2게이트금속층(153a, 153b)은 패턴 공정에 의해 분리된다. 제1게이트금속층(153a)은 제1반도체층(ACT1)에 대응하여 위치한다. 제1게이트금속층(153a)은 구동 트랜지스터(DR)의 게이트전극이 된다. 제2게이트금속층(153b)은 제2반도체층(ACT2)에 대응하여 위치한다. 제2게이트금속층(153b)은 커패시터(Cst)의 중간전극이 된다.
게이트금속층(153a, 153b) 상에는 제2절연층(154)이 위치한다. 제2절연층(154)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
제2절연층(154) 상에는 데이터금속층(155a, 155b)이 위치한다. 제1 및 제2데이터금속층(155a, 155b)은 패턴 공정에 의해 분리된다. 제1데이터금속층(155a)은 절연층들(151, 154)의 콘택홀을 통해 제1반도체층(ACT1)의 드레인영역과 연결된다. 제1데이터금속층(155a)은 구동 트랜지스터(DR)의 드레인전극이 된다. 제2데이터금속층(155b)은 절연층들(151, 154)의 콘택홀을 통해 제1반도체층(ACT1)의 소오스영역과 연결된다. 제2데이터금속층(155b)은 구동 트랜지스터(DR)의 소오스전극이 된다.
데이터금속층(155a, 155b) 상에는 제3절연층(156)이 위치한다. 제3절연층(156)은 표면을 평탄하게 할 수 있는 유기재료로 선택된다. 제3절연층(156)은 평탄화층으로 명명될 수 있다. 제3절연층(156)은 폴리아크릴레이트(Polyacrylate) 등이 선택될 수 있으나 이에 한정되지 않는다.
제3절연층(156) 상에는 하부전극(157)이 위치한다. 하부전극(157)은 제3절연층(156)의 콘택홀을 통해 구동 트랜지스터(DR)의 드레인전극인 제1데이터금속층(155a)에 연결된다. 하부전극(157)은 유기 발광다이오드(OLED)의 애노드전극이 된다. 하부전극(157)은 ITO, IZO, ITZO 등과 같은 투명한 전극재료로 선택될 수 있으나 이에 한정되지 않는다.
제3절연층(156) 상에는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 하부전극(157)을 덮으면서 유기 발광다이오드(OLED)의 발광영역을 정의하는 개구영역을 갖도록 패턴된다.
뱅크층(BNK) 상에는 스페이서층(SPC)이 위치한다. 스페이서층(SPC)은 유기 발광다이오드(OLED)를 구성하는 전극(159) 및 유기 발광층(158)의 증착 공정 시 발생하는 문제를 해소하는 역할 등을 수행한다. 스페이서층(SPC)은 제조 방법에 따라 생략될 수도 있다.
하부전극(157) 상에는 유기 발광층(158)이 위치한다. 유기 발광층(158)은 적색, 녹색, 청색 또는 백색을 발광하는 유기 물질로 선택된다. 유기 발광층(158)은 정공주입층, 정공수송층, 발광층, 전자수송층 및 전자주입층은 물론 각종 기능층(전자 트랩층, 버퍼층 등)을 더 포함할 수 있다.
유기 발광층(158) 상에는 상부전극(159)이 위치한다. 상부전극(159)은 유기 발광다이오드(OLED)의 캐소드전극이 된다. 상부전극(159)은 알루미늄(Al), 은(Ag) 등과 같은 불투명한 전극재료로 선택될 수 있으나 이에 한정되지 않는다.
상부전극(159) 상에는 보호막층(165)이 위치한다. 보호막층(165)은 무기 보호막층(165a), 유기 보호막층(165b) 및 무기 보호막층(165c)로 선택된다. 보호막층(165)은 이에 한정되지 않고 다른 기능층(흡습층, 버퍼층)을 더 포함할 수 있다.
앞서 설명한 표시 패널은 구동 트랜지스터(DR)의 데이터금속층(155a, 155b) 상에 보호막을 형성하는 공정(마스크 공정 감축을 위함)을 생략하게 되므로 공정의 일부 단계를 단축할 수 있다.
이하, 위의 표시 패널의 일부에서 나타나는 문제와 이를 해결하기 위한 실시예에 대해 설명한다.
도 8은 실험예에 따른 표시 패널의 문제점을 설명하기 위한 도면이다.
<실험예>
도 8에 도시된 바와 같이, 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 패드부(160)와 표시영역(AA) 사이에 배치된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 데이터금속층(155c ~ 155e)으로 이루어진다.
고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에서 패드부(160)와 인접한 제3절연층(156)에는 검사용 콘택홀(PCH)이 형성된다. 검사용 콘택홀(PCH)은 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 일부를 각각 노출하는 홀이다. 그러나 검사용 콘택홀(PCH)은 생략될 수도 있다.
고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF) 및 제3절연층(156)은 이후의 공정에서 형성되는 보호막층(165)에 의해 보호된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 구조적 특성상 라인의 에지(edge) 부분이 급격한 경사 형태를 갖는다.
이러한 라인들은 에지 부분의 급격한 경사로 인하여 패턴 공정(현상액)이나 식각 공정(세정액) 등에서 일부 구간이 무너지는 손상(damage)이나 균열(crack)(S/D Edge damage)이 유발된다.
때문에, 패드부(160)를 통해 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에 투습이 발생하면 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 에지를 타고 외측부터 내측까지 습기나 외기를 전파하게 된다. 한편, 투습 문제는 기구적 변형(구부림) 등이 지속 될 경우에도 기판으로부터 라인들이 떨어짐에 따라 유발될 수 있다. 투습 문제가 발생하면 표시 패널의 수명이 저하되거나 흑점과 같은 화질 불량을 야기하는바 이의 개선이 요구된다.
제1실험예에서는 투습 문제를 해결하기 위해, 패드부(160)와 표시영역(AA) 사이에 위치하는 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)을 모두 덮도록 평탄화층에 해당하는 제3절연층(156)을 형성하였다.
그러나 제1실험예는 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 에지를 타고 지속적으로 전파되는 투습 문제를 해소하기에는 역부족이었다. 그 이유는 라인들의 에지 부분 구간이 무너지는 등의 손상으로 인한 절연층과 금속층 간에 빈공간(보이드; void) 또는 통로가 형성되었기 때문인 것으로 나타났다.
제2실험예에서는 투습 문제를 해결하기 위해, 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에서 패드부(160)와 인접한 부분과 표시영역(AA)과 인접한 부분에만 평탄화층에 해당하는 제3절연층(156)을 형성하였다.
그러나 제2실험예 또한 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 에지를 타고 지속적으로 전파되는 투습 문제를 해소하기에는 역부족이었다. 그 이유는 절연층과 금속층 간에 빈공간(보이드; void) 또는 통로가 되는 부분의 생성을 방지하는데 도움되긴 하였으나 투습으로 인한 습기나 외기를 지연시킬 수 없었기 때문인 것으로 나타났다.
<제1실시예>
도 9는 본 발명의 제1실시예에 따른 표시 패널의 일부를 보여주는 평면도이고, 도 10은 도 9의 A1-A2를 보여주는 단면도이며, 도 11은 도 10의 A1-A2를 보여주는 평면도이다.
도 9 내지 도 11에 도시된 바와 같이, 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 패드부(160)와 표시영역(AA) 사이에 배치된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 데이터금속층(155c ~ 155e)으로 이루어진다.
고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에서 패드부(160)와 인접한 제3절연층(156)에는 검사용 콘택홀(PCH)이 형성된다. 검사용 콘택홀(PCH)은 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 일부를 각각 노출하는 홀이다. 그러나 검사용 콘택홀(PCH)은 생략될 수도 있다.
고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF) 및 제3절연층(156)은 이후의 공정에서 형성되는 보호막층(165)에 의해 보호된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 구조적 특성상 라인의 에지(edge) 부분이 급격한 경사 형태를 갖는다.
제1실시예는 투습 문제를 해결하기 위해, 제3절연층(156)에 의해 덮이지 않고 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 에지에 투습 지연층(170)을 형성한다. 투습 지연층(170)은 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 에지와 더불어 제1기판(150a)의 제3층(PI)의 일부를 덮도록 형성(라인들의 에지에 걸치는 형태를 가짐)된다. 투습 지연층(170)은 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 양쪽 에지를 따라 길게 패턴된 막대 형상을 갖는다.
투습 지연층(170)은 제3절연층(156)과 동일한 재료로 선택된다. 투습 지연층(170)은 제3절연층(156)과 동일한 재료로 선택되지만 패드부(160)를 덮는 제3절연층(156)과 표시영역(AA)을 덮는 제3절연층(156)으로부터 분리 또는 이격된다. 그 결과, 패드부(160)를 덮는 제3절연층(156)과 투습 지연층(170) 사이에는 절연층이 존재하지 않는 지연 공간(171)이 형성된다. 또한, 표시영역(AA)을 덮는 제3절연층(156)과 투습 지연층(170) 사이에는 절연층이 존재하지 않는 지연 공간(171)이 형성된다.
투습 지연층(170)과 제3절연층(156) 사이에 존재하는 지연 공간(171)은 투습된 수분이나 외기의 내부 침투를 지연하는 역할을 한다. 예컨대, 침투된 수분은 패드부(160)를 덮는 제3절연층(156)과 투습 지연층(170) 사이에 마련된 지연 공간(171)을 메우는 기간만큼의 지연 시간을 갖는다. 그 이유는 투습된 수분이 투습 지연층(170)의 내부로 전파되기 위해서는 제3절연층(156)과 투습 지연층(170) 사이에 마련된 지연 공간(171)을 메워야만 투습 지연층(170)의 내측으로 이동할 수 있기 때문이다. 즉, 투습 지연층(170) 및 그 주변의 지연 공간(171)은 투습을 지연하는 구조를 제공한다.
제1실시예는 패드부(160)를 통해 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에 투습이 발생하더라도 이들의 에지를 타고 외측부터 내측까지 습기나 외기가 전파되는 시간을 지연하는 투습 지연율(투습 지연 시간)은 실험예 대비 우수한 것으로 나타났다. 또한, 제1실시예는 투습 지연층(170)의 존재에 의해 이후 보호막층(165) 형성 시 스텝 커버리지(Step Coverage)를 좋게 하여 보호막층(165)으로의 투습 경로 차단에 유리한 것으로 나타났다.
<제2실시예>
도 12는 본 발명의 제2실시예에 따른 표시 패널의 일부를 보여주는 평면도이고, 도 13은 도 12의 B1-B2를 보여주는 단면도이며, 도 14는 도 13의 B1-B2를 보여주는 평면도이다.
도 12 내지 도 14에 도시된 바와 같이, 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 패드부(160)와 표시영역(AA) 사이에 배치된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 데이터금속층(155c ~ 155e)으로 이루어진다.
고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에서 패드부(160)와 인접한 제3절연층(156)에는 검사용 콘택홀(PCH)이 형성된다. 검사용 콘택홀(PCH)은 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 일부를 각각 노출하는 홀이다. 그러나 검사용 콘택홀(PCH)은 생략될 수도 있다.
고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF) 및 제3절연층(156)은 이후의 공정에서 형성되는 보호막층(165)에 의해 보호된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 구조적 특성상 라인의 에지(edge) 부분이 급격한 경사 형태를 갖는다.
제2실시예는 투습 문제를 해결하기 위해, 제3절연층(156)에 의해 덮이지 않고 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 에지에 투습 지연층(170)을 형성한다. 투습 지연층(170)은 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 에지와 더불어 제1기판(150a)의 제3층(PI)의 일부를 덮도록 형성(라인들의 에지에 걸치는 형태를 가짐)된다. 투습 지연층(170)은 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 양쪽 에지를 따라 다수 패턴된 섬(island) 형상을 갖는다.
투습 지연층(170)은 제3절연층(156)과 동일한 재료로 선택된다. 투습 지연층(170)은 제3절연층(156)과 동일한 재료로 선택되지만 패드부(160)를 덮는 제3절연층(156)과 표시영역(AA)을 덮는 제3절연층(156)으로부터 분리 또는 이격된다. 그 결과, 패드부(160)를 덮는 제3절연층(156)과 투습 지연층(170) 사이 그리고 표시영역(AA)을 덮는 제3절연층(156)과 투습 지연층(170) 사이에는 절연층이 존재하지 않는 지연 공간(171)이 다수 형성된다.
투습 지연층(170)과 제3절연층(156) 사이에 존재하는 다수의 지연 공간(171)은 투습된 수분이나 외기의 내부 침투를 지연하는 역할을 한다. 예컨대, 침투된 수분은 패드부(160)와 표시영역(AA) 사이에 마련된 지연 공간(171)을 메우는 기간만큼의 지연 시간을 갖는다. 그 이유는 투습된 수분이 투습 지연층(170)의 내부로 전파되기 위해서는 제3절연층(156)과 투습 지연층(170) 사이에 마련된 지연 공간(171)을 메워야만 다음 칸에 위치하는 투습 지연층(170)의 내측으로 이동할 수 있기 때문이다. 즉, 투습 지연층(170) 및 그 주변에 배치된 다수의 지연 공간(171)은 투습을 지연하는 구조를 제공한다.
실험 결과, 제2실시예는 패드부(160)를 통해 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에 투습이 발생하더라도 이들의 에지를 타고 외측부터 내측까지 습기나 외기가 전파되는 시간을 지연하는 투습 지연율(투습 지연 시간)은 제1실시예 대비 우수한 것으로 나타났다. 또한, 제2실시예는 투습 지연층(170)의 존재에 의해 이후 보호막층(165) 형성 시 스텝 커버리지(Step Coverage)를 좋게 하여 보호막층(165)으로의 투습 경로 차단에 유리한 것으로 나타났다.
<제3실시예>
도 15는 본 발명의 제3실시예에 따른 표시 패널의 일부를 보여주는 평면도이고, 도 16은 도 15의 C1-C2를 보여주는 단면도이며, 도 17은 도 16의 C1-C2를 보여주는 평면도이고, 도 18은 투습 지연층의 다양한 형상을 나타낸 도면이다.
도 15 내지 도 17에 도시된 바와 같이, 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 패드부(160)와 표시영역(AA) 사이에 배치된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 데이터금속층(155c ~ 155e)으로 이루어진다.
고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에서 패드부(160)와 인접한 제3절연층(156)에는 검사용 콘택홀(PCH)이 형성된다. 검사용 콘택홀(PCH)은 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 일부를 각각 노출하는 홀이다. 그러나 검사용 콘택홀(PCH)은 생략될 수도 있다.
고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF) 및 제3절연층(156)은 이후의 공정에서 형성되는 보호막층(165)에 의해 보호된다. 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)은 구조적 특성상 라인의 에지(edge) 부분이 급격한 경사 형태를 갖는다.
제3실시예는 투습 문제를 해결하기 위해, 제3절연층(156)에 의해 덮이지 않고 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 에지에 투습 지연층(170)을 형성한다. 투습 지연층(170)은 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 에지와 더불어 제1기판(150a)의 제3층(PI)의 일부를 덮도록 형성(라인들의 에지에 걸치는 형태를 가짐)된다.
투습 지연층(170)은 노출된 고전위전원라인(VDD), 저전위전원라인(VGND), 레퍼런스라인(VREF)의 양쪽 에지를 따라 다수 패턴된 섬(island)과 다수의 섬을 연결하는 연결부(브릿지; bridge)를 결합한 형상을 갖는다. 달리 설명하면, 투습 지연층(170)은 유기 재료와 무기 재료가 결합된 하이브리드(hybrid)의 다층 구조를 갖는다.
투습 지연층(170)에서 섬에 해당하는 하부층(156)은 제3절연층(156)과 동일한 재료로 선택된다. 하부층(156)은 섬 형상으로 다수 배치된다. 하부층(156) 상에는 다수의 중간층(157)이 위치한다. 중간층(157)은 하부층(156)과 인접한 다른 하부층(156)을 각각 연결하는 연결부에 해당한다. 중간층(157)은 유기 발광다이오드의 하부전극과 동일한 재료로 선택된다. 중간층(157)은 하부층(156)과 인접한 다른 하부층(156)을 연결하기 때문에 함몰부를 갖는다.
중간층(157) 상에는 다수의 상부층(BNK)이 위치한다. 상부층(BNK)은 중간층(157)의 함몰부를 각각 덮는다. 상부층(BNK)은 뱅크층(BNK)과 동일한 재료로 선택된다. 중간층(157)과 상부층(BNK)의 크기(길이 및 폭)는 1:1 비율 관계를 갖거나 N(N은 1 이상 정수):1 비율 관계를 가질 수 있다.
실험 결과에 따르면 중간층(157)의 경우 투습 경로를 차단 및 지연하는 역할을 갖기 때문에 상부층(BNK)보다 클수록 좋은 것으로 나타났다. 그러나 중간층(157) 간에도 이격 또는 분리되어 공간을 갖는 것이 좋은바, 중간층(157)은 하부층(156)보다 작은 크기를 갖는 것이 바람직하다.
투습 지연층(170)은 패드부(160)를 덮는 제3절연층(156)과 표시영역(AA)을 덮는 제3절연층(156)으로부터 분리 또는 이격된다. 그 결과, 패드부(160)를 덮는 제3절연층(156)과 투습 지연층(170) 사이 그리고 표시영역(AA)을 덮는 제3절연층(156)과 투습 지연층(170) 사이에는 절연층이 존재하지 않는 지연 공간(171)이 다수 형성된다.
투습 지연층(170)과 제3절연층(156) 사이에 존재하는 다수의 지연 공간(171)은 투습된 수분이나 외기의 내부 침투를 지연하는 역할을 한다. 예컨대, 침투된 수분은 패드부(160)와 표시영역(AA) 사이에 마련된 지연 공간(171)을 메우는 기간만큼의 지연 시간을 갖는다. 그 이유는 투습된 수분이 투습 지연층(170)의 내부로 전파되기 위해서는 제3절연층(156)과 투습 지연층(170) 사이에 마련된 지연 공간(171)을 메워야만 다음 칸에 위치하는 투습 지연층(170)의 내측으로 이동할 수 있기 때문이다. 즉, 투습 지연층(170) 및 그 주변에 배치된 다수의 지연 공간(171)은 투습을 지연하는 구조를 제공한다.
또한, 투습 지연층(170)에서 연결부에 해당하는 중간층(157)은 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)의 에지의 손상에 의해 형성된 손상부를 덮어준다. 달리 설명하면, 중간층(157)은 화학적 손상으로 발생한 절연층과 금속층 간에 빈공간(보이드; void) 또는 통로를 메우는 역할과 더불어 투습 경로를 차단하는 역할을 한다.
실험 결과, 제3실시예는 패드부(160)를 통해 고전위전원라인(VDD), 저전위전원라인(VGND) 및 레퍼런스라인(VREF)에 투습이 발생하더라도 이들의 에지를 타고 외측부터 내측까지 습기나 외기가 전파되는 시간을 지연하는 투습 지연율(투습 지연 시간)은 제1실시예 및 제2실시예 대비 우수한 것으로 나타났다. 또한, 제3실시예는 투습 지연층(170)의 존재에 의해 이후 보호막층(165) 형성 시 스텝 커버리지(Step Coverage)를 좋게 하여 보호막층(165)으로의 투습 경로 차단에 유리한 것으로 나타났다.
한편, 제2실시예나 제3실시예에서는 투습 지연층(170)이 사각형의 섬형상을 갖는 것을 일례로 하였다. 그러나 투습 지연층(170)의 형상은 도 18과 같이 원형, 마름모형, 육각형 및 삼각형 등과 같은 형상으로 형성될 수 있다. 또한, 투습 지연층(170)과 지연 공간(171)의 크기 그리고 이들 간의 이격 거리는 반복된 실험을 통해 최적화될 수 있다.
이상 본 발명은 라인의 에지를 따라 투습이 전파되는 시간을 지연함과 라인의 더불어 손상 발생 가능성을 낮추어 표시 패널의 수명과 신뢰성을 향상함과 더불어 화질 불량 발생 가능성을 저지할 수 있는 유기전계발광표시장치를 제공하는 효과가 있다. 또한, 본 발명은 보호막층 형성 시 스텝 커버리지(Step Coverage)를 좋게 하여 보호막층의 밀봉 특성을 향상할 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 게이트 구동부
150: 표시 패널 170: 투습 지연층
171: 공간 160: 패드부
156: 제3절연층 AA: 표시영역
157: 하부전극 BNK: 뱅크층

Claims (10)

  1. 제1기판;
    상기 제1기판 상에 위치하는 서브 픽셀들로 이루어진 표시영역;
    상기 제1기판 상에 위치하고 외부 회로기판과 전기적으로 연결되는 패드부;
    상기 패드부와 상기 표시영역 사이에 배치되고 외부 장치에 전기적으로 연결되고 신호나 전원을 전달하는 라인들; 및
    상기 라인들의 에지를 덮는 투습 지연층을 포함하는 유기전계발광표시장치.
  2. 제1항에 있어서,
    상기 투습 지연층은
    상기 라인들의 양쪽 에지와 상기 제1기판의 일부를 덮는 유기전계발광표시장치.
  3. 제1항에 있어서,
    상기 투습 지연층은
    상기 표시영역에 위치하는 평탄화층과 동일한 재료로 이루어진 유기전계발광표시장치.
  4. 제1항에 있어서,
    상기 패드부에 인접하는 라인들과 상기 표시영역에 인접하는 라인들 상에는 평탄화층이 각각 위치하고,
    상기 패드부에 인접하는 라인들을 덮는 평탄화층과 상기 표시영역에 인접하는 라인들을 덮는 평탄화층은 상호 이격하는 유기전계발광표시장치.
  5. 제4항에 있어서,
    상기 투습 지연층은
    상기 패드부에 인접하는 라인들을 덮는 평탄화층 및 상기 표시영역에 인접하는 라인들을 덮는 평탄화층과 이격하도록 배치되어 투습을 지연하는 투습 지연 공간을 갖는 유기전계발광표시장치.
  6. 제5항에 있어서,
    상기 투습 지연층은
    상기 패드부와 상기 표시영역 사이에서 다수의 투습 지연 공간을 갖도록 다수로 분리된 유기전계발광표시장치.
  7. 제1항에 있어서,
    상기 투습 지연층은
    유기 재료와 무기 재료가 결합된 하이브리드(hybrid)의 다층 구조로 이루어진 유기전계발광표시장치.
  8. 제1항에 있어서,
    상기 투습 지연층은
    상기 라인들의 에지를 따라 섬 형상으로 배치된 다수의 하부층과,
    상기 다수의 하부층 상에 위치하고 상기 다수의 하부층들을 각각 연결하도록 배치된 다수의 중간층과,
    상기 다수의 중간층 상에 위치하는 다수의 상부층을 포함하는 유기전계발광표시장치.
  9. 제8항에 있어서,
    상기 다수의 하부층은
    상기 표시영역에 위치하는 평탄화층과 동일한 재료로 이루어지고,
    상기 다수의 중간층은
    상기 표시영역에 위치하는 하부전극과 동일한 재료로 이루어지고,
    상기 다수의 상부층은
    상기 표시영역에 위치하는 뱅크층과 동일한 재료로 이루어진 유기전계발광표시장치.
  10. 제1항에 있어서,
    상기 라인들은
    상기 패드부를 통해 공급된 고전위전원을 상기 표시영역에 전달하는 고전위전원라인과,
    상기 패드부를 통해 공급된 저전위전원을 상기 표시영역에 전달하는 저전위전원라인과,
    상기 패드부를 통해 공급된 전압을 상기 표시영역에 전달함과 더불어 상기 표시영역의 센싱결과를 상기 패드부로 전달하는 레퍼런스라인을 포함하는 유기전계발광표시장치.
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