KR102270601B1 - 유기전계발광표시장치 - Google Patents

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Abstract

본 발명은 기판, 패드부, 표시영역, 콘택영역, 전원라인 및 쇼트방지막을 포함하는 유기전계발광표시장치에 관한 것이다. 패드부는 기판 상에 위치한다. 표시영역은 기판 상에 위치한다. 콘택영역은 기판 상에 위치하고 패드부와 표시영역 사이에 위치한다. 전원라인은 기판 상에 위치하고 콘택영역을 통해 표시영역에 위치하는 라인과 전기적으로 연결된다. 쇼트방지막은 표시영역과 콘택영역 사이를 절연한다.

Description

유기전계발광표시장치{Organic Light Emitting Display Device}
본 발명은 유기전계발광표시장치에 관한 것이다.
유기전계발광표시장치에 사용되는 유기전계발광소자는 두 개의 전극 사이에 발광층이 형성된 자발광소자이다. 유기전계발광소자는 전자(election) 주입전극(cathode)과 정공(hole) 주입전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광하는 소자이다.
유기전계발광표시장치는 유기전계발광소자를 이용하여 표시 패널을 형성한다. 표시 패널은 빛이 방출되는 방향에 따라 상부발광(Top-Emission) 방식, 하부발광(Bottom-Emission) 방식 및 양면발광(Dual-Emission) 등으로 구현될 수 있고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 구현될 수 있다. 유기전계발광표시장치는 연성을 부여하여 곡면을 갖게 하거나 인위적으로 또는 기계적으로 구부러지게 하는 등 다양한 형태로 구현되고 있다.
그런데, 종래에 제안된 유기전계발광표시장치는 표시 패널 제작시 발생할 수 있는 공정 편차에 강건하지 않은바, 구동 불량이나 회로의 버닝(burning) 현상이 발생하는 문제가 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 증착 공정 편차에 의해 표시 패널의 구동 불량이나 회로의 버닝(burning) 현상이 발생하는 문제를 개선 및 방지하는 것이다.
상술한 과제 해결 수단으로 본 발명은 기판, 패드부, 표시영역, 콘택영역, 전원라인 및 쇼트방지막을 포함하는 유기전계발광표시장치에 관한 것이다. 패드부는 기판 상에 위치한다. 표시영역은 기판 상에 위치한다. 콘택영역은 기판 상에 위치하고 패드부와 표시영역 사이에 위치한다. 전원라인은 기판 상에 위치하고 콘택영역을 통해 표시영역에 위치하는 라인과 전기적으로 연결된다. 쇼트방지막은 표시영역과 콘택영역 사이를 절연한다.
쇼트방지막은 표시영역과 콘택영역 사이에 노출된 하부전극층을 덮을 수 있다.
쇼트방지막은 표시영역의 외곽 끝단부터 콘택영역까지 위치할 수 있다.
쇼트방지막은 표시영역에 포함된 유기물로 이루어지고 표시영역으로부터 돌출될 수 있다.
쇼트방지막은 표시영역의 수평 방향을 덮는 수평 라인 형상을 가질 수 있다.
쇼트방지막은 콘택영역에 대응되는 형상을 가질 수 있다.
기판 상에 위치하는 게이트금속층과, 게이트금속층 상에 위치하고 게이트금속층을 덮는 제1절연막과, 제1절연막 상에 위치하며 제1절연막의 콘택홀을 통해 게이트금속층과 전기적으로 연결된 데이터금속층과, 제1절연막 상에 위치하고 데이터금속층을 덮는 제2절연막과, 제2절연막 상에 위치하고 제2절연막의 콘택홀을 통해 데이터금속층과 전기적으로 연결된 하부전극층을 더 포함하고, 쇼트방지막은 제2절연막 상에 위치하고 하부전극층을 덮을 수 있다.
본 발명은 공정 중에 발생할 수 있는 다양한 원인(마스크 얼라인 미스, 섀도윙 마진 가변)에 의해 표시 패널의 구동 불량이나 회로의 버닝(burning) 현상이 발생하는 문제를 개선 및 방지할 수 있도록 증착 공정 편차에 강건한 효과가 있다.
도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2예시도.
도 4는 표시 패널의 단면 예시도.
도 5는 도 4에 도시된 표시 패널의 기구적 특성을 보여주는 예시도.
도 6은 표시 패널의 평면 예시도.
도 7은 도 6에 도시된 표시 패널의 일부를 나타낸 실험예의 도면.
도 8은 도 7의 A1-A2 영역의 단면도.
도 9는 전극 간의 쇼트 발생 원인에 대해 설명하기 위한 도면.
도 10은 도 6에 도시된 표시 패널의 일부를 나타낸 본 발명의 제1실시예.
도 11은 도 10의 A1-A2 영역의 단면도.
도 12는 도 11의 구조를 이용하여 증착 실험을 한 결과를 보여주는 단면도.
도 13은 도 6에 도시된 표시 패널의 일부를 나타낸 본 발명의 제2실시예.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1예시도 이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2예시도 이다.
도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 게이트 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(110)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(120)는 구동신호에 기초하여 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(120)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 데이터 회로기판에 IC 형태로 형성된다.
게이트 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(140)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(140)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 게이트 구동부(140)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1게이트라인(GL1)을 통해 공급된 게이트신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(VDD)과 제2전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한바 이에 대한 구체적인 예시 및 설명은 생략한다. 박막 트랜지스터는 저온 폴리실리콘(LTPS), 아몰포스 실리콘(a-Si), 산화물(Oxide) 또는 유기물(Organic) 반도체층을 기반으로 구현된다.
도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인와 전원라인 등이 더 포함된다.
추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2게이트라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 제3전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터구동부(130) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기 발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C 등으로 다양하게 구성될 수도 있다.
도 4는 표시 패널의 단면 예시도이고, 도 5는 도 4에 도시된 표시 패널의 기구적 특성을 보여주는 예시도이며, 도 6은 표시 패널의 평면 예시도이다.
도 4에 도시된 바와 같이, 표시 패널(150)에는 제1기판(150a), 표시영역(AA), 접착부재(165) 및 제2기판(150b)이 포함된다. 제1기판(150a)과 제2기판(150b)은 폴리이미드 (polyimide; PI), 폴리에테르술폰 (polyethersulfone; PES), 폴리에틸렌 테레프탈레이트 (Polyethylene terephthalate; PET), 폴리카보네이트 (Polycarbonates; PC), 폴리에틸렌 나프탈레이트 (Polyethylene Naphthalate; PEN), 아크릴로니트릴 부타디엔 스티렌 (Acrylonitrile butadiene styrene; ABS) 등의 플라스틱으로 선택된다.
표시영역(AA)은 제1기판(150a)과 제2기판(150b) 사이에 형성된다. 표시영역(AA)에는 서브 픽셀들, 각종 신호라인 및 전원라인들이 형성된다.
제1기판(150a)과 제2기판(150b)은 이들 사이에 위치하는 접착부재(165)에 의해 합착 밀봉된다. 접착부재(165)는 PSA (Pressure Sensitive Adhesive Film)이나 OCA (Optical Clear Adhesive Film) 등으로 선택된다.
표시영역(AA)에 형성된 서브 픽셀들, 각종 신호라인 및 전원라인들과 같은 구조물은 수분(습기)이나 산소에 취약하다. 이 때문에, 표시영역(AA)은 제1기판(150a), 제2기판(150b) 및 접착부재(165)에 의해 밀봉된다. 다만, 접착부재(165)의 특성 및 구성에 따라 제2기판(150b)은 생략될 수도 있다.
위와 같은 표시 패널을 기반으로 제작된 유기전계발광표시장치는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
도 5에 도시된 바와 같이, 표시 패널(150)은 연성을 가지므로 이를 기반으로 제작된 유기전계발광표시장치는 인위적으로 또는 기계적으로 구부러지게 하거나 곡면을 갖게 하는 등 다양한 형태로 구현된다.
도 6에 도시된 바와 같이, 표시 패널에는 제1기판(150a), 표시영역(AA), 패드부(160), 제1 및 제2게이트 구동부(140a, 140b), 제1전원라인(VDD), 제2전원라인(GND) 및 제3전원라인(INIT)이 포함된다.
패드부(160)는 제1기판(150a)의 상부 외곽에 형성된다. 패드부(160)는 외부 회로기판과 전기적으로 연결되는 패드영역이다. 패드부(160)는 예컨대, 데이터 구동부가 실장된 데이터 회로기판 또는 타이밍 제어부가 실장된 제어 회로기판 등에 연결된다.
제1 및 제2게이트 구동부(140a, 140b)는 표시영역(AA)에 형성된 서브 픽셀들(SP)에 게이트신호를 출력하는 회로이다. 제1게이트 구동부(140a)는 표시영역(AA)의 좌측에서 게이트신호를 공급하고, 제2게이트 구동부(140b)는 표시영역(AA)의 우측에서 게이트신호를 공급한다.
제1전원라인(VDD)은 패드부(160)를 통해 외부로부터 공급된 고전위전원을 표시영역(AA)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다. 제2전원라인(GND)은 패드부(160)를 통해 외부로부터 공급된 저전위전원(또는 그라운드전원)을 표시영역(AA)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다. 제3전원라인(INIT)은 패드부(160)를 통해 외부로부터 공급된 초기화전원을 표시영역(AA)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다.
제1 및 제3전원라인(VDD, INIT)은 패드부(160)와 표시영역(AA) 사이에 배선된다. 제2전원라인(GND)은 패드부(160)와 표시영역(AA) 사이에 배선된 영역과 표시영역(AA)을 둘러싸는 영역을 갖는다. 제1 내지 제3전원라인(VDD, GND, INIT)은 한 쌍이 배선될 수 있고, 이들은 도 6과 같이 패드부(160)의 좌측과 우측으로 이격 분리되도록 배치될 수 있다.
한편, 종래에 제안된 유기전계발광표시장치는 표시 패널 제작시 발생할 수 있는 공정 편차에 강건하지 않은바, 구동 불량이나 회로의 버닝(burning) 현상이 발생하는 문제가 보고되고 있다.
[실험예]
도 7은 도 6에 도시된 표시 패널의 일부를 나타낸 실험예의 도면이고, 도 8은 도 7의 A1-A2 영역의 단면도이고, 도 9는 전극 간의 쇼트 발생 원인에 대해 설명하기 위한 도면이다.
도 7 내지 도 9에 도시된 바와 같이, 제3전원라인(INIT)은 표시영역(AA)과 인접한 영역에 위치하는 콘택영역(CA1)을 갖는다. 콘택영역(CA1)은 제3전원라인(INIT)을 구성하는 금속층(151, 153)과 표시영역(AA)에 형성된 하부전극층(156)이 전기적으로 연결되는 콘택부이다. 콘택영역(CA1)
콘택영역(CA1)에 위치하는 하부전극층(156)은 표시영역(AA)에 위치하는 유기 발광다이오드의 하부전극층(또는 애노드전극)과 동일한 층 및 동일한 재료로 이루어진다. 하지만, 표시영역(AA)의 외부에 위치하는 하부전극층(156)은 유기 발광다이오드의 하부전극층과 분리되고 표시영역(AA) 내에서 독립된 제3전원라인을 형성한다. 즉, 표시영역(AA)의 외부에 위치하는 제3전원라인(INIT)은 콘택영역(CA1)을 통해 표시영역(AA)의 내부에 형성된 제3전원라인(미도시)과 전기적으로 연결된다. 그러므로, 콘택영역(CA1)에 위치하는 하부전극층(156)은 표시영역(AA)의 내부에 외부로 돌출된 일부에 해당한다.
표시영역(AA)의 내부에 형성된 하부전극층(156)은 제3전원라인(INIT)을 구성하는 금속층(151, 153)과 전기적으로 연결되기 위해 표시영역(AA)의 외부에 위치하는 콘택영역(CA1)까지 연장되지만, 절연 재료 등에 의해 보호 또는 절연되지 않은 상태로 놓인다.
통상, 유기 발광다이오드를 형성하는 공정에서는 하부전극층을 형성하고, 유기 발광층을 형성하고, 상부전극층(159)(또는 캐소드전극)을 형성한다. 상부전극층(159)은 표시영역(AA)의 모든 면적을 덮도록 공통전극(또는 전면전극) 형태로 형성된다.
상부전극층(159)은 도 9와 같이 표시영역(AA)에 대응되는 부분을 노출하는 마스크(MSK)(오픈 마스크 또는 공통마스크로 칭하기도 함)를 제1기판(150a) 상에 얼라인하고 금속 소오스(S)를 증착하는 등의 공정을 통해 형성된다.
그런데, 상부전극층(159)을 증착하는 공정 중에는 다양한 원인(마스크 얼라인 미스, 섀도윙 마진 가변)으로 인하여 섀도윙 영역(SDA)이 발생할 수 있다.
이와 같은 문제가 발생하는 이유는 유기 발광다이오드 형성시 열화를 방지하기 위해 포토리소그라피 공정이 아닌 마스크를 이용한 에바포레이션(evaporation) 공정을 사용하기 때문이다. 그리고 마스크의 고질적인 문제인 섀도윙 마진(shadowing margin)에 기인하여 섀도윙 영역(SDA)이 발생하기 때문이다.
이 때문에, 상부전극층(159)이 정상적으로 증착된 경우 도 7의 (a)와 같이 표시영역(AA) 내에만 형성되지만, 비정상적으로 증착된 경우 도 7의 (b)와 같이 섀도윙 영역(SDA)까지 확장되어 형성된다.
상부전극층(159)이 도 7의 (b)와 같이 섀도윙 영역(SDA)까지 형성될 경우, 표시영역(AA)의 외부에서는 도 8과 같이 하부전극층(156)과 상부전극층(159) 간에 전기적인 접촉으로 인하여 쇼트가 발생하게 된다.
앞서 설명하였듯이, 표시영역(AA)의 외부에 위치하는 하부전극층(156)은 제3전원라인(INIT)과 전기적으로 연결된다. 반면, 상부전극층(159)은 제2전원라인(GND)과 전기적으로 연결된다. 제2전원라인(GND)과 제3전원라인(INIT)은 서로 상이한 전원을 전달하는 라인이다. 그러므로, 하부전극층(156)과 상부전극층(159)이 쇼트되면 표시 패널의 구동 불량이나 회로의 버닝(burning) 현상이 발생하게 된다.
<제1실시예>
도 10은 도 6에 도시된 표시 패널의 일부를 나타낸 본 발명의 제1실시예이고, 도 11은 도 10의 A1-A2 영역의 단면도이며, 도 12는 도 11의 구조를 이용하여 증착 실험을 한 결과를 보여주는 단면도이다.
도 10에 도시된 바와 같이, 제3전원라인(INIT)은 표시영역(AA)과 인접한 영역에 위치하는 콘택영역(CA1)을 갖는다. 콘택영역(CA1)은 제3전원라인(INIT)을 구성하는 금속층과 표시영역(AA)에 형성된 하부전극층(156)이 전기적으로 연결되는 콘택부이다.
콘택영역(CA1)에 위치하는 하부전극층(156)은 표시영역(AA)에 위치하는 유기 발광다이오드의 하부전극층(또는 애노드전극)과 동일한 층 및 동일한 재료로 이루어진다. 하지만, 콘택영역(CA1)의 하부전극층(156)은 유기 발광다이오드의 하부전극층과 분리되고 표시영역(AA) 내에서 독립된 제3전원라인을 형성한다. 즉, 표시영역(AA)의 외부에 위치하는 제3전원라인(INIT)은 콘택영역(CA1)을 통해 표시영역(AA)의 내부에 형성된 제3전원라인(미도시)과 전기적으로 연결된다.
본 발명의 제1실시예는 실험예에서 발생하고 있는 문제를 개선 및 방지하기 위해 표시영역(AA)의 외곽 끝단부터 표시영역(AA)과 인접한 영역에 위치하는 제3전원라인(INIT)의 콘택영역(CA1)까지 쇼트방지막(180)을 형성한다. 쇼트방지막(180)은 콘택영역(CA1)으로 노출된 하부전극층과 표시영역(AA)의 상부전극층이 전기적으로 비접촉하도록 절연하는 역할을 한다.
쇼트방지막(180)은 제3전원라인(INIT)의 콘택영역(CA1)을 덮도록 표시영역(AA)의 끝단부터 형성되어 콘택영역(CA1) 이후의 일부 영역까지 형성된다. 쇼트방지막(180)은 표시영역(AA)의 끝단부(또는 수평 방향)를 따라 수평 라인 형상으로 형성될 수 있다.
쇼트방지막(180)이 표시영역(AA)의 끝단부를 따라 수평 라인 형상으로 형성될 경우 제3전원라인(INIT)뿐만 아니라 기타 다른 전원라인이나 신호라인들과 상부전극층 간의 쇼트를 방지할 수 있다. 즉, 수평 라인 형상의 쇼트방지막(180)은 표시영역(AA)의 외부에 노출된 배선이나 전극과 상부전극층 간의 쇼트가 발생할 수 있는 문제를 광범위하게 커버(보호)할 수 있는 역할을 할 수 있다.
이하, 쇼트방지막(180)이 형성되는 부분의 단면도를 참조하여 설명을 구체화한다.
도 11에 도시된 바와 같이, 제1기판(150a) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 버퍼층(BUF)은 제1기판(150a)으로부터 유출되는 유해 성분을 차단함과 동시에 이후에 형성되는 막과의 접착력을 향상하는 역할 등을 하는데, 이는 생략될 수도 있다.
버퍼층(BUF) 상에는 게이트금속층(151)이 형성된다. 게이트금속층(151)은 제3전원라인의 제1층라인이 된다. 게이트금속층(151)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트금속층(151) 상에는 제1절연막(152)이 형성된다. 제1절연막(152)은 게이트금속층(151)을 덮고 그 일부를 노출하는 콘택홀을 갖는다. 제1절연막(152)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
제1절연막(152) 상에는 데이터금속층(153)이 형성된다. 데이터금속층(153)은 제3전원라인의 제2층라인이 된다. 데이터금속층(153)은 제1절연막(152)의 콘택홀을 통해 게이트금속층(151)과 전기적으로 연결된다. 데이터금속층(153)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
제1절연막(152) 상에는 제2절연막(154)이 형성된다. 제2절연막(154)은 데이터금속층(153)을 덮고 그 일부를 노출하는 콘택홀을 갖는다. 제2절연막(154)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
제2절연막(154) 상에는 하부전극층(156)이 형성된다. 하부전극층(156)은 제3전원라인의 제3층라인이 된다. 하부전극층(156)은 제2절연막(154)의 콘택홀을 통해 데이터금속층(153)과 전기적으로 연결된다. 하부전극층(156)은 표시영역에 위치하는 유기 발광다이오드의 하부전극층과 동일한 재료 및 동일한 층에 위치하는 전극층으로서 유기 발광다이오드의 하부전극층의 특성에 따라 투명전극재료나 불투명전극재료로 이루어질 수 있다.
제2절연막(154) 상에는 쇼트방지막(180)이 형성된다. 쇼트방지막(180)은 표시영역 구성시 사용되는 유기물이나 무기물로 선택된다. 일례로, 쇼트방지막(180)은 평탄화막, 뱅크층 또는 스페이서와 유사 또는 동일한 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다.
다른 예로, 쇼트방지막(180)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 등의 무기물로 이루어질 수 있다. 즉, 쇼트방지막(180)은 하부전극층(156)의 이후에 형성되는 절연 재료로서 하부전극층(156)의 표면을 전기적으로 절연할 수 있는 재료면 가능하다.
한편, 쇼트방지막(180)이 하부전극층(156)보다 상부에 위치하는 절연 재료로서 뱅크층으로 형성된 경우, 이는 표시영역(AA)의 내부에 형성된 뱅크층으로부터 연장되어 콘택영역(CA1)까지 덮도록 형성된다. 이 경우, 쇼트방지막(180)은 표시영역으로부터 돌출된 형태가 된다.
위의 설명을 통해 알 수 있듯이, 표시영역(AA)의 내부에 형성된 하부전극층(156)은 제3전원라인(INIT)을 구성하는 금속층(151, 153)과 전기적으로 연결되기 위해 표시영역(AA)의 외부에 위치하는 콘택영역(CA1)까지 연장된다. 그리고 콘택영역(CA1)의 하부전극층(156)은 쇼트방지막(180)을 구성하는 절연 재료에 의해 보호 및 절연된 상태가 된다.
통상, 유기 발광다이오드를 형성하는 공정에서는 하부전극층(156)을 형성하고, 유기 발광층을 형성하고, 상부전극층(159)(또는 캐소드전극)을 형성한다. 상부전극층(159)은 표시영역(AA)의 모든 면적을 덮도록 공통전극(또는 전면전극) 형태로 형성된다.
상부전극층(159)은 도 9와 같이 표시영역(AA)에 대응되는 부분을 노출하는 마스크(MSK)(오픈 마스크 또는 공통마스크로 칭하기도 함)를 제1기판(150a) 상에 얼라인하고 금속 소오스(S)를 스퍼터링 방법으로 증착하는 등의 공정을 통해 형성된다.
그런데, 상부전극층(159)을 증착하는 공정 중에는 다양한 원인(마스크 얼라인 미스, 섀도윙 마진 가변)으로 인하여 섀도윙 영역(SDA)이 발생할 수 있다. 이 때문에, 실험예는 도 8과 같이 상부전극층(159)이 섀도윙 영역(SDA)까지 형성될 경우 하부전극층(156)과 상부전극층(159) 간의 쇼트가 발생하게 된다.
반면, 본 발명의 제1실시예는 도 12와 같이 콘택영역(CA1)에 위치하는 하부전극층(156)이 쇼트방지막(180)에 의해 덮여 있으므로 상부전극층(159)이 섀도윙 영역(SDA)까지 형성되더라도 하부전극층(156)과 상부전극층(159) 간의 쇼트가 발생하지 않는다.
<제2실시예>
도 13은 도 6에 도시된 표시 패널의 일부를 나타낸 본 발명의 제2실시예이다.
도 13에 도시된 바와 같이, 제3전원라인(INIT)은 표시영역(AA)과 인접한 영역에 위치하는 콘택영역(CA1)을 갖는다. 콘택영역(CA1)은 제3전원라인(INIT)을 구성하는 금속층과 표시영역(AA)에 형성된 하부전극층(156)이 전기적으로 연결되는 콘택부이다.
콘택영역(CA1)에 위치하는 하부전극층(156)은 표시영역(AA)에 위치하는 유기 발광다이오드의 하부전극층(또는 애노드전극)과 동일한 층 및 동일한 재료로 이루어진다. 하지만, 콘택영역(CA1)의 하부전극층(156)은 유기 발광다이오드의 하부전극층과 분리되고 표시영역(AA) 내에서 독립된 제3전원라인을 형성한다. 즉, 표시영역(AA)의 외부에 위치하는 제3전원라인(INIT)은 콘택영역(CA1)을 통해 표시영역(AA)의 내부에 형성된 제3전원라인(미도시)과 전기적으로 연결된다.
본 발명의 제2실시예는 실험예에서 발생하고 있는 문제를 개선 및 방지하기 위해 표시영역(AA)의 끝단부터 표시영역(AA)과 인접한 영역에 위치하는 제3전원라인(INIT)의 콘택영역(CA1)까지 쇼트방지막(180)을 형성한다.
쇼트방지막(180)은 제3전원라인(INIT)의 콘택영역(CA1)을 덮도록 표시영역(AA)의 끝단부터 형성되어 콘택영역(CA1) 이후의 일부 영역까지 형성된다. 쇼트방지막(180)은 표시영역(AA)의 외곽으로 돌출되어 끝단부터 콘택영역(CA1) 이후의 일부 영역까지 덮는다. 쇼트방지막(180)의 일부 또는 전부는 콘택영역(CA1)에 대응되는 형상을 갖는다.
한편, 제2실시예에서는 콘택영역(CA1)과 쇼트방지막(180)이 사각형 형상을 갖는 것을 일례로 하였다. 하지만, 콘택영역(CA1)은 원형, 다각형 등의 형상을 가질 수 있다. 그리고, 쇼트방지막(180) 또한 콘택영역(CA1)에 대응되는 형상을 가지므로 원형, 다각형 등의 형상을 가질 수 있다.
쇼트방지막(180)은 표시영역 구성시 사용되는 유기물이나 무기물로 선택된다. 일례로, 쇼트방지막(180)은 평탄화막, 뱅크층 또는 스페이서와 유사 또는 동일한 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 다른 예로, 쇼트방지막(180)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 등의 무기물로 이루어질 수 있다. 즉, 쇼트방지막(180)은 하부전극층(156)의 이후에 형성되는 절연 재료로서 하부전극층(156)의 표면을 전기적으로 절연할 수 있는 재료면 가능하다.
위의 설명을 통해 알 수 있듯이, 표시영역(AA)의 내부에 형성된 하부전극층(156)은 제3전원라인(INIT)을 구성하는 금속층(151, 153)과 전기적으로 연결되기 위해 표시영역(AA)의 외부에 위치하는 콘택영역(CA1)까지 연장된다. 그리고 하부전극층(156)은 쇼트방지막(180)을 구성하는 절연 재료에 의해 보호 및 절연된 상태가 된다.
본 발명의 제2실시예 또한 콘택영역(CA1)에 위치하는 하부전극층(156)이 쇼트방지막(180)에 의해 덮여 있으므로 상부전극층(159)이 섀도윙 영역(SDA)까지 형성되더라도 하부전극층(156)과 상부전극층(159) 간의 쇼트가 발생하지 않는다.
한편, 본 발명의 제1 및 제2실시예에서는 쇼트방지막(180)이 표시영역(AA)과 인접하는 바깥쪽 상부를 덮는 수평 라인 형상으로 형성되거나 특정 영역만 덮는 사각형 형상으로 형성된 것을 일례로 하였다. 그러나, 이는 하나의 예시일 뿐 쇼트방지막(180)은 표시영역(AA)의 외부에 노출된 전원라인, 전극, 또는 콘택영역을 덮기 위해 다양한 형상으로 구현될 수도 있다.
이상 본 발명은 공정 중에 발생할 수 있는 다양한 원인(마스크 얼라인 미스, 섀도윙 마진 가변)에 의해 표시 패널의 구동 불량이나 회로의 버닝(burning) 현상이 발생하는 문제를 개선 및 방지할 수 있도록 증착 공정 편차에 강건한 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 게이트 구동부
150: 표시 패널 150a: 제1기판
AA: 표시영역 160: 패드부
INIT: 제3전원라인 180: 쇼트방지막

Claims (7)

  1. 기판;
    상기 기판 상에 위치하는 패드부;
    상기 기판 상에 위치하는 표시영역;
    상기 기판 상에 위치하고 상기 패드부와 상기 표시영역 사이에 위치하는 콘택영역;
    상기 기판 상에 위치하고 상기 콘택영역을 통해 상기 표시영역에 위치하는 라인과 전기적으로 연결되는 전원라인; 및
    상기 표시영역과 상기 콘택영역 사이를 절연하는 쇼트방지막을 포함하고,
    상기 쇼트방지막은
    상기 콘택영역에 대응되는 형상을 갖는 것을 특징으로 하는 유기전계발광표시장치.
  2. 제1항에 있어서,
    상기 쇼트방지막은
    상기 표시영역과 상기 콘택영역 사이에 노출된 하부전극층을 덮는 것을 특징으로 하는 유기전계발광표시장치.
  3. 제1항에 있어서,
    상기 쇼트방지막은
    상기 표시영역의 외곽 끝단부터 상기 콘택영역까지 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  4. 제1항에 있어서,
    상기 쇼트방지막은
    상기 표시영역에 포함된 유기물로 이루어지고 상기 표시영역으로부터 돌출된 것을 특징으로 하는 유기전계발광표시장치.
  5. 제1항에 있어서,
    상기 쇼트방지막은
    상기 표시영역의 수평 방향을 덮는 수평 라인 형상을 갖는 것을 특징으로 하는 유기전계발광표시장치.
  6. 삭제
  7. 기판;
    상기 기판 상에 위치하는 패드부;
    상기 기판 상에 위치하는 표시영역;
    상기 기판 상에 위치하고 상기 패드부와 상기 표시영역 사이에 위치하는 콘택영역;
    상기 기판 상에 위치하고 상기 콘택영역을 통해 상기 표시영역에 위치하는 라인과 전기적으로 연결되는 전원라인;
    상기 표시영역과 상기 콘택영역 사이를 절연하는 쇼트방지막;
    상기 기판 상에 위치하는 게이트금속층;
    상기 게이트금속층 상에 위치하고 상기 게이트금속층을 덮는 제1절연막;
    상기 제1절연막 상에 위치하며 상기 제1절연막의 콘택홀을 통해 상기 게이트금속층과 전기적으로 연결된 데이터금속층;
    상기 제1절연막 상에 위치하고 상기 데이터금속층을 덮는 제2절연막; 및
    상기 제2절연막 상에 위치하고 상기 제2절연막의 콘택홀을 통해 상기 데이터금속층과 전기적으로 연결된 하부전극층을 더 포함하고,
    상기 쇼트방지막은 상기 제2절연막 상에 위치하고 상기 하부전극층을 덮는 것을 특징으로 하는 유기전계발광표시장치.
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