KR20180025523A - 표시장치 - Google Patents
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Abstract
본 발명에 의한 표시장치는 기판에서 다수의 픽셀들과 픽셀들에 연결되는 신호 배선들이 배치되는 표시영역 및 기판 상에서 표시영역 밖의 패드부에 배치되고 신호배선들과 연결되는 패드들을 포함한다. 패드들 중 적어도 일부는 기판의 면 방향에서 소정 간격 이격된 제1 및 제2 금속 패턴 및 기판을 경유하여 제1 금속 패턴과 제2 금속 패턴을 연결하는 제3 금속 패턴을 포함한다. 제1 및 제2 금속 패턴 각각은 게이트 절연막을 사이에 두고 기판의 두께 방향에서 적층된 제1 및 제2 금속층을 포함한다.
Description
본 발명은 리페어 영역을 포함하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
표시장치는 표시패널과 표시패널에 각종 구동신호를 인가하는 드라이브 IC를 포함한다. 표시패널의 신호배선은 이방성 도전필름(Anisotropic Conductive Film; ACF)을 통해서 드라이브 IC의 신호배선들과 연결된다. 이방성 도전필름은 탭 본딩 공정을 통해서 가압되고, 이방성도전필름 내의 도전볼은 표시패널의 패드부와 연성인쇄회로기판을 전기적으로 연결시킨다. 그러나, 이방성 도전필름의 양이나 압력 정도에 따라 이방성 도전필름의 도전볼을 패드부의 끝단으로 밀리면서 뭉치는 현상이 발생한다. 그 결과 전기적으로 오픈 상태이어야 하는 표시패널의 패드들 간에 쇼트 현상이 발생하기도 한다.
본 발명은 표시패널에서 이방성 도전필름의 도전볼로 인해서 패드들 간의 쇼트 현상이 발생하는 것을 방지하기 위한 표시장치를 제공한다.
본 발명에 의한 표시장치는 기판에서 다수의 픽셀들과 픽셀들에 연결되는 신호 배선들이 배치되는 표시영역 및 기판 상에서 표시영역 밖의 패드부에 배치되고 신호배선들과 연결되는 패드들을 포함한다. 패드들 중 적어도 일부는 기판의 면 방향에서 소정 간격 이격된 제1 및 제2 금속 패턴 및 기판을 경유하여 제1 금속 패턴과 제2 금속 패턴을 연결하는 제3 금속 패턴을 포함한다. 제1 및 제2 금속 패턴 각각은 게이트 절연막을 사이에 두고 기판의 두께 방향에서 적층된 제1 및 제2 금속층을 포함한다.
본 발명은 이방성 도전필름의 도전볼이 뭉치는 영역의 내측에서 레이져 커팅을 할 수 있는 리페어 영역을 구비하여, 도전볼이 뭉칠 경우에 리페어 영역을 절단할 수 있다.
리페어 영역은 버퍼층 상에 바로 인접하는 금속층만을 포함하고 있어서, 레이져 공정으로 손쉽게 레이저 공정으로 제거할 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도
도 4는 본 발명에 의한 비표시영역을 나타내는 도면이다.
도 5는 도 4에서 A영역을 확대한 도면이다.
도 6은 도 5에서 I-I'의 단면을 나타내는 도면이다.
도 7 및 도 8은 도전볼에 의한 쇼트 현상을 설명하는 도면이다.
도 9는 쇼프 현상을 개선하기 위한 리페어 공정을 설명하는 도면이다.
도 10은 다른 실시 예에 의한 패드부를 나타내는 도면이다.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도
도 4는 본 발명에 의한 비표시영역을 나타내는 도면이다.
도 5는 도 4에서 A영역을 확대한 도면이다.
도 6은 도 5에서 I-I'의 단면을 나타내는 도면이다.
도 7 및 도 8은 도전볼에 의한 쇼트 현상을 설명하는 도면이다.
도 9는 쇼프 현상을 개선하기 위한 리페어 공정을 설명하는 도면이다.
도 10은 다른 실시 예에 의한 패드부를 나타내는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 명세서는 유기발광표시장치를 중심으로 설명되어 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명은 액정표시장치, 전기영동표시장치 등에도 적용될 수 있는 것은 자명하다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.
도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
도 4는 본 발명에 의한 표시패널의 평면도이다.
도 4를 참조하면, 표시패널은 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 베젤 영역에서 일측에 배치되는 데이터 패드부(DP)를 포함한다. 표시 영역(AA)은 컬러 구현을 위한 R, G, B 또는 R, G, B, W 서브픽셀들이 다수 배치된다. 데이터 패드부(DP)는 데이터라인(DL)과 연결되는 데이터 패드(PAD1,PAD2,PAD3)들을 포함한다. 각각의 데이터 패드(PAD1,PAD2,PAD3)들은 표시 영역(AA)에 배치되는 데이터라인(DL)들에 연결된다.
도 5는 도 4에 도시된 A 영역을 확대한 도면으로, 데이터 패드를 나타내고 있다. 도 6은 도 5에 도시된 I-I'의 단면을 나타내는 도면이다.
도 5 및 도 6을 참조하면, 데이터 패드들(PAD1,PAD2,PAD3)은 기판(SUB) 상에서 트랜지스터들을 형성하는 과정에 적층되는 금속층들을 이용한다.
기판(PI) 상에는 버퍼층(BUF)이 위치한다. 버퍼층(BUF) 상에는 리페어 영역(RA)을 사이에 두고 이격된 제1 금속패턴(MP1) 및 제2 금속패턴(MP2)이 위치한다. 제1 금속패턴(MP1)은 버퍼층(BUF) 상에 위치하는 게이트 금속층(GATE), 게이트 절연막(GI), 소스 금속층(SD), 반도체층(ACT), 패시베이션층(PAS) 및 투명금속층(ITO)을 포함한다. 제2 금속패턴(MP2)은 버퍼층(BUF) 상에 위치하는 게이트 금속층(GATE), 게이트 절연막(GI), 소스 금속층(SD), 패시베이션층(PAS) 및 투명금속층(ITO)을 포함한다. 투명금속층(ITO)은 제1 금속패턴(MP1), 리페어 영역(RA) 및 제2 금속패턴(MP2)의 전면을 덮는다.
버퍼층(BUF)은 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 금속층(GATE)은 표시영역(AA)에 위치하는 트랜지스터들의 게이트전극을 이루는 금속층이다. 게이트 금속층(GATE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GA)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
소스 금속층(SD)은 표시영역(AA)에 위치하는 트랜지스터들의 소스전극 및 드레인전극을 이루는 금속층이다. 소스 금속층(SD)은 단일층 또는 다중층으로 이루어질 수 있으며, 소스 금속층(SD)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 금속층(SD)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
패시베이션층(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다
투명 금속층(ITO)은 표시영역(AA)에 위치하는 유기발광다이오드의 애노드 전극을 이루는 금속층이다. 투명 금속층(ITO)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다.
제1 금속 패턴(MP1)에서 투명 금속층(ITO)은 컨택홀(CNT)을 통해서 소스 금속층(SD)과 접속된다.
도 7에서와 같이, 패드부(DP)는 이방성 도전필름(ACF)이 합착될 때, 소스 금속층(SD)은 도전볼과 전기적으로 연결된다. 이방성도전필름(ACF)은 복수의 도전볼(CB)이 접착수지(AR)에 분산되어 배치된 것으로, 기판(PI)과 연성인쇄기판(FPC)을 접착하면서 전기적으로 연결시킨다. 연성인쇄기판은 연성필름(FF)에 구비된 신호배선(CL)을 포함한다.
리페어 영역(RA)에서 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)은 투명 금속층(ITO)을 통해서 전기적으로 연결된다. 각각의 데이터 패드(PAD1,PAD2,PAD3)들은 서로 전기적으로 연결되지 않는다. 그 결과, 데이터 패드(PAD1,PAD2,PAD3)들 각각은 연성인쇄기판(FPC)이 출력하는 신호들을 표시영역(AA)의 데이터라인(DL)들에 인가한다. 이처럼 정상적인 상태에서는 각 데이터 패드(PAD1,PAD2,PAD3)들은 서로 전기적으로 연결되지 않아야 하지만, 이방성 도전필름(ACF)의 도전볼이 뭉치는 현상으로 인해서 인접하는 데이터 패드들(PAD1,PAD2,PAD3)이 서로 전기적으로 연결되는 문제점이 발생하기도 한다.
이방성 도전필름(ACF)을 사이에 두고 연성인쇄기판(FPC)이 패드부(DP)에 압착될 때에, 이방성 도전필름(CACF)의 도전볼(CB)은 패드부(DP)의 끝단으로 밀리면서 몰리게 된다. 그 결과 도 8에서와 같이, 도전볼(CB)이 뭉친 영역을 통해서 패드들(PAD1,PAD2,PAD3)은 전기적으로 연결된다.
리페어 영역(RA)은 도전볼(CB)이 뭉친 영역을 전기적으로 분리하기 위한 곳이다. 도 8에서와 같이, 패드부(DP)의 끝단에 도전볼(CB)이 뭉칠 경우에, 리페어 영역(RA)은 레이져 커팅을 통해서 도 9에서와 같이 제거된다. 그 결과, 도전볼(CB)이 뭉친 제2 금속 패턴(MP2) 영역은 컨택홀(CNT)이 위치한 제1 금속 패턴(MP1) 영역과 전기적으로 분리된다.
레이져 커팅 공정의 효율을 위해서, 리페어 영역(RA)은 버퍼층(BUF) 상에 투명 금속층(ITO)만 배치된다. 즉, 리페어 영역(RA)에는 투명 금속층(ITO) 이외에는 다른 금속층이 배치되지 않기 때문에, 레이져 커팅을 통해서 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)을 전기적으로 확실하게 분리할 수 있다.
도 10은 제2 실시 예에 의한 패드부를 나타내는 도면이다.
도 8은 패드부(DP)의 끝단에 위치한 영역에서 도전볼(CB)이 뭉치는 예를 도시하고 있다. 일반적으로 도전볼(CB)은 도 8에서와 같이, 패드부(DP)의 끝단에서 몰리게 되지만, 끝단이 아니라 다른 영역에서도 도전볼(CB)이 뭉칠 수 있다.
도 10에 도시된 제2 실시 예는 제1 및 제2 리페어 영역(RA)을 포함한다. 제2 실시 예에 의한 패드부(DP)에서 제1 및 제2 리페어 영역(RA)은 도전볼(CB)이 뭉치는 영역에 따라서 선택적으로 커팅될 수 있다.
본 명세서는 데이터 패드부를 중심으로 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 즉, 본 발명의 리페어 영역은 게이트 패드부 또는 다른 신호 배선을 연결시키는 패드부에도 적용될 수 있는 것은 자명하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SUB: 기판
BUF: 버퍼층
DP: 데이터 패드부 GI: 게이트 절연막
SD: 소스 금속층 PAS: 패시베이션막
DP: 데이터 패드부 GI: 게이트 절연막
SD: 소스 금속층 PAS: 패시베이션막
Claims (8)
- 기판에서 다수의 픽셀들과, 상기 픽셀들에 연결되는 신호 배선들이 배치되는 표시영역; 및
상기 기판 상에서 상기 표시영역 밖의 패드부에 배치되고, 상기 신호배선들과 연결되는 패드들을 포함하고,
상기 패드들 중 적어도 일부는
상기 기판의 면 방향에서 소정 간격 이격된 제1 및 제2 금속 패턴; 및
상기 기판을 경유하여 상기 제1 금속 패턴과 상기 제2 금속 패턴을 연결하는 제3 금속 패턴을 포함하고,
상기 제1 및 제2 금속 패턴 각각은,
게이트 절연막을 사이에 두고 상기 기판의 두께 방향에서 적층된 제1 및 제2 금속층을 포함하는 표시장치. - 제 1 항에 있어서,
상기 패드들은 상기 표시영역에 배치되는 데이터라인에 연결되는 표시장치. - 제 2 항에 있어서,
상기 제1 금속층은 상기 기판의 버퍼층에 위치하는 게이트 금속층이며,
상기 제2 금속층은 상기 데이터라인을 이루는 소스 금속층인 표시장치. - 제 1 항에 있어서,
상기 제1 금속패턴은 상기 제2 금속층 상에 위치하는 반도체층 및 상기 반도체층을 덮는 패시베이션층을 더 포함하고,
상기 반도체층과 상기 제3 금속층은 상기 패시베이션층을 관통하는 컨택홀을 통해서 연결되는 표시장치. - 제 3 항에 있어서,
상기 제1 금속 패턴과 상기 제2 금속 패턴 사이의 영역에서, 상기 제3 금속층은 상기 버퍼층 상에 위치하는 표시장치. - 제 1 항에 있어서,
상기 제1 금속 패턴은 상기 제2 금속 패턴에 대비하여 상기 표시영역에 가까운 곳에 위치하는 표시장치. - 제 6 항에 있어서,
상기 제1 금속 패턴보다 상기 표시영역에 더 가깝게 위치하고, 상기 제1 금속 패턴과 이격된 제3 금속 패턴을 더 포함하고,
상기 제3 금속 패턴은
상기 게이트 절연막을 사이에 두고 상기 기판의 두께 방향에서 적층된 상기 제1 및 제2 금속층으로 이루어지는 표시장치. - 제 7 항에 있어서,
상기 제3 금속 패턴은 상기 제2 금속층 상에 위치하는 반도체층 및 상기 반도체층을 덮는 패시베이션층을 더 포함하고,
상기 반도체층과 상기 제3 금속층은 상기 패시베이션층을 관통하는 컨택홀을 통해서 연결되는 표시장치.
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|---|---|---|---|
| KR1020160112186A KR102589901B1 (ko) | 2016-08-31 | 2016-08-31 | 표시장치 |
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| KR20180025523A true KR20180025523A (ko) | 2018-03-09 |
| KR102589901B1 KR102589901B1 (ko) | 2023-10-17 |
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| KR (1) | KR102589901B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11411054B2 (en) | 2019-06-13 | 2022-08-09 | Samsung Display Co., Ltd. | Pad area with multiple conductive layers and display apparatus including the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080054620A (ko) * | 2006-12-13 | 2008-06-18 | 삼성전자주식회사 | 박막 트랜지스터 기판, 이를 갖는 액정표시장치 |
-
2016
- 2016-08-31 KR KR1020160112186A patent/KR102589901B1/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR102589901B1 (ko) | 2023-10-17 |
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