KR20180013471A - 테스트 패턴을 구비한 이미지 센서 및 이를 이용한 이미지 센서의 오프셋 보정 방법 - Google Patents

테스트 패턴을 구비한 이미지 센서 및 이를 이용한 이미지 센서의 오프셋 보정 방법 Download PDF

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Abstract

본 기술은 테스트 패턴을 구비한 이미지 센서 및 이를 이용한 이미지 센서의 오프셋 보정 방법에 관한 것으로, 실시예에 따른 이미지 센서는 기판 상의 액티브 픽셀 영역(Active Pixel Region); 및 상기 액티브 픽셀 영역에 인접한 테스트 패턴 영역(Test Pattern Region)을 포함하되,상기 액티브 픽셀 영역은 제1 포토다이오드 및 플로팅 디퓨전 사이의 제1 채널, 및 상기 제1 채널 상의 제1 전달 게이트 전극을 포함하고, 상기 테스트 패턴 영역은 제1 테스트 포토다이오드 및 테스트 플로팅 디퓨전 사이의 제2 채널, 상기 제2 채널 상의 제1 테스트 전달 게이트 전극, 및 상기 제1 테스트 포토다이오드에 접속된 제1 콘택플러그를 포함하되, 상기 제1 테스트 포토다이오드, 상기 테스트 플로팅 디퓨전, 상기 제2 채널, 및 상기 제1 테스트 전달 게이트 전극의 각각은 상기 제1 포토다이오드, 상기 플로팅 디퓨전, 상기 제1 채널, 및 상기 제1 전달 게이트 전극의 각각과 실질적으로 동일한 정렬 오차를 가질 수 있다.

Description

테스트 패턴을 구비한 이미지 센서 및 이를 이용한 이미지 센서의 오프셋 보정 방법{IMAGE SENSOR HAVING A TEST PATTERN AND OFFSET CORRECTION METHOD OF THE IMAGE SENSOR USING THE TEST PATTERN}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 이미지 센서에서 픽셀간 오프셋을 보정하기 위한 테스트 패턴 및 이를 이용한 오프셋 보정방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 이미지 센서에서 픽셀간 오프셋을 보정하기 위한 테스트 패턴 및 이를 이용한 오프셋 보정방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 이미지 센서는 기판 상의 액티브 픽셀 영역(Active Pixel Region); 및 상기 액티브 픽셀 영역에 인접한 테스트 패턴 영역(Test Pattern Region)을 포함하되, 상기 액티브 픽셀 영역은 제1 포토다이오드 및 플로팅 디퓨전 사이의 제1 채널, 및 상기 제1 채널 상의 제1 전달 게이트 전극을 포함하고, 상기 테스트 패턴 영역은 제1 테스트 포토다이오드 및 테스트 플로팅 디퓨전 사이의 제2 채널, 상기 제2 채널 상의 제1 테스트 전달 게이트 전극, 및 상기 제1 테스트 포토다이오드에 접속된 제1 콘택플러그를 포함하되, 상기 제1 테스트 포토다이오드, 상기 테스트 플로팅 디퓨전, 상기 제2 채널, 및 상기 제1 테스트 전달 게이트 전극의 각각은 상기 제1 포토다이오드, 상기 플로팅 디퓨전, 상기 제1 채널, 및 상기 제1 전달 게이트 전극의 각각과 실질적으로 동일한 정렬 오차를 가질 수 있다.
상기 액티브 픽셀 영역에 인접한 로직 회로 영역(Logic Circuit Region); 및 상기 로직 회로 영역 내의 보정 회로(Correlation Circuit)를 더 포함할 수 있고, 상기 보정 회로는 상기 제1 전달 게이트 전극에 접속될 수 있다. 상기 테스트 패턴 영역은 상기 로직 회로 영역 및 상기 액티브 픽셀 영역 사이에 형성된 것일 수 있다. 상기 테스트 패턴 영역은 상기 액티브 픽셀 영역의 측면에 연속된 것일 수 있다. 상기 보정 회로는 상기 제1 테스트 전달 게이트 전극 및 상기 제2 채널을 포함하는 테스트 전달 트랜지스터의 전기적 특성, 상기 전기적 특성에 기초하여 산출된 보정 바이어스, 또는 이들의 조합을 기록하는 저장 부; 및 상기 저장 부에 접속되고 상기 제1 전달 게이트 전극에 상기 보정 바이어스를 제공하는 보상 부를 포함할 수 있다. 상기 보정 회로는 상기 저장 부에 접속되며 상기 테스트 전달 트랜지스터의 상기 전기적 특성을 통계적 처리하기 위한 연산 부를 더 포함할 수 있다. 상기 보정 회로는 상기 저장 부 및 상기 보상 부 사이에 접속되며 상기 전기적 특성 및 기준 바이어스(reference bias)를 비교하여 상기 보정 바이어스를 산출하는 비교 부를 더 포함할 수 있다. 상기 저장 부는 비-휘발성 메모리를 포함할 수 있다. 상기 액티브 픽셀 영역은 제2 포토다이오드, 상기 제2 포토다이오드 및 상기 플로팅 디퓨전 사이의 제3 채널, 및 상기 제3 채널 상의 제2 전달 게이트 전극을 더 포함하되, 상기 플로팅 디퓨전은 상기 제1 포토다이오드 및 상기 제2 포토다이오드 사이에 배치되고, 상기 테스트 패턴 영역은 제2 테스트 포토다이오드, 상기 제2 테스트 포토다이오드 및 상기 테스트 플로팅 디퓨전 사이의 제4 채널, 상기 제4 채널 상의 제2 테스트 전달 게이트 전극, 및 상기 제2 테스트 포토다이오드에 접속된 제2 콘택플러그를 더 포함하되, 상기 테스트 플로팅 디퓨전은 상기 제1 테스트 포토다이오드 및 상기 제2 테스트 포토다이오드 사이에 배치되고, 상기 제2 테스트 포토다이오드, 상기 제4 채널, 및 상기 제2 테스트 전달 게이트 전극의 각각은 상기 제2 포토다이오드, 상기 제3 채널, 및 상기 제2 전달 게이트 전극의 각각과 실질적으로 동일한 정렬 오차를 가질 수 있다. 상기 제1 채널은 제1 길이를 가지고, 상기 제2 채널은 제2 길이를 가지며, 상기 제3 채널은 제3 길이를 가지고, 상기 제4 채널은 제4 길이를 가지되, 상기 제2 채널의 상기 제2 길이는 상기 제1 채널의 상기 제1 길이와 실질적으로 동일하고, 상기 제4 채널의 상기 제4 길이는 상기 제3 채널의 상기 제3 길이와 실질적으로 동일할 수 있다. 상기 제3 채널의 상기 제3 길이는 상기 제1 채널의 상기 제1 길이보다 작을 수 있다. 상기 테스트 플로팅 디퓨전에 접속된 제3 콘택플러그를 더 포함할 수 있다. 상기 제1 테스트 포토다이오드, 상기 제2 테스트 포토다이오드, 상기 테스트 플로팅 디퓨전, 상기 제2 채널, 상기 제4 채널, 상기 제1 테스트 전달 게이트 전극, 및 상기 제2 테스트 전달 게이트 전극의 각각은 상기 제1 포토다이오드, 상기 제2 포토다이오드, 상기 플로팅 디퓨전, 상기 제1 채널, 상기 제3 채널, 상기 제1 전달 게이트 전극, 및 상기 제2 전달 게이트 전극의 각각과 동일한 물질을 포함할 수 있다. 상기 제1 포토다이오드 상의 칼라 필터 층; 및 상기 칼라 필터 층 상의 마이크로 렌즈 층을 더 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서의 오프셋 보정 방법은, 복수의 픽셀들이 하나의 플로팅 디퓨전을 공유하는 단위 픽셀 그룹들이 각각 복수개 2차원적으로 배열된 액티브 픽셀 영역 및 테스트 패턴 영역을 갖는 이미지 센서에서, 상기 테스트 패턴 영역 내의 테스트 전달 트랜지스터들의 전기적 특성을 측정하는 단계; 상기 테스트 패턴 영역의 단위 픽셀 그룹들에서 제1위치에 형성된 테스트 전달 트랜지스터들의 전기적 특성을 가공하는 단계; 가공된 상기 전기적 특성과 상기 액티브 픽셀 영역의 단위 픽셀 그룹들에서 제2위치에 형성된 전달 트랜지스터들의 기준 특성을 비교하여 보정값을 산출하는 단계; 산출된 상기 보정값을 근거로 상기 액티브 픽셀 영역의 단위 픽셀 그룹들에서 제2위치에 형성된 전달 트랜지스터들에 대한 오프셋을 보정하는 단계를 포함할 수 있다.
상기 단위 픽셀 그룹들 각각에서 상기 제1위치와 상기 제2위치는 상호 동일한 위치일 수 있다. 상기 액티브 픽셀 영역은 제1 포토다이오드 및 플로팅 디퓨전 사이의 제1 채널, 및 상기 제1 채널 상의 제1 전달 게이트 전극을 포함하고, 상기 테스트 패턴 영역은 제1 테스트 포토다이오드 및 테스트 플로팅 디퓨전 사이의 제2 채널, 상기 제2 채널 상의 제1 테스트 전달 게이트 전극, 및 상기 제1 테스트 포토다이오드에 접속된 제1 콘택플러그를 포함하되, 상기 제1 테스트 포토다이오드, 상기 테스트 플로팅 디퓨전, 상기 제2 채널, 및 상기 제1 테스트 전달 게이트 전극의 각각은 상기 제1 포토다이오드, 상기 플로팅 디퓨전, 상기 제1 채널, 및 상기 제1 전달 게이트 전극의 각각과 실질적으로 동일한 정렬 오차를 가질 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 액티브 픽셀 영역 및 액티브 픽셀 영역에 형성된 픽셀들과 실질적으로 동일한 특성을 갖는 픽셀들을 구비한 테스트 패턴 영역을 구비함으로써, 테스트 패턴 영역에서 측정된 전기적 특성을 활용하여 액티브 픽셀 영역에서의 픽셀간 오프셋을 효과적으로 보정할 수 있다.
도 1 내지 도 3은 본 발명 기술적 사상의 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃들이다.
도 4 및 도 5는 본 발명 기술적 사상의 실시예에 따른 이미지 센서의 주요구성을 설명하기 위한 단면도들이다.
도 6 및 도 7은 본 발명 기술적 사상의 실시예에 따른 이미지 센서의 주요구성을 설명하기 위한 단면도들이다.
도 8은 본 발명 기술적 사상의 실시예에 따른 전달 트랜지스터의 동작을 설명하기 위한 포텐셜(potential) 분포도이다.
도 9는 본 발명 기술적 사상의 실시예에 따른 보정 회로를 설명하기 위한 블록도이다.
도 10은 본 발명 기술적 사상의 실시예에 따른 이미지 센서의 오프셋 보정 방법을 설명하기 위한 플로우차트이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서 내에서, 트랜지스터들의 소스 전극과 드레인 전극은 호환될 수 있다. 본 명세서 내에서 설명되는 트랜지스터들은 모스(MOS) 같은 전계 효과 트랜지스터들(FET, Field Effect Transistors)이므로, 소스 전극과 드레인 전극이 대칭적(symmetric)이고, 호환될 수 있다. 따라서, 본 발명의 기술적 사상의 다양한 응용 실시예들에서, 소스 전극은 드레인 전극으로, 및 드레인 전극은 소스 전극으로 해석될 수 있다.
후술하는 본 발명의 실시예는 이미지 센서에서 픽셀간 오프셋을 보정하기 위한 테스트 패턴 및 이를 이용한 오프셋 보정방법을 제공한다. 여기서, 픽셀간 오프셋은 복수의 픽셀들 각각에 형성되는 전달 트랜지스터가 제조 공정의 오류에 기인하여 균일하게 형성되지 못하는 것 즉 전달 트랜지스터들의 변동(variation)을 의미할 수 있다. 이하, 도면을 참조하여 본 발명의 기술 사상에 대해 구체적으로 설명하기로 한다.
도 1 내지 도 3은 본 발명 기술적 사상의 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃들이다.
도 1을 참조하면, 기판(11) 상에 다수의 칩들(13) 및 스크라이브 레인(SC)이 형성될 수 있다. 상기 기판(11)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(11)은 P형 불순물들을 포함하는 단결정 실리콘을 포함할 수 있다. 상기 기판(11) 내부/상에 상기 다수의 칩들(13)이 2차원 배열될 수 있다. 상기 칩들(13)의 각각은 상기 스크라이브 레인(SC)에 의하여 서로 분리될 수 있다.
도 2를 참조하면, 칩(13)은 액티브 픽셀 영역(Active Pixel Region; 15), 테스트 패턴 영역(Test Pattern Region; 17), 로직 회로 영역(Logic Circuit Region; 18) 및 보정 회로(Correlation Circuit; 19)를 포함할 수 있다. 도 2는 도 1의 일 부분을 상세히 보여주는 것일 수 있다.
상기 로직 회로 영역(18)은 상기 액티브 픽셀 영역(15)의 주변을 둘러싸도록 형성될 수 있다. 상기 테스트 패턴 영역(17)은 상기 액티브 픽셀 영역(15)의 일 측에 인접하게 형성될 수 있다. 상기 테스트 패턴 영역(17)은 상기 액티브 픽셀 영역(15) 및 상기 로직 회로 영역(18) 사이에 형성될 수 있다. 상기 보정 회로(19)는 상기 로직 회로 영역(18) 내에 형성될 수 있다. 한편, 상기 액티브 픽셀 영역(15) 및 상기 테스트 패턴 영역(17)은 동일한 웨이퍼 상에 형성될 수 있다. 상기 로직 회로 영역(18) 및 보정 회로(19)는 상기 액티브 픽셀 영역(15) 및 상기 테스트 패턴 영역(17)이 형성된 웨이퍼와 상이한 웨이퍼에 형성될 수 있으며, 이들은 수직으로 적층될 수도 있다.
일 실시예에서, 상기 테스트 패턴 영역(17)은 상기 액티브 픽셀 영역(15)의 측면에 연속될 수 있다. 상기 테스트 패턴 영역(17)은 상기 액티브 픽셀 영역(15)의 가장자리에 연속될 수 있다. 상기 테스트 패턴 영역(17)은 상기 액티브 픽셀 영역(15)의 측면에 직접적으로 접촉될 수 있다.
본 발명 기술적 사상의 실시예에 따르면, 상기 테스트 패턴 영역(17)은 상기 액티브 픽셀 영역(15)에 근접한 위치에 형성된다. 상기 테스트 패턴 영역(17) 내의 테스트 전달 트랜지스터들(예를 들면, 도 6의 Tx1t, Tx2t)은 상기 액티브 픽셀 영역(15) 내의 전달 트랜지스터들(예를 들면, 도 6의 Tx1, Tx2)과 실질적으로 동일한 구조(실질적으로 동일한 정렬 오차) 및 실질적으로 동일한 전기적 특성을 보일 수 있다. 상기 테스트 전달 트랜지스터들(예를 들면, 도 6의 Tx1t, Tx2t)에서 측정된 전기적 특성들에 기초하여 산출된 보정 바이어스들(예를 들면, 도 6의 Vp1, Vp2)의 정확도는 종래에 비하여 현저히 우수할 수 있다. 상기 전달 트랜지스터들(예를 들면, 도 6의 Tx1, Tx2)의 전기적 특성을 최적화할 수 있다. 따라서, 우수한 전기적 특성을 갖는 이미지 센서를 구현할 수 있다.
일 실시예에서, 상기 테스트 패턴 영역(17)은 상기 칩(13)내의 다양한 위치에 상기 액티브 픽셀 영역(15)과 가깝게(near) 형성될 수 있다. 예를 들면, 상기 테스트 패턴 영역(17)은 상기 액티브 픽셀 영역(15)의 2개의 측면과 인접하게 형성되거나 상기 액티브 픽셀 영역(15)의 4면을 둘러싸도록 형성될 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서가 4공유 픽셀(4 Shared Pixel) 구조인 경우를 예시하여 도시한 것이다. 도 3을 참조하면, 액티브 픽셀 영역(Active Pixel Region; 15) 내에 제1 포토다이오드(31), 제2 포토다이오드(32), 제3 포토다이오드(33), 제4 포토다이오드(34), 제1 전달 게이트 전극(41), 제2 전달 게이트 전극(42), 제3 전달 게이트 전극(43), 제4 전달 게이트 전극(44), 및 플로팅 디퓨전(47)이 형성될 수 있다. 테스트 패턴 영역(Test Pattern Region; 17) 내에 제1 테스트 포토다이오드(131), 제2 테스트 포토다이오드(132), 제3 테스트 포토다이오드(133), 제4 테스트 포토다이오드(134), 제1 테스트 전달 게이트 전극(141), 제2 테스트 전달 게이트 전극(142), 제3 테스트 전달 게이트 전극(143), 제4 테스트 전달 게이트 전극(144), 테스트 플로팅 디퓨전(147), 제1 콘택플러그(151), 제2 콘택플러그(152), 제3 콘택플러그(153), 제4 콘택플러그(154), 및 제5 콘택플러그(157)가 형성될 수 있다.
상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제3 포토다이오드(33), 및 상기 제4 포토다이오드(34)는 서로 떨어지도록 형성될 수 있다. 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제3 포토다이오드(33), 및 상기 제4 포토다이오드(34) 사이에 상기 플로팅 디퓨전(47)이 형성될 수 있다. 상기 제1 포토다이오드(31)는 상기 제3 포토다이오드(33) 및 상기 제4 포토다이오드(34)와 인접하고 상기 제2 포토다이오드(32)와 마주볼 수 있다. 상기 제3 포토다이오드(33)는 상기 제1 포토다이오드(31) 및 상기 제2 포토다이오드(32)와 인접하고 상기 제4 포토다이오드(34)와 마주볼 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제1 포토다이오드(31) 사이에 상기 제1 전달 게이트 전극(41)이 형성될 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제2 포토다이오드(32) 사이에 상기 제2 전달 게이트 전극(42)이 형성될 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제3 포토다이오드(33) 사이에 상기 제3 전달 게이트 전극(43)이 형성될 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제4 포토다이오드(34) 사이에 상기 제4 전달 게이트 전극(44)이 형성될 수 있다.
상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제3 포토다이오드(33), 및 상기 제4 포토다이오드(34)는 상기 플로팅 디퓨전(47)을 공유할 수 있다. 예를 들면, 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제3 포토다이오드(33), 및 상기 제4 포토다이오드(34)는 Gr, Gb, B, R에 해당될 수 있다.
상기 4공유 픽셀(4 Shared Pixel) 구조는 상기 액티브 픽셀 영역(15) 내에 행 방향 및 열 방향으로 다수 개 반복적으로 배열될 수 있다. 상기 포토다이오드들(31, 32, 33, 34), 상기 전달 게이트 전극들(41, 42, 43, 44), 및 상기 플로팅 디퓨전(47)은 상기 액티브 픽셀 영역(15) 내에 행 방향 및 열 방향으로 다수 개 반복적으로 배열될 수 있다.
상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제3 테스트 포토다이오드(133), 상기 제4 테스트 포토다이오드(134), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 제3 테스트 전달 게이트 전극(143), 상기 제4 테스트 전달 게이트 전극(144), 및 상기 테스트 플로팅 디퓨전(147)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제3 포토다이오드(33), 상기 제4 포토다이오드(34), 및 상기 플로팅 디퓨전(47)에 대응할 수 있다. 상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제3 테스트 포토다이오드(133), 상기 제4 테스트 포토다이오드(134), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 제3 테스트 전달 게이트 전극(143), 상기 제4 테스트 전달 게이트 전극(144), 및 상기 테스트 플로팅 디퓨전(147)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제3 포토다이오드(33), 상기 제4 포토다이오드(34), 및 상기 플로팅 디퓨전(47)과 실질적으로 동시에 형성될 수 있고, 실질적으로 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 구조를 포함할 수 있다.
상기 제1 콘택플러그(151)는 상기 제1 테스트 포토다이오드(131)에 접속될 수 있다. 상기 제2 콘택플러그(152)는 상기 제2 테스트 포토다이오드(132)에 접속될 수 있다. 상기 제3 콘택플러그(153)는 상기 제3 테스트 포토다이오드(133)에 접속될 수 있다. 상기 제4 콘택플러그(154)는 상기 제4 테스트 포토다이오드(134)에 접속될 수 있다. 및 상기 제5 콘택플러그(157)는 상기 테스트 플로팅 디퓨전(147)에 접속될 수 있다.
상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제3 테스트 포토다이오드(133), 및 상기 제4 테스트 포토다이오드(134)는 서로 떨어지도록 형성될 수 있다. 상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제3 테스트 포토다이오드(133), 및 상기 제4 테스트 포토다이오드(134) 사이에 상기 테스트 플로팅 디퓨전(147)이 형성될 수 있다. 상기 제1 테스트 포토다이오드(131)는 상기 제3 테스트 포토다이오드(133) 및 상기 테스트 제4 포토다이오드(134)와 인접하고 상기 제2 테스트 포토다이오드(132)와 마주볼 수 있다. 상기 제3 테스트 포토다이오드(133)는 상기 제1 테스트 포토다이오드(131) 및 상기 제2 테스트 포토다이오드(132)와 인접하고 상기 제4 테스트 포토다이오드(134)와 마주볼 수 있다. 상기 테스트 플로팅 디퓨전(147) 및 상기 제1 테스트 포토다이오드(131) 사이에 상기 제1 테스트 전달 게이트 전극(141)이 형성될 수 있다. 상기 테스트 플로팅 디퓨전(147) 및 상기 제2 테스트 포토다이오드(132) 사이에 상기 제2 테스트 전달 게이트 전극(142)이 형성될 수 있다. 상기 테스트 플로팅 디퓨전(147) 및 상기 제3 테스트 포토다이오드(133) 사이에 상기 제3 테스트 전달 게이트 전극(143)이 형성될 수 있다. 상기 테스트 플로팅 디퓨전(147) 및 상기 제4 테스트 포토다이오드(134) 사이에 상기 제4 테스트 전달 게이트 전극(144)이 형성될 수 있다. 상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제3 테스트 포토다이오드(133), 및 상기 제4 테스트 포토다이오드(134)는 상기 테스트 플로팅 디퓨전(147)을 공유할 수 있다.
상기 테스트 포토다이오드들(131, 132, 133, 134), 상기 테스트 전달 게이트 전극들(141, 142, 143, 144), 상기 테스트 플로팅 디퓨전(147), 상기 콘택플러그들(151, 152, 153, 154, 157)은 상기 테스트 패턴 영역(17) 내에 다수 개 반복적으로 배열될 수 있다. 예를 들면, 상기 테스트 포토다이오드들(131, 132, 133, 134), 상기 테스트 전달 게이트 전극들(141, 142, 143, 144), 상기 테스트 플로팅 디퓨전(147), 상기 콘택플러그들(151, 152, 153, 154, 157)은 상기 테스트 패턴 영역(17) 내에 20 개 또는 그 이상 반복적으로 형성될 수 있다.
일 실시예에서, 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 제3 전달 게이트 전극(43), 상기 제4 전달 게이트 전극(44), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 제3 테스트 전달 게이트 전극(143), 및 상기 제4 테스트 전달 게이트 전극(144)은 다양한 크기와 모양을 보일 수 있다.
한편, 본 발명 기술적 사상의 일 실시예에 따른 이미지 센서가 4공유 픽셀(4 Shared Pixel) 구조인 경우를 예시하였으나, 다른 실시예에서 이미지 센서는 2공유 픽셀(2 Shared Pixel) 구조, 3 공유 픽셀(3 Shared Pixel) 구조, 4공유 픽셀(4 Shared Pixel) 구조, 8공유 픽셀(8 Shared Pixel) 구조, N공유 픽셀(N Shared Pixel) 구조, 또는 이들의 조합을 포함할 수도 있다.
도 4 및 도 5는 본 발명 기술적 사상의 실시예에 따른 이미지 센서의 주요구성을 설명하기 위한 단면도들이다. 도 4 및 도 5는 도 3의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들일 수 있다.
도 4을 참조하면, 액티브 픽셀 영역(Active Pixel Region; 15)은 기판(11), 소자 분리 층(21), 게이트 유전 층(23), 제1 포토다이오드(31), 제2 포토다이오드(32), 제1 전달 게이트 전극(41), 제2 전달 게이트 전극(42), 플로팅 디퓨전(47), 제1 절연 층(63), 칼라 필터 층(72), 및 마이크로 렌즈 층(75)을 포함할 수 있다. 상기 기판(11) 내에 제1 채널(CH1) 및 제2 채널(CH2)이 한정될 수 있다. 상기 제1 채널(CH1)은 제1 길이(L1)을 보일 수 있으며, 상기 제2 채널(CH2)은 제2 길이(L2)를 보일 수 있다. 상기 소자 분리 층(21)에 의하여 상기 기판(11) 내에 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)이 한정될 수 있다.
상기 플로팅 디퓨전(47)은 상기 제1 포토다이오드(31) 및 상기 제2 포토다이오드(32) 사이에 형성될 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제1 포토다이오드(31) 사이에 상기 제1 채널(CH1)이 형성될 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제2 포토다이오드(32) 사이에 상기 제2 채널(CH2)이 형성될 수 있다. 상기 제1 채널(CH1) 상에 상기 제1 전달 게이트 전극(41)이 형성될 수 있다. 상기 제2 채널(CH2) 상에 상기 제2 전달 게이트 전극(42)이 형성될 수 있다. 상기 제1 전달 게이트 전극(41) 및 상기 제1 채널(CH1) 사이와 상기 제2 전달 게이트 전극(42) 및 상기 제2 채널(CH2) 사이에 상기 게이트 유전 층(23)이 개재될 수 있다.
상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)은 정렬 오차를 포함할 수 있다. 예를 들면, 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)은 사진 공정의 정렬 오차에 기인한 변동(variation)을 보일 수 있다. 상기 제1 채널(CH1)의 상기 제1 길이(L1)는 상기 제2 채널(CH2)의 상기 제2 길이(L2)와 다를 수 있다. 예를 들면, 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 작을 수 있다.
상기 제1 절연 층(63)은 상기 기판(11)의 일면을 덮을 수 있다. 상기 제1 절연 층(63)은 상기 소자 분리 층(21), 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 및 상기 플로팅 디퓨전(47) 상을 덮을 수 있다.
상기 기판(11)의 후면 상에 상기 칼라 필터 층(72)이 형성될 수 있다. 상기 칼라 필터 층(72) 상에 상기 마이크로 렌즈 층(75)이 형성될 수 있다. 상기 칼라 필터 층(72)은 상기 마이크로 렌즈 층(75) 및 상기 제1 포토다이오드(31) 사이와 상기 마이크로 렌즈 층(75) 및 상기 제2 포토다이오드(32) 사이에 배치될 수 있다. 상기 칼라 필터 층(72)은 Gr, Gb, B, R에 대응하는 물질을 포함할 수 있다.
본 발명 기술적 사상의 일 실시예에 따른 이미지 센서는 후면 수광 이미지 센서(BSI)로 해석될 수 있다. 상기 마이크로 렌즈 층(75) 및 상기 제1 포토다이오드(31) 사이와 상기 마이크로 렌즈 층(75) 및 상기 제2 포토다이오드(32) 사이에 P형 불순물들을 함유하는 상기 기판(11)이 개재될 수 있다. 상기 제1 포토다이오드(31) 및 상기 제2 포토다이오드(32)는 P형 불순물들을 함유하는 상기 기판(11)에 직접적으로 접촉할 수 있다.
테스트 패턴 영역(Test Pattern Region; 17)은 기판(11), 소자 분리 층(21), 게이트 유전 층(23), 제1 테스트 포토다이오드(131), 제2 테스트 포토다이오드(132), 제1 테스트 전달 게이트 전극(141), 제2 테스트 전달 게이트 전극(142), 테스트 플로팅 디퓨전(147), 제1 콘택플러그(151), 제2 콘택플러그(152), 제5 콘택플러그(157), 및 제1 절연 층(63)을 포함할 수 있다. 상기 기판(11) 내에 제1 테스트 채널(CH1t) 및 제2 테스트 채널(CH2t)이 한정될 수 있다. 상기 제1 테스트 채널(CH1t)은 제3 길이(L3)를 보일 수 있으며, 상기 제2 테스트 채널(CH2t)은 제4 길이(L4)를 보일 수 있다.
상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 테스트 플로팅 디퓨전(147), 상기 제1 테스트 채널(CH1t), 및 상기 제2 테스트 채널(CH2t)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)과 대응할 수 있다. 상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 테스트 플로팅 디퓨전(147), 상기 제1 테스트 채널(CH1t), 및 상기 제2 테스트 채널(CH2t)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)과 실질적으로 동시에 형성될 수 있고, 실질적으로 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 구조를 포함할 수 있다.
상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 테스트 플로팅 디퓨전(147), 상기 제1 테스트 채널(CH1t), 및 상기 제2 테스트 채널(CH2t)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)과 실질적으로 동일한 정렬 오차를 포함할 수 있다. 예를 들면, 상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 테스트 플로팅 디퓨전(147), 상기 제1 테스트 채널(CH1t), 및 상기 제2 테스트 채널(CH2t)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)과 실질적으로 동일한 사진 공정의 정렬 오차에 기인한 변동(variation)을 보일 수 있다.
상기 제1 테스트 채널(CH1t)의 상기 제3 길이(L3)는 상기 제2 테스트 채널(CH2t)의 상기 제4 길이(L4)와 다를 수 있다. 예를 들면, 상기 제4 길이(L4)는 상기 제3 길이(L3)보다 작을 수 있다. 상기 제3 길이(L3)는 상기 제1 길이(L1)와 실질적으로 동일할 수 있으며, 상기 제4 길이(L4)는 상기 제2 길이(L2)와 실질적으로 동일할 수 있다. 상기 소자 분리 층(21)에 의하여 상기 기판(11) 내에 상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 테스트 플로팅 디퓨전(147), 상기 제1 테스트 채널(CH1t), 및 상기 제2 테스트 채널(CH2t)이 한정될 수 있다.
상기 테스트 플로팅 디퓨전(147)은 상기 제1 테스트 포토다이오드(131) 및 상기 제2 테스트 포토다이오드(132) 사이에 형성될 수 있다. 상기 테스트 플로팅 디퓨전(147) 및 상기 제1 테스트 포토다이오드(131) 사이에 상기 제1 테스트 채널(CH1t)이 형성될 수 있다. 상기 테스트 플로팅 디퓨전(147) 및 상기 제2 테스트 포토다이오드(132) 사이에 상기 제2 테스트 채널(CH2t)이 형성될 수 있다. 상기 제1 테스트 채널(CH1t) 상에 상기 제1 테스트 전달 게이트 전극(141)이 형성될 수 있다. 상기 제2 테스트 채널(CH2t) 상에 상기 제2 테스트 전달 게이트 전극(142)이 형성될 수 있다. 상기 제1 테스트 전달 게이트 전극(141) 및 상기 제1 테스트 채널(CH1t) 사이와 상기 제2 테스트 전달 게이트 전극(142) 및 상기 제2 테스트 채널(CH2t) 사이에 상기 게이트 유전 층(23)이 개재될 수 있다.
상기 제1 절연 층(63)은 상기 기판(11)의 일면을 덮을 수 있다. 상기 제1 절연 층(63)은 상기 소자 분리 층(21), 상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 및 상기 테스트 플로팅 디퓨전(147) 상을 덮을 수 있다.
상기 제1 테스트 포토다이오드(131) 상에 상기 제1 콘택플러그(151), 상기 제2 테스트 포토다이오드(132) 상에 상기 제2 콘택플러그(152), 및 상기 테스트 플로팅 디퓨전(147) 상에 상기 제5 콘택플러그(157)가 형성될 수 있다. 상기 제1 콘택플러그(151)는 상기 제1 절연 층(63)을 관통하여 상기 제1 테스트 포토다이오드(131)에 접속될 수 있다. 상기 제2 콘택플러그(152)는 상기 제1 절연 층(63)을 관통하여 상기 제2 테스트 포토다이오드(132)에 접속될 수 있다. 상기 제5 콘택플러그(157)는 상기 제1 절연 층(63)을 관통하여 상기 테스트 플로팅 디퓨전(147)에 접속될 수 있다.
일 실시예에서, 상기 테스트 패턴 영역(Test Pattern Region; 17)에 있어서, 상기 기판(11)의 후면 상에 상기 칼라 필터 층(72) 및 상기 마이크로 렌즈 층(75)이 형성될 수 있다.
도 5를 참조하면, 제1 포토다이오드(31), 제2 포토다이오드(32), 제1 테스트 포토다이오드(131), 및 제2 테스트 포토다이오드(132)의 각각은 제1 불순물 영역(25) 및 제2 불순물 영역(27)을 포함할 수 있다. 상기 제1 불순물 영역(25)은 N형 불순물들을 포함할 수 있다. 상기 제2 불순물 영역(27)은 P형 불순물들을 포함할 수 있다. 상기 제2 불순물 영역(27)은 상기 제1 불순물 영역(25) 및 제1 절연 층(63) 사이에 형성될 수 있다. 상기 제2 불순물 영역(27)은 상기 제1 불순물 영역(25)에 직접적으로 접촉될 수 있다. 제1 콘택플러그(151) 및 제2 콘택플러그(152)의 각각은 상기 제1 절연 층(63) 및 상기 제2 불순물 영역(27)을 관통하여 상기 제1 불순물 영역(25)에 직접적으로 접촉될 수 있다. 제5 콘택플러그(157)는 상기 제1 절연 층(63)을 관통하여 테스트 플로팅 디퓨전(147)에 직접적으로 접촉될 수 있다.
액티브 픽셀 영역(Active Pixel Region; 15)에 있어서, 상기 제1 절연 층(63) 상에 칼라 필터 층(72)이 형성될 수 있다. 상기 칼라 필터 층(72) 상에 마이크로 렌즈 층(75)이 형성될 수 있다. 상기 마이크로 렌즈 층(75) 상에 제3 절연 층(79)이 형성될 수 있다.
테스트 패턴 영역(Test Pattern Region; 17)에 있어서, 상기 칼라 필터 층(72), 상기 마이크로 렌즈 층(75), 및 상기 제3 절연 층(79)은 생략될 수 있다. 상기 제1 콘택플러그(151), 상기 제2 콘택플러그(152), 및 상기 제5 콘택플러그(157)의 각각은 상기 제1 절연 층(63) 상에 노출될 수 있다.
이하, 상술한 구조를 갖는 이미지 센서에서 테스트 패턴 영역을 이용하여 이미지 센서의 픽셀간 오프셋을 보정하는 방법에 대하여 상세히 설명하기로 한다.
도 6 및 도 7은 본 발명 기술적 사상의 실시예에 따른 이미지 센서의 픽셀간 오프셋 보정 방법을 설명하기 위한 주요 구성을 도시한 단면도이다. 도 6 및 도 7는 도 3의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들일 수 있다.
도 6을 참조하면, 본 발명 기술적 사상의 실시예에 따른 이미지 센서는 액티브 픽셀 영역(Active Pixel Region; 15), 테스트 패턴 영역(Test Pattern Region; 17) 및 보정 회로(Correlation Circuit; 19)를 포함할 수 있다. 여기서, 보정 회로(19)는 전달 트랜지스터 보정 회로(Transfer Transistor Correlation Circuit)로 지칭될 수 있다.
상기 액티브 픽셀 영역(15)은 기판(11), 제1 포토다이오드(31), 제2 포토다이오드(32), 제1 전달 게이트 전극(41), 제2 전달 게이트 전극(42), 플로팅 디퓨전(47), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 및 선택 트랜지스터(Sx)를 포함할 수 있다. 상기 기판(11) 내에 제1 전달 게이트 전극(41)에 의한 제1 채널(CH1) 및 제2 전달 게이트 전극(42)에 의한 제2 채널(CH2)이 한정될 수 있다. 상기 제1 채널(CH1)은 제1 전달 게이트 전극(41) 아래 제1 포토다이오드(31)와 플로팅 디퓨전(47) 사이일 수 있으며, 제1 길이(L1)을 가질 수 있다. 상기 제2 채널(CH2)은 제2 전달 게이트 전극(42) 아래 제2 포토다이오드(32)와 플로팅 디퓨전(47) 사이일 수 있으며, 제2 길이(L2)를 가질 수 있다. 상기 제1 전달 게이트 전극(41) 및 상기 제1 채널(CH1)은 제1 전달 트랜지스터(Tx1)를 구성할 수 있다. 상기 제2 전달 게이트 전극(42) 및 상기 제2 채널(CH2)은 제2 전달 트랜지스터(Tx2)를 구성할 수 있다.
상기 테스트 패턴 영역(17)은 상기 기판(11), 제1 테스트 포토다이오드(131), 제2 테스트 포토다이오드(132), 제1 테스트 전달 게이트 전극(141), 제2 테스트 전달 게이트 전극(142), 테스트 플로팅 디퓨전(147), 제1 콘택플러그(151), 제2 콘택플러그(152), 및 제5 콘택플러그(157)를 포함할 수 있다. 상기 기판(11) 내에 제1 테스트 전달 게이트 전극(141)에 의한 제1 테스트 채널(CH1t) 및 제2 테스트 전달 게이트 전극(142)에 의한 제2 테스트 채널(CH2t)이 한정될 수 있다. 상기 제1 테스트 채널(CH1t)은 제1 테스트 전달 게이트 전극(141) 아래 제1 테스트 포토다이오드(131)와 테스트 플로팅 디퓨전(147) 사이일 수 있으며, 제3 길이(L3)을 가질 수 있다. 상기 제2 테스트 채널(CH2t)은 제2 테스트 전달 게이트 전극(142) 아래 제2 테스트 포토다이오드(132)와 테스트 플로팅 디퓨전(147) 사이일 수 있으며, 제4 길이(L4)를 가질 수 있다. 상기 제1 테스트 전달 게이트 전극(141) 및 상기 제1 테스트 채널(CH1t)은 제1 테스트 전달 트랜지스터(Tx1t)를 구성할 수 있다. 상기 제2 테스트 전달 게이트 전극(142) 및 상기 제2 테스트 채널(CH2t)은 제2 테스트 전달 트랜지스터(Tx2t)를 구성할 수 있다.
상기 플로팅 디퓨전(47)은 상기 제1 포토다이오드(31) 및 상기 제2 포토다이오드(32) 사이에 형성될 수 있다. 즉, 상기 제1 포토다이오드(31)와 상기 제2 포토다이오드(32)가 상기 플로팅 디퓨전(47)을 공유하는 공유 픽셀 구조일 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제1 포토다이오드(31) 사이에 상기 제1 채널(CH1)이 한정될 수 있다. 상기 플로팅 디퓨전(47) 및 상기 제2 포토다이오드(32) 사이에 상기 제2 채널(CH2)이 한정될 수 있다. 상기 제1 채널(CH1) 상에 상기 제1 전달 게이트 전극(41)이 형성될 수 있다. 상기 제2 채널(CH2) 상에 상기 제2 전달 게이트 전극(42)이 형성될 수 있다. 상기 제1 전달 게이트 전극(41) 및 상기 제2 전달 게이트 전극(42)의 각각은 상기 보정 회로(19)에 접속될 수 있다.
상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 테스트 플로팅 디퓨전(147), 상기 제1 테스트 채널(CH1t), 및 상기 제2 테스트 채널(CH2t)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)과 실질적으로 동시에 형성될 수 있고, 실질적으로 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 구조를 포함할 수 있다. 즉, 액티브 픽셀 영역(15)의 픽셀들 각각에서 전달 트랜지스터가 갖는 오프셋과 동일한 오프셋을 테스트 패턴 영역(17)의 픽셀들이 가질 수 있다.
상기 제1 테스트 포토다이오드(131), 상기 제2 테스트 포토다이오드(132), 상기 제1 테스트 전달 게이트 전극(141), 상기 제2 테스트 전달 게이트 전극(142), 상기 테스트 플로팅 디퓨전(147), 상기 제1 테스트 채널(CH1t), 및 상기 제2 테스트 채널(CH2t)은 상기 제1 포토다이오드(31), 상기 제2 포토다이오드(32), 상기 제1 전달 게이트 전극(41), 상기 제2 전달 게이트 전극(42), 상기 플로팅 디퓨전(47), 상기 제1 채널(CH1), 및 상기 제2 채널(CH2)과 실질적으로 동일한 정렬 오차를 포함할 수 있다. 상기 제2 채널(CH2)의 상기 제2 길이(L2)는 상기 제1 채널(CH1)의 상기 제1 길이(L1)보다 작을 수 있다. 상기 제1 테스트 채널(CH1t)의 상기 제3 길이(L3)는 상기 제1 길이(L1)와 실질적으로 동일할 수 있으며, 상기 제2 테스트 채널(CH2t)의 상기 제4 길이(L4)는 상기 제2 길이(L2)와 실질적으로 동일할 수 있다. 즉, 제1 테스트 전달 트랜지스터(Tx1t)는 제1 전달 트랜지스터(Tx1)와 실질적으로 동일한 오프셋을 가질 수 있고, 제2 테스트 전달 트랜지스터(Tx2t)는 제2 전달 트랜지스터(Tx2)와 실질적으로 동일한 오프셋을 가질 수 있다.
상기 제1 콘택플러그(151)에 제1 소스 바이어스(Vs1), 상기 제5 콘택플러그(157)에 드레인 바이어스(Vd), 및 상기 제1 테스트 전달 게이트 전극(141)에 제1 게이트 바이어스(Vg1)를 인가하여 상기 제1 테스트 전달 트랜지스터(Tx1t)의 전기적 특성이 측정될 수 있다. 상기 제2 콘택플러그(152)에 제2 소스 바이어스(Vs2), 상기 제5 콘택플러그(157)에 드레인 바이어스(Vd), 및 상기 제2 테스트 전달 게이트 전극(142)에 제2 게이트 바이어스(Vg2)를 인가하여 상기 제2 테스트 전달 트랜지스터(Tx2t)의 전기적 특성이 측정될 수 있다.
상기 제1 테스트 전달 게이트 전극(141) 및 상기 제1 테스트 채널(CH1t)을 포함하는 상기 제1 테스트 전달 트랜지스터(Tx1t)의 전기적 특성은 상기 제1 전달 게이트 전극(41) 및 상기 제1 채널(CH1)을 포함하는 상기 제1 전달 트랜지스터(Tx1)의 전기적 특성과 실질적으로 동일할 수 있다. 상기 제2 테스트 전달 게이트 전극(142) 및 상기 제2 테스트 채널(CH2t)을 포함하는 상기 제2 테스트 전달 트랜지스터(Tx2t)의 전기적 특성은 상기 제2 전달 게이트 전극(42) 및 상기 제2 채널(CH2)을 포함하는 상기 제2 전달 트랜지스터(Tx2)의 전기적 특성과 실질적으로 동일할 수 있다.
상기 제1 테스트 전달 트랜지스터(Tx1t) 및 상기 제2 테스트 전달 트랜지스터(Tx2t)에서 측정된 전기적 특성들에 기초하여 상기 제1 전달 게이트 전극(41)에 대한 제1 보정 바이어스(Vp1) 및 상기 제2 전달 게이트 전극(42)에 대한 제2 보정 바이어스(Vp2)가 산출될 수 있다. 상기 보정 회로(19)에 상기 제1 테스트 전달 트랜지스터(Tx1t)의 전기적 특성, 상기 제2 테스트 전달 트랜지스터(Tx2t)의 전기적 특성, 상기 제1 보정 바이어스(Vp1), 상기 제2 보정 바이어스(Vp2), 또는 이들의 조합이 기록될 수 있다.
상기 보정 회로(19)는 오티피(One Time Programmable; OTP)와 같은 비-휘발성 메모리를 포함할 수 있다. 상기 전기적 특성들, 상기 제1 보정 바이어스(Vp1), 상기 제2 보정 바이어스(Vp2), 또는 이들의 조합은 상기 보정 회로(19) 내에 저장될 수 있다. 상기 보정 회로(19)는 상기 제1 전달 게이트 전극(41) 및 상기 제2 전달 게이트 전극(42)에 접속될 수 있다. 상기 보정 회로(19)는 상기 제1 전달 게이트 전극(41)에 상기 제1 보정 바이어스(Vp1)를 인가하고, 상기 제2 전달 게이트 전극(42)에 상기 제2 보정 바이어스(Vp2)를 인가하는 역할을 수행할 수 있다.
일 실시예에서, 상기 제1 콘택플러그(151), 상기 제2 콘택플러그(152), 및 상기 제5 콘택플러그(157)는 상기 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 전기적 특성을 확인하기 위한 전원을 인가할 수 있는 배선을 설명하기 위한 개념적 도면일 수 있다.
본 발명 기술적 사상의 실시예에 따르면, 상기 제1 전달 트랜지스터(Tx1) 및 상기 제2 전달 트랜지스터(Tx2)의 전기적 특성을 최적화 할 수 있다. 우수한 전기적 특성을 갖는 이미지 센서를 구현할 수 있다. 구체적으로, 액티브 픽셀 영역(15)에 형성된 전달 트랜지스터들(Tx1, Tx2) 각각에 대응하도록 테스트 패턴 영역(17)에 형성된 테스트 전달 트랜지스터들(Tx1t, Tx2t)을 이용하여 전달 트랜지스터의 변동을 보정해줌으로써, 전달 트랜지스터의 변동에 기인하여 발생할 수 있는 특성 열화 예컨대, 이미지 레그(Lag) 발생을 방지할 수 있다.
이어서, 도 7을 참조하면 제2 채널(CH2)의 제2 길이(L2)는 제1 채널(CH1)의 제1 길이(L1)와 실질적으로 동일할 수 있다. 제1 테스트 채널(CH1t)의 제3 길이(L3)는 상기 제1 길이(L1)와 실질적으로 동일할 수 있으며, 제2 테스트 채널(CH2t)의 제4 길이(L4)는 상기 제2 길이(L2)와 실질적으로 동일할 수 있다.
도 8은 본 발명 기술적 사상의 실시예에 따른 전달 트랜지스터의 동작을 설명하기 위한 포텐셜(potential) 분포도이다. 여기서, 도면에 도시된 'Φ'는 전위장벽(potential barrier)을 의미한다.
도 8을 참조하면, 입사광에 응답하여 생성된 광전하 즉, 전자는 포토다이오드들(31, 32)에 축적될 수 있다.
상기 제1 전달 트랜지스터(Tx1)와 같이 표면 포텐셜(surface potential)이 낮다고 가정할 경우, 상기 제1 전달 트랜지스터(Tx1)는 높은 전위장벽(ΦTx1)을 가질 수 있다. 따라서, 상기 제1 포토다이오드(31)가 입사광에 응답하여 광전하를 생성하는 인티그레이션 타임(integration time)동안 상기 제1 포토다이오드(31)에 축적되는 전자가 인접 픽셀로 넘어가는 것을 방지할 수 있고, 충분한 정전용량을 확보할 수 있다. 즉, 많은 전자들이 상기 제1 포토다이오드(31) 내에 축적될 수 있다. 그러나, 상기 제1 전달 트랜지스터(Tx1)에 인가된 신호에 응답하여 상기 제1 포토다이오드(31)에서 생성된 광전하를 상기 플로팅 디퓨전(47)으로 전달할 때, 상기 제1 전달 트랜지스터(Tx1)의 높은 전위장벽(ΦTx1)으로 인해 상기 제1 포토다이오드(31) 내에 축적된 전자가 상기 플로팅 디퓨전(47)으로 모두 전달되지 못해 이미지 레그 발생할 수 있다. 상기 제1 전달 트랜지스터(Tx1)의 문턱전압을 낮추어 주면 전위장벽(ΦTx1)이 낮아져서 제1 포토다이오드(31) 내에 축적된 전자가 상기 플로팅 디퓨전(47)으로 모두 넘어갈 수 있으며, 이미지 레그가 발생하는 것을 방지할 수 있다.
반면, 상기 제2 전달 트랜지스터(Tx2)와 같이 표면 포텐셜(surface potential)이 높다고 가정할 경우, 상기 제2 전달 트랜지스터(Tx2)는 낮은 전위장벽(ΦTx2)을 가질 수 있다. 낮은 전위장벽(ΦTx2)은 상기 제2 포토다이오드(32) 내에 축적된 전자가 상기 플로팅 디퓨전(47)으로 쉽게 넘어갈 수 있으나, 상기 제2 포토다이오드(32)의 정전용량이 감소하여 인티그레이션 타임동안 충분한 전자를 상기 제2 포토다이오드(32) 내에 축적시킬 수 없다. 상기 제2 전달 트랜지스터(Tx2)의 문턱전압을 높여주면 전위장벽(ΦTx2)이 높아져서 인티그레이션 타임동안 제2 포토다이오드(32) 내에 더 많은 전자를 축적할 수 있다.
상기 전달 트랜지스터들(Tx1, Tx2)의 각각은 제조 공정의 오차에 기인하는 변동(variation)을 포함할 수 있다. 따라서, 상기 전달 트랜지스터들(Tx1, Tx2)의 각각은 서로 다른 표면 포텐셜(surface potential)을 가질 수 있다. 그러므로, 상기 전달 트랜지스터들(Tx1, Tx2)에 인가되는 바이어스(bias)를 글로벌(global)하게 조정하는 것으로는 상기 전달 트랜지스터들(Tx1, Tx2)의 성능을 최적화 하는데 제한이 따른다.
이에 반해, 본 발명 기술적 사상의 실시예에 따르면, 상기 전달 트랜지스터들(Tx1, Tx2) 각각의 성능을 최적화 하기 위하여 상기 제1 전달 게이트 전극(41)에 대한 제1 보정 바이어스(Vp1) 및 상기 제2 전달 게이트 전극(42)에 대한 제2 보정 바이어스(Vp2)를 인가할 수 있다. 상기 보정 바이어스들(Vp1, Vp2)은 상기 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 전기적 특성들에 기초하여 산출될 수 있다. 이를 통해, 각각 서로 다른 표면 포텐셜을 갖는 상기 전달 트랜지스터(Tx1, Tx2)의 성능을 최적화할 수 있다.
도 9는 본 발명 기술적 사상의 실시예에 따른 보정 회로를 설명하기 위한 블록도 이다. 그리고, 도 10은 본 발명 기술적 사상의 실시예에 따른 이미지 센서의 오프셋 보정 방법을 설명하기 위한 플로우차트 이다.
먼저, 도 9를 참조하면, 본 발명 기술적 사상의 실시예에 따른 보정 회로(19)는 연산 부(191), 저장 부(193), 비교 부(195) 및 보상 부(197)를 포함할 수 있다.
상기 연산 부(191)는 상기 테스트 패턴 영역(17) 내의 상기 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 전기적 특성을 통계적으로 처리하는 역할을 수행할 수 있다. 예를 들어, 테스트 패턴 영역(17)에 4개의 픽셀(또는 포토다이오드)들이 하나의 플로팅 디퓨전(FD)을 공유하는 단위 픽셀 그룹이 복수개 2차원적으로 배열된다고 가정할 때, 각각의 단위 픽셀 그룹에서 첫번째 테스트 전달 트랜지스터들의 전기적 특성 예컨대, 문턱전압을 모두 측정하여 첫번째 테스트 전달 트랜지스터들의 문턱전압 평균값을 구할 수 있다. 여기서, 도 3을 참조하여 첫번째 테스트 전달 트랜지스터는 복수의 단위 픽셀 그룹 각각에서 좌측 상단에 형성된 것일 수 있다. 즉, 첫번째 테스트 전달 트랜지스터는 제1 테스트 전달 트랜지스터(Tx1t)일 수 있다. 여기서, 테스트 패턴 영역(17)의 단위 픽셀 그룹들에서 측정된 첫번째 테스트 전달 트랜지스터들의 전기적 특성은 실질적으로 동일한 특성을 갖도록 형성된 액티브 픽셀 영역(15)의 단위 픽셀 그룹들에서의 첫번째 전달 트랜지스터들의 오프셋을 보상해주기 위한 데이터로 사용된다. 도 3을 참조하여 첫번째 전달 트랜지스터는 복수의 단위 픽셀 그룹 각각에서 좌측 상단에 형성된 것일 수 있다. 즉, 첫번째 전달 트랜지스터는 제1 전달 트랜지스터(Tx1)일 수 있다. 상기 연산 부(191)는 상기 저장 부(193)에 접속될 수 있다.
상기 저장 부(193)는 상기 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 전기적 특성, 상기 전기적 특성에 기초하여 상기 비교 부(195)에서 산출된 보정 바이어스들(Vp1, Vp2), 또는 이들의 조합을 기록하는 역할을 수행할 수 있다. 상기 저장 부(193)는 오티피(One Time Programmable; OTP)와 같은 비-휘발성 메모리를 포함할 수 있다.
상기 비교 부(195)는 상기 저장 부(193) 및 상기 보상 부(197) 사이에 접속될 수 있다. 상기 비교 부(195)는 상기 연산 부(191)에서 측정 및 가공된 전기적 특성 데이터와 설계시 설정된 기준 바이어스(reference bias)를 비교하여 상기 보정 바이어스들(Vp1, Vp2)을 산출하는 역할을 수행할 수 있다. 예를 들어, 상기 보정 바이어스들(Vp1, Vp2)은 액티브 픽셀 영역(15)의 전달 트랜지스터들(Tx1, Tx2)을 구동하기 위해 설계시 설정된 기준 전압에 연산 부(191)에서 산출된 테스트 패턴 영역(17)의 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 문턱전압 평균값이 반영된 것일 수 있다.
상기 보상 부(197)는 상기 저장 부(193)에 접속되고 상기 액티브 픽셀 영역(15) 내의 상기 전달 게이트 전극들(41, 42)에 상기 보정 바이어스들(Vp1, Vp2)을 제공하는 역할을 수행할 수 있다.
일 실시예에서, 보정 회로(19)는 상기 저장 부(193), 상기 비교 부(195), 및 상기 보상 부(197)를 포함할 수 있다. 상기 연산 부(191)는 생략될 수 있다.
일 실시예에서, 보정 회로(19)는 상기 저장 부(193) 및 상기 보상 부(197)를 포함할 수 있다. 상기 비교 부(195)는 생략될 수 있다.
도 10을 참조하여 이미지 센서의 픽셀간 오프셋 보정 방법을 순차적으로 설명하면, 테스트 전달 트랜지스터들의 전기적 특성을 측정하는 단계(B01), 측정된 전기적 특성을 선택적으로 가공하는 단계(B02), 가공된 전기적 특성과 기준 특성을 비교하여 보정값을 산출하는 단계(B04) 및 산출된 보정값을 근거로 액티브 픽셀 영역의 픽셀간 오프셋을 보정하는 단계(B06)로 진행할 수 있다. 이하에서는, 액티브 픽셀 영역(15) 및 테스트 패턴(17) 영역 각각이 4개의 픽셀들이 하나의 플로팅 디퓨전(FD)을 공유하는 단위 픽셀 그룹 복수개 2차원적으로 배열된 경우를 예시하여 설명하기로 한다.
먼저, 테스트 패턴 영역(17)의 각각의 단위 픽셀 그룹에서 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 전기적 특성을 측정한다(B01). 예를 들어, 각각의 단위 픽셀 그룹에서 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 문턱전압을 측정한다. 구체적으로, 도 6 및 도 7을 참조하여 상기 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 전기적 특성은 상기 기판(11)의 팹 아웃(Fab Out) 단계 또는 웨이퍼 레벨 프로브 테스트(Wafer Level Probe Test) 단계에서 상기 제1 콘택플러그(151)에 제1 소스 전압(Vs1), 상기 제2 콘택플러그(152)에 제2 소스 전압(Vs2), 상기 제5 콘택플러그(157)에 드레인 전압(Vd), 상기 제1 테스트 전달 게이트 전극(141)에 제1 게이트 전압(Vg1), 및 상기 제2 테스트 전달 게이트 전극(142)에 제2 게이트 전압(Vg2)을 인가하여 측정될 수 있다.
이어서, 연산 부(191)에서 측정된 전기적 특성을 선택적으로 가공한다(B02). 구체적으로, 테스트 패턴 영역(17) 각각의 단위 픽셀 그룹에서 동일한 위치에 형성된 테스트 전달 트랜지스터들(Tx1t, Tx2t)의 측정 데이터를 추출하여 가공한다. 예컨대, 복수의 단위 픽셀 그룹 각각에서 좌측 상단에 위치하는 테스트 전달 트랜지스터들(Tx1t)의 문턱전압을 모두 합산하여 이들의 평균값을 산출한다. 상술한 과정을 반복 실시하여 복수의 단위 픽셀 그룹 각각에서 좌측 하단, 우측 상단 및 우측 하단에 각각 위치하는 테스트 전달 트랜지스터들의 문턱전압 평균값을 각각 산출한다. 가공된 전기적 특성들은 액티브 픽셀 영역(15)의 단위 픽셀 그룹들 각각에서 동일한 위치에 형성되고, 실질적으로 동일한 특성을 갖도록 형성된 전달 트랜지스터들(Tx1, Tx2)의 오프셋을 보정하는 근거로 사용될 것이다.
이어서, 연산 부(191)에서 가공된 전기적 특성을 저장 부(193)에 저장한다(B03).
이어서, 비교 부(193)에서 가공된 전기적 특성과 설계시 설정된 기준 특성을 비교하여 보정값을 산출하고(B04), 비교 부에서 산출된 보정값을 근거로 보상 부(197)에서 액티브 픽셀 영역(15)의 픽셀간 오프셋을 보정한다(B06). 이때, 비교 부(191)에서 산출된 보정값을 저장 부(193)에 저장한다(B05).
예를 들어, 가공된 전기적 특성은 문턱전압 평균값일 수 있고, 설계시 설정된 기준 특성은 액티브 픽셀 영역(15)의 전달 트랜지스터들(Tx1, Tx2) 문턱전압일 수 있다. 그리고, 보정값은 문턱전압 평균값을 액티브 픽셀 영역(15)의 전달 트랜지스터들(Tx1, Tx2)을 구동하기 위해 설계시 설정된 기준 전압에 반영한 보정 바이어스들(Vp1, Vp2)일 수 있다. 구체적으로, 테스트 패턴 영역(17)의 단위 픽셀 그룹들에서 좌측 상단에 위치하는 테스트 전달 트랜지스터들(Tx1t)로부터 측정 및 가공된 문턱전압 평균값과 설계시 설정된 액티브 픽셀 영역(15)의 단위 픽셀 그룹들에서 좌측 상단에 위치하는 전달 트랜지스터들(Tx1)의 문턱전압값을 비교했을 때, 가공된 문턱전압 평균값이 설계시 설정된 문턱전압값보다 크다면, 공정 상의 오류로 인해 액티브 픽셀 영역(15)의 단위 픽셀 그룹들에서 좌측 상단에 위치하는 전달 트랜지스터들(Tx1)의 실제 문턱전압값이 설계시 설정된 문턱전압값보다 크다는 것을 의미한다. 따라서, 실제 동작시에는 액티브 픽셀 영역(15)의 단위 픽셀 그룹들에서 좌측 상단에 위치하는 전달 트랜지스터들(Tx1)에는 기준 바이어스보다 큰 바이어스를 공급하는 것으로 오프셋을 보상해줄 수 있다. 예컨대, 도 6 및 도 7을 참조하여 제1 보정 바이어스(Vp1)는 상기 제1 전달 트랜지스터(Tx1) 온(On)을 위한 제1 기준전압 + 0.2V 및 상기 제1 전달 트랜지스터(Tx1) 오프(Off)를 위한 제2 기준전압 + 0.2V를 포함할 수 있다.
반면, 테스트 패턴 영역(17)의 단위 픽셀 그룹들에서 우측 하단에 위치하는 테스트 전달 트랜지스터들(Tx2t)로부터 측정 및 가공된 문턱전압 평균값과 설계시 설정된 액티브 픽셀 영역(15)의 단위 픽셀 그룹들에서 우측 하단에 위치하는 전달 트랜지스터들(Tx2)의 문턱전압값을 비교했을 때, 가공된 문턱전압 평균값이 설계시 설정된 문턱전압값보다 작다면, 공정 상의 오류로 인해 액티브 픽셀 영역(15)의 단위 픽셀 그룹들에서 우측 하단에 위치하는 전달 트랜지스터들(Tx2)의 실제 문턱전압값이 설계시 설정된 문턱전압값보다 작다는 것을 의미한다. 따라서, 실제 동작시에는 액티브 픽셀 영역(15)의 단위 픽셀 그룹들에서 우측 하단에 위치하는 전달 트랜지스터들(Tx2)에는 기준 바이어스보다 작은 바이어스를 공급하는 것으로 오프셋을 보상해줄 수 있다. 예컨대, 도 6 및 도 7을 참조하여 상기 제2 보정 바이어스(Vp2)는 상기 제2 전달 트랜지스터(Tx2) 온(On)을 위한 제1 기준전압 - 0.1V 및 상기 제2 전달 트랜지스터(Tx2) 오프(Off)를 위한 제2 기준전압 - 0.1V를 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Tx1: 제1 전달 트랜지스터 Tx2: 제2 전달 트랜지스터
Tx1t: 제1 테스트 전달 트랜지스터 Tx2t: 제2 테스트 전달 트랜지스터
Rx: 리셋 트랜지스터 Dx: 드라이브 트랜지스터
Sx: 선택 트랜지스터
CH1: 제1 채널 CH2: 제2 채널
CH3: 제3 채널 CH4: 제4 채널
SC: 스크라이브 레인
11: 기판 13: 칩
15: 액티브 픽셀 영역(Active Pixel Region)
17: 테스트 패턴 영역(Test Pattern Region)
18: 로직 회로 영역(Logic Circuit Region)
19: 보정 회로(Correlation Circuit)
21: 소자 분리 층 23: 게이트 유전 층
25: 제1 불순물 영역 27: 제2 불순물 영역
31: 제1 포토다이오드 32: 제2 포토다이오드
33: 제3 포토다이오드 34: 제4 포토다이오드
41: 제1 전달 게이트 전극 42: 제2 전달 게이트 전극
43: 제3 전달 게이트 전극 44: 제4 전달 게이트 전극
47: 플로팅 디퓨전
63: 제1 절연 층
72: 칼라 필터 층 75: 마이크로 렌즈 층
131: 제1 테스트 포토다이오드 132: 제2 테스트 포토다이오드
133: 제3 테스트 포토다이오드 134: 제4 테스트 포토다이오드
141: 제1 테스트 전달 게이트 전극 142: 제2 테스트 전달 게이트 전극
143: 제3 테스트 전달 게이트 전극 144: 제4 테스트 전달 게이트 전극
147: 테스트 플로팅 디퓨전
151: 제1 콘택플러그 152: 제2 콘택플러그
153: 제3 콘택플러그 154: 제4 콘택플러그
157: 제5 콘택플러그
191: 연산 부 193: 저장 부
195: 비교 부 197: 보상 부

Claims (17)

  1. 기판 상의 액티브 픽셀 영역(Active Pixel Region); 및
    상기 액티브 픽셀 영역에 인접한 테스트 패턴 영역(Test Pattern Region)을 포함하되,
    상기 액티브 픽셀 영역은 제1 포토다이오드 및 플로팅 디퓨전 사이의 제1 채널, 및 상기 제1 채널 상의 제1 전달 게이트 전극을 포함하고,
    상기 테스트 패턴 영역은 제1 테스트 포토다이오드 및 테스트 플로팅 디퓨전 사이의 제2 채널, 상기 제2 채널 상의 제1 테스트 전달 게이트 전극, 및 상기 제1 테스트 포토다이오드에 접속된 제1 콘택플러그를 포함하되,
    상기 제1 테스트 포토다이오드, 상기 테스트 플로팅 디퓨전, 상기 제2 채널, 및 상기 제1 테스트 전달 게이트 전극의 각각은 상기 제1 포토다이오드, 상기 플로팅 디퓨전, 상기 제1 채널, 및 상기 제1 전달 게이트 전극의 각각과 실질적으로 동일한 정렬 오차를 갖는 이미지 센서.
  2. 제1 항에 있어서,
    상기 액티브 픽셀 영역에 인접한 로직 회로 영역(Logic Circuit Region); 및
    상기 로직 회로 영역 내의 보정 회로(Correlation Circuit)를 더 포함하되,
    상기 보정 회로는 상기 제1 전달 게이트 전극에 접속된 이미지 센서.
  3. 제2 항에 있어서,
    상기 테스트 패턴 영역은 상기 로직 회로 영역 및 상기 액티브 픽셀 영역 사이에 형성된 이미지 센서.
  4. 제2 항에 있어서,
    상기 테스트 패턴 영역은 상기 액티브 픽셀 영역의 측면에 연속된 이미지 센서.
  5. 제2 항에 있어서,
    상기 보정 회로는
    상기 제1 테스트 전달 게이트 전극 및 상기 제2 채널을 포함하는 테스트 전달 트랜지스터의 전기적 특성, 상기 전기적 특성에 기초하여 산출된 보정 바이어스, 또는 이들의 조합을 기록하는 저장 부; 및
    상기 저장 부에 접속되고 상기 제1 전달 게이트 전극에 상기 보정 바이어스를 제공하는 보상 부를 포함하는 이미지 센서.
  6. 제5 항에 있어서,
    상기 보정 회로는 상기 저장 부에 접속되며 상기 테스트 전달 트랜지스터의 상기 전기적 특성을 통계적 처리하기 위한 연산 부를 더 포함하는 이미지 센서.
  7. 제5 항에 있어서,
    상기 보정 회로는 상기 저장 부 및 상기 보상 부 사이에 접속되며 상기 전기적 특성 및 기준 바이어스(reference bias)를 비교하여 상기 보정 바이어스를 산출하는 비교 부를 더 포함하는 이미지 센서.
  8. 제5 항에 있어서,
    상기 저장 부는 비-휘발성 메모리를 포함하는 이미지 센서.
  9. 제1 항에 있어서,
    상기 액티브 픽셀 영역은 제2 포토다이오드, 상기 제2 포토다이오드 및 상기 플로팅 디퓨전 사이의 제3 채널, 및 상기 제3 채널 상의 제2 전달 게이트 전극을 더 포함하되, 상기 플로팅 디퓨전은 상기 제1 포토다이오드 및 상기 제2 포토다이오드 사이에 배치되고,
    상기 테스트 패턴 영역은 제2 테스트 포토다이오드, 상기 제2 테스트 포토다이오드 및 상기 테스트 플로팅 디퓨전 사이의 제4 채널, 상기 제4 채널 상의 제2 테스트 전달 게이트 전극, 및 상기 제2 테스트 포토다이오드에 접속된 제2 콘택플러그를 더 포함하되, 상기 테스트 플로팅 디퓨전은 상기 제1 테스트 포토다이오드 및 상기 제2 테스트 포토다이오드 사이에 배치되고,
    상기 제2 테스트 포토다이오드, 상기 제4 채널, 및 상기 제2 테스트 전달 게이트 전극의 각각은 상기 제2 포토다이오드, 상기 제3 채널, 및 상기 제2 전달 게이트 전극의 각각과 실질적으로 동일한 정렬 오차를 갖는 이미지 센서.
  10. 제9 항에 있어서,
    상기 제1 채널은 제1 길이를 가지고, 상기 제2 채널은 제2 길이를 가지며, 상기 제3 채널은 제3 길이를 가지고, 상기 제4 채널은 제4 길이를 가지되,
    상기 제2 채널의 상기 제2 길이는 상기 제1 채널의 상기 제1 길이와 실질적으로 동일하고, 상기 제4 채널의 상기 제4 길이는 상기 제3 채널의 상기 제3 길이와 실질적으로 동일한 이미지 센서.
  11. 제9 항에 있어서,
    상기 제3 채널의 상기 제3 길이는 상기 제1 채널의 상기 제1 길이보다 작은 이미지 센서.
  12. 제9 항에 있어서,
    상기 테스트 플로팅 디퓨전에 접속된 제3 콘택플러그를 더 포함하는 이미지 센서.
  13. 제9 항에 있어서,
    상기 제1 테스트 포토다이오드, 상기 제2 테스트 포토다이오드, 상기 테스트 플로팅 디퓨전, 상기 제2 채널, 상기 제4 채널, 상기 제1 테스트 전달 게이트 전극, 및 상기 제2 테스트 전달 게이트 전극의 각각은 상기 제1 포토다이오드, 상기 제2 포토다이오드, 상기 플로팅 디퓨전, 상기 제1 채널, 상기 제3 채널, 상기 제1 전달 게이트 전극, 및 상기 제2 전달 게이트 전극의 각각과 동일한 물질을 포함하는 이미지 센서.
  14. 제1 항에 있어서,
    상기 제1 포토다이오드 상의 칼라 필터 층; 및
    상기 칼라 필터 층 상의 마이크로 렌즈 층을 더 포함하는 이미지 센서.
  15. 복수의 픽셀들이 하나의 플로팅 디퓨전을 공유하는 단위 픽셀 그룹들이 각각 복수개 2차원적으로 배열된 액티브 픽셀 영역 및 테스트 패턴 영역을 갖는 이미지 센서에서,
    상기 테스트 패턴 영역 내의 테스트 전달 트랜지스터들의 전기적 특성을 측정하는 단계;
    상기 테스트 패턴 영역의 단위 픽셀 그룹들에서 제1위치에 형성된 테스트 전달 트랜지스터들의 전기적 특성을 가공하는 단계;
    가공된 상기 전기적 특성과 상기 액티브 픽셀 영역의 단위 픽셀 그룹들에서 제2위치에 형성된 전달 트랜지스터들의 기준 특성을 비교하여 보정값을 산출하는 단계;
    산출된 상기 보정값을 근거로 상기 액티브 픽셀 영역의 단위 픽셀 그룹들에서 제2위치에 형성된 전달 트랜지스터들에 대한 오프셋을 보정하는 단계
    를 포함하는 이미지 센서의 오프셋 보정 방법.
  16. 제15 항에 있어서,
    상기 단위 픽셀 그룹들 각각에서 상기 제1위치와 상기 제2위치는 상호 동일한 위치인 이미지 센서의 오프셋 보정 방법.
  17. 제15 항에 있어서,
    상기 액티브 픽셀 영역은 제1 포토다이오드 및 플로팅 디퓨전 사이의 제1 채널, 및 상기 제1 채널 상의 제1 전달 게이트 전극을 포함하고,
    상기 테스트 패턴 영역은 제1 테스트 포토다이오드 및 테스트 플로팅 디퓨전 사이의 제2 채널, 상기 제2 채널 상의 제1 테스트 전달 게이트 전극, 및 상기 제1 테스트 포토다이오드에 접속된 제1 콘택플러그를 포함하되,
    상기 제1 테스트 포토다이오드, 상기 테스트 플로팅 디퓨전, 상기 제2 채널, 및 상기 제1 테스트 전달 게이트 전극의 각각은 상기 제1 포토다이오드, 상기 플로팅 디퓨전, 상기 제1 채널, 및 상기 제1 전달 게이트 전극의 각각과 실질적으로 동일한 정렬 오차를 갖는 이미지 센서의 오프셋 보정 방법.
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