KR20180010770A - Light emitting device, method of manufacturing the same and lighting apparatus - Google Patents

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Abstract

Embodiments relate to a light emitting device, a manufacturing method thereof, a light emitting device package, and a lighting device. According to an embodiment of the present invention, the light emitting device can comprise: a first conductive first semiconductor layer (112); a first conductive first GaN layer (115) having a first thickness (T1) on the first conductive first semiconductor layer (112); an active layer (114) on the first conductive first GaN layer (115); a second conductive second GaN layer (118) having a second thickness (T2) on the active layer (114); a second conductive second AlInGaN layer (119) on the second conductive second GaN layer (118); and a second conductive second semiconductor layer (116) on the second conductive second AlInGaN layer (119). According to the present invention, it is possible to alleviate or eliminate a droop phenomenon.

Description

발광 소자, 발광소자의 제조방법 및 조명장치{LIGHT EMITTING DEVICE, METHOD OF MANUFACTURING THE SAME AND LIGHTING APPARATUS}TECHNICAL FIELD [0001] The present invention relates to a light emitting device, a method of manufacturing the light emitting device,

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.Embodiments relate to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.Particularly, a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Blue, and ultraviolet rays. By using fluorescent materials or combining colors, it is possible to realize a white light beam with high efficiency. Also, compared to conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, Speed, safety, and environmental friendliness.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving element such as a photodetector or a solar cell is manufactured using a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor, development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diodes (LEDs), automotive headlights, traffic lights, and gas and fire sensors. In addition, semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.

예를 들어, 반도체 소자 중의 하나인 발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 3족-5족의 원소 또는 2족-6족 원소가 화합되어 생성될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.For example, a light emitting device (Light Emitting Device), which is one of semiconductor devices, is a device in which a group III-V element or a group II-VI element in the periodic table is combined with a pn junction diode in which electric energy is converted into light energy And various colors can be realized by controlling the composition ratio of the compound semiconductor.

그런데, 질화물을 이용한 발광소자의 경우 전자(electron)와 정공(hole)의 주입효율과 농도의 비 대칭(예를 들어, 전자가 100배 가량 농도가 높음)으로 인하여 고전류 주입시 많은 캐리어(Carrier)들이 발광 재결합되지 못하고 오버플로우(overflow)되어 결과적으로 발광 효율드룹(Efficiency droop)과 같은 발광효율 저하가 나타난다. However, in the case of a light emitting device using a nitride, many carriers (carriers) are injected at high current injection due to the uneven symmetry of injection efficiency and concentration of electrons and holes (for example, Are not recombined with each other and overflow, resulting in a decrease in luminous efficiency such as an efficiency droop.

종래기술에서 이러한 효율 저하를 억제하기 위하여 통상적으로 Mg 도핑된 p형 AlGaN 전자 차단층(electron blocking layer, EBL)이 주로 이용되나, 이를 사용하거나 특히 억제력을 높이기 위하여 두껍게 형성하는 경우, Al조성을 높일수록 정공 주입효율에 악 영향을 미치게 되어 동작전압과 광 출력에 저하를 유발하는 문제가 있다.In the prior art, Mg-doped p-type AlGaN electron blocking layer (EBL) is usually used in order to suppress such an efficiency deterioration. However, when it is used thickly or in order to increase the suppression power, The efficiency of hole injection is adversely affected and there is a problem that the operation voltage and the light output are lowered.

또한 앞서 기술한 바와 같이, 종래기술에서 통상적으로 질화물 반도체의 경우, 이종 기판을 이용하므로 많은 결함을 포함하고 있으며, 강한 내부 전기장, 정공의 낮은 이동도와 낮은 농도로 인하여 드룹(Droop) 현상이 필연적으로 발생하고 있다.Also, as described above, in the conventional art, the nitride semiconductor usually includes many defects because it uses a different substrate, and due to the strong internal electric field, low mobility of holes and low concentration, a droop phenomenon necessarily occurs .

그런데, 발광소자에서 적용제품의 모델 군에 따라서 사용되는 전류밀도가 다르며 적용제품의 특성에 따라 드룹(Droop) 특성의 최적화가 필요한 실정이다.However, in the light emitting device, the current density used differs depending on the model group of the applied product, and optimization of droop characteristics is required according to the characteristics of the applied product.

그러나, 휴대폰과 같은 저 전류 밀도 적용제품의 모델과, BLU와 같이 고 전류 밀도 적용 제품모델의 경우 Droop 특성을 적용제품의 특성에 적합하도록 효율적으로 제어할 수 있는 기술적 해결방안이 없는 실정이다.However, there is no technical solution to efficiently control the droop characteristics of the product with low current density such as mobile phone and the product with high current density such as BLU.

실시예의 해결과제 중의 하나는, 드룹(Droop) 현상을 완화하거나 해소할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 함이다.One of the problems of the embodiment is to provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device capable of mitigating or eliminating a droop phenomenon.

실시예의 해결과제 중의 하나는, 발광소자 성장에 있어서 Droop 형태를 저 전류 밀도 적용제품의 모델 또는 고 전류 밀도 적용제품의 모델에 적합하도록 효율적으로 제어할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고 함이다.One of the solutions to the problems of the embodiment is to provide a light emitting device capable of efficiently controlling the droop type in the growth of the light emitting device so as to be suitable for the model of the low current density application product or the model of the high current density application product, A device package and a lighting device.

실시예의 해결과제는 본 항목에 기재된 내용에 한정되는 것은 아니며, 발명의 설명 전체의 기재 내용을 기준으로 해결하고자 하는 객관적 기술과제가 기술될 수 있다.The object of the present invention is not limited to the contents described in this item, but an objective technical problem to be solved based on the contents of the entire description of the invention can be described.

실시예에 따른 발광소자는 제1 도전형 제1 반도체층(112); 상기 제1 도전형 제1 반도체층(112) 상에 제1 두께(T1)의 제1 도전형 제1 GaN층(115); 상기 제1 도전형 제1 GaN층(115) 상에 활성층(114); 상기 활성층(114) 상에 제2 두께(T2)의 제2 도전형 제2 GaN층(118); 상기 제2 도전형 제2 GaN층(118) 상에 제2 도전형 제2 AlInGaN 계열 반도체층(119); 및 상기 제2 도전형 제2 AlInGaN 계열 반도체층(119) 상에 제2 도전형 제2 반도체층(116);을 포함할 수 있다.A light emitting device according to an embodiment includes a first conductive type first semiconductor layer 112; A first conductive type first GaN layer 115 of a first thickness T1 on the first conductive type first semiconductor layer 112; An active layer 114 on the first conductive type first GaN layer 115; A second conductive type second GaN layer 118 having a second thickness T2 on the active layer 114; A second conductive AlInGaN-based semiconductor layer 119 on the second conductive type second GaN layer 118; And a second conductive type second semiconductor layer (116) on the second conductive type second AlInGaN-based semiconductor layer (119).

또한 실시예에 따른 발광소자의 제조방법은 제1 도전형 제1 반도체층(112) 상에 제1 두께(T1)의 제1 도전형 제1 GaN층(115)을 형성하는 단계; 상기 제1 도전형 제1 GaN층(115) 상에 활성층(114)을 형성하는 단계; 상기 활성층(114) 상에 제2 두께(T2)의 제2 도전형 제2 GaN층(118)을 형성하는 단계; 상기 제2 도전형 제2 GaN층(118) 상에 제2 도전형 제2 AlInGaN 계열 반도체층(119)을 형성하는 단계; 및 상기 제2 도전형 제2 AlInGaN 계열 반도체층(119) 상에 제2 도전형 제2 반도체층(116)을 포함할 수 있다.The method of manufacturing a light emitting device according to an embodiment of the present invention includes forming a first conductive type first GaN layer 115 having a first thickness T1 on a first conductive type first semiconductor layer 112; Forming an active layer (114) on the first conductive type first GaN layer (115); Forming a second conductive type second GaN layer (118) having a second thickness (T2) on the active layer (114); Forming a second conductive type second AlInGaN-based semiconductor layer (119) on the second conductive type second GaN layer (118); And a second conductive type second semiconductor layer (116) on the second conductive type second AlInGaN-based semiconductor layer (119).

실시예에 따른 조명장치는 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.The lighting apparatus according to the embodiment may include a light emitting unit having the light emitting element.

실시예는 드룹(Droop) 현상을 완화하거나 해소할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments can provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device capable of mitigating or eliminating a droop phenomenon.

실시예는 발광소자 성장에 있어서 Droop형태를 저 전류 밀도 적용제품의 모델 또는 고 전류 밀도 적용제품의 모델에 적합하도록 효율적으로 제어할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments relate to a light emitting device capable of efficiently controlling a droop shape in a light emitting device growth to a model of a low current density application product or a model of a high current density application product, a method of manufacturing a light emitting device, a light emitting device package, Can be provided.

실시예의 기술적 효과는 본 항목에 기재된 내용에 한정되는 것은 아니며, 발명의 설명 전체의 기재 내용을 기준으로 기술효과가 기술될 수 있다.The technical effect of the embodiment is not limited to the contents described in this item, but the technical effect can be described based on the contents of the entire description of the invention.

도 1은 실시예에 따른 발광소자의 평면 투영도.
도 2는 실시예에 따른 발광소자의 단면도.
도 3은 실시예에 따른 발광소자의 부분 확대 단면도.
도 4는 실시예에 따른 발광소자의 부분 밴드갭 다이어 그램.
도 5는 실시예에 따른 발광소자에서 효율드룹(Efficiency droop) 제어 데이터.
도 6 내지 도 16은 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 17은 실시예에 따른 발광소자 패키지의 단면도.
도 18은 실시예에 따른 조명 장치의 사시도.
1 is a planar projection view of a light emitting device according to an embodiment.
2 is a cross-sectional view of a light emitting device according to an embodiment.
3 is a partially enlarged cross-sectional view of a light emitting device according to an embodiment.
4 is a partial bandgap diagram of a light emitting device according to an embodiment.
5 is an efficiency droop control data in a light emitting device according to an embodiment.
6 to 16 are process sectional views of a method of manufacturing a light emitting device according to an embodiment.
17 is a cross-sectional view of a light emitting device package according to an embodiment.
18 is a perspective view of a lighting device according to an embodiment.

실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시예가 이에 한정되는 것은 아니다.In the description of the embodiments, it is to be understood that each layer (film), area, pattern or structure may be referred to as being "on" or "under" the substrate, each layer Quot; on "and" under "are intended to include both" directly "or" indirectly " do. In addition, the criteria for the top, bottom, or bottom of each layer will be described with reference to drawings, but the embodiment is not limited thereto.

예를 들어, 실시예의 발광소자는 수평형 발광소자, 수직형 발광소자, 비아홀 타입 수직형 발광소자 등에 적용될 수 있다.For example, the light emitting device of the embodiment can be applied to a horizontal light emitting device, a vertical light emitting device, a via hole type vertical light emitting device, and the like.

구체적으로, 수평형 발광소자는 전극층이 에피층의 한쪽 방향에 배치되는 발광소자이며, 수직형 발광소자는 전극층이 에피층의 양쪽 방향에 배치되는 발광소자이다.Specifically, the horizontal light emitting element is a light emitting element in which the electrode layer is arranged in one direction of the epi layer, and the vertical light emitting element is a light emitting element in which the electrode layer is arranged in both directions of the epi layer.

또한 비아홀 타입 발광소자는 에피층 상측에 제1 전극층이 배치되고, 에피층 하측에 배치되는 제2 전극층이 에피층에 형성된 비아홀을 통해 에피층에 연결되는 발광소자이다.The via hole type light emitting device is a light emitting device in which a first electrode layer is disposed on the upper side of the epi layer and a second electrode layer disposed on the lower side of the epi layer is connected to the epi layer through a via hole formed in the epi layer.

이하의 비아홀 타입 수직형 발광소자에 대한 도면을 기준으로 설명하나 실시예가 이에 한정되는 것은 아니다.The following description of the via hole type vertical light emitting device will be described with reference to the drawings, but the embodiment is not limited thereto.

(실시예)(Example)

도 1은 실시예에 따른 발광소자(100)의 평면 투영도이며, 도 2는 도 1의 A-A'선을 따른 제1 실시예의 확대 단면도이다. 도 1에 도시된 구성들은 도 2에서도 도시되어 있으므로, 이하 도 2를 기준으로 설명하기로 한다.1 is a plan view of a light emitting device 100 according to an embodiment, and FIG. 2 is an enlarged cross-sectional view of a first embodiment taken along the line A-A 'in FIG. The configurations shown in FIG. 1 are also shown in FIG. 2, and will be described with reference to FIG.

도 2를 참조하면, 실시예에 따른 발광소자(100)는 발광구조층(110)과, 제1 전극층(150), 제2 전극층(130), 컨택층(160), 절연층(140), 패시베이션층(170), 패드 전극(180) 및 하부 전극(159)을 포함할 수 있다.Referring to FIG. 2, the light emitting device 100 includes a light emitting structure layer 110, a first electrode layer 150, a second electrode layer 130, a contact layer 160, an insulating layer 140, A passivation layer 170, a pad electrode 180, and a lower electrode 159.

예를 들어, 실시예에 따른 발광소자(100)는 제1 도전형 제1 반도체층(112), 상기 제1 도전형 제1 반도체층(112) 아래에 배치된 제2 도전형 제2 반도체층(116), 상기 제1 도전형 제1 반도체층(112) 및 제2 도전형 제2 반도체층(116) 사이에 배치된 활성층(114)을 포함하는 발광구조층(110)을 포함할 수 있다.For example, the light emitting device 100 according to the embodiment includes a first conductive type first semiconductor layer 112, a second conductive type second semiconductor layer 112 disposed under the first conductive type first semiconductor layer 112, And a light emitting structure layer 110 including an active layer 114 disposed between the first conductive type first semiconductor layer 112 and the second conductive type second semiconductor layer 116, .

또한 실시예는 상기 제2 도전형 제2 반도체층(116)의 저면으로부터 상기 제2 도전형 제2 반도체층(116)과 상기 활성층(114)을 관통하여 상기 제1 도전형 제1 반도체층(112)의 일부를 노출하는 복수의 홀(H)(도 8 참조)과, 상기 제2 도전형 제2 반도체층(116)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 제1 반도체층(112)에 전기적으로 연결된 컨택층(160)과, 상기 컨택층(160)의 하측에 배치되며 전기적으로 연결된 제1 전극층(150) 및 상기 제2 도전형 제2 반도체층(116)과 전기적으로 연결된 제2 전극층(130)을 포함할 수 있다.The second conductive type second semiconductor layer 116 is formed on the bottom surface of the second conductive type second semiconductor layer 116 and the active layer 114, A plurality of holes H for exposing a part of the first conductive type semiconductor layer 112 and a plurality of holes H for exposing a part of the first conductive type semiconductor layer 116, A first electrode layer 150 disposed on the lower side of the contact layer 160 and electrically connected to the second conductive type second semiconductor layer 116, And a second electrode layer 130 electrically connected to the second electrode layer 130.

상기 제2 전극층(130)은 제2 컨택 전극(132), 제1 반사층(134), 및 캡핑층(136)을 포함할 수 있으며, 상기 제2 전극층(130)은 상기 패드 전극(180)로부터 공급되는 전원을 제2 도전형 제2 반도체층(116)에 공급할 수 있다.The second electrode layer 130 may include a second contact electrode 132, a first reflective layer 134, and a capping layer 136. The second electrode layer 130 may include a second electrode layer 130, And the supplied power can be supplied to the second semiconductor layer 116 of the second conductivity type.

실시예에서 상기 컨택층(160)은 상기 활성층(114)을 관통하여 상기 제1 도전형 제1 반도체층(112)의 일부를 노출하는 복수의 홀(H)로부터 하측 방향의 제1 전극층(150) 방향으로 연장되어 배치될 수 있다. The contact layer 160 may extend from the plurality of holes H through the active layer 114 to expose a portion of the first conductive type first semiconductor layer 112 to form a first electrode layer 150 ) Direction.

이에 따라, 실시예에서 상기 컨택층(160)의 상면은 상기 활성층(114) 보다 높게 배치되고, 상기 컨택층(160)의 저면은 상기 제2 도전형 제2 반도체층(116) 보다 낮게 배치될 수 있다. 상기 컨택층(160)은 도전성의 금속물질 또는 반도체물질로 형성될 수 있다.The upper surface of the contact layer 160 is disposed higher than the active layer 114 and the lower surface of the contact layer 160 is disposed lower than the second conductive type second semiconductor layer 116 . The contact layer 160 may be formed of a conductive metal material or a semiconductor material.

상기 제1 전극층(150)은 상기 컨택층(160)의 측면에 배치되는 확산방지층(154)과, 상기 확산방지층(154) 아래에 배치되는 접합층(156) 및 상기 접합층(156) 아래에 배치된 지지부재(158)를 포함할 수 있다.The first electrode layer 150 may include a diffusion barrier layer 154 disposed on a side surface of the contact layer 160 and a bonding layer 156 disposed under the diffusion barrier layer 154 and under the bonding layer 156. And may include a deployed support member 158.

상기 제1 전극층(150)의 구성인 상기 확산방지층(154)은 상기 컨택층(160)의 측면과 접할 수 있고, 상기 접합층(156)은 상기 컨택층(160)과 접함으로써 제1 전극층(150)과 컨택층(160) 간의 접촉면적을 확장시킬 수 있다.The diffusion barrier layer 154 may be in contact with a side surface of the contact layer 160 and the contact layer 156 may contact the contact layer 160 to form a first electrode layer 150 and the contact layer 160 can be enlarged.

이에 따라, 실시예에 의하면 상기 컨택층(160)과 제1 전극층(150) 사이의 접촉 저항이 감소됨으로써 동작전압 상승을 방지하여 광출력(Po)을 향상시키고 전기적인 신뢰성을 향상시킬 수 있다.Accordingly, according to the embodiment, the contact resistance between the contact layer 160 and the first electrode layer 150 is reduced, thereby preventing an increase in the operating voltage, thereby improving the light output Po and improving the electrical reliability.

또한 실시예에 의하면, 컨택층(160)과 제1 전극층(150) 간의 접촉면적 증가에 따라 전류 주입효율을 향상시킴으로써 광속(Luminous Flux)을 향상시킬 수 있다.According to the embodiment, the luminous flux can be improved by improving the current injection efficiency according to the increase of the contact area between the contact layer 160 and the first electrode layer 150.

실시예에서 상기 컨택층(160)의 하부 영역은 측면에 기울기를 구비하여 표면적을 넓힐 수 있고, 상기 확산방지층(154)이 상기 컨택층(160)의 측면과 접촉함으로써 상호간의 접촉면적을 넓혀 접촉 저항의 감소에 의해 동작전압의 상승을 방지할 수 있다.In the embodiment, the lower region of the contact layer 160 may be inclined to the side surface to widen the surface area, and the diffusion prevention layer 154 may contact the side surface of the contact layer 160, The rise of the operating voltage can be prevented by reducing the resistance.

또한 실시예에 의하면, 상기 컨택층(160)의 기울기 있는 측면과 상기 확산방지층(154)이 접함으로써 접촉면적을 넓혀 제1 전극층(150)과 컨택층(160)간의 전류 주입효율을 향상시킴으로써 광속을 향상시킬 수 있는 발광소자를 제공할 수 있다.According to an embodiment of the present invention, the current injection efficiency between the first electrode layer 150 and the contact layer 160 is improved by widening the contact area between the inclined side surface of the contact layer 160 and the diffusion prevention layer 154, Can be improved.

실시예는 상기 컨택층(160)의 상부 측면과 상기 제1 도전형 제1 반도체층(112) 사이에 배치되는 제1 채널층(120)을 포함할 수 있다. 또한 상기 제1 채널층(120)은 상기 컨택층(160)의 상부 측면과 상기 활성층(116) 및 상기 제2 도전형 제2 반도체층(116) 사이에도 배치될 수 있다. 이를 통해 상기 제1 채널층(120)은 상기 컨택층(160)과 상기 활성층(114) 및 상기 제2 도전형 제2 반도체층(116) 간의 단락을 방지할 수 있다. Embodiments may include a first channel layer 120 disposed between an upper side of the contact layer 160 and the first conductive type first semiconductor layer 112. The first channel layer 120 may be disposed between the upper surface of the contact layer 160 and the active layer 116 and the second conductive semiconductor layer 116. Thus, the first channel layer 120 can prevent a short circuit between the contact layer 160 and the active layer 114 and the second conductive type second semiconductor layer 116.

실시예에서 상기 제1 채널층(120)의 반사율은 50%를 초과할 수 있다. 예를 들어, 상기 제1 채널층(120)은 SiOx, SiO2, SiOxNy, Si3N4, Al2O3, TiO2 중 에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으며, 이러한 물질에 반사물질이 혼합된 형태로 형성될 수도 있다.In an embodiment, the reflectivity of the first channel layer 120 may exceed 50%. For example, the first channel layer 120 may include at least one material selected from SiO x , SiO 2 , SiO x N y , Si 3 N 4 , Al 2 O 3 and TiO 2 . , Or may be formed in such a form that a reflective material is mixed with such a material.

예를 들어, 상기 제1 채널층(120)은 SiOx, SiO2, SiOxNy, Si3N4, Al2O3, TiO2 중 에서 선택된 어느 하나 이상의 물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있으며 이에 한정하지 않는다.For example, the first channel layer 120 is SiO x, SiO 2, SiO x N y, Si 3 N 4, Al 2 O 3, to any one or more materials selected from among TiO 2 Ag, Ni, Al, Or a mixture of at least one of Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au or Hf.

실시예에 의하면, 컨택층 기능을 하는 컨택층(160)의 측면에 반사물질이 포함된 제1 채널층(120)이 배치됨으로써, 종래기술과 달리 컨택층(160)에 의한 광 흡수를 방지함으로써 광추출 효율을 향상시켜 광속을 향상시킬 수 있다.According to the embodiment, the first channel layer 120 including the reflective material is disposed on the side surface of the contact layer 160 functioning as a contact layer, thereby preventing light absorption by the contact layer 160 The light extraction efficiency can be improved and the light flux can be improved.

도 2에 도시된 구성에 대한 도면번호 중 미 설명된 내용은 이하 제조방법에서 설명하기로 한다.The contents of the reference numerals of the configuration shown in FIG. 2 will be described in the following manufacturing method.

이하, 도 3 및 도 4를 참조하여 실시예의 주요 기술적 과제를 해결할 수 있는 기술적 해결수단 및 기술적 효과를 상술하기로 한다.Hereinafter, technical solutions and technical effects that can solve the main technical problems of the embodiments will be described with reference to Figs. 3 and 4. Fig.

도 3은 실시예에 따른 발광소자의 부분(E) 확대 단면도이며, 도 4는 실시예에 따른 발광소자의 부분에 대한 밴드갭 다이어 그램이다. 이때, 도 3과 도 4에서 각 구성의 배치는 도 2의 각 층의 배치를 180° 회전한 상태에서 도시된 것이다. 구체적으로, 도 2에서와 달리, 도 3과 도 4에서 제1 도전형 제1 반도체층(112)은 활성층(114)의 하측에 배치하고, 제2 도전형 제2 반도체층(116)은 활성층(114)의 상측에 배치된 상태이다.FIG. 3 is an enlarged cross-sectional view (E) of a light emitting device according to an embodiment, and FIG. 4 is a bandgap diagram for a portion of a light emitting device according to an embodiment. In this case, the arrangements of the respective components in FIGS. 3 and 4 are shown in a state in which the arrangement of each layer in FIG. 2 is rotated 180 degrees. 3 and 4, the first conductive type first semiconductor layer 112 is disposed below the active layer 114, and the second conductive type second semiconductor layer 116 is disposed below the active layer 114. In addition, (See FIG.

도 3 및 도 4를 참조하면, 실시예에 따른 발광소자(100)는 제1 도전형 제1 반도체층(112), 제1 도전형 제1 GaN층(115), 활성층(114), 제2 도전형 제2 GaN층(118), 제2 도전형 제2 AlInGaN 계열 반도체층(119), 제2 도전형 제2 반도체층(116) 중 적어도 하나 이상을 포함할 수 있다.3 and 4, the light emitting device 100 according to the embodiment includes a first conductive semiconductor layer 112, a first conductive type first GaN layer 115, an active layer 114, The second conductive type second AlInGaN-based semiconductor layer 119, and the second conductive type second semiconductor layer 116. The second conductive type second AlN GaN-based semiconductor layer 119 may include a second conductive type second GaN layer 118, a second conductive type second AlInGaN-

예를 들어, 실시예에 따른 발광소자(100)는 제1 도전형 제1 반도체층(112)과, 상기 제1 도전형 제1 반도체층(112) 상에 제1 두께(T1)의 제1 도전형 제1 GaN층(115)과, 상기 제1 도전형 제1 GaN층(115) 상에 활성층(114)과, 상기 활성층(114) 상에 제2 두께(T2)의 제2 도전형 제2 GaN층(118)과, 상기 제2 도전형 제2 GaN층(118) 상에 제2 도전형 제2 AlInGaN 계열 반도체층(119)과, 상기 제2 도전형 제2 AlInGaN 계열 반도체층(119) 상에 제2 도전형 제2 반도체층(116)을 포함할 수 있다.For example, the light emitting device 100 according to the embodiment includes a first conductive type first semiconductor layer 112 and a first conductive type first semiconductor layer 112 having a first thickness T1, A first conductive type first GaN layer 115, an active layer 114 on the first conductive type first GaN layer 115, and a second conductive type second conductive type layer having a second thickness T2 on the active layer 114. [ 2 GaN layer 118 on the second conductive type second GaN layer 118 and a second conductive type second AlInGaN semiconductor layer 119 on the second conductive type second GaN layer 118. The second conductive type second AlInGaN semiconductor layer 119 The second conductive type second semiconductor layer 116 may be formed on the second conductive type semiconductor layer 116.

상기 제1 도전형 제1 반도체층(112), 활성층(114) 및 제2 도전형 제2 반도체층(116)은 발광구조층(110)을 구성할 수 있다. 제1 도전형 도펀트는 n형 도펀트이고, 제2 도전형 도펀트는 p형 도펀트일 수 있으나 이에 한정되는 것은 아니다.The first conductive type first semiconductor layer 112, the active layer 114, and the second conductive type second semiconductor layer 116 may constitute the light emitting structure layer 110. The first conductive type dopant may be an n-type dopant, and the second conductive type dopant may be a p-type dopant, but the present invention is not limited thereto.

상기 제1 도전형 제1 GaN층(115)과 상기 제2 도전형 제2 GaN층(118)은 실시예에서 차지 캐리어(charge carrier)의 분포의 균형을 제어할 수 있는 층으로서 이하에서 좀 더 상술하기로 한다.The first conductive type first GaN layer 115 and the second conductive type second GaN layer 118 are layers capable of controlling the balance of distribution of charge carriers in the embodiment, Will be described in detail.

상기 제2 도전형 제2 AlInGaN 계열 반도체층(119)은 캐리어의 오버플로우를 방지하는 전자차단층 기능을 할 수 있다. 예를 들어, 상기 제2 도전형 제2 AlInGaN 계열 반도체층(119)은 전자의 오버플로우를 방지할 수 있다.The second conductive type second AlInGaN-based semiconductor layer 119 may function as an electron blocking layer to prevent carriers from overflowing. For example, the second conductive type second AlInGaN-based semiconductor layer 119 can prevent electrons from overflowing.

또한 실시예는 상기 제1 도전형 제1 반도체층(112)과 상기 제1 도전형 제1 GaN층(115) 사이에 제1 도전형 제1 AlInGaN 계열 반도체층(113)을 더 포함할 수 있다. 예를 들어, 상기 제1 도전형 제1 AlInGaN 계열 반도체층(113)은 홀의 오버플로우를 방지할 수 있다.In addition, the embodiment may further include a first conductive AlInGaN-based semiconductor layer 113 between the first conductive type first semiconductor layer 112 and the first conductive type first GaN layer 115 . For example, the first conductive AlInGaN-based semiconductor layer 113 may prevent holes from overflowing.

또한 실시예는 상기 제1 도전형 제1 GaN층(115)과 상기 활성층(114) 사이에 AlInGaN 계열 초격자층(117)을 더 포함하여 기판(105)(도 6 참조)에서 발광구조층(110)으로 전파되는 전위를 차단하여 결정 품질을 향상시킬 수 있다.The embodiment further includes an AlInGaN-based superlattice layer 117 between the first conductive type first GaN layer 115 and the active layer 114 to form a light emitting structure layer (refer to FIG. 6) 110), thereby improving crystal quality.

도 5는 실시예에 따른 발광소자에서 효율드룹(Efficiency droop) 제어 데이터이며,FIG. 5 is efficiency droop control data in the light emitting device according to the embodiment,

아래 표 1은 실시예에 따른 발광소자에서 효율드룹 제어를 위한 5가지 실험예(C1~C5)에서 두께(T)와 농도(C)의 데이터이다.Table 1 below shows data of the thickness (T) and the concentration (C) in five experimental examples (C1 to C5) for efficient droop control in the light emitting device according to the embodiment.

T1와 C1은 제1 도전형 제1 GaN층(115)에 대한 두께와 제1 도전형 도펀트의 농도 데이터이며, T2와 C2는 제2 도전형 제2 GaN층(118)에 대한 두께와 제2 도전형 도펀트의 농도 데이터이다.T1 and C1 are thicknesses of the first conductive type first GaN layer 115 and concentration data of the first conductive type dopant, T2 and C2 are thicknesses of the second conductive type second GaN layer 118, Concentration data of the conductive dopant.

T1
(nm)
T1
(nm)
C1
(atoms/cm2)
C1
(atoms / cm 2)
실험예Experimental Example T2
(nm)
T2
(nm)
C2
(atoms/cm2)
C2
(atoms / cm 2)
1One 5E165E16 Case 1Case 1 2020 2E202E20 2525 5E175E17 Case 2Case 2 1515 1E201E20 5050 1E181E18 Case 3Case 3 1010 5E195E19 7575 5E185E18 Case 4Case 4 55 1E191E19 100100 2E192E19 Case 5Case 5 1One 1E181E18

도 5는 실시예에 따른 발광소자에서 효율드룹(Efficiency droop) 제어 데이터로서, Droop 특성이 제1 특성(D1)과 제2 특성(D2) 및 제3 특성(D3)인 경우를 나타내고 있다.FIG. 5 shows efficiency droop control data in a light emitting device according to an embodiment, in which the droop characteristic is a first characteristic D1, a second characteristic D2 and a third characteristic D3.

발광소자에서 적용제품의 모델군에 따라서 사용하는 전류밀도가 다른데, 예를 들어, 휴대폰과 같은 저 전류 밀도 적용제품의 모델의 경우 제1 특성(D1)과 같이 Droop이 심하더라도 EQE(외부 양자효율) 피크(peak)가 높은 것이 광출력 측면에서 유리하다.For example, in the case of a model of a product with a low current density such as a mobile phone, the current density is different depending on the model group of the applied product in the light emitting device. Even if the first characteristic (D1) ) Peak is advantageous in terms of light output.

반면, BLU와 같이 고 전류 밀도 적용 제품모델의 경우 EQE peak는 낮더라도 Droop이 적은 제3 특성(D3) 형태가 바람직할 수 있다.On the other hand, in the high current density product model like BLU, the third characteristic (D3) type in which the droop is low, even though the EQE peak is low, may be preferable.

제2 특성(D2)은 저 전류 밀도 적용제품과 고 전류 밀도 적용제품의 중간의 드룹 특성을 나타내는 것으로 설정하기로 한다.The second characteristic (D2) is set to indicate the droop characteristic between the low current density application product and the high current density application product.

그런데, 종래기술에서는 발광소자에 있어서 Droop 특성을 저 전류 밀도 적용제품의 모델 또는 고 전류 밀도 적용제품의 모델에 적합하도록 효율적으로 제어할 수 있는 기술적 해결방안이 없는 상태이다.However, in the prior art, there is no technical solution to efficiently control the droop characteristics of the light emitting device so as to be suitable for a model of a product with a low current density or a model of a product with a high current density.

예를 들어, 실시예에서 저전류 밀도 적용제품 모델을 고려하여, 도 5에서 Droop 특성이 기준이 되는 제2 특성(D2)인 것을 제1 특성(D1)으로 제어하는 기술에 대해 설명하기로 한다.For example, in the embodiment, considering the low current density application product model, a description will be made of a technique of controlling the first characteristic D1 to be the second characteristic D2, which is a reference based on the droop characteristic in FIG. 5 .

예를 들어, 표 1에서 제3 실험예(Case 3)가 중간 전류 밀도 적용제품에 대한 제2 특성(D2)인 Droop 특성을 나타내는 발광소자인 경우, 이를 상대적으로 저전류 밀도 적용제품에 대한 제1 특성(D1)인 Droop 특성을 나타내는 발광소자로 제어하기 위한 기술적 해결방안을 설명하기로 한다.For example, when the third experimental example (Case 3) in Table 1 is the light emitting device showing the droop characteristic that is the second characteristic D2 for the intermediate current density application product, 1 < / RTI > characteristic (D1).

그런데, 제1 특성(D1)으로 제어하고자 하는 경우, 제1 특성(D1)은 저전류 밀도 적용제품 모델에 대한 것으로, EQE peak가 높고 Droop이 강한데 이는 고 전류 밀도에서의 전자의 오버플로우(overflow)가 강하거나 정공의 주입이 상태적으로 부족한 것이기 때문이다.However, when the first characteristic D1 is to be controlled by the first characteristic D1, the first characteristic D1 is related to the low current density product model, and the EQE peak is high and the droop is strong. This is because the overflow of electrons at the high current density ) Is strong or the injection of holes is insufficient.

이에 따라, 실시예에 의하면, 소정의 기준이 되는 제2 드룹(Droop) 특성(D2)을 상대적으로 저 전류 밀도의 제1 드룹 특성(D1)을 갖도록 제어하기 위해, 상기 제1 도전형 제1 GaN층(115)의 두께(T1)를 상대적으로 두껍게, 상기 제1 도전형 도펀트의 농도(C1)는 상대적으로 높게 제어할 수 있다.Thus, according to the embodiment, in order to control the second droop characteristic D2, which is a predetermined reference, to have the first droop characteristic D1 having a relatively low current density, It is possible to control the thickness T1 of the GaN layer 115 to be relatively large and the concentration C1 of the first conductivity type dopant to be relatively high.

예를 들어, 표 1에서 제3 실험예(Case 3)가 중간 전류 밀도 적용제품에 대한 제2 특성(D2)인 Droop 특성을 나타내는 발광소자인 경우, 이를 상대적으로 저전류 밀도 적용제품에 대한 제1 특성(D1)인 Droop 특성을 나타내는 발광소자로 제어하기 위해서는 제4 실험예(C4) 또는 제5 실험예(C5)와 같은 공정조건으로 공정을 제어할 수 있다.For example, when the third experimental example (Case 3) in Table 1 is the light emitting device showing the droop characteristic that is the second characteristic D2 for the intermediate current density application product, (C4) or the fifth experiment (C5) in order to control the light emitting device exhibiting the droop characteristics of the first characteristic (D1).

예를 들어, 제2 드룹 특성(D2)을 제1 드룹 특성(D1)으로 제어하기 위해, 제1 도전형 제1 GaN층(115)의 두께(T1)는 상대적으로 두껍게, 제1 도전형 도펀트의 농도(C1)는 상대적으로 높게 제어할 수 있다.For example, in order to control the second droop property D2 to the first droplet characteristic D1, the thickness T1 of the first conductive type first GaN layer 115 is relatively thick, Can be controlled to be relatively high.

구체적으로, 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제1 도전형 제1 GaN층의 두께 및 제1 도전형 도펀트의 농도가 제1 기준 두께(예를 들어, 50nm) 및 제2 기준 농도(예를 들어, 1E18 (atoms/cm2))인 경우, 상기 기준이 되는 제2 드룹 특성(D2)보다 저 전류 밀도의 제1 드룹 특성(D1)을 갖도록 제어하기 위해, 상기 제1 도전형 제1 GaN층(115)의 두께(T1)를 상기 제1 도전형 제1 GaN층의 제1 기준 두께보다 두껍게, 상기 제1 도전형 제1 GaN층(115)의 제1 도전형 도펀트의 제1 도전형의 농도(C1)를 상기 제1 도전형 제1 GaN층 제1 기준 농도보다 높게 제어할 수 있다.Specifically, the thickness of the first conductive type first GaN layer and the concentration of the first conductive type dopant, which represent the reference droop characteristics D2, are set to be equal to the first reference thickness (for example, 50 nm) 2 reference levels (e.g., 1E18 (atoms / cm 2) ) If, in order to control so as to have a second droop characteristic first droop characteristic of the low current density (D2) (D1) being the reference, wherein The first conductive type first GaN layer 115 has a thickness T1 larger than a first reference thickness of the first conductive type first GaN layer 115, The concentration C1 of the first conductivity type of the dopant can be controlled to be higher than the first reference concentration of the first conductivity type first GaN layer.

또한, 제2 도전형 제2 GaN층(118)의 두께(T2)는 상대적으로 얇게, 제2 도전형 도펀트의 농도(C2)는 상대적으로 낮게 제어할 수 있다.In addition, the thickness T2 of the second conductive type second GaN layer 118 can be controlled to be relatively thin, and the concentration C2 of the second conductive type dopant can be controlled to be relatively low.

구체적으로, 상기 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제2 도전형 제2 GaN층의 두께 및 제2 도전형 도펀트의 농도가 제2 기준 두께 및 제2 기준 농도인 경우, 상기 기준이 되는 제2 드룹 특성(D2)보다 저 전류 밀도의 제1 드룹 특성(D1)을 갖도록 제어하기 위해, 상기 제2 도전형 제2 GaN층(118)의 두께(T2)를 상기 제2 도전형 제2 GaN층의 제2 기준 두께(예를 들어, 10nm)보다 얇게, 상기 제2 도전형 제2 GaN층(118)의 제2 도전형 도펀트의 제2 도전형의 농도(C2)를 상기 제2 도전형 제2 GaN층 제2 기준 농도(5E19 (atoms/cm2))보다 낮게 제어할 수 있다.Specifically, when the thickness of the second conductivity type second GaN layer and the concentration of the second conductivity type dopant, which represent the second drop characteristics (D2) as the reference, are the second reference thickness and the second reference concentration, (T2) of the second conductive type second GaN layer (118) is controlled to have a first droop property (D1) of a lower current density than the reference second droop characteristic (D2) (C2) of the second conductivity type of the second conductivity type dopant of the second conductivity type second GaN layer 118 is set to be smaller than a second reference thickness (for example, 10 nm) of the second conductivity type second GaN layer Can be controlled to be lower than the second reference concentration (5E19 (atoms / cm 2 )) of the second conductive type second GaN layer.

한편, 표 1에서 제3 실험예(Case 3)가 중간 전류 밀도 적용제품에 대한 제2 드룹특성(D2)인 경우, 이를 보다 높은 고전류 밀도 적용제품에 대한 제3 특성(D3)인 Droop 특성을 나타내는 발광소자로 제어하기 위해서는 제2 실험예(C2) 또는 제1 실험예(C2)와 같은 공정 제어할 수 있다.In Table 1, when the third experimental example (Case 3) is the second droop characteristic (D2) for the intermediate current density application product, the third characteristic (D3) for the higher current density application product is the droop characteristic (C2) or the first experimental example (C2) can be controlled in order to control the light emitting device to emit light.

예를 들어, 제2 드룹 특성(D2)을 제3 드룹 특성(D3)으로 제어하기 위해, 제1 도전형 제1 GaN층(115)의 두께(T1)는 상대적으로 얇게, 제1 도전형 도펀트의 농도(C1)는 상대적으로 낮게 제어할 수 있다.For example, in order to control the second droop characteristic D2 to the third droop characteristic D3, the thickness T1 of the first conductive type first GaN layer 115 is relatively thin, Can be controlled to be relatively low.

구체적으로, 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제1 도전형 제1 GaN층의 두께 및 제1 도전형 도펀트의 농도가 제1 기준 두께 및 제2 기준 농도인 경우, 상기 기준이 되는 제2 드룹 특성(D2)보다 고 전류 밀도의 제3 드룹 특성(D3)을 갖도록 제어하기 위해, 상기 제1 도전형 제1 GaN층(115)의 두께(T1)를 상기 제1 도전형 제1 GaN층의 제1 기준 두께보다 얇게, 상기 제1 도전형 제1 GaN층(115)의 제1 도전형 도펀트의 제1 도전형의 농도(C1)를 상기 제1 도전형 제1 GaN층 제1 기준 농도보다 낮게 제어할 수 있다.Specifically, when the thickness of the first conductive type first GaN layer and the concentration of the first conductive type dopant, which represent the second droop characteristic D2 as a standard, are the first reference thickness and the second reference concentration, The thickness Tl of the first conductive type first GaN layer 115 may be set to be greater than the thickness Tl of the first conductive type GaN layer 115 in order to control the third droop characteristic D3 having a higher current density than the reference second droop characteristic D2. Type first GaN layer 115 is less than the first reference thickness of the first conductive type first GaN layer 115 and the concentration C1 of the first conductive type of the first conductive type dopant of the first conductive type first GaN layer 115 is greater than the concentration Layer can be controlled to be lower than the first reference concentration.

또한, 제2 도전형 제2 GaN층(118)의 두께(T2)는 상대적으로 두껍게, 제2 도전형 도펀트의 농도(C2)는 상대적으로 높게 제어할 수 있다.In addition, the thickness T2 of the second conductive type second GaN layer 118 can be controlled to be relatively large, and the concentration C2 of the second conductive type dopant can be controlled to be relatively high.

구체적으로, 상기 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제2 도전형 제2 GaN층의 두께 및 제2 도전형 도펀트의 농도가 제2 기준 두께 및 제2 기준 농도인 경우, 상기 기준의 제2 드룹 특성(D2)보다 고 전류 밀도의 제3 드룹 특성(D3)을 갖도록 제어하기 위해, 상기 제2 도전형 제2 GaN층(118)의 두께(T2)를 상기 제2 도전형 제2 GaN층의 제2 기준 두께보다 두껍게, 상기 제2 도전형 제2 GaN층(118)의 제2 도전형 도펀트의 제2 도전형의 농도(C2)를 상기 제2 도전형 제2 GaN층 제2 기준 농도보다 높게 제어할 수 있다.Specifically, when the thickness of the second conductivity type second GaN layer and the concentration of the second conductivity type dopant, which represent the second drop characteristics (D2) as the reference, are the second reference thickness and the second reference concentration, (T2) of the second conductivity type second GaN layer (118) to the second conductivity type (D3) so as to have a third droop characteristic (D3) of a higher current density than the second droop characteristic (D2) (C2) of the second conductivity type of the second conductivity type dopant of the second conductivity type second GaN layer (118) to a second reference conductivity of the second conductivity type second GaN layer Layer can be controlled to be higher than the second reference concentration.

실시예에서 너무 높은 도핑 상태로 두꺼운 박막을 성장할 경우 막질에 이상이 발생할 수 있다. 이러한 경우에는 여러 가지의 막질 회복 조건, 예를 들어 n형 도핑(Si 도핑 등)의 경우 매우 낮은 농도의 Al을 도핑형태로 넣어주는 것이나, 델타 도핑 형태의 도핑법을 사용하는 법을 채용하여 막질의 품질을 유지할 수 있다.In the embodiment, when a thick film is grown in a doping state that is too high, an abnormality may occur in the film quality. In this case, various film-restoring conditions such as n-type doping (such as Si-doping) employing a doping method of a very low concentration of Al or a method of using a doping method of delta- Can be maintained.

또한 p형 도핑(Mg 도핑 등)의 경우 인듐 처리(In treatment)를 해주는 법 등을 사용하여 막질의 품질을 유지할 수 있으나 이에 한정되는 것은 아니다.In addition, in the case of p-type doping (such as Mg doping), the quality of the film quality can be maintained by using an In treatment, but the present invention is not limited thereto.

실시예는 차지 캐리어(charge carrier)의 분포의 균형을 제어함으로써 드룹(Droop) 현상을 완화하거나 해소할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments can provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device capable of mitigating or eliminating a droop phenomenon by controlling a balance of distribution of charge carriers.

실시예는 발광소자 성장 및 최종 구조에 있어서, 차지 캐리어(charge carrier)의 균형을 제어함으로써 Droop형태를 저 전류 밀도 적용제품의 모델 또는 고 전류 밀도 적용제품의 모델에 적합하도록 효율적으로 제어할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.The embodiment can control the balance of the charge carriers by controlling the charge carrier balance in the light emitting device growth and the final structure so that the droop type can be efficiently controlled in conformity with the model of the low current density application product or the model of the high current density application product A light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.

이하 도 6 내지 도 16을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하기로 하며, 실시예를 중심으로 설명하나 제조방법이 이하의 설명 내용으로 한정되는 것은 아니다.Hereinafter, a method of manufacturing a light emitting device according to an embodiment will be described with reference to FIGS. 6 to 16, but the manufacturing method is not limited to the following description.

우선, 도 6과 같이 성장 기판(105) 상에 발광구조층(110)이 형성될 수 있다. 상기 발광구조층(110)은 제1 도전형 제1 반도체층(112), 활성층(114), 및 제2 도전형 제2 반도체층(116)을 포함할 수 있다.First, the light emitting structure layer 110 may be formed on the growth substrate 105 as shown in FIG. The light emitting structure layer 110 may include a first conductive type first semiconductor layer 112, an active layer 114, and a second conductive type second semiconductor layer 116.

성장 기판(105)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.The growth substrate 105 may be loaded into the growth equipment, and formed thereon in the form of a layer or a pattern using a compound semiconductor of group II to VI elements.

상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등이 채용될 수 있으며, 이러한 장비로 한정되지는 않는다. The growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor deposition, etc. may be employed and are not limited to such equipment.

상기 성장 기판(105)은 도전성 기판 또는 절연성 기판 등일 수 있다. 예를 들어, 상기 성장 기판(105)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 어느 하나로 선택될 수 있다.The growth substrate 105 may be a conductive substrate, an insulating substrate, or the like. For example, the growth substrate 105 may be selected from the group consisting of a sapphire substrate (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 O 3 , .

상기 성장 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 상기 성장 기판(105)과 이후 형성되는 발광구조층(110)인 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. A buffer layer (not shown) may be formed on the growth substrate 105. AlN, AlGaN, InGaN, InN, InAlGaN, AlInN (AlN), InGaN, AlN, InN, InN, InN, , AlGaAs, GaP, GaAs, GaAsP, and AlGaInP.

상기 버퍼층 상에는 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑되지 않는 GaN계 반도체로 형성될 수 있으나, 이후 형성되는 제1 도전형 반도체층에서의 n형 도핑원소의 확산에 의해 n형 반도체층보다 저농도의 n형 반도체층이 될 수 있으나 이에 한정되는 것은 아니다.An undoped semiconductor layer (not shown) may be formed on the buffer layer. The undoped semiconductor layer may be formed of an undoped GaN-based semiconductor, but the n-type doping element Type semiconductor layer by diffusion of the n-type semiconductor layer, but the present invention is not limited thereto.

도 7a는 실시예에 따른 발광소자의 부분(E) 확대 단면도이며, 도 7b는 실시예에 따른 발광소자의 부분 밴드갭 다이어 그램이다.FIG. 7A is an enlarged cross-sectional view (E) of a light-emitting device according to an embodiment, and FIG. 7B is a partial bandgap diagram of a light-emitting device according to an embodiment.

도 7a와 도 7b를 참조하면, 실시예에 따른 발광소자(100)는 제1 도전형 제1 반도체층(112), 제1 도전형 제1 GaN층(115), 활성층(114), 제2 도전형 제2 GaN층(118), 제2 도전형 제2 AlInGaN 계열 반도체층(119), 제2 도전형 제2 반도체층(116) 중 적어도 하나 이상을 포함할 수 있다.7A and 7B, the light emitting device 100 according to the embodiment includes a first conductive type first semiconductor layer 112, a first conductive type first GaN layer 115, an active layer 114, The second conductive type second AlInGaN-based semiconductor layer 119, and the second conductive type second semiconductor layer 116. The second conductive type second AlN GaN-based semiconductor layer 119 may include a second conductive type second GaN layer 118, a second conductive type second AlInGaN-

예를 들어, 실시예에 따른 발광소자(100)는 제1 도전형 제1 반도체층(112)과, 상기 제1 도전형 제1 반도체층(112) 상에 제1 두께(T1)의 제1 도전형 제1 GaN층(115)과, 상기 제1 도전형 제1 GaN층(115) 상에 활성층(114)과, 상기 활성층(114) 상에 제2 두께(T2)의 제2 도전형 제2 GaN층(118)과, 상기 제2 도전형 제2 GaN층(118) 상에 제2 도전형 제2 AlInGaN 계열 반도체층(119)과, 상기 제2 도전형 제2 AlInGaN 계열 반도체층(119) 상에 제2 도전형 제2 반도체층(116)을 포함할 수 있다.For example, the light emitting device 100 according to the embodiment includes a first conductive type first semiconductor layer 112 and a first conductive type first semiconductor layer 112 having a first thickness T1, A first conductive type first GaN layer 115, an active layer 114 on the first conductive type first GaN layer 115, and a second conductive type second conductive type layer having a second thickness T2 on the active layer 114. [ 2 GaN layer 118 on the second conductive type second GaN layer 118 and a second conductive type second AlInGaN semiconductor layer 119 on the second conductive type second GaN layer 118. The second conductive type second AlInGaN semiconductor layer 119 The second conductive type second semiconductor layer 116 may be formed on the second conductive type semiconductor layer 116.

상기 제1 도전형 제1 반도체층(112)은 제1 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1 도전형 제1 반도체층(112)은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.The first conductive type first semiconductor layer 112 may include a compound semiconductor of a group III-V element doped with the first conductive type dopant, such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and the like. For example, the first conductive type first semiconductor layer 112 may be In x Al y Ga 1 -x- y N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x + y < = 1).

상기 제1 도전형 제1 반도체층(112)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.The first conductive type first semiconductor layer 112 may be an n-type semiconductor layer, and the first conductive type dopant may include n-type dopants such as Si, Ge, Sn, Se, and Te.

상기 제1 도전형 제1 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The first conductive type first semiconductor layer 112 may be formed as a single layer or a multilayer and may include two layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, May alternatively be arranged in a superlattice structure.

실시예는 상기 제1 도전형 제1 반도체층(112) 상에 제1 도전형 제1 AlInGaN 계열 반도체층(113)을 포함할 수 있다. 상기 제1 도전형 제1 AlInGaN 계열 반도체층(113)의 밴드갭 에너지 준위는 제1 도전형 제1 반도체층(112)의 밴드갭 에너지 준위보다 클 수 있다. 이를 통해, 상기 제1 도전형 제1 AlInGaN 계열 반도체층(113)은 홀의 오버플로우를 방지할 수 있다.The embodiment may include a first conductive AlInGaN-based semiconductor layer 113 on the first conductive type first semiconductor layer 112. The band gap energy level of the first conductive type first AlInGaN-based semiconductor layer 113 may be greater than the band gap energy level of the first conductive type first semiconductor layer 112. Accordingly, the first conductive AlInGaN-based semiconductor layer 113 can prevent a hole from overflowing.

실시예는 제1 도전형 제1 AlInGaN 계열 반도체층(113) 상에 제1 도전형 제1 GaN층(115)을 형성할 수 있다.The first conductive type first GaN layer 115 may be formed on the first AlInGaN-based semiconductor layer 113 of the first conductivity type.

실시예는 상기 제1 도전형 제1 GaN층(115) 상에 AlInGaN 계열 초격자층(117)을 포함하여 기판(105)에서 발광구조층(110)으로 전파되는 전위를 차단하여 결정 품질을 향상시킬 수 있다.The embodiment includes an AlInGaN-based superlattice layer 117 on the first conductive type first GaN layer 115 to block dislocations propagated from the substrate 105 to the light emitting structure layer 110 to improve crystal quality .

상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수 있다. 상기 활성층(114)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기구조로 형성될 수 있다. The active layer 114 may include a single quantum well structure, a multiple quantum well structure, a quantum wire structure, or a quantum dot structure. The active layer 114 may be formed with a periodic structure of a well layer and a barrier layer using a compound semiconductor material of group III-V elements.

상기 우물층은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체층을 포함하며, 상기 장벽층은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층의 밴드갭은 상기 우물층의 밴드 갭보다 높은 물질로 형성될 수 있다.The well layer comprises a semiconductor layer having a compositional formula of In x Al y Ga 1 -x- y N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x + y≤≤1) and wherein the barrier layer is a semiconductor layer having a compositional formula of in x Al y Ga 1 -x- y N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x + y≤≤1) As shown in FIG. The band gap of the barrier layer may be formed of a material higher than a band gap of the well layer.

이에 따라, 상기 활성층(114)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. Accordingly, the active layer 114 includes at least one period of, for example, the period of the InGaN well layer / GaN barrier layer, the period of the InGaN well layer / AlGaN barrier layer, and the period of the InGaN well layer / InGaN barrier layer can do.

상기 활성층(114) 위에는 제2 도전형 제2 GaN층(118)이 형성될 수 있다.A second conductive type second GaN layer 118 may be formed on the active layer 114.

도 5를 참조하면, 실시예에서 소정의 기준이 되는 제2 드룹(Droop) 특성(D2)을 상대적으로 저 전류 밀도의 제1 드룹 특성(D1)을 갖도록 제어하기 위해, 상기 제1 도전형 제1 GaN층(115)의 두께(T1)를 상대적으로 두껍게, 상기 제1 도전형 도펀트의 농도(C1)는 상대적으로 높게 제어할 수 있다.5, in order to control the second droop characteristic D2, which is a predetermined reference, to have a first droop characteristic D1 having a relatively low current density in the embodiment, 1 GaN layer 115 is relatively thick and the concentration C1 of the first conductivity type dopant is relatively high.

구체적으로, 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제1 도전형 제1 GaN층의 두께 및 제1 도전형 도펀트의 농도가 제1 기준 두께(예를 들어, 50nm) 및 제2 기준 농도(예를 들어, 1E18 (atoms/cm2))인 경우, 상기 기준이 되는 제2 드룹 특성(D2)보다 저 전류 밀도의 제1 드룹 특성(D1)을 갖도록 제어하기 위해, 상기 제1 도전형 제1 GaN층(115)의 두께(T1)를 상기 제1 도전형 제1 GaN층의 제1 기준 두께보다 두껍게, 상기 제1 도전형 제1 GaN층(115)의 제1 도전형 도펀트의 제1 도전형의 농도(C1)를 상기 제1 도전형 제1 GaN층 제1 기준 농도보다 높게 제어할 수 있다.Specifically, the thickness of the first conductive type first GaN layer and the concentration of the first conductive type dopant, which represent the reference droop characteristics D2, are set to be equal to the first reference thickness (for example, 50 nm) 2 reference levels (e.g., 1E18 (atoms / cm 2) ) If, in order to control so as to have a second droop characteristic first droop characteristic of the low current density (D2) (D1) being the reference, wherein The first conductive type first GaN layer 115 has a thickness T1 larger than a first reference thickness of the first conductive type first GaN layer 115, The concentration C1 of the first conductivity type of the dopant can be controlled to be higher than the first reference concentration of the first conductivity type first GaN layer.

또한, 제2 도전형 제2 GaN층(118)의 두께(T2)는 상대적으로 얇게, 제2 도전형 도펀트의 농도(C2)는 상대적으로 낮게 제어할 수 있다.In addition, the thickness T2 of the second conductive type second GaN layer 118 can be controlled to be relatively thin, and the concentration C2 of the second conductive type dopant can be controlled to be relatively low.

구체적으로, 상기 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제2 도전형 제2 GaN층의 두께 및 제2 도전형 도펀트의 농도가 제2 기준 두께 및 제2 기준 농도인 경우, 상기 기준이 되는 제2 드룹 특성(D2)보다 저 전류 밀도의 제1 드룹 특성(D1)을 갖도록 제어하기 위해, 상기 제2 도전형 제2 GaN층(118)의 두께(T2)를 상기 제2 도전형 제2 GaN층의 제2 기준 두께(예를 들어, 10nm)보다 얇게, 상기 제2 도전형 제2 GaN층(118)의 제2 도전형 도펀트의 제2 도전형의 농도(C2)를 상기 제2 도전형 제2 GaN층 제2 기준 농도(5E19 (atoms/cm2))보다 낮게 제어할 수 있다.Specifically, when the thickness of the second conductivity type second GaN layer and the concentration of the second conductivity type dopant, which represent the second drop characteristics (D2) as the reference, are the second reference thickness and the second reference concentration, (T2) of the second conductive type second GaN layer (118) is controlled to have a first droop property (D1) of a lower current density than the reference second droop characteristic (D2) (C2) of the second conductivity type of the second conductivity type dopant of the second conductivity type second GaN layer 118 is set to be smaller than a second reference thickness (for example, 10 nm) of the second conductivity type second GaN layer Can be controlled to be lower than the second reference concentration (5E19 (atoms / cm 2 )) of the second conductive type second GaN layer.

한편, 중간 전류밀도 적용제품에 대한 제2 드룹특성(D2)을 보다 높은 고전류 밀도 적용제품에 대한 제3 특성(D3)인 Droop 특성을 나타내는 발광소자로 제어하기 위해서는 제2 실험예(C2) 또는 제1 실험예(C2)와 같은 공정 제어할 수 있다.On the other hand, in order to control the second droop characteristic D2 for the intermediate current density application product with the light emitting device showing the droop characteristic which is the third characteristic D3 for the higher current density application product, It is possible to control the process as in the first experimental example (C2).

예를 들어, 제2 드룹 특성(D2)을 제3 드룹 특성(D3)으로 제어하기 위해, 제1 도전형 제1 GaN층(115)의 두께(T1)는 상대적으로 얇게, 제1 도전형 도펀트의 농도(C1)는 상대적으로 낮게 제어할 수 있다.For example, in order to control the second droop characteristic D2 to the third droop characteristic D3, the thickness T1 of the first conductive type first GaN layer 115 is relatively thin, Can be controlled to be relatively low.

구체적으로, 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제1 도전형 제1 GaN층의 두께 및 제1 도전형 도펀트의 농도가 제1 기준 두께 및 제2 기준 농도인 경우, 상기 기준이 되는 제2 드룹 특성(D2)보다 고 전류 밀도의 제3 드룹 특성(D3)을 갖도록 제어하기 위해, 상기 제1 도전형 제1 GaN층(115)의 두께(T1)를 상기 제1 도전형 제1 GaN층의 제1 기준 두께보다 얇게, 상기 제1 도전형 제1 GaN층(115)의 제1 도전형 도펀트의 제1 도전형의 농도(C1)를 상기 제1 도전형 제1 GaN층 제1 기준 농도보다 낮게 제어할 수 있다.Specifically, when the thickness of the first conductive type first GaN layer and the concentration of the first conductive type dopant, which represent the second droop characteristic D2 as a standard, are the first reference thickness and the second reference concentration, The thickness Tl of the first conductive type first GaN layer 115 may be set to be greater than the thickness Tl of the first conductive type GaN layer 115 in order to control the third droop characteristic D3 having a higher current density than the reference second droop characteristic D2. Type first GaN layer 115 is less than the first reference thickness of the first conductive type first GaN layer 115 and the concentration C1 of the first conductive type of the first conductive type dopant of the first conductive type first GaN layer 115 is greater than the concentration Layer can be controlled to be lower than the first reference concentration.

또한, 제2 도전형 제2 GaN층(118)의 두께(T2)는 상대적으로 두껍게, 제2 도전형 도펀트의 농도(C2)는 상대적으로 높게 제어할 수 있다.In addition, the thickness T2 of the second conductive type second GaN layer 118 can be controlled to be relatively large, and the concentration C2 of the second conductive type dopant can be controlled to be relatively high.

구체적으로, 상기 기준이 되는 제2 드룹(Droop) 특성(D2)을 나타내는 제2 도전형 제2 GaN층의 두께 및 제2 도전형 도펀트의 농도가 제2 기준 두께 및 제2 기준 농도인 경우, 상기 기준의 제2 드룹 특성(D2)보다 고 전류 밀도의 제3 드룹 특성(D3)을 갖도록 제어하기 위해, 상기 제2 도전형 제2 GaN층(118)의 두께(T2)를 상기 제2 도전형 제2 GaN층의 제2 기준 두께보다 두껍게, 상기 제2 도전형 제2 GaN층(118)의 제2 도전형 도펀트의 제2 도전형의 농도(C2)를 상기 제2 도전형 제2 GaN층 제2 기준 농도보다 높게 제어할 수 있다.Specifically, when the thickness of the second conductivity type second GaN layer and the concentration of the second conductivity type dopant, which represent the second drop characteristics (D2) as the reference, are the second reference thickness and the second reference concentration, (T2) of the second conductivity type second GaN layer (118) to the second conductivity type (D3) so as to have a third droop characteristic (D3) of a higher current density than the second droop characteristic (D2) (C2) of the second conductivity type of the second conductivity type dopant of the second conductivity type second GaN layer (118) to a second reference conductivity of the second conductivity type second GaN layer Layer can be controlled to be higher than the second reference concentration.

실시예에서 너무 높은 도핑 상태로 두꺼운 박막을 성장할 경우 막질에 이상이 발생할 수 있다. 이러한 경우에는 여러 가지의 막질 회복 조건, 예를 들어 n형 도핑(Si 도핑 등)의 경우 매우 낮은 농도의 Al을 도핑형태로 넣어주는 것이나, 델타 도핑 형태의 도핑법을 사용하는 법을 채용하여 막질의 품질을 유지할 수 있다.In the embodiment, when a thick film is grown in a doping state that is too high, an abnormality may occur in the film quality. In this case, various film-restoring conditions such as n-type doping (such as Si-doping) employing a doping method of a very low concentration of Al or a method of using a doping method of delta- Can be maintained.

또한 p형 도핑(Mg 도핑 등)의 경우 인듐 처리(In treatment)를 해주는 법 등을 사용하여 막질의 품질을 유지할 수 있으나 이에 한정되는 것은 아니다.In addition, in the case of p-type doping (such as Mg doping), the quality of the film quality can be maintained by using an In treatment, but the present invention is not limited thereto.

상기 제2 도전형 제2 GaN층(118) 상에 제2 도전형 제2 AlInGaN 계열 반도체층(119)이 형성될 수 있다. 상기 제2 도전형 제2 AlInGaN 계열 반도체층(119)의 밴드갭 에너지 준위는 제2 도전형 제2 GaN층(118)의 밴드갭 에너지 준위보다 클 수 있다.The second conductive type second AlInGaN-based semiconductor layer 119 may be formed on the second conductive type second GaN layer 118. The bandgap energy level of the second conductive type second AlInGaN-based semiconductor layer 119 may be greater than the bandgap energy level of the second conductive type second GaN layer 118.

상기 제2 도전형 제2 AlInGaN 계열 반도체층(119) 상에 제2 도전형 제2 반도체층(116)이 형성될 수 있다.The second conductive type second semiconductor layer 116 may be formed on the second conductive type second AlInGaN-based semiconductor layer 119.

상기 제2 도전형 제2 반도체층(116)은 제2 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 제2 반도체층(116)은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.The second conductive type second semiconductor layer 116 may be formed of a compound semiconductor of a group III-V element doped with a second conductive dopant such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and the like. The second conductive type second semiconductor layer 116 is In x Al y Ga 1 -x- y N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x + y≤≤1 ). ≪ / RTI >

상기 제2 도전형 제2 반도체층(116)은 p형 반도체층일 수 있으며, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함할 수 있다. 상기 제2 도전형 제2 반도체층(116)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductive type second semiconductor layer 116 may be a p-type semiconductor layer, and the second conductive type dopant may include a p-type dopant such as Mg, Zn, and the like. The second conductive type second semiconductor layer 116 may be formed as a single layer or multiple layers, but is not limited thereto.

상기 제2 도전형 제2 반도체층(116)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The second conductive type second semiconductor layer 116 may have a superlattice structure in which two different layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, .

실시예에서 상기 제2 도전형 제2 반도체층(116) 위에는 제3 도전형 반도체층(미도시) 예컨대, 제2 도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있으나 이에 한정되는 것은 아니다. In an exemplary embodiment, a third conductive type semiconductor layer (not shown), for example, a semiconductor layer having a polarity opposite to that of the second conductive type may be formed on the second conductive type second semiconductor layer 116, but the present invention is not limited thereto .

이에 따라 상기 발광구조층(110)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. Accordingly, the light emitting structure layer 110 may include at least one of an n-p junction, a p-n junction, an n-p-n junction, and a p-n-p junction structure.

다음으로, 도 8과 같이, 상기 발광구조층(110)의 일부를 제거하는 메사 에칭공정이 진행될 수 있다. 예를 들어, 상기 제2 도전형 제2 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 제1 반도체층(112)의 일부를 노출하는 복수의 홀(H)이 형성될 수 있다.Next, as shown in FIG. 8, a mesa etching process for removing a part of the light emitting structure layer 110 may be performed. For example, a plurality of holes (H) exposing a part of the first conductive type first semiconductor layer (112) through the second conductive type second semiconductor layer (116) and the active layer (114) are formed .

실시예에서 상기 복수의 홀(H)은 상기 제1 도전형 제1 반도체층(112)에서 상기 제2 도전형 제2 반도체층(116)의 상면까지 소정의 각도 예컨대, 상기 발광구조층(110)의 상면에 대해 둔각의 각도로 형성될 수 있으나 이에 한정되는 것은 아니다. The plurality of holes H may be formed at a predetermined angle from the first conductive type first semiconductor layer 112 to the upper surface of the second conductive type second semiconductor layer 116, But the present invention is not limited thereto.

실시예에서 상기 복수의 홀(H)의 수평폭은 하측으로 갈수록 감소할 수 있다. 한편, 도 2를 기준으로 하면 상기 복수의 홀(H)의 수평폭은 상측으로 갈수록 감소할 수 있다.In the embodiment, the horizontal width of the plurality of holes H may be reduced toward the lower side. On the other hand, with reference to FIG. 2, the horizontal width of the plurality of holes H can be reduced toward the upper side.

다시 도 8을 기준으로 설명하면, 실시예에 의하면, 복수의 홀(H)의 수평폭이 하측으로 갈수록 감소함으로써 제거되는 활성층(114) 및 제1 도전형 제1 반도체층(112) 영역을 절감하여 발광효율에 기여할 수 있다. Referring to FIG. 8 again, according to the embodiment, the area of the active layer 114 and the first conductive type first semiconductor layer 112, which are removed by decreasing the horizontal width of the plurality of holes H downward, Thereby contributing to the luminous efficiency.

다음으로, 도 9와 같이, 복수의 홀(H)과 제2 도전형 제2 반도체층(116)의 일부 상에 제1 채널층(120)이 형성될 수 있다. 이때, 상기 제1 채널층(120)은 이후 형성될 컨택층(160)이 형성될 영역에는 형성되지 않을 수 있다. 이에 따라, 복수의 홀(H)에 의해 노출되는 제1 도전형 제1 반도체층(112)의 일부는 노출될 수 있다.Next, as shown in FIG. 9, the first channel layer 120 may be formed on a part of the plurality of holes H and the second conductive type second semiconductor layer 116. At this time, the first channel layer 120 may not be formed in a region where the contact layer 160 to be formed later is formed. Accordingly, a part of the first conductive type semiconductor layer 112 exposed by the plurality of holes H can be exposed.

상기 제1 채널층(120)은 이후 형성되는 컨택층(160)과 활성층(114), 제2 도전형 제2 반도체층(116)과의 전기적 절연 기능을 한다.The first channel layer 120 electrically insulates the contact layer 160, the active layer 114, and the second conductive type second semiconductor layer 116, which will be formed later.

실시예에서 상기 제1 채널층(120)의 반사율이 50% 초과일 수 있다. 예를 들어, 상기 제1 채널층(120)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 절연물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.In an embodiment, the reflectivity of the first channel layer 120 may be greater than 50%. For example, the first channel layer 120 may be formed of an insulating material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 , Reflective material may be formed in a mixed form.

예를 들어, 상기 제1 채널층(120)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.For example, the first channel layer 120 may be formed by mixing at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, .

실시예에 의하면, 이후 형성되는 컨택층(160)의 측면에 반사물질이 포함된 제1 채널층(120)이 배치됨으로써, 컨택층(160)에 의한 광 흡수를 방지함으로써 광추출 효율을 향상시켜 광속을 향상시킬 수 있다.According to the embodiment, the first channel layer 120 including the reflective material is disposed on the side of the contact layer 160 to be formed later, thereby preventing light absorption by the contact layer 160, thereby improving light extraction efficiency The luminous flux can be improved.

다음으로, 도 10과 같이, 상기 제2 도전형 제2 반도체층(116) 상에 제2 컨택 전극(132)이 형성될 수 있다. 상기 제2 컨택 전극(132)은 상기 제2 도전형 제2 반도체층(116)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.Next, as shown in FIG. 10, a second contact electrode 132 may be formed on the second conductive type second semiconductor layer 116. The second contact electrode 132 may be in ohmic contact with the second conductive type second semiconductor layer 116, may include at least one conductive material, and may be a single layer or a multi-layer structure.

예를 들어, 상기 제2 컨택 전극(132)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 제2 컨택 전극(132)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 제2 컨택 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다. For example, the second contact electrode 132 may include at least one of a metal, a metal oxide, and a metal nitride material. The second contact electrode 132 may include a light-transmitting material. For example, the second contact electrode 132 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO) gallium zinc oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / IrOx / Au / ITO, Pt, Ni, Au, Rh, or Pd.

다음으로, 도 11과 같이, 상기 제2 컨택 전극(132) 상에 제1 반사층(134)이 형성될 수 있다. 상기 제1 반사층(134)은 상기 제2 컨택 전극(132) 상에 배치되며, 제2 컨택 전극(132)을 통해 입사된 광을 반사시켜 줄 수 있다.Next, as shown in FIG. 11, a first reflective layer 134 may be formed on the second contact electrode 132. The first reflective layer 134 is disposed on the second contact electrode 132 and may reflect light incident through the second contact electrode 132.

상기 제1 반사층(134)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The first reflective layer 134 may include one or more layers selected from the group consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, And may be formed of a plurality of layers.

다음으로, 상기 제1 반사층(134) 상에 캡핑층(136)이 형성될 수 있다.Next, a capping layer 136 may be formed on the first reflective layer 134.

상기 제2 컨택 전극(132), 제1 반사층(134), 및 캡핑층(136)을 포함하여 제2 전극층(130)으로 칭할 수 있으며, 제2 전극층(130)은 이후 형성되는 패드 전극(180)로부터 공급되는 전원을 제2 도전형 제2 반도체층(116)에 공급할 수 있다.The second electrode layer 130 may be referred to as a second electrode layer 130 including the second contact electrode 132, the first reflective layer 134, and the capping layer 136. The second electrode layer 130 may be referred to as a pad electrode 180 Can be supplied to the second semiconductor layer 116 of the second conductivity type.

상기 캡핑층(136)은 상기 제1 반사층(134) 상에 배치되며 이후 형성되는 패드 전극(180)로부터 공급되는 전원을 제1 반사층(134)에 공급할 수 있다. 상기 캡핑층(136)은 전류 확산층으로 기능할 수 있다. The capping layer 136 may be disposed on the first reflective layer 134 and may supply power to the first reflective layer 134 from the pad electrode 180 formed thereafter. The capping layer 136 may function as a current diffusion layer.

상기 캡핑층(136)은 금속을 포함하며, 전기 전도성이 높은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함할 수 있다.The capping layer 136 may be made of a material having high electrical conductivity such as Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Al, Pd, Pt, Si and an optional alloy thereof.

다음으로, 도 12와 같이, 상기 노출된 제1 도전형 제1 반도체층(112) 상에 컨택층(160)이 형성될 수 있다. 예를 들어, 상기 노출된 제1 도전형 제1 반도체층(112) 상에 MOCVD 공법으로 재성장(Re-growth) 공정을 진행하여 컨택층(160)을 형성할 수 있다. Next, as shown in FIG. 12, a contact layer 160 may be formed on the exposed first conductive semiconductor layer 112. For example, the contact layer 160 may be formed by performing a re-growth process on the exposed first conductive semiconductor layer 112 by MOCVD.

상기 컨택층(160)은 금속층 또는 반도체층으로 형성될 수 있다.The contact layer 160 may be formed of a metal layer or a semiconductor layer.

예를 들어, 상기 컨택층(160)은 상기 제1 도전형 제1 반도체층(112)과 같은 물질로 형성될 수 있다. 예를 들면, 상기 컨택층(160)은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.For example, the contact layer 160 may be formed of the same material as the first conductive type first semiconductor layer 112. For example, the contact layer 160 is In x Al y Ga 1 -x- y N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x + y≤≤1) of May be formed of a semiconductor layer having a composition formula.

또한 상기 컨택층(160)은 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. In addition, the contact layer 160 may be formed of a compound semiconductor of group III-V elements such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP and AlGaInP.

실시예에서 상기 컨택층(160)은 제1 도전형 원소, 예를 들어 n형 도핑원소로 도핑 될 수 있으며, 상기 컨택층(160)에 도핑 된 제1 도전형 원소의 도핑 농도는 상기 제1 도전형 제1 반도체층(112)에 도핑된 제1 도전형 도핑원소의 도핑 농도보다 높을 수 있다.In an embodiment, the contact layer 160 may be doped with a first conductive type element, for example, an n-type doped element, and the doping concentration of the first conductive type element doped in the contact layer 160 may be less than the doping concentration of the first May be higher than the doping concentration of the first conductive type doping element doped in the conductive type first semiconductor layer 112. [

예를 들어, 상기 컨택층(160)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.For example, the contact layer 160 may be an n-type semiconductor layer, and the first conductive dopant may include n-type dopants such as Si, Ge, Sn, Se, and Te.

이에 따라 실시예에 의하면, 컨택층(160)에 도핑되는 제1 도전형 원소의 도핑농도가 제1 도전형 제1 반도체층(112)의 도핑 농도보다 높게 형성됨으로써 전류 주입 효율을 향상시킬 수 있다.Accordingly, according to the embodiment, the doping concentration of the first conductive type element doped in the contact layer 160 is higher than the doping concentration of the first conductive type first semiconductor layer 112, thereby improving the current injection efficiency .

실시예에서 상기 컨택층(160)은 상기 활성층(114)을 관통하여 상기 제1 도전형 제1 반도체층(112)의 일부를 노출하는 복수의 홀(H)로부터 상측 방향으로 연장되어 형성될 수 있다.The contact layer 160 may extend upward from the plurality of holes H that expose a part of the first conductive type first semiconductor layer 112 through the active layer 114 have.

상기 컨택층(160)의 상부 형상은 사다리꼴 형상(Trapezoidal)이 됨으로써 이후 형성되는 제1 전극층(150)과의 접촉면적을 넓힐 수 있으나 이에 한정되는 것은 아니다.The upper portion of the contact layer 160 may have a trapezoidal shape to increase the contact area with the first electrode layer 150 formed later, but the present invention is not limited thereto.

실시예에서 상기 컨택층(160)의 수평폭은 상기 복수의 홀(H)의 수평폭(저면 수평폭 기준)에 비해서는 크게 형성되되, 약 100

Figure pat00001
이하로 형성될 수 있다. 상기 컨택층(160)의 수평 폭이 약 100
Figure pat00002
이후 형성되는 제2 전극층(130)과 접촉하여 통전될 수 있기 때문에 제2 전극층(130)과 통전되지 않는 범위에서 수평 폭을 구비할 수 있다. 또한, 상기 컨택층(160)의 수평폭은 상기 비아홀(H)의 폭보다 크게 형성될 수 있으며, 예를 들어 상기 비아홀(H)의 수평폭이 약 24
Figure pat00003
상기 컨택층(160)은 약 24
Figure pat00004
초과의 수평 폭으로 형성될 수 있으나 이에 한정되는 것은 아니다.In the embodiment, the horizontal width of the contact layer 160 is larger than the horizontal width of the holes H (based on the bottom horizontal width)
Figure pat00001
Or less. When the horizontal width of the contact layer 160 is about 100
Figure pat00002
The second electrode layer 130 may be electrically connected to the second electrode layer 130 formed thereafter, so that the second electrode layer 130 may have a horizontal width in a range not to be energized. The horizontal width of the contact layer 160 may be greater than the width of the via hole H. For example, when the horizontal width of the via hole H is about 24
Figure pat00003
The contact layer 160 has a thickness of about 24
Figure pat00004
But the present invention is not limited thereto.

다음으로, 상기 캡핑층(136)과 상기 제1 채널층(120) 상에 절연층(140)이 형성될 수 있다. 상기 절연층(140)은 상기 반도체 컨택층(160)이 노출되도록 형성될 수 있다. 이를 통해 이후 형성되는 확산방지층(154)이 컨택층(160)의 측면과 접하여 상호간의 접촉면적을 확장시킴으로써 전기 저항의 감소와 더불어 전류 주입 효율을 향상시킬 수 있다.Next, an insulating layer 140 may be formed on the capping layer 136 and the first channel layer 120. The insulating layer 140 may be formed to expose the semiconductor contact layer 160. Accordingly, the diffusion preventing layer 154, which will be formed later, is in contact with the side surface of the contact layer 160 to enlarge the mutual contact area, thereby reducing the electrical resistance and improving the current injection efficiency.

상기 절연층(140)은 상기 컨택층(160)과 제2 도전형 제2 반도체층(116) 사이를 전기적으로 절연시킬 수 있다. 상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다. The insulating layer 140 may electrically isolate the contact layer 160 from the second conductive type second semiconductor layer 116. The insulating layer 140 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 .

다음으로, 상기 절연층(140)과 상기 컨택층(160)의 측면 상에 확산방지층(154)이 형성되고, 상기 확산방지층(154) 상에 접합층(156)이 형성될 수 있다.Next, a diffusion preventing layer 154 may be formed on the insulating layer 140 and the side surfaces of the contact layer 160, and a bonding layer 156 may be formed on the diffusion preventing layer 154.

상기 확산방지층(154) 및/또는 상기 접합층(156)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함하는 단일층 또는 복수의 층일 수 있다.The diffusion preventing layer 154 and / or the bonding layer 156 may be a single layer or a plurality of layers including at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, have.

상기 확산방지층(154) 및/또는 상기 접합층(156)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다. The diffusion preventing layer 154 and / or the bonding layer 156 may be formed of at least one of a deposition method, a sputtering method, and a plating method, or may be attached with a conductive sheet.

상기 접합층(156)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. The bonding layer 156 may not be formed, but the bonding layer 156 is not limited thereto.

실시예에 의하면, 상기 확산방지층(154)은 상기 컨택층(160)의 측면과 접할 수 있고, 상기 접합층(156)은 상기 컨택층(160)과 접함으로써 제1 전극층(150)과 컨택층(160) 간의 접촉면적을 확장시킬 수 있다.The diffusion preventing layer 154 may be in contact with the side surface of the contact layer 160 and the bonding layer 156 may be in contact with the contact layer 160 to form the first electrode layer 150 and the contact layer 160. [ It is possible to expand the contact area between the first electrode 160 and the second electrode 160.

이에 따라, 실시예에 의하면 상기 컨택층(160)과 제1 전극층(150) 사이의 접촉 저항이 감소됨으로써 동작전압 상승을 방지하여 광출력을 향상시키고 전기적인 신뢰성을 향상시킬 수 있다.Accordingly, according to the embodiment, the contact resistance between the contact layer 160 and the first electrode layer 150 is reduced, thereby preventing an increase in the operating voltage, thereby improving light output and improving electrical reliability.

또한 실시예에 의하면, 컨택층(160)과 제1 전극층(150) 간의 접촉면적 증가에 따라 전류 주입효율을 향상시킴으로써 광속을 향상시킬 수 있다.According to the embodiment, the luminous flux can be improved by improving the current injection efficiency according to the increase of the contact area between the contact layer 160 and the first electrode layer 150.

실시예에서 상기 컨택층(160)의 상부 영역(도 2를 기준으로 할 때는 하부 영역)은 측면에 기울기를 구비하여 표면적을 넓힐 수 있고, 상기 확산방지층(154)이 상기 컨택층(160)의 측면과 접촉함으로써 상호간의 접촉면적을 넓혀 접촉 저항의 감소에 의해 동작전압의 상승을 방지할 수 있다.The upper surface of the contact layer 160 may have a tapered side surface to widen the surface area of the contact layer 160 and the diffusion prevention layer 154 may be formed on the upper surface of the contact layer 160 It is possible to prevent the rise of the operating voltage due to the reduction of the contact resistance.

또한 실시예에 의하면, 상기 컨택층(160)의 기울기 있는 측면과 상기 확산방지층(154)이 접함으로써 접촉면적을 넓혀 제1 전극층(150)과 컨택층(160)간의 전류 주입효율을 향상시킴으로써 광속을 향상시킬 수 있다.According to an embodiment of the present invention, the current injection efficiency between the first electrode layer 150 and the contact layer 160 is improved by widening the contact area between the inclined side surface of the contact layer 160 and the diffusion prevention layer 154, Can be improved.

다음으로, 상기 접합층(156) 상에 지지부재(158)가 형성될 수 있다. 상기 확산방지층(154), 접합층(156) 및 지지부재(158)을 포함하여 제1 전극층(150)으로 칭할 수 있으며, 제1 전극층(150)은 이후 형성되는 하부전극(159)(도 14 참조)로부터 공급되는 전원을 제1 도전형 제1 반도체층(112)에 공급할 수 있다.Next, a support member 158 may be formed on the bonding layer 156. The first electrode layer 150 may be referred to as a first electrode layer 150 including the diffusion prevention layer 154, the bonding layer 156 and the support member 158. The first electrode layer 150 may be referred to as a lower electrode 159 (See FIG. 1) can be supplied to the first semiconductor layer 112 of the first conductivity type.

상기 지지부재(158)은 접합층(156)과 본딩될 수 있으나 이에 한정되는 것은 아니다. 상기 지지부재(158)는 전도성 지지부재일 수 있으며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나일 수 있다. The support member 158 may be bonded to the bonding layer 156, but is not limited thereto. The support member 158 may be a conductive support member and may be formed of at least one of copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten It can be one.

또한 상기 지지부재(158)는 캐리어 웨이퍼, 예를 들어 Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착될 수 있다.The support member 158 may be implemented as a carrier wafer, for example, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN, It can be bonded with solder.

다음으로, 도 13과 같이, 성장 기판(105)이 제거될 수 있다. 이때, 성장 기판(105) 제거후 잔존하는 언도프트 반도체층(미도시) 등을 제거하여 제1 도전형 제1 반도체층(112) 표면이 노출될 수 있다. Next, as shown in Fig. 13, the growth substrate 105 can be removed. At this time, the surface of the first conductive type first semiconductor layer 112 may be exposed by removing the remaining un-formed semiconductor layer (not shown) after removing the growth substrate 105.

상기 성장 기판(105)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(105)을 리프트 오프하게 된다. The growth substrate 105 may be removed by physical and / or chemical methods. For example, the method of removing the growth substrate 105 may be removed by a laser lift off (LLO) process. For example, the growth substrate 105 is lifted off by irradiating the growth substrate 105 with a laser having a wavelength in a predetermined region.

또는 상기 성장 기판(105)과 상기 제1 도전형 제1 반도체층(112) 사이에 배치된 버퍼층(미도시)을 습식식각 액을 이용하여 제거하여, 상기 성장 기판(105)을 분리할 수도 있다. Alternatively, a buffer layer (not shown) disposed between the growth substrate 105 and the first conductive type first semiconductor layer 112 may be removed using a wet etching solution to separate the growth substrate 105 .

상기 성장 기판(105)이 제거되고 상기 버퍼층을 에칭하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 제1 반도체층(112)의 상면이 노출될 수 있다.The upper surface of the first conductive type first semiconductor layer 112 may be exposed by removing the growth substrate 105 and etching or polishing and removing the buffer layer.

상기 제1 도전형 제1 반도체층(112)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다. 상기 제1 도전형 제1 반도체층(112)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.The upper surface of the first conductive type first semiconductor layer 112 may be an N-face, which is closer to the growth substrate. The upper surface of the first conductive type first semiconductor layer 112 may be etched by an ICP / RIE (Inductively Coupled Plasma / Reactive Ion Etching) method or may be polished by a polishing apparatus.

다음으로, 도 14와 같이, 상기 발광구조층(110)의 일부가 제거되어 제1 채널층(120)의 일부가 노출될 수 있다. 예를 들어, 패드 전극(180)이 형성될 영역의 제1 도전형 제1 반도체층(112), 활성층(114), 제2 도전형 제2 반도체층(116)의 일부가 제거될 수 있다.Next, as shown in FIG. 14, a portion of the first channel layer 120 may be exposed by removing a portion of the light emitting structure layer 110. For example, portions of the first conductive type first semiconductor layer 112, the active layer 114, and the second conductive type second semiconductor layer 116 in the region where the pad electrode 180 is to be formed may be removed.

예를 들어, 습식에칭 또는 건식에칭을 수행하여 상기 발광구조층(110)의 둘레 즉, 칩과 칩 사이의 경계 영역인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 제1 채널층(120)이 노출될 수 있다. For example, wet etching or dry etching may be performed to remove the periphery of the light emitting structure layer 110, that is, the channel region or the isolation region, which is a boundary region between the chip and the chip, Lt; / RTI >

상기 제1 도전형 제1 반도체층(112)의 상면은 광 추출 구조(P)가 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다. The upper surface of the first conductive type first semiconductor layer 112 may be formed with a light extracting structure P and the light extracting structure may be formed with a roughness or a pattern. The light extracting structure may be formed by a wet or dry etching method.

다음으로, 도 15와 같이, 상기 노출된 제1 채널층(120)과 상기 발광구조층(110) 상에 패시베이션층(170)이 형성될 수 있다. 상기 패시베이션층(170)은 상기 광추출 구조(P)의 패턴에 대응되는 패턴을 구비할 수 있다. 상기 패시베이션층(170)은 SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.Next, as shown in FIG. 15, a passivation layer 170 may be formed on the exposed first channel layer 120 and the light emitting structure layer 110. The passivation layer 170 may have a pattern corresponding to the pattern of the light extracting structure P. The passivation layer 170 may be formed of a material selected from SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 .

이후, 패드 전극(180)이 형성될 영역의 패시베이션층(170)과 제1 채널층(120)의 일부가 제거되는 제2 홀(H2)을 형성하여 캡핑층(136)의 일부가 노출될 수 있다.A portion of the capping layer 136 may be exposed by forming a passivation layer 170 in a region where the pad electrode 180 is to be formed and a second hole H2 in which a portion of the first channel layer 120 is removed, have.

다음으로, 도 16과 같이, 노출된 캡핑층(136) 상에 패드 전극(180)이 형성될 수 있고, 상기 제1 전극층(150) 하부에 하부 전극(159)이 형성되어 실시예에 따른 발광소자(100)를 제조할 수 있다.16, a pad electrode 180 may be formed on the exposed capping layer 136, and a lower electrode 159 may be formed under the first electrode layer 150, The device 100 can be manufactured.

상기 패드 전극(180) 또는 상기 하부 전극(159)은 Ti/Au 등의 물질로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 패드 전극(180)는 와이어로 본딩될 부분으로서, 발광구조층(110)의 소정 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.The pad electrode 180 or the lower electrode 159 may be formed of a material such as Ti / Au, but is not limited thereto. The pad electrode 180 is a portion to be bonded with a wire and may be disposed on a predetermined portion of the light emitting structure layer 110 and may be formed of one or more.

실시예에 의하면, 반도체 컨택층과 전극층 사이의 접촉 저항을 감소시킴으로써 동작전압 상승을 방지하여 광출력을 향상시키고 전기적인 신뢰성을 향상시킬 수 있는 발광소자 및 발광소자의 제조방법을 제공할 수 있다.According to the embodiments, it is possible to provide a light emitting device and a method of manufacturing the light emitting device, which can improve the light output and the electrical reliability by preventing the operation voltage from rising by reducing the contact resistance between the semiconductor contact layer and the electrode layer.

또한 실시예에 의하면 반도체 컨택층과 전극층 간의 전류 주입효율을 향상시킴으로써 광속을 향상시킬 수 있다.According to the embodiment, the luminous flux can be improved by improving the current injection efficiency between the semiconductor contact layer and the electrode layer.

또한 실시예에 의하면 반도체 컨택층에 의한 광이 흡수를 방지함으로써 광추출 효율을 향상시켜 광속을 향상시킬 수 있다.In addition, according to the embodiment, the absorption of light by the semiconductor contact layer is prevented, so that the light extraction efficiency can be improved and the light flux can be improved.

도 17은 실시예에 따른 발광소자가 적용된 발광소자 패키지(200)를 나타낸 도면이다.17 is a view illustrating a light emitting device package 200 to which the light emitting device according to the embodiment is applied.

실시예에 따른 발광소자 패키지(200)는 몸체(205)와, 상기 몸체(205)에 배치된 제1 리드전극(213) 및 제2 리드전극(214)과, 상기 몸체(205)에 제공되어 상기 제1 리드전극(213) 및 제2 리드전극(214)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다.The light emitting device package 200 according to the embodiment includes a body 205, a first lead electrode 213 and a second lead electrode 214 disposed on the body 205, and a second lead electrode 214 provided on the body 205 A light emitting device 100 electrically connected to the first lead electrode 213 and the second lead electrode 214 and a molding member 240 surrounding the light emitting device 100.

상기 몸체(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.The body 205 may be formed of a silicon material, a synthetic resin material, or a metal material, and an inclined surface may be formed around the light emitting device 100.

상기 제1 리드전극(213) 및 제2 리드전극(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(213) 및 제2 리드전극(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first lead electrode 213 and the second lead electrode 214 are electrically isolated from each other and provide power to the light emitting device 100. [ The first lead electrode 213 and the second lead electrode 214 may increase the light efficiency by reflecting the light generated from the light emitting device 100. The heat generated from the light emitting device 100 To the outside.

상기 발광소자(100)는 상기 몸체(205) 위에 배치되거나 상기 제1 리드전극(213) 또는 제2 리드전극(214) 위에 배치될 수 있다.The light emitting device 100 may be disposed on the body 205 or may be disposed on the first lead electrode 213 or the second lead electrode 214.

상기 발광소자(100)는 상기 제1 리드전극(213) 및 제2 리드전극(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.The light emitting device 100 may be electrically connected to the first lead electrode 213 and the second lead electrode 214 by a wire, flip chip, or die bonding method.

실시예에서 발광소자(100)는 제2 리드전극(214)에 실장되고, 제1 리드전극(213)과 와이어(250)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.The light emitting device 100 may be mounted on the second lead electrode 214 and connected to the first lead electrode 213 by the wire 250. However, the embodiment is not limited thereto.

상기 몰딩부재(240)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체(232)가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 몰딩부재(240)의 상면은 단면이 플랫(flat)하거나 볼록 또는 오목한 형상을 가질 수 있으며 이에 한정하지 않는다.The molding member 240 surrounds the light emitting device 100 to protect the light emitting device 100. In addition, the molding member 240 may include a phosphor 232 to change the wavelength of light emitted from the light emitting device 100. The upper surface of the molding member 240 may have a flat or convex or concave shape in cross section, but is not limited thereto.

실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.A plurality of light emitting devices or light emitting device packages according to the embodiments may be arrayed on a substrate, and a lens, a light guide plate, a prism sheet, a diffusion sheet, etc., which are optical members, may be disposed on the light path of the light emitting device package. Such a light emitting device package, a substrate, and an optical member can function as a light unit. The light unit may be implemented as a top view or a side view type and may be provided in a display device such as a portable terminal and a notebook computer, or may be variously applied to a lighting device and a pointing device. Still another embodiment may be embodied as a lighting device including the light emitting device or the light emitting device package described in the above embodiments. For example, the lighting device may include a lamp, a streetlight, an electric signboard, and a headlight.

도 18은 실시예에 따른 조명장치의 분해 사시도이다.18 is an exploded perspective view of a lighting apparatus according to an embodiment.

실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.The lighting apparatus according to the embodiment may include a cover 2100, a light source module 2200, a heat discharger 2400, a power supply unit 2600, an inner case 2700, and a socket 2800. Further, the illumination device according to the embodiment may further include at least one of the member 2300 and the holder 2500. The light source module 2200 may include a light emitting device package according to an embodiment.

예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.For example, the cover 2100 may have a shape of a bulb or a hemisphere, and may be provided in a shape in which the hollow is hollow and a part is opened. The cover 2100 may be optically coupled to the light source module 2200. For example, the cover 2100 may diffuse, scatter, or excite light provided from the light source module 2200. The cover 2100 may be a kind of optical member. The cover 2100 may be coupled to the heat discharging body 2400. The cover 2100 may have an engaging portion that engages with the heat discharging body 2400.

상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.The inner surface of the cover 2100 may be coated with a milky white paint. Milky white paints may contain a diffusing agent to diffuse light. The surface roughness of the inner surface of the cover 2100 may be larger than the surface roughness of the outer surface of the cover 2100. This is for sufficiently diffusing and diffusing the light from the light source module 2200 and emitting it to the outside.

상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.The cover 2100 may be made of glass, plastic, polypropylene (PP), polyethylene (PE), polycarbonate (PC), or the like. Here, polycarbonate is excellent in light resistance, heat resistance and strength. The cover 2100 may be transparent so that the light source module 2200 is visible from the outside, and may be opaque. The cover 2100 may be formed by blow molding.

상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.The light source module 2200 may be disposed on one side of the heat discharging body 2400. Accordingly, heat from the light source module 2200 is conducted to the heat discharger 2400. The light source module 2200 may include a light source unit 2210, a connection plate 2230, and a connector 2250.

상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 광원부(2210)의 기판 및 커넥터(2250)와 대응된다.The member 2300 is disposed on the upper surface of the heat discharging body 2400 and has guide grooves 2310 through which the plurality of light source portions 2210 and the connector 2250 are inserted. The guide groove 2310 corresponds to the substrate of the light source unit 2210 and the connector 2250.

상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.The surface of the member 2300 may be coated or coated with a light reflecting material. For example, the surface of the member 2300 may be coated or coated with a white paint. The member 2300 reflects the light reflected by the inner surface of the cover 2100 toward the cover 2100 in the direction toward the light source module 2200. Therefore, the light efficiency of the illumination device according to the embodiment can be improved.

상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.The member 2300 may be made of an insulating material, for example. The connection plate 2230 of the light source module 2200 may include an electrically conductive material. Therefore, electrical contact can be made between the heat discharging body 2400 and the connecting plate 2230. The member 2300 may be formed of an insulating material to prevent an electrical short circuit between the connection plate 2230 and the heat discharging body 2400. The heat discharger 2400 receives heat from the light source module 2200 and heat from the power supply unit 2600 to dissipate heat.

상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 갖는다.The holder 2500 blocks the receiving groove 2719 of the insulating portion 2710 of the inner case 2700. Therefore, the power supply unit 2600 housed in the insulating portion 2710 of the inner case 2700 is sealed. The holder 2500 has a guide protrusion 2510. The guide protrusion 2510 has a hole through which the protrusion 2610 of the power supply unit 2600 passes.

상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다.The power supply unit 2600 processes or converts an electrical signal provided from the outside and provides the electrical signal to the light source module 2200. The power supply unit 2600 is housed in the receiving groove 2719 of the inner case 2700 and is sealed inside the inner case 2700 by the holder 2500.

상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다.The power supply unit 2600 may include a protrusion 2610, a guide 2630, a base 2650, and an extension 2670.

상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 위에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.The guide portion 2630 has a shape protruding outward from one side of the base 2650. The guide portion 2630 may be inserted into the holder 2500. A plurality of components may be disposed on one side of the base 2650. The plurality of components include, for example, a DC converter for converting AC power supplied from an external power source into DC power, a driving chip for controlling driving of the light source module 2200, an ESD (ElectroStatic discharge) protection device, and the like, but the present invention is not limited thereto.

상기 연장부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.The extension portion 2670 has a shape protruding outward from the other side of the base 2650. The extension portion 2670 is inserted into the connection portion 2750 of the inner case 2700 and receives an external electrical signal. For example, the extension portion 2670 may be provided to be equal to or smaller than the width of the connection portion 2750 of the inner case 2700. One end of each of the positive wire and the negative wire is electrically connected to the extension portion 2670 and the other end of the positive wire and the negative wire are electrically connected to the socket 2800 .

상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.The inner case 2700 may include a molding part together with the power supply part 2600. The molding part is a hardened portion of the molding liquid so that the power supply unit 2600 can be fixed inside the inner case 2700.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects, and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

발광구조층(110), 제1 도전형 제1 반도체층(112),
제1 도전형 제1 GaN층(115), 제2 도전형 제2 GaN층(118),
제2 도전형 제2 반도체층(116), 활성층(114),
제1 전극층(150), 제2 전극층(130),
컨택층(160), 절연층(140),
패시베이션층(170), 패드 전극(180)
The light emitting structure layer 110, the first conductive type first semiconductor layer 112,
The first conductive type first GaN layer 115, the second conductive type second GaN layer 118,
The second conductive type second semiconductor layer 116, the active layer 114,
The first electrode layer 150, the second electrode layer 130,
The contact layer 160, the insulating layer 140,
The passivation layer 170, the pad electrode 180,

Claims (11)

제1 도전형 제1 반도체층;
상기 제1 도전형 제1 반도체층 상에 제1 두께의 제1 도전형 제1 GaN층;
상기 제1 도전형 제1 GaN층 상에 활성층;
상기 활성층 상에 제2 두께의 제2 도전형 제2 GaN층;
상기 제2 도전형 제2 GaN층 상에 제2 도전형 제2 AlInGaN 계열 반도체층; 및
상기 제2 도전형 제2 AlInGaN 계열 반도체층 상에 제2 도전형 제2 반도체층;을 포함하는 발광소자.
A first conductive type first semiconductor layer;
A first conductive type first GaN layer of a first thickness on the first conductive type first semiconductor layer;
An active layer on the first conductive type first GaN layer;
A second conductive type second GaN layer having a second thickness on the active layer;
A second conductive type second AlInGaN-based semiconductor layer on the second conductive type second GaN layer; And
And a second conductive type second semiconductor layer on the second conductive type second AlInGaN-based semiconductor layer.
제1 항에 있어서,
상기 제1 도전형 제1 GaN층의 제1 두께는,
상기 제2 도전형 제2 GaN층의 제2 두께보다 두꺼운 발광소자.
The method according to claim 1,
The first thickness of the first conductive type first GaN layer is,
And the second conductive type second GaN layer is thicker than the second thickness.
제1 항에 있어서,
상기 제1 도전형 제1 반도체층과 상기 제1 도전형 제1 GaN층 사이에 제1 도전형 제1 AlInGaN 계열 반도체층을 더 포함하는 발광소자.
The method according to claim 1,
And a first conductive AlInGaN-based semiconductor layer between the first conductive type first semiconductor layer and the first conductive type first GaN layer.
제1 항에 있어서,
상기 제1 도전형 제1 GaN층과 상기 활성층 사이에 AlInGaN 계열 초격자층을 더 포함하는 발광소자.
The method according to claim 1,
And an AlInGaN-based superlattice layer between the first conductive type first GaN layer and the active layer.
제1 도전형 제1 반도체층 상에 제1 두께의 제1 도전형 제1 GaN층을 형성하는 단계;
상기 제1 도전형 제1 GaN층 상에 활성층을 형성하는 단계;
상기 활성층 상에 제2 두께의 제2 도전형 제2 GaN층을 형성하는 단계;
상기 제2 도전형 제2 GaN층 상에 제2 도전형 제2 AlInGaN 계열 반도체층을 형성하는 단계; 및
상기 제2 도전형 제2 AlInGaN 계열 반도체층 상에 제2 도전형 제2 반도체층을 포함하는 발광소자의 제조방법.
Forming a first conductive type first GaN layer of a first thickness on the first conductive type first semiconductor layer;
Forming an active layer on the first conductive type first GaN layer;
Forming a second conductive type second GaN layer of a second thickness on the active layer;
Forming a second conductive type second AlInGaN-based semiconductor layer on the second conductive type second GaN layer; And
And a second conductive type second semiconductor layer on the second conductive type second AlInGaN-based semiconductor layer.
제5 항에 있어서,
상기 제1 도전형 제1 GaN층의 제1 두께를 상기 제2 도전형 제2 GaN층의 제2 두께보다 두껍게 형성하는 발광소자의 제조방법.
6. The method of claim 5,
Wherein the first thickness of the first conductive type first GaN layer is greater than the second thickness of the second conductive type second GaN layer.
제5 항에 있어서,
기준 드룹(Droop) 특성을 나타내는 제1 도전형 제1 GaN층의 두께 및 제1 도전형 도펀트의 농도가 제1 기준 두께 및 제2 기준 농도인 경우,
상기 기준 드룹 특성보다 저 전류 밀도의 드룹 특성을 갖도록 제어하기 위해,
상기 제1 도전형 제1 GaN층의 두께를 상기 제1 도전형 제1 GaN층의 제1 기준 두께보다 두껍게, 상기 제1 도전형 제1 GaN층의 제1 도전형 도펀트의 제1 도전형의 농도(C1)를 상기 제1 도전형 제1 GaN층 제1 기준 농도보다 높게 제어하는 발광소자의 제조방법.
6. The method of claim 5,
When the thickness of the first conductivity type first GaN layer and the concentration of the first conductivity type dopant which represent the reference droop characteristics are the first reference thickness and the second reference concentration,
In order to control the droop characteristic to be lower than the reference droop characteristic,
Wherein the thickness of the first conductive type first GaN layer is larger than the first reference thickness of the first conductive type first GaN layer and the thickness of the first conductive type first GaN layer of the first conductive type first GaN layer And the concentration (C1) is controlled to be higher than the first reference concentration of the first conductivity type first GaN layer.
제7 항에 있어서,
상기 기준 드룹(Droop) 특성을 나타내는 제2 도전형 제2 GaN층의 두께 및 제2 도전형 도펀트의 농도가 제2 기준 두께 및 제2 기준 농도인 경우,
상기 기준 드룹 특성보다 저 전류 밀도의 드룹 특성을 갖도록 제어하기 위해,
상기 제2 도전형 제2 GaN층의 두께를 상기 제2 도전형 제2 GaN층의 제2 기준 두께보다 얇게, 상기 제2 도전형 제2 GaN층의 제2 도전형 도펀트의 제2 도전형의 농도(C2)를 상기 제2 도전형 제2 GaN층 제2 기준 농도보다 낮게 제어하는 발광소자의 제조방법.
8. The method of claim 7,
When the thickness of the second conductive type second GaN layer and the concentration of the second conductive type dopant exhibiting the reference droop characteristics are the second reference thickness and the second reference concentration,
In order to control the droop characteristic to be lower than the reference droop characteristic,
The thickness of the second conductive type second GaN layer is made thinner than the second reference thickness of the second conductive type second GaN layer and the thickness of the second conductive type second GaN layer of the second conductive type second GaN layer And the concentration C2 is controlled to be lower than the second reference concentration of the second conductive type second GaN layer.
제5 항에 있어서,
기준 드룹(Droop) 특성을 나타내는 제1 도전형 제1 GaN층의 두께 및 제1 도전형 도펀트의 농도가 제1 기준 두께 및 제2 기준 농도인 경우,
상기 기준 드룹 특성보다 고 전류 밀도의 드룹 특성을 갖도록 제어하기 위해,
상기 제1 도전형 제1 GaN층의 두께를 상기 제1 도전형 제1 GaN층의 제1 기준 두께보다 얇게, 상기 제1 도전형 제1 GaN층의 제1 도전형 도펀트의 제1 도전형의 농도(C1)를 상기 제1 도전형 제1 GaN층 제1 기준 농도보다 낮게 제어하는 발광소자의 제조방법.
6. The method of claim 5,
When the thickness of the first conductivity type first GaN layer and the concentration of the first conductivity type dopant which represent the reference droop characteristics are the first reference thickness and the second reference concentration,
In order to control the droop characteristic to have a higher current density than the reference droop characteristic,
Wherein the thickness of the first conductive type first GaN layer is smaller than the first reference thickness of the first conductive type first GaN layer and the thickness of the first conductive type first conductive type dopant of the first conductive type first GaN layer And the concentration (C1) is controlled to be lower than the first reference concentration of the first conductive type first GaN layer.
제9항에 있어서,
상기 기준 드룹(Droop) 특성을 나타내는 제2 도전형 제2 GaN층의 두께 및 제2 도전형 도펀트의 농도가 제2 기준 두께 및 제2 기준 농도인 경우,
상기 기준 드룹 특성보다 고 전류 밀도의 드룹 특성을 갖도록 제어하기 위해,
상기 제2 도전형 제2 GaN층의 두께를 상기 제2 도전형 제2 GaN층의 제2 기준 두께보다 두껍게, 상기 제2 도전형 제2 GaN층의 제2 도전형 도펀트의 제2 도전형의 농도(C2)를 상기 제2 도전형 제2 GaN층 제2 기준 농도보다 높게 제어하는 발광소자의 제조방법.
10. The method of claim 9,
When the thickness of the second conductive type second GaN layer and the concentration of the second conductive type dopant exhibiting the reference droop characteristics are the second reference thickness and the second reference concentration,
In order to control the droop characteristic to have a higher current density than the reference droop characteristic,
The second conductive type second GaN layer has a thickness greater than the second reference thickness of the second conductive type second GaN layer and the second conductive type second GaN layer has a second conductive type And the concentration C2 is controlled to be higher than the second reference concentration of the second conductive type second GaN layer.
제1 항 내지 제4 항에 중 어느 하나에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.

An illumination system comprising a light-emitting unit comprising the light-emitting element according to any one of claims 1 to 4.

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