KR20180009460A - Eos 보호 회로를 구비한 반도체 집적 회로 장치 - Google Patents

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Abstract

EOS 보호 회로를 구비한 반도체 집적 회로 장치에 관한 기술이다. 본 실시예의 EOS 보호 회로는 전압 레벨이 상이한 제 1 라인 및 제 2 라인 사이에 연결되어, 상기 제 1 라인에서 발생되는 전달되는 EOS(electrical over stress)를 방전시키도록 구성되는 제 1 방전부, 및 상기 제 1 라인 및 제 2 라인 사이에 연결되며, 상기 제 1 방전부의 출력 신호에 응답하여, 상기 제 1 라인의 상기 EOS를 상기 제 2 라인으로 방전시키는 제 2 방전부를 포함한다. 상기 제 1 방전부는 상기 제 1 라인 및 제 2 라인의 전압차에 따라 저항 값이 가변되는 상변화 물질층을 포함한다.

Description

EOS 보호 회로를 구비한 반도체 집적 회로 장치{Semiconductor Integrated Circuit Device Having Electrical Over stress Protecting Circuit}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 EOS 보호 회로를 구비한 반도체 집적 회로 장치에 관한 것이다.
EOS(Electrical Over Stress)는 전원을 사용하는 장치의 누설 전류 및 전압으로 인한 비정상적인 과도 전류 또는 과도 전압과 같은 전기적 충격을 말한다. EOS는 일반적으로 수 나노초(ns)에서 수 밀리초(ms)동안에 발생될 수 있다. 반도체 집적 회로 장치에 EOS가 발생되는 경우, 반도체 집적 회로를 구성하는 트랜지스터의 게이트 절연막이 파괴될 수 있다. 이에 따라, 반도체 집적 회로는 EOS로부터 내부 회로를 보호하기 위한 EOS 보호 회로를 구비하고 있다.
본 발명은 EOS를 효과적으로 배출시킬 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 전압 레벨이 상이한 제 1 라인 및 제 2 라인 사이에 연결되어 상기 제 1 라인에서 발생되는 전달되는 EOS(electrical over stress)를 방전시키도록 구성되는 제 1 방전부, 및 상기 제 1 라인 및 제 2 라인 사이에 연결되며 상기 제 1 방전부의 출력 신호에 응답하여, 상기 제 1 라인의 상기 EOS를 상기 제 2 라인으로 방전시키는 제 2 방전부를 포함한다. 상기 제 1 방전부는 상기 제 1 라인 및 제 2 라인의 전압 차에 따라 저항 값이 가변되는 상변화 물질층을 포함한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 전원 전압 패드, 상기 전원 전압 패드와 연결된 제 1 라인, 접지 전압 패드, 상기 접지 전압 패드와 연결된 제 2 라인, 상기 제 1 라인 및 상기 제 2 라인 사이에 연결된 내부 회로, 및 상기 제 1 라인과 상기 제 2 라인 사이에 연결되며 상기 내부 회로 보다 상기 전원 전압 패드 및 상기 접지 전압 패드에 인접하게 배치되어 상기 제 1 라인에 발생되는 EOS(electrical over stress)를 상기 제 2 라인으로 배출시키도록 구성되는 적어도 하나의 OTS(Ovonics threshold switch)를 포함하는 EOS 보호 회로를 포함한다.
OTS 장치를 EOS를 배출시키기 위한 방전 장치로 이용한다. OTS 장치의 고유 특성에 의해, 단시간에 자체적인 방전이 가능할 뿐만 아니라, VDD 라인과 VSS 라인 사이에 연결된 방전 트랜지스터를 구동시키므로써, EOS를 완벽히 제거할 수 있다.
또한, OTS 장치는 다이오드와 달리 비교적 좁은 면적을 차지하면서 전극 사이에 위치되는 칼코게나이드층으로 구성되기 때문에, 제작 및 설계가 용이하다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 EOS 보호 회로를 보여주는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 OTS 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 OTS 장치의 전류 전압 특성을 보여주는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 EOS 보호 회로를 보여주는 회로도이다.
도 6은 도 5의 OTS 장치의 단면도이다.
도 7은 본 발명의 일부 실시예들에 따른 시스템을 예시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 블록도이다.
도 1을 참조하면, 반도체 집적 회로 장치(100)는 제 1 패드(P1) 및 제 2 패드(P2)를 포함할 수 있다. 제 1 패드(P1)는 외부로부터 전원 전압(VDD)을 인가받도록 구성될 수 있다. 제 2 패드(P2)는 외부로부터 접지 전압(VSS)을 인가받도록 구성될 수 있다. 제 1 패드(P1)는 전원 전압(VDD)을 전달하기 위한 제 1 라인(L1)과 연결되고, 제 2 패드(P2)는 접지 전압(VSS)을 전달하기 위한 제 2 라인(L2)과 연결된다.
제 1 라인(L1)과 제 2 라인(L2) 사이에 내부 회로(110)가 연결될 수 있다. 내부 회로(110)는 전원 전압(VDD) 및 접지 전압(VSS)를 인가 받아 예정된 동작을 수행하는 회로 블록일 수 있다. 예컨대, 상기 내부 회로(110)은 메모리 셀 어레이 블록 또는 메모리 셀 제어 회로 블록일 수 있고, 여기에 한정되지는 않는다.
EOS 보호 회로(200)는 제 1 라인(L1) 및 제 2 라인(L2) 사이에 연결될 수 있다. EOS 보호 회로(200)는 내부 회로(110) 보다 상기 제 1 및 제 2 패드(P1, P2)에 인접하게 배치된다. 이에 따라, 제 1 패드(P1)로부터 입력되는 오버슛팅(over-shooting) 전압이 내부 회로(110)로 직접 유입되는 것을 차단할 수 있다.
이와 같은 EOS 보호 회로(200)는 예를 들어, OTS(Ovonic threshold switch) 장치를 포함할 수 있다. 예컨대, OTS 장치는 후술하겠지만, 그것의 전극에 인가되는 전압 차에 따라 저항 값이 가변되는 상변화 물질을 포함할 수 있다. 이에 따라, 전압 차에 의한 온/오프 여부에 따라 선택적으로 EOS가 제 1 라인(L1)에서 제 2 라인(L2)으로 배출될 수 있다.
보다 구체적으로, 도 2에 도시된 바와 같이, EOS 보호 회로(200)는 제 1 방전부(210) 및 제 2 방전부(220)를 포함할 수 있다.
제 1 방전부(210)는 제 1 라인(L1)과 제 2 방전부(220) 사이에 연결될 수 있다. 제 1 방전부(210)는 예를 들어, OTS 장치(215) 및 저항(R)을 포함할 수 있다.
상기 OTS 장치(215)는 도 3에 도시된 바와 같이, 하부 전극(211), 상변화 물질에 해당하는 칼코게나이드층(chalcogenide:212) 및 상부 전극(213)을 포함할 수 있다. 상기 OTS 장치(215)는 상술한 바와 같이 "온/오프" 동작을 위하여, 칼코게나이드 재료의 특성을 이용할 수 있다. 상기 칼코게나이드층(212)은 그것의 임계 전압 또는 그 보다 높은 전압(혹은 임계 전류 또는 그 이상의 전류)이 상기 상부 전극(213) 또는 하부 전극(211)으로부터 인가될 때, 저항이 큰 상태(비정질 상태 혹은 절연 상태)에서 저항이 낮은 도전 상태로 유도되는 스위칭 특성을 갖는다. 상기 OTS 장치(215)는 상기와 같은 칼코게나이드 특성을 가지고 있기 때문에, 빠른 스위칭 특성 및 재현 가능한 스위칭을 제공할 수 있다.
상기 칼코게나이드층(212)은 일반적으로 칼코겐 원소 및 하나 이상의 화학적 또는 구조적 개질 원소(modifying element)를 포함할 수 있다. 예를 들어, 칼코겐 원소는 주기율표의 VI열에 해당하는 Te, Se 및 S 중 하나가 선택될 수 있고, 개질 원소는 예를 들어, 주기율표의 III열에 해당하는 Ga, Al 및 In 중 하나, 또는 주기율표 V열에 해당하는 P, As, 및 Sb 중 하나로부터 선택될 수 있다. 상기한 원소들의 성분비 및 칼코게나이드층(의 두께에 의해 다양한 저항 값을 나타낼 수 있다. 본 실시예에서 상부 전극(213)은 제 1 라인(L1)과 연결될 수 있고, 하부 전극(215)은 상기 제 2 방전부(220) 및 저항(R)과 연결될 수 있다.
또한, 상기 저항(R)은 상기 OTS 장치(215)와 제 2 라인(L2) 사이에 연결되어, OTS 장치(215)의 출력 전류를 상기 제 2 라인(L2)으로 전달할 수 있다.
제 2 방전부(220)는 예를 들어, NMOS 트랜지스터(N1)일 수 있다. 제 2 방전부(220)를 구성하는 NMOS 트랜지스터(N1)는 상기 제 1 방전부(210)의 출력 전압에 응답하여, 제 1 패드(P)로부터 유입되는 EOS를 제 2 라인(L2)쪽으로 배출시킬 수 있다.
이때, 상기 OTS 장치(215)는 도 4에 도시된 바와 같이, 스냅 백(snap back) 현상을 가지고 있다. 즉, OTS 장치(215)는 임계 전압(Vth)보다 낮은 전압에 반응하여, "오프(off)" 상태 예컨대, 전기적으로 비도전 상태를 유지할 수 있다. 또한, OTS 장치(215)는 임계 전압(Vth)보다 높은 전압에 반응하여, "온(on)" 상태로 스냅백한다. 즉, "온" 상태의 OTS 장치(215)는 이른바 "홀딩 전압(holding voltage)" 레벨로 거의 변함없이 유지하는 전압 특성을 이용하여 상당량의 전류를 운반할 수 있다. 이에 따라, 제 1 패드(P1) 및 제 1 라인(L1)에 유입된 EOS들이 OTS 장치(215)를 통해 효과적으로 전달될 수 있다.
이와 같은 본 실시예의 반도체 집적 회로 장치의 동작은 다음과 같다.
전원 전압(VDD)을 전달하는 제 1 라인(L1)에 EOS가 발생되면, 제 1 방전부(210)의 OTS 장치(215)의 상부 전극(213)과 하부 전극(211) 사이에 전압 차가 발생되어, OTS 장치(215)가 턴온된다. 이에 따라, EOS는 상기 제 1 방전부(210), 즉 OTS 장치(215) 및 저항(R)을 통해 상기 제 2 라인(L2)으로 방전되기 시작한다. 상술한 바와 같이, OTS 장치(215)의 전류 전압 특성에 의해, 상기 방전되는 전류량은 단시간에 상당량에 이를 수 있기 때문에, 상기 저항(R)에 전압 강하가 신속하게 진행된다. 이에 따라, 상기 제 1 방전부(210)의 출력 노드(A)의 전압 레벨이 상승한다.
상기 출력 노드(A)의 전압이 제 2 방전부(220)를 구성하는 NMOS 트랜지스터(N1)의 문턱 전압 이상이 되면, 상기 NMOS 트랜지스터(N1)가 턴온되어, 제 1 라인(L1)의 EOS가 제 2 라인(L2)으로 추가적으로 방전된다.
본 실시예에 따르면, OTS 장치를 EOS를 배출시키기 위한 방전 장치로 이용한다. OTS 장치의 고유 특성에 의해, 단시간에 자체적인 방전이 가능할 뿐만 아니라, VDD 라인과 VSS 라인 사이에 연결된 방전 트랜지스터를 구동시키므로써, EOS를 완벽히 제거할 수 있다.
또한, OTS 장치는 다이오드와 달리 비교적 좁은 면적을 차지하면서 전극 사이에 위치되는 칼코게나이드층으로 구성되기 때문에, 제작 및 설계가 용이하다.
또한, 도 5에 도시된 바와 같이, 제 1 방전부(210)는 직렬로 연결된 복수의 OTS 장치(215a,215b,215c)를 포함할 수 있다. 직렬로 연결된 복수의 OTS 장치(215a,215b,215c)는 도 6에 도시된 바와 같이, 콘택부(CT1,CT2)에 의해 적층, 연결될 수 있다. 상기 복수의 OTS 장치(215a, 215b, 215c)는 동일 조건하에서 동일한 저항을 가질 수 있도록 동일한 크기(및 칼코게나이드층의 두께 등)등을 조절하여 설계될 수도 있고, 또한 동일 조건 하에서 서로 다른 저항을 갖도록 설계될 수도 있다.
상기와 같이 복수의 OTS 장치(215a,215b,215c)를 적층하는 경우, 큰 면적의 요구 없이 큰 레벨의 EOS를 효과적으로 제거할 수 있다.
본 발명에서 설명된 반도체 집적 회로 장치는 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하는 시스템 내에 구현될 수 있다.
도 7은 본 발명의 일 실시예에 따른 하나 이상의 프로세서(502) 중 적어도 하나에 결합된 시스템 제어 로직(504), 시스템 제어 로직(504)에 결합된 반도체 집적 회로 장치(100), 및 시스템 제어 로직(504)에 결합된 하나 이상의 통신 인터페이스(506)를 포함하는 예시의 시스템(500)을 예시한다.
통신 인터페이스(506)는 하나 이상의 네트워크를 통해, 및/또는 임의의 그 외의 적합한 디바이스들과 통신하기 위한, 시스템(500)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(506)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(506)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(506)는 하나 이상의 안테나를 사용할 수 있다.
일 실시예에 따른 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 임의의 적합한 인터페이스를 프로세서(502) 중 적어도 하나 및/또는 시스템 제어 로직(504)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 셋(set), 리셋(reset) 및 리드 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 반도체 집적 회로 장치(100)에 제공하기 위한 저장 컨트롤러(508)를 포함할 수 있다. 저장 컨트롤러(508)는 반도체 집적 회로 장치(100)를 제어하도록 특별히 구성된 제어 로직(510)을 포함할 수 있다. 제어 로직(510)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(410)은, 프로세서(들)(502) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 비 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.
다양한 실시예들에서, 시스템(500)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(500)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 내부 회로 200 : OTS-EOS 보호 회로
210 : 제 1 방전부 211 : 하부 전극
212 : 칼코게나이드층 213 : 상부 전국
215, 215a, 215b, 215c : OTS 장치

Claims (12)

  1. 전압 레벨이 상이한 제 1 라인 및 제 2 라인 사이에 연결되어, 상기 제 1 라인에서 발생되는 전달되는 EOS(electrical over stress)를 방전시키도록 구성되는 제 1 방전부; 및
    상기 제 1 라인 및 제 2 라인 사이에 연결되며, 상기 제 1 방전부의 출력 신호에 응답하여, 상기 제 1 라인의 상기 EOS를 상기 제 2 라인으로 방전시키는 제 2 방전부를 포함하며,
    상기 제 1 방전부는 상기 제 1 라인 및 제 2 라인의 전압차에 따라 저항 값이 가변되는 상변화 물질층을 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 라인은 전원 전압을 전달하고,
    상기 제 2 라인은 접지 전압을 전달하도록 구성된 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 제 1 방전부는 상기 제 1 라인 및 상기 제 2 방전부와 연결되는 OTS(Ovonic threshold switch) 장치를 포함하는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 OTS 장치는
    상기 제 1 라인과 연결되는 제 1 전극;
    상기 제 2 방전부와 연결되는 제 2 전극; 및
    상기 제 1 전극 및 제 2 전극 사이에 개재되는 칼코게나이드층을 포함하는 반도체 집적 회로 장치.
  5. 제 4 항에 있어서,
    상기 OTS 장치는 복수개가 직렬로 구비되는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 복수의 OTS 장치 각각은 동일한 조건하에서 동일한 저항을 갖는 반도체 집적 회로 장치.
  7. 제 5 항에 있어서,
    상기 복수의 OTS 장치는 동일 조건하에서 다른 저항을 갖는 반도체 집적 회로 장치.
  8. 제 4 항에 있어서,
    상기 제 1 방전부는 상기 OTS 장치와 상기 제 2 라인 사이에 연결되는 저항을 더 포함하는 반도체 집적 회로 장치.
  9. 제 3 항에 있어서,
    상기 제 2 방전부는 NMOS 트랜지스터를 포함하고,
    상기 NMOS 트랜지스터의 게이트는 상기 OTS 장치의 출력단과 연결되고, 드레인은 상기 제 1 라인과 연결되고, 소스는 상기 제 2 라인과 연결되는 반도체 집적 회로 장치.
  10. 전원 전압 패드;
    상기 전원 전압 패드와 연결된 제 1 라인;
    접지 전압 패드;
    상기 접지 전압 패드와 연결된 제 2 라인;
    상기 제 1 라인 및 상기 제 2 라인 사이에 연결된 내부 회로; 및
    상기 제 1 라인과 상기 제 2 라인 사이에 연결되며, 상기 내부 회로 보다 상기 전원 전압 패드 및 상기 접지 전압 패드에 인접하게 배치되어, 상기 제 1 라인에 발생되는 EOS(electrical over stress)를 상기 제 2 라인으로 배출시키도록 구성되는 적어도 하나의 OTS(Ovonics threshold switch)를 포함하는 EOS 보호 회로를 포함하는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 OTS 장치는 복수개가 직렬로 연결되어 구성되는 반도체 집적 회로 장치.
  12. 제 10 항에 있어서,
    상기 OTS 장치의 온/오프 동작에 응답하여, 상기 제 1 라인의 상기 EOS를 상기 제 2 라인으로 배출시키는 모스 트랜지스터를 더 포함하는 반도체 집적 회로 장치.
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