KR20180003666A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20180003666A
KR20180003666A KR1020160082385A KR20160082385A KR20180003666A KR 20180003666 A KR20180003666 A KR 20180003666A KR 1020160082385 A KR1020160082385 A KR 1020160082385A KR 20160082385 A KR20160082385 A KR 20160082385A KR 20180003666 A KR20180003666 A KR 20180003666A
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연세대학교 산학협력단
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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 적어도 하나의 그래핀층; 상기 적어도 하나의 그래핀층 상에 상기 적어도 하나의 그래핀층으로부터 에피택셜 재결정화된 강유전성 고분자 결정층; 및 상기 강유전성 고분자 결정층 상의 적어도 하나의 도전성 전극층을 포함하는 반도체 소자가 제공된다.

Description

반도체 소자 및 이의 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF FABRICATING THE SAME}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들 및 디스플레이, 조명 장치와 같은 다양한 디지털 기기들의 수요가 증가함에 따라, 비휘발성 메모리를 포함하는 반도체 소자 시장은 급속도로 팽창하고 있다. 이러한 소자는 점점 단위 셀의 사이즈를 줄이는 방향으로 공정이 개발되고 있으며, 이 경우 커패시터(capacitor)는 단위 셀의 크기가 작아질수록 저장되는 전하량이 감소하는 문제가 발생할 수 있다.
이러한 문제를 해결하기 위하여, 종래에는 단위 셀을 수직방향으로 높이를 증가시키면서 면적을 늘리기 위한 연구가 진행되어 왔다. 그 외에도 전하량 감소 문제를 해결하기 위하여 커패시터의 유전체층의 유전율을 높이는 방법이 있다. 고유전율을 가지는 물질의 경우에도 유전율의 한계가 있기 때문에, 계속되는 메모리 사이즈의 스케일링에 한계가 생기게 된다. 따라서, 커패시터의 유전체층의 유전율을 높이는 기술에 대한 연구가 진행되고 있다.
또한, 최근의 전자기기의 집적화와 초소형화로 실장밀도를 높이기 위해 부품의 소형화가 필요하다. 이에 따라 보통의 원판형 등을 대체하는 적층형의 적층 세라믹 커패시터(Multy Layer Ceramic capacitor, MLCC)가 개발되었다. 적층 세라믹 커패시터에서도 저장되는 전하량을 높이는 것이 중요하기 때문에 면적을 늘리기 위한 방법으로 적층된 층수를 늘리는 방법이 사용되고 있다. 다만, 이 같은 경우 층수가 늘어날수록 공정이 어렵고 경제성이 떨어지기 때문에 고유전율을 가지는 물질을 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는, 고온에서도 강유전성 특성을 가지면서도 우수한 사이클 특성과 신뢰성을 갖는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 그래핀 기판을 이용함으로써 우수한 사이클 특성과 신뢰성을 갖는 강유전성 반도체 소자를 이용한 비휘발성 메모리 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 광학적으로 투명하고 기계적으로도 유연성을 가져 플렉시블 소자로서 이용될 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 전술한 이점을 갖는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 그래핀 기저층 상의 그래핀 층; 상기 그래핀 층 상에 상기 그래핀 층으로부터 에피택셜 재결정화된 강유전성 고분자 결정층; 및 상기 강유전성 고분자 결정층 상의 도전성 전극층을 포함하는 반도체 소자가 제공된다.
일부 실시예에서, 상기 강유전성 고분자 결정층은 폴리비닐리덴 플로라이드(PVDF), 상기 폴리비닐리덴 플로라이드를 포함하는 중합체, PVDF-TrFE, PVDF-HFP, PVDF-CTFE와 같은 공중합체, 또는 PVDF-TrFE-CFE 또는 PVDF-TrFE-CTFE와 같은 삼원공중합체, 나일론, 시아노중합체, 및 이들의 중합체, 공중합체 또는 혼합물을 포함할 수 있다.
일부 실시예에서, 상기 강유전성 고분자 결정층은 상기 그래핀 층의 상기 그래핀의 격자의 센터-투-센터 방향으로부터 50 ° 내지 70 ° 씩 회전하는 일정한 방향으로 에피택셜 재결정화 할 수 있다. 또한, 상기 강유전성 고분자 결정층은 80 ℃ 내지 300 ℃ 의 온도에서 형성될 수 있다.
일부 실시예에서, 상기 도전성 전극층은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함할 수 있다.
또한, 그래핀 기저층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 그래핀 층을 형성하는 단계; 상기 그래핀 층 상에 상기 그래핀 층으로부터 강유전성 고분자 결정층을 에피택셜 재결정화시키는 단계; 상기 강유전성 고분자 결정층 상에 도전성 전극층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공될 수 있다.
일부 실시예에서, 상기 에피택셜 재결정화시키는 단계는, 상기 그래핀 층 상에 상기 강유전성 고분자를 포함하는 용액을 도포하는 단계; 및 상기 그래핀 층과 상기 용액의 혼합 이후에 80 ℃ 내지 300 ℃ 의 온도로 열처리하여 상기 그래핀 층 상에 상기 강유전성 고분자를 에피택셜 재결정화시키는 단계를 포함할 수 있다.
일부 실시예에서, 상기 강유전성 고분자 결정층은 폴리비닐리덴 플로라이드(PVDF), 상기 폴리비닐리덴 플로라이드를 포함하는 중합체, PVDF-TrFE, PVDF-HFP, PVDF-CTFE와 같은 공중합체, 또는 PVDF-TrFE-CFE 또는 PVDF-TrFE-CTFE와 같은 삼원공중합체, 나일론, 시아노중합체, 및 이들의 중합체, 공중합체 또는 혼합물을 포함할 수 있다.
상기 에피택셜 재결정화시키는 단계는, 상기 강유전성 고분자 결정층이 상기 그래핀 층의 상기 그래핀의 격자의 센터-투-센터 방향으로부터 50 ° 내지 70 ° 씩 회전하는 일정한 방향으로 에피택셜 재결정화 할 수 있다.
일부 실시예에서, 상기 강유전성 고분자 결정층의 두께는 1nm 내지 4000 nm 일 수 있다.
상기 도전성 전극층은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함할 수 있다.
일부 실시예에서, 상기 그래핀 기저층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다.
또한, 본 발명의 또 다른 과제를 해결하기 위한 일 실시예에 따르면, 전술한 상기 반도체 소자를 포함하는 비휘발성 메모리 장치 및 이의 제조 방법이 제공될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 그래핀 기저층 상의 그래핀 층; 상기 그래핀 층 상에 상기 그래핀 층으로부터 에피택셜 재결정화된 강유전성 고분자 결정층; 및 상기 강유전성 고분자 결정층 상의 도전성 전극층을 포함하는 반도체 소자가 제공된다.
일부 실시예에서, 상기 강유전성 고분자 결정층은 폴리비닐리덴 플로라이드(PVDF), 상기 폴리비닐리덴 플로라이드를 포함하는 중합체, PVDF-TrFE, PVDF-HFP, PVDF-CTFE와 같은 공중합체, 또는 PVDF-TrFE-CFE 또는 PVDF-TrFE-CTFE와 같은 삼원공중합체, 나일론, 시아노중합체, 및 이들의 중합체, 공중합체 또는 혼합물을 포함할 수 있다.
일부 실시예에서, 상기 강유전성 고분자 결정층은 상기 그래핀 층의 상기 그래핀의 격자의 센터-투-센터 방향으로부터 50 ° 내지 70 ° 씩 회전하는 일정한 방향으로 에피택셜 재결정화 할 수 있다. 또한, 상기 강유전성 고분자 결정층은 80 ℃ 내지 300 ℃ 의 온도에서 형성될 수 있다.
일부 실시예에서, 상기 도전성 전극층은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함할 수 있다.
또한, 그래핀 기저층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 그래핀 층을 형성하는 단계; 상기 그래핀 층 상에 상기 그래핀 층으로부터 강유전성 고분자 결정층을 에피택셜 재결정화시키는 단계; 상기 강유전성 고분자 결정층 상에 도전성 전극층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공될 수 있다.
일부 실시예에서, 상기 에피택셜 재결정화시키는 단계는, 상기 그래핀 층 상에 상기 강유전성 고분자를 포함하는 용액을 도포하는 단계; 및 상기 그래핀 층과 상기 용액의 혼합 이후에 80 ℃ 내지 300 ℃ 의 온도로 열처리하여 상기 그래핀 층 상에 상기 강유전성 고분자를 에피택셜 재결정화시키는 단계를 포함할 수 있다.
일부 실시예에서, 상기 강유전성 고분자 결정층은 폴리비닐리덴 플로라이드(PVDF), 상기 폴리비닐리덴 플로라이드를 포함하는 중합체, PVDF-TrFE, PVDF-HFP, PVDF-CTFE와 같은 공중합체, 또는 PVDF-TrFE-CFE 또는 PVDF-TrFE-CTFE와 같은 삼원공중합체, 나일론, 시아노중합체, 및 이들의 중합체, 공중합체 또는 혼합물을 포함할 수 있다.
상기 에피택셜 재결정화시키는 단계는, 상기 강유전성 고분자 결정층이 상기 그래핀 층의 상기 그래핀의 격자의 센터-투-센터 방향으로부터 50 ° 내지 70 ° 씩 회전하는 일정한 방향으로 에피택셜 재결정화 할 수 있다.
일부 실시예에서, 상기 강유전성 고분자 결정층의 두께는 1nm 내지 4000 nm 일 수 있다.
상기 도전성 전극층은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함할 수 있다.
일부 실시예에서, 상기 그래핀 기저층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다.
또한, 본 발명의 또 다른 과제를 해결하기 위한 일 실시예에 따르면, 전술한 상기 반도체 소자를 포함하는 비휘발성 메모리 장치 및 이의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시하는 단면도이다.
도 2a 내지 도 2c는 본 발명의 다양한 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시하는 순서도이다.
도 4a 내지 도 4d는 본 발명의 일실시예들에 따른 반도체 소자들 및 종래기술에 따른 반도체 소자들을 다양한 온도로 열처리 하는 경우의 2차원 그레이징 입사 X-선 회절(2D GIXD)을 측정한 결과를 나타낸다.
도 4e 내지 도 4i는 본 발명의 다른 실시예에 따른 반도체 소자의 적층 구조 및 두께에 따른 2차원 그레이징 입사 X-선 회절(2D GIXD)을 측정한 결과를 나타낸다.
도 5a 내지 도 5d는 도 4a 내지 도 4d의 반도체 소자들을 다양한 온도로 열처리한 후의 SEM 이미지를 나타내는 것이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 소자의 평면도를 나타내는 SEM 이미지이고, 도 6b는 상기 반도체 소자의 제한시야 전자회절(SAED) 분석 결과를 나타내며, 도 6c는 본 발명의 일실시예에 따른 반도체 소자의 그래핀층 상의 강유전체 고분자 모노머들의 분자 동역학(MD) 시뮬레이션 결과이다.
도 7은 본 발명의 일 실시에에 따른 반도체 소자 및 종래 기술에 따른 반도체 소자들을 잔류 분극을 측정한 그래프이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 나타낸 것이다.
도 9a 내지 도 9f는 본 발명의 다른 실시예에 따른 반도체 소자의 I-V 특성, 데이터 유지(retention), 및 내구성(endurance) 특성들을 나타내는 그래프이다.
도 10은 본 발명의 일실시예에 따른 적층 레이어의 투명도(transmittance) 특성들을 나타내는 그래프이다.
도 11은 본 발명의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템을 도시하는 블록도이다.
도 12는 본 발명의 일 실시예들에 따른 반도체 소자를 포함하는 메모리 카 드를 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자들을 포함하는 비휘발성 메모리 장치(100)를 도시하는 단면도이다.
도 1을 참조하면, 일 실시예에 따른 비휘발성 메모리 장치(100)는 반도체 소자의 일 예인 정보 저장을 위한 커패시터(46) 및 셀 선택을 위한 게이트 스택(20)을 포함하는 트랜지스터(TR)를 포함할 수 있다. 커패시터(46)의 일단은 제 1 컨택 플러그(38)에 연결되고, 타단은 트랜지스터(TR)의 소스/드레인 영역(22)에 연결될 수 있다.
제 1 컨택 플러그(38)은 직접 컨택(Direct Contact)으로서 트랜지스터의 게이트 스택(20) 사이에 형성되는 소스/드레인 영역(22)의 기판(10)에 전기적으로 연결되도록 형성되어 있다. 트랜지스터(TR)의 드레인 영역은 접지(GND)되거나 기준 전압에 연결될 수 있다.
직접 컨택에 대응되는 베리드 컨택(Buried Contact)으로서, 제 2 컨택 플러그(28)가 트랜지스터의 소스/드레인 영역(22)의 기판(10)에 전기적으로 연결되도록 형성될 수 있다. 제 2 컨택 플로그(28)의 상부에는 비트 라인(30)이 형성될 수 있다. 비트 라인(30)은 해당 트랜지스터를 통하여 커패시터(46)에 데이터를 출력시키는 데이터 라인이다. 따라서, 본 발명의 실시예에 따른 반도체 소자는 워드 라인에 인가되는 턴온 신호에 따라 해당 트랜지스터가 턴온되면 비트 라인(30)과 커패시터(46)을 통해 입출력 신호가 입출력되는 것을 알 수 있다.
기판(10)은 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층일 수 있다. 또한, 상기 기저 구조체 및 반도체는 실리콘계 재료에 한정되지 않으며, 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, ZnS, ZnSe, 및 CdSe과 같은 Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, ZnO, MgO, MO2와 같은 산화물 반도체 재료, 탄소 나노 결정과 같은 나노 스케일 재료 또는 이들의 복합 재료를 포함할 수 있다.
다른 실시예에서, 기판(10)은 플렉시블 메모리 장치를 구현하기 위해 가요성을 가질 수 있으며, 이 경우, 기판(10)은 수지계 재료로 형성될 수 있다. 상기 수지계 재료는, 예를 들면, 각종 셀룰로오스계 수지; 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)과 같은 폴리에스테르 수지; 폴리에틸렌 수지; 염화 폴리비닐 수지; 폴리카보네이트(PC); 폴리에테리 술폰(PES); 폴리에테르 에테르케톤(PEEK); 및 황화 폴리페닐렌(PPS); 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 조합일 수 있고, 바람직하게는 폴리에틸렌테레프탈레이트(PET) 일 수 있다. 이들 재료들은 예시적일 뿐, 본 발명이 이에 제한되는 것은 아니다.
트랜지스터(TR)는 기판(10) 내 얕은 소자 분리막(field isolation region; 12)에 의해 정의된 액티브 영역에 형성될 수 있다. 트랜지스터(TR)는 상기 액티브 영역 상에 형성된 게이트 절연막(14), 게이트 전극(16), 및 게이트 상부 전극(18)을 포함하는 게이트 스택(20) 및 게이트 스택(20)에 의해 서로 이격된 소오스/드레인들(22)을 갖는 전계효과 트랜지스터(FET)일 수 있다. 여기서, 게이트 상부 전극(18)은 데이터 신호 전달 체계에서 해당 트랜지스터를 지정하는 워드 라인에 대응될 수 있다. 일 실시예에서, 게이트 절연막(14) 및 게이트 전극(16)은 강유전체 고분자 물질과 그래핀일 수 있다. 이 경우, 전계효과 트랜지스터는 강유전성 전계효과 트랜지스터(FeFET)일 수 있다. 이에 대한 자세한 설명은 도 2c를 참조하여 후술하기로 한다.
기판(10)이 전술한 투명 수지계 재료인 경우, 트랜지스터(TR)는, 박막 트랜지스터(thin film transistor; TFT)일 수 있으며, 이들 트랜지스터는 스테거드(staggered) 또는 리버스스테거드(reverse staggered)와 같은 전극 구성을 가질 수 있으며, 이는 예시적이며, 다른 변형 실시예들에 관하여는 공지 기술이 참작될 수 있다.
이들 트랜지스터(TR)에 있어서, 그 채널의 형태(예를 들면, 평면, 트랜치형 등) 또는 불순물 영역(22)의 형상 및 불순물 농도는, 집적도의 증가에 따른 단채널 효과 및 누설 전류와 같은 특성 개선을 위해 적절히 선택될 수 있다. 또한, 상기 스위칭 소자는, 비파괴적 읽기 동작(nondestructive read mode)이 가능한 2 이상의 결합된 트랜지스터들로 구현되거나, 상기 전계효과 트랜지스터를 대체하여 커패시터(46)에 엑세스할 수 있는 그래핀(grapheme) 또는 나노 현상을 이용한 나노 스위칭 소자일 수도 있다. 또는, 집적도의 향상을 위해 선택 소자로서, 바이폴라 트랜지스터와 같은 수직형 소자가 적용될 수도 있다.
커패시터(46)는 제 1 전극(40), 강유전체 고분자층(42), 및 제 2 전극(44)을 포함하며, 이들을 형성할 막들을 적층한 후, 적합한 포토리소그래피 공정과 식각 공정에 의해 패터닝을 하여 형성될 수 있다. 이들 막들은 연속적으로 한번에 식각되거나, 하지층을 패터닝한 이후에, 상부층을 성막하고 패터닝할 수도 있다. 제 1 전극(40)은 제 1 컨택 플러그(38)에 전기적으로 연결되어 있으며, 강유전체 고분자층(42)을 중심으로 제 1 전극(40)에 대향되는 제 2 전극(44)는 제 3 층간 절연막(48) 상에 형성된 금속 배선(50)을 통해 전기적으로 연결되어 있다.
일부 실시예에서, 제 1 전극(40)은 적어도 하나의 그래핀 층일 수 있다. 상기 그래핀 층은 2차원적으로 형성될 수 있으며, 이격된 2 이상의 그래핀 층들로 형성될 수도 있다. 또한, 제 2 전극(44)은 적어도 하나의 도전성 전극층일 수 있다. 상기 도전성 전극층에 대한 상세한 설명은 후술하기로 한다.
이후, 커패시터(46) 상에 이들을 전기적으로 연결하기 위한 배선들을 형성하여 비휘발성 메모리 장치(100)가 완성될 수 있다. 기판(10) 상에 형성된 도전성 부재들, 즉, 트랜지스터(TR), 커패시터(46) 및 배선들(18, 30, 50) 그리고 이들 사이의 연결을 위한 컨택 플러그들(28, 38) 및 비아 플러그들(미도시)은 하나 이상의 절연막들(26, 32, 48)에 의해 전기적으로 절연될 수 있다. 도시하지는 않았지만, 제 2 전극(44)은 단일 금속층으로 금속 배선(50)과 일체로 형성될 수도 있다.
도 1은 셀 어레이 영역(cell array area)에 대하여만 개시하고 있으며, 메모리 셀 어레이 영역에 인접하는 주변 영역(peripheral area)을 구성하는 회로 요소들, 예를 들면, 고전압 트랜지스터 및 저전압 트랜지스터들, 및 이들의 전기적 연결을 위한 배선에 관하여는 공지의 기술이 참작될 수 있다.
도 2a 내지 도 2c는 본 발명의 다양한 실시예들에 따른 반도체 소자(200a, 200b, 200c)를 도시하는 단면도이고, 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시하는 순서도이다. 이들 도면들의 구성 요소들 중 도 1에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
도 2a 및 도 3을 참조하면, 기판(10) 상에 커패시터(46)가 형성된다. 커패시터(46)는 대향하는 제 1 전극(40)과 제 2 전극(44) 사이에 강유전체 고분자층(42)를 포함할 수 있다. 도 2a에서와 같이, 커패시터(46)가 기판(미도시) 상에 수직 적층된 구조를 갖는 경우, 제 1 전극(40)은, 예를 들면, 하부 전극이고, 제 2 전극(44)은, 예를 들면, 상부 전극일 수 있다.
일 실시예에서, 기판(10)은 통상의 반도체 소자 제조 공정이 가능한 평판 형태의 Si 또는 Ge와 같은 Ⅳ족 반도체, SiGe와 같은 혼합 반도체, GaAs 및 GaN과 같은 Ⅲ-Ⅴ족 화합물 반도체, CdS와 같은 Ⅱ-Ⅵ족 반도체 재료, 또는 수지계 재료로 형성될 수 있다. 바람직하게는, 폴리트리페닐아민(PTAA)와 같은 수지계 재료일 수 있다.
또는, 단일 칩 시스템(System on a chip: SOC) 또는 3차원 반도체 소자의 제조를 위해 기판(10)은 커패시터(46)가 형성될 영역에 실리콘 산화물과 같은 절연층 또는 패시베이션층이 형성된 하부 구조를 갖는 집적 회로층일 수도 있다. 또한 상기 세라믹 커패시터가 형성되는 기판(10)은 핀(fin) 구조, 컵(cup) 구조, 기둥(pillar) 구조, 실린더(cylinder) 구조, 다공성 구조와 같은 입체 구조, 또는 이들의 조합된 형태를 가질 수 있다.
일 실시예에서, 기판(10) 상에 커패시터(46)를 형성하기 전에, 기판(10) 표면의 불순물을 제거하거나, 불순물의 확산 또는 부착 특성을 개선하기 위한 적절한 표면 처리가 수행될 수 있다. 예를 들면, 기판(10)의 표면에 대하여 플라즈마 처리, 과산화수소수, 에탄올 및 아세톤과 같은 약액, 또는 탈이온화수를 이용한 세정 공정을 통하여 불순물이 제거될 수 있다. 또한, 기판(10)과 커패시터(46) 사이에서 발생하는 불순물의 확산이나 부착 특성을 개선하기 위하여, 기판(10) 상에 실리콘 산화막, 금속 산화막 또는 금속 질화막과 같은 부가층(미도시)의 형성 공정이 더 수행될 수도 있다.
기판(10) 상에 제 1 전극(40)이 형성될 수 있다(S10). 제 1 전극(40)은 기판(10)상에 도전성 물질로 형성될 수 있으며, 상부의 강유전성 고분자층(42)이 외부와 연결되어 전기장을 인가 받을 수 있는 역할을 한다. 또한, 제 1 전극(40)에 연장되는 전극이 더 형성되어(미도시) 외부에서 장치 또는 전원과 용이하게 연결되도록 구성될 수 있다.
상기 도전성 물질은 도전체이며, 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬 (Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물을 포함할 수 있다. 그러나, 제 1 전극(21) 물질은 전술한 금속 도전체에 한정되는 것은 아니다. 예를 들면, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 또는 2 이상으로 형성될 수 있고, 바람직하게는 그래핀일 수 있다.
제 1 전극(40)의 구조는 평판 커패시터를 형성하기 위한 면상 구조, 전극 표면적을 증가시키기 위한 핀(fin) 구조, 컵(cup) 구조, 기둥(pillar) 구조, 실린더(cylinder) 구조와 같은 입체 구조, 또는 이들의 조합된 형태를 가질 수 있다. 다른 실시예에서, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene)을 포함한 탄소계 복합체를 기판으로 형성할 경우, 제 1 전극(40)은 상기 기판의 표면 형상(mopology)을 따라 다중 그물망과 같은 다공성 형태로 형성될 수 있다.
제 1 전극(40)은 저압 화학기상증착법(low pressure chemical vapor deposition; LPCVD), 플라즈마강화 화학기상증착법과 같은 화학기상 증착법(CVD), 레이저 융발법(laser ablation) 또는 물리기상증착법에 의해서 형성될 수도 있다. 그러나 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 또한, 제 1 전극(40)을 위해 형성된 도전성 물질의 층에 대해 패터닝 공정을 수행하여 기판(10)의 일부 상에만 제 1 전극(40)이 제공되거나, 이격된 형태의 복수 개의 제 1 전극들이 제공될 수도 있다.
제 1 전극(40) 상에 강유전체 고분자층(42)이 형성된다(S20). 강유전체 고분자층(42)은 제 1 전극(40) 상에 적어도 일부가 중첩되어 형성되며, 강유전체를 이용하여 전기 에너지를 저장한다. 강유전체 고분자층(42)은, 예를 들면, 폴리비닐리덴 플로라이드(PVDF)나, 상기 폴리비닐리덴 플로라이드를 포함하는 중합체, PVDF-TrFE, PVDF-HFP, PVDF-CTFE와 같은 공중합체, 또는 PVDF-TrFE-CFE 또는 PVDF-TrFE-CTFE와 같은 삼원공중합체가 포함되거나, 그 밖의 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체 또는 이들의 혼합물을 포함할 수 있다.
상기 화합물을 포함하는 강유전체 고분자층(42)은 저압화학기상증착법(low pressure chemical vapor deposition; LPCVD), 플라즈마강화 화학기상증착법, 레이저 융착법(laser ablation) 또는 스퍼터링법과 같은 기상 증착법 또는 솔겔법 (solgel)과 같은 액상법에 의해서 형성될 수도 있다. 그러나 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다.
강유전체 고분자층(42) 형성 후 열처리가 수행될 수 있다(S30). 상기 열처리를 통하여, 강유전체 고분자층(42)의 화합물이 결정화되어, 강유전체 고분자층(42)은 강유전성을 나타낼 수 있다. 상기 열처리는, 예를 들면, 80 ℃ 내지 300 ℃의 온도 범위 내에서 수행될 수 있다. 80 ℃ 미만의 온도에서 열처리를 하게 되면 유전체가 결정화되지 않기 때문에 강유전성을 나타내지 않는다. 또한, 300 ℃를 초과하는 온도에서는 커패시터의 누설전류의 증가로 인해 소자 특성이 열화될 수 있다.
특히, 강유전체 고분자층(42)에 포함되는 고분자 화합물의 녹는점(Tm) 이상의 온도 범위인 158 ℃ 내지 300 ℃의 온도 범위에서 열처리를 수행하는 경우, 상기 고분자 화합물이 녹았다가 재결정되는 과정을 거칠 수 있다. 이 경우, 강유전체 고분자층(42)은 제 1 전극(40) 상에서 에피택셜 재결정화될 수 있다. 상기 에피택셜 재결정화된 강유전체 고분자층(42)은 폴리머 체인이 제 1 전극(40) 에 대하여 일정한 방향으로 배열되어 있으며, 이러한 강유전체 고분자층(42)을 포함하는 커패시터(46)는 잔류 분극값이 크고 보자력(coercive force)은 작은 전기적 특성을 나타낸다.
일부 실시예에서, 상기 열처리는 환원성 도는 비환원성 분위기에서 수행될 수 있다. 상기 환원성 분위기는 질소 또는 수소 가스를 사용하여 제공될 수 있으며, 상기 비활성 분위기는 아르곤, 네온, 또는 헬륨 가스를 사용하여 제공될 수도 있다. 상기 열처리는 상기 금속 또는 준금속의 종류에 따라 열처리 시간, 온도 및/또는 분위기가 달라질 수 있으며, 상기 유전체가 그래핀층 상에 에피택셜 재결정화(Epitaxial Growth)할 수 있도록 하는 적합한 시간, 온도 및/또는 분위기가 선택될 수 있다.
열처리 이후 강유전체 고분자층(42) 상에 제 2 전극(44)이 형성된다(S40). 제 2 전극(44)은 강유전체 고분자층(42)과 적어도 일부가 중첩되도록 강유전체 고분자층(42) 상에 형성되는 도전성 물질을 포함하는 도전성 전극층이며, 하부의 강유전체 고분자층(42)이 외부와 연결되어 전기장을 인가 받을 수 있는 역할을 한다. 또한, 제 2 전극(44)에 연장되는 전극이 더 형성되어(미도시) 외부에서 장치 또는 전원과 용이하게 연결되도록 구성될 수 있다.
상기 도전성 전극층은 도전체를 포함하며, 상기 도전체는, 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물일 수 있다. 그러나, 제 2 전극(44) 물질은 전술한 금속 도전체에 한정되는 것은 아니다. 예를 들면, 제 2 전극(44)은 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 또는 2 이상으로 형성될 수 있다.
제 2 전극(44)의 형태는 하부의 유전층의 표면(mopology)를 따라 형성될 수 있으며, 평판 캐패시터 구조를 형성하기 위한 면상 구조, 전극 표면적을 증가시키기 위한 핀(fin) 구조, 컵(cup) 구조, 기둥(pillar) 구조, 실린더(cylinder) 구조와 같은 입체 구조, 또는 이들의 조합된 형태를 가질 수 있다.
제 2 전극(44)를 형성하는 단계(S40)는 화학기상증착법(low pressure chemical vapor deposition; LPCVD), 플라즈마강화 화학기상증착법과 같은 화학기상 증착법, 레이저 융발법(laser ablation) 또는 물리기상증착법에 의해서 달성될 수도 있다. 그러나 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 패터닝 공정에 의해 강유전체 고분자층(42) 상에 일부만 제 2 전극(44)이 제공될 수 있다. 일부 실시예에서, 제 1 전극(40) 및 제 2 전극(44)는 구조상 위치 및 제조 방법에서의 순서는 서로 교환될 수 있다. 또한, 다른 실시예에서는, 열처리 단계(S30) 및 제 2 전극(44)의 형성 단계(S40)의 순서는 서로 교환될 수 있다.
도 2b는 본 발명의 다른 실시예에 따른 반도체 소자를 도시하는 단면도이다. 이들 도면들의 구성 요소들 중 도 2a에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
제 2 전극(44)은 강유전체 고분자층(42)과의 계면에 금속 장벽층(barrier metal, 43)을 포함할 수 있다. 금속 장벽층(43)은 상기 제 2 전극(44)와 강유전체 고분자층(42) 사이에서 구성 원소의 확산으로 인한 각층의 오염을 막거나, 접착력을 향상시키거나, 에너지 밴드의 장벽을 조절하기 위한 얇은 막으로서, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 크롬(Cr), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 어느 하나 또는 2 이상의 화합물로 형성될 수 있다.
상기 오염의 현상으로는 불순물의 확산으로 인한 금속의 산화, 초전 재료의 결정 구조의 변경, 제 2 전극(44)과 강유전체 고분자층(42) 사이의 낮은 에너지 장벽으로 발생하는 전하의 이동, 및 제 2 전극(44)과 강유전체 고분자층(42)의 접촉 불량 중 어느 하나 또는 2 이상의 현상을 포함할 수 있다. 금속 장벽층(43)의 형성은 전술한 제 1 전극(40) 또는 제 2 전극(44)의 형성 방법으로 형성할 수 있다.
일부 실시예에서는, 금속 장벽층(43)을 제 2 전극(44)과 강유전체 고분자층(42)의 경계면 사이뿐만 아니라, 커패시터(46)의 각 구성요소인 제 1 전극(40), 강유전체 고분자층(42), 제 2 전극(44)와 절연막(48)의 경계면 사이에 형성시켜 상기 오염의 현상들을 방지할 수 있다.
도 2c를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(200c)는 강유전체 전계 트랜지스터(FeFET)일 수 있다.
먼저, 기판(10) 상에 활성 영역을 정의하는 소자 분리막(12)을 형성할 수 잇다. 여기서, 소자 분리막(12)은 기판(10)을 일정 수준 이상의 깊이로 형성되는 트렌치를 매립시키는 실리콘 산화막으로 이루어질 수 있다. 도시하지는 않았지만, 기판(10)의 전면에 소정 깊이로 채널 불순물로 사용되는 도전성 불순물을 이온주입할 수도 있다.
소자 분리막(12)이 형성된 활성 영역의 기판(10) 상에는 적어도 하나 이상의 트랜지스터를 형성할 수 있다. 여기서, 트랜지스터는 능동 소자로서 채널을 통해 소스/드레인 영역(22)간에 스위칭 동작이 이루어지는 게이트 스택(20)으로 이루어진다. 게이트 스택(20)은 기판(10) 상에 게이트 절연막(14)을 형성하고, 상기 게이트 절연막(14) 상에 소정 두께의 게이트 전극(16)과, 게이트 상부 전극(18)을 적층하고, 트랜지스터의 소스/드레인 영역(22)이 노출될 수 있도록 상기 게이트 상부 전극(18), 상기 게이트 전극(16), 및 게이트 절연막(14)을 제거함으로써 형성될 수 있다.
일 실시예에서, 게이트 절연막(14)은 상기 강유전체 고분자층일 수 있고, 게이트 전극(16)은 그래핀일 수 있다. 상기 그래핀 및 상기 강유전체 고분자층을 이용하는 경우, 상기 트랜지스터는 게이트 절연막(14) 및 게이트 전극(16) 적층 이후 또는 게이트 스택(20)의 형성 이후에, 80 ℃ 내지 300 ℃ 로 열처리함으로써 게이트 절연막(14)에 포함되는 상기 강유전체 고분자들이 녹았다 재결합하며 그래핀층 상에 에피택셜 재결정화할 수 있다. 상기 에피택셜 재결정화하는 상기 강유전체 고분자들은 더 높은 잔류분극과 낮은 보자력을 가질 수 있고, 강유전체 고분자들의 녹는 점 이상의 온도에서 제조 공정을 거치는 반도체 소자에도 적용이 가능하게 된다.
도 3c를 참조하여 본 발명의 일실시예에 따른 강유전성 전계 트랜지스터는 탑 게이트(top gate) 구조로 설명되었으나, 바텀 게이트(bottom gate) 구조로 형성될 수도 있다. 또한, 소스 또는 드레인 중 적어도 하나 이상을 그래핀을 이용하여 투명하고 플렉시블한 2차원 트랜지스터 또는 3차원 트랜지스터로 구현하는 것도 가능하다 할 것이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 반도체 소자들을 다양한 온도로 열처리 하는 경우의 2차원 그레이징 입사 X-선 회절(2D GIXD)을 측정한 결과를 나타낸다. 도 4a 및 도 4b는 실리콘 산화물층 상에 강유전체 고분자층을 형성한 반도체 소자와 화학 기상 증착된 그래핀 층 상에 강유전체 고분자층을 형성한 반도체 소자를 80 ℃ 내지 158 ℃의 온도에서 90 내지 210 분 동안 열처리한 경우이고,
도 4c 및 도 4d는 실리콘 산화물층 상에 강유전체 고분자층을 형성한 반도체 소자와 화학 기상 증착된 그래핀 층 상에 강유전체 고분자층을 형성한 반도체 소자를 158 ℃ 내지 300 ℃의 온도에서 20 내지 40분 동안 열처리한 경우의 2D GIXD 측정 결과를 나타내는 그래프이다.
도 4a 및 도 4b를 참조하면, 실리콘 산화물층 상에 강유전체 고분자층을 형성한 반도체 소자 및 그래핀층 상에 강유전체 고분자층을 형성한 반도체 소자 모두 (110) 또는 (200) 평면에 대응하는 자오선 영역에서의 패턴이 강화됨을 확인할 수 있다. 이는 강유전체 고분자층을 스핀 코팅할 때 발생되는 강한 원심력으로부터 유발되는 체인 방향이 우세하기 때문으로 보인다. 그러나, 강유전체 고분자층을 포함하는 반도체 소자의 응용을 위하여는 부가적인 열처리 공정을 필요로 하는 경우들이 있어, 고온에서 강유전체 고분자층의 강유전성 특성이 유지될 수 있어야 한다.
도 4c 및 도 4d를 참조하면, 이러한 부가적인 열처리 공정을 위하여 실리콘 산화물층 및 그래핀층 상에 강유전체 고분자층을 스핀 코팅하여 형성한 후 열처리하였다. 도 4c의 실리콘 산화물 상의 강유전체 고분자층은 녹는점 이상의 158 ℃ 내지 300 ℃ 의 온도에서 15분 내지 45분 동안 열처리 하는 경우, 용융되고 재결정화되면서 강유전체 고분자 결정의 (110) 또는 (200) 평면으로부터 발생되는 강한 반사 피크가 적도 방향으로 회전되었다. 이는 강유전체 고분자 결정의 c-체인의 축이 실리콘 산화물층과 수직한 방향과 평행하도록 우세하게 배열됨을 나타내고, 이러한 결정의 배열은 강유전체 고분자층의 강유전성 특성을 변경하게 되므로 극성 특성이 악화시켜 강유전성 소자로서 역할을 더 이상 할 수 없게 한다.
그러나, 도 4d의 그래핀층 상의 강유전체 고분자층은 녹는점 이상의 158 ℃ 내지 300 ℃ 의 온도에서 열처리 하는 경우, 용융되고 재결정화되면서 두 개의 개별적인 반사 피크를 가지며, 자오선 방향과 자오선 방향으로부터 약 60°떨어진 방향에서 강화된 반사 피크를 나타낸다. 상기 반사 피크는 스핀 코팅된 강유전체 고분자층 또는 상기 스핀 코팅 이후 80 ℃ 내지 158 ℃ 미만의 온도에서 100 내지 140분 동안 열처리를 진행한 강유전체 고분자층의 기판과 평행한 방향으로 놓은 체인축(c-axis)과 동일한 방향으로 체인축이 놓임을 나타낸다. 따라서, 그래핀 층 상에서 재결정화된 강유전체 고분자층은 강유전성 특성이 변경되지 아니하므로, 강유전성 소자로서 반도체 소자에 응용될 수 있으며, 고온 공정에서도 사용될 수 있는 장점을 가질 수 있다.
또한, 도 4e 내지 도 4i는 본 발명의 다른 실시예에 따른 반도체 소자의 적층 구조 및 두께에 따른 2차원 그레이징 입사 X-선 회절(2D GIXD)을 측정한 결과를 나타낸다. 도 4e를 참조하면, 상기 반도체 소자는 실리콘 기판 상에 강유전체 고분자층 및 그래핀층을 차례로 적층하여 형성될 수 있다. 이러한 반도체 소자는 강유전체 고분자층의 녹는점 이상의 158 ℃ 내지 300 ℃ 의 온도에서 열처리 하는 경우, 그래핀 층 상에 강유전체 고분자층이 형성된 반도체 소자의 경우와 같이, 용융되고 재결정화되면서 두 개의 개별적인 반사 피크를 가지며, 자오선 방향과 자오선 방향으로부터 약 60°떨어진 방향에서 강화된 반사 피크를 나타낸다. 따라서, 그래핀층 상에 강유전체 고분자층이 형성되는 경우 뿐 아니라, 그래핀층 하에 강유전체 고분자층이 형성되는 경우에도 동일한 특성을 보임을 알 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예들에 따른 반도체 소자들을 다양한 온도로 열처리한 후의 SEM 이미지를 나타내는 것이다. 도 5a 및 도 5b는 도 4a 및 도 4b와 동일한 방법으로 제조된 반도체 소자의 SEM 이미지이고, 도 5c 및 도 5d는 도 4a 및 도 4b와 동일한 방법으로 제조된 반도체 소자의 SEM 이미지를 나타낸다.
도 5a 및 도 5b를 참조하면, 강유전체 고분자층은 실리콘 산화물층 및 그래핀층 상에 형성되는 모든 경우에서 녹는 점 이하의 온도로 열처리하는 경우에 바늘 모양의 결정 구조를 나타냄을 확인할 수 있다. 그러나, 녹는 점 이상의 온도로 열처리하는 경우에는 실리콘 산화물층 상에 형성되는 강유전체 고분자층은 용융되고 재결정화된 후 바늘 모양의 결정 구조가 관찰되지 아니한다. 반면에, 그래핀층 상에 형성되는 강유전체 고분자층은 용융 및 재결정화 이후에도 바늘 모양의 결정 구조를 확인할 수 있고, 이는 녹는 점 이하의 온도에서 열처리하는 경우보다 더 우세하게 성장됨을 알 수 있다. 다양한 기판 층상에 용융되고 재결정되는 강유전체 고분자층에서 바늘 모양의 결정 구조가 발견되지 않는 것을 고려해볼 때, 그래핀층 상의 강유전체 고분자층의 모폴로지(morphology)는 고유한 특징으로 보이며, 이는 그래핀층과 강유전체 고분자층 사이의 특별한 인터랙션에 기인한 것으로 파악될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 반도체 소자 중 에피택셜 재결정화된 강유전체 고분자층을 포함하는 커패시터의 평면도를 나타내는 SEM 이미지이고, 도 6b는 제한시야 전자회절(SAED) 분석 결과를 나타내며, 도 6c는 본 발명의 일실시예에 따른 그래핀층 상의 강유전체 고분자 모노머들의 분자 동역학(MD) 시뮬레이션 결과이다.
도 6a를 참조하면, 그래핀층 상에 바늘 모양의 결정들로 구성된 강유전체 고분자층이 60도씩 틀어진 세 방향으로 형성됨을 확인할 수 있다. 이로써, 본 발명의 그래핀층은 새로운 타입의 강유전체 고분자의 결정 배향을 제공할 수 있음을 알 수 있다.
이러한 강유전체 고분자 결정과 그래핀 사이의 고유한 에피택셜 관계를 살펴보기 위하여 제한시야 전자회절(SAED)을 측정하였다. 대면적의 화학기상증착된 그래핀층 및 상기 그래핀층 상의 강유전체 고분자층을 비정질의 탄소가 코팅된 투과형 전자 현미경(TEM) 그리드로 트랜스퍼하여 SAED 측정을 실시하였다. 도 6b를 참조하면, 면간거리(d-spacing)가 2.55Å인 강유전체 고분자 결정의 (001) 결정면이 상기 그래핀층의 센터-투-센터의 세가지 방향 중 하나의 방향과 같은 방향으로 정렬됨을 알 수 있다. 상기 배열의 가장 큰 이유로는, 그래핀 시트로부터 헥사고날 격자의 센터-투-센터의 거리가 2.46Å이므로, 강유전체 고분자의 (001) 결정면의 면간거리(d-spacing)인 2.55Å와 약 3.7%의 부정합을 보이기 때문이다. 그래핀과 강유전체 고분자 사이의 이러한 작은 격자의 차이에 의하여 강유전체 고분자 결정의 c-축이 그래핀의 지그재그 방향을 따라 배열되어, 도 6b와 같이 그래핀의 결정으로부터 나오는 회절 피크와 강유전체 폴리머로부터 나오는 회절 피크가 30°의 회전 각도를 보임을 알 수 있다. 도 6c를 참조하면, 에피택시 성장되는 강유전성 고분자층은 그래핀층의 헥사고날(hexagonal) 격자의 센터-투-센터(center-to-center) 방향으로부터 0°, 60°, 120° 또는 180° 의 일정한 방향으로 재결정화됨을 알 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자들을 잔류 분극을 측정한 그래프이다. 도 7을 참조하면, 실리콘층 상에 강유전체 고분자층을 형성하여 200 ℃ 로 열처리한 반도체 소자와 그래핀층 상에 강유전체 고분자층을 형성하여 200 ℃로 열처리한 반도체 소자의 잔류 분극이 상이함을 확인할 수 있다. 그래핀층 상에 강유전체 고분자층이 형성된 반도체 소자의 경우 잔류 분극은 6.49 μC/㎠ 이고, 보자력이 17.83 V 이며, 실리콘층 상에 강유전체 고분자층이 형성된 반도체 소자의 경우에는 잔류 분극이 4.15 μC/㎠ 이다.
이와 같이, 강유전체 고분자층 내의 고분자의 에피택셜 재결정화는 고온 처리 후에도 적합한 강유전성을 갖는 방향성이 유지되는 특성을 제공하기 때문에, 고성능의 강유전성 커패시터에 그래핀 전극이 적합하다는 것을 확인할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 나타낸 것이다.
도 8을 참조하면, 먼저 금속(구리) 포일 기저층에 화학기상증착 방법으로 그래핀층을 형성한 후, 상기 그래핀층의 트랜스퍼를 위하여 그래핀층 상에 폴리메틸 메타크릴레이트(PMMA) 층을 형성하고, 상기 금속 포일을 암모늄퍼서페이트 용액을 이용하여 제거한 후, 기계적으로 플렉시블한 폴리(에틸렌 테레프탈레이트)(PET)/폴리(4-비닐페놀) 기판 상에 트랜스퍼하고, 잔여 PMMA 물질을 제거한다.
이후, 패터닝된 그래핀 소스 및 드레인 전극 어레이들을 25 nm 두께의 알루미늄(Al) 패턴 마스크를 이용하여 RIE 방식으로 선택적으로 에칭하여 제조한다.
반도체 물질인 폴리[비스(4-페닐)-(2,4,6=트리메틸페닐)아민](PTAA)층 및 강유전체 물질인 PVDF-TrFE을 차례로 스핀코팅하여 준비하고, 이러한 이중층은 기 패터닝된 소스 및 드레인 전극 상으로 트랜스퍼한다. 이후, 다른 그래핀/PMMA 층을 상기 PVDF-TrFE 층의 상부로 트랜스퍼하여 탑 게이트를 제조한다. 상기 그래핀/PMMA층 상에 쉐도우 마스크로서 70nm 두께의 알루미늄 필름을 형성하고, RIE 에칭 공정을 수행하여 알루미늄 패턴 마스크가 형성되지 아니한 상기 PVDF-TrFE층 및 반도체 폴리머층의 일부 영역을 제거한다. 마지막으로, 그래핀 전극 상의 잔여 알루미늄 층은 과황산암모늄(APS)를 이용하여 에칭하여 제거하고, 생성된반도체 소자를 135 ℃ 에서 120 분간 열처리한다.
도 9a 내지 도 9f는 도 8을 참조하여 설명한 제조 공정에 따라 제조된 본 발명의 다른 실시예에 따른 반도체 소자인 강유전성 전계 트랜지스터(FeFET)의 특성을 측정한 결과이다.
도 9a를 참조하면, 본 발명의 강유전성 전계 트랜지스터는 게이트 절연층으로서 강유전성 고분자 물질인 PVDF-TrFE을 포함하기 때문에, 강유전성 스위칭에 의하여 야기되는 이동 이력 곡선(transfer hysteresis curve)의 특징을 나타냄을 알 수 있다. 또한, 상기 강유전성 전계 트랜지스터는 그래핀 전극 및 반도체 층으로 투명한 PTAA층을 이용함으로써 광학적으로 투명성을 지닐 수 있다.
도 9b 및 도 9c를 참조하면, 상기 강유전성 전계 트랜지스터는 뛰어난 시간 의존성 데이터 유지 능력을 갖는다. 도 8b에 따르면, 게이트 전압이 0이고 소스-드레인의 전압차를 20V 일 때, 독립적으로 측정되는 온-오프 전류값은 104 초가 경과한 이후에도 크게 변화하지 않는 것을 확인할 수 있다. 또한, 도 9c에 따르면, 반복되는 데이터 프로그래밍 및 삭제를 위하여 게이트 전압 스윕을 통한 내구성을 실험한 결과, 125번의 스윕 사이클을 진행하는 동안 온/오프 전류 비율은 큰 변화없이 유지됨을 관찰할 수 있었다.
도 9d는 짧은 시간의 게이트 전압 인가시 소장의 특성을 나타내는 결과이다.도 9d를 참조하면, 시간에 따른 IDS 값의 변동을 측정해 본 결과, 50 ms 간격으로 온/오프가 스위칭됨을 알 수 있다.
또한, 상기 강유전성 전계 트랜지스터는 소스, 드레인, 및 게이트 전극 모두 그래핀으로 제조될 수 있으므로, 광학적으로 투명한 특성과 동시에 기계적으로도 유연성을 가질 수 있다. 다양한 기계적인 자극 조건의 예로서 접힘 직경 및 접힘 횟수에 따른 상기 강유전성 전계 트랜지스터의 비휘발성 메모리 성능 및 상기 강유전성 전계 트랜지스터의 투명도를 측정하였다.
도 9e 및 도 9f를 참조하면, 4 mm 이내의 접힘 직경에서는 초기 온-오프 전류값이 거의 변화하지 아니함을 알 수 있고, 5 mm 직경의 강유전성 전계 트랜지스터를 1,000번 반복하여 접힘 동작을 수행함에도 불구하고 온-오프 전류 값은 유지됨을 확인할 수 있다.
도 10은 본 발명의 일실시예에 따른 적층 레이어의 투명도(transmittance) 특성들을 나타내는 그래프이다.
도 10을 참조하면, 적층 레이어는 도 1 내지 도 3을 참조하여 본 발명의 다양한 실시예에 따라 제조된 반도체 소자에 들어가는 각각의 모드 레이어들을 적층하여 형성되었다. 상기 적층 레이어는 투명한 폴리머인 폴리에틸렌 프탈레이트(Bare PET)의 약 90%의 투명도를 나타냈다. 바람직하게는, 약 400 nm 내지 780 nm 의 가시광선 영역에서 약 84% 이상의 투명도를 나타냄을 확인할 수 있다.
따라서, 본 발명의 실시예에 따르면, 우수한 전기적 특성 및 내구성을 갖는 플렉시블 메모리 장치가 제공될 수 있다. 상기 플렉시블 메모리 장치는 형상 변화가 자유로워, 전자 제품의 형태에 구속되지 않고, 다양하게 제조될 수 있다. 또한, 퓨즈, 안티 퓨즈와 같은 퓨즈 구조나 논리 소자로서 응용될 수도 있다.
본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 비휘발성 메모리 장치는 단일 메모리 장치로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 비휘발성 메모리 장치가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 비휘발성 메모리 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), MultiChip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 11은 본 발명의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템(1000)을 도시하는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1010), 입출력 장치(I/O; 1020), 기억 장치(storage device; 1030), 인터페이스(1040) 및 버스(bus; 1050)를 포함할 수 있다. 컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합될 수 있다.
컨트롤러(1010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드(keypad), 키보드 또는 디스플레이 장치를 포함할 수 있다. 기억 장치(1030)는 데이터 및/또는 명령어를 저장할 수 있으며, 기억 장치(1030)는 본 명세서에 개시된 비휘발성 메모리 장치, 커패시터와 같은 반도체 소자를 포함할 수 있다.
일부 실시예에서, 기억 장치(1030)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/ 또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1040)는 유선 또는 무선 형태일 수 있다. 이를 위하여, 인터페이스(1040)는 안테나 또는 유무선 트랜시버를 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램을 더 포함할 수도 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드(1100)를 도시하는 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1100)는 기억 장치(1110)를 포함한다. 기억 장치(1110)는 본 발명에 따른 비휘발성 메모리 장치, 커패시터와 같은 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1110)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/또는 에스램 장치)를 더 포함할 수도 있다. 메모리 카드(1100)는 호스트(Host)와 기억 장치(1110) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
메모리 컨트롤러(1120)는 메모리 카드(1100)의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(CPU; 1122)을 포함할 수 있다. 메모리 컨트롤러(1120)는 중앙 프로세싱 유닛(1122)의 동작 메모리로서 사용되는 에스램(SRAM; 1121)을 포함할 수도 있다. 이에 더하여, 메모리 컨트롤러(1120)는 호스트 인터페이스(1123) 및 메모리 인터페이스(1125)를 더 포함할 수 있다. 호스트 인터페이스(1123)는 메모리 카드(1100)와 호스트(Host) 사이의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1125)는 메모리 컨트롤러(1120)와 기억 장치(1110)를 서로 접속시킬 수 있다. 또한, 메모리 컨트롤러(1120)는 에러 정정 블록(ECC; 1124)을 더 포함할 수 있다. 에러 정정 블록(1124)은 기억 장치(1110)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1100)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1100)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이러한 메모리 카드(1100)는 비휘발성 메모리 장치를 포함하며, 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다. 이 경우, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 페타스케일(petascale)의 컴퓨팅 성능을 제공할 수 있으며, 고속의 자료 입출력이 가능하도록 한다.
전술한 실시예들은 주로 메모리 장치에 관하여 개시하고 있지만, 이는 예시적이며, 당업자라면, 본 발명의 실시예에 따른 가변 저항체는 퓨즈 및 안티퓨즈, 또는 FPGA와 같은 논리 회로의 온/오프 스위칭 소자로도 응용될 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (16)

  1. 적어도 하나의 그래핀 층;
    상기 적어도 하나의 그래핀 층 상에 상기 적어도 하나의 그래핀 층으로부터 에피택셜 재결정화된 강유전성 고분자 결정층; 및
    상기 강유전성 고분자 결정층 상의 적어도 하나의 도전성 전극층을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 강유전성 고분자 결정층은 폴리비닐리덴 플로라이드(PVDF), 상기 폴리비닐리덴 플로라이드를 포함하는 중합체, PVDF-TrFE, PVDF-HFP, PVDF-CTFE와 같은 공중합체, 또는 PVDF-TrFE-CFE 또는 PVDF-TrFE-CTFE와 같은 삼원공중합체, 나일론, 시아노중합체, 및 이들의 중합체, 공중합체 또는 혼합물을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 강유전성 고분자 결정층은 상기 그래핀 층의 상기 그래핀의 격자의 센터-투-센터 방향으로부터 50 ° 내지 70 ° 씩 회전하는 일정한 방향으로 에피택셜 재결정화되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 강유전성 고분자 결정층은 80 ℃ 내지 300 ℃ 의 온도에서 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 강유전성 고분자 결정층은 1 nm 내지 4000 nm의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 도전성 전극층은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 그래핀 층이 형성되는 그래핀 기저층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 그래핀 기저층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 적어도 하나의 그래핀층을 제공하는 단계;
    상기 적어도 하나의 그래핀층 상에 상기 적어도 하나의 그래핀층으로부터 강유전성 고분자 결정층을 에피택셜 재결정화시키는 단계;
    상기 강유전성 고분자 결정층 상에 적어도 하나의 도전성 전극층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 에피택셜 재결정화시키는 단계는,
    상기 적어도 하나의 그래핀층 상에 상기 강유전성 고분자를 포함하는 용액을 도포하는 단계; 및
    상기 그래핀층과 상기 용액의 혼합 이후에 80 ℃ 내지 300 ℃ 의 온도로 열처리하여 상기 그래핀층 상에 상기 강유전성 고분자를 에피택셜 재결정화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 강유전성 고분자는 폴리비닐리덴 플로라이드(PVDF), 상기 폴리비닐리덴 플로라이드를 포함하는 중합체, PVDF-TrFE, PVDF-HFP, PVDF-CTFE와 같은 공중합체, 또는 PVDF-TrFE-CFE 또는 PVDF-TrFE-CTFE와 같은 삼원공중합체, 나일론, 시아노중합체, 및 이들의 중합체, 공중합체 또는 혼합물을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 9 항에 있어서,
    상기 에피택셜 재결정화시키는 단계는, 상기 강유전성 고분자 결정층이 상기 그래핀 층의 수평방향으로부터 10° 내지 80° 의 각도를 갖는 일정한 방향으로 성장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 9 항에 있어서,
    상기 강유전성 고분자 결정층은 1nm 내지 4000nm 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 9 항에 있어서,
    상기 도전성 전극층은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 1 항 또는 제 4 항 기재의 상기 반도체 소자를 포함하는 비휘발성 메모리 장치.
  16. 적어도 하나의 그래핀 층;
    상기 적어도 하나의 그래핀 층 상에 형성되는 바늘 형상의 결정 구조를 갖는 강유전성 고분자 결정층; 및
    상기 강유전성 고분자 결정층 상의 적어도 하나의 도전성 전극층을 포함하는 반도체 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937885B2 (en) 2018-09-18 2021-03-02 Samsung Electronics Co., Ltd. Electronic device and method of manufacturing the same
KR20210110149A (ko) * 2020-02-27 2021-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 강유전성 커패시터를 가진 강유전성 랜덤 액세스 메모리 디바이스
CN115259144A (zh) * 2022-03-21 2022-11-01 低维新材料科技(苏州)有限公司 一种基于石墨烯的高分子复合材料的制备方法和应用
CN115364888A (zh) * 2022-10-25 2022-11-22 山东华夏神舟新材料有限公司 一种负载型加氢脱氯催化剂及其制备方法、用途和采用该催化剂制备三氟氯乙烯的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2012064285A1 (en) 2010-11-10 2012-05-18 National University Of Singapore Transparent graphene conductor with permanent dipole layer
US9368581B2 (en) 2012-02-20 2016-06-14 Micron Technology, Inc. Integrated circuitry components, switches, and memory cells

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937885B2 (en) 2018-09-18 2021-03-02 Samsung Electronics Co., Ltd. Electronic device and method of manufacturing the same
US11538918B2 (en) 2018-09-18 2022-12-27 Samsung Electronics Co., Ltd. Electronic device and method of manufacturing the same
US11908918B2 (en) 2018-09-18 2024-02-20 Samsung Electronics Co., Ltd. Electronic device and method of manufacturing the same
KR20210110149A (ko) * 2020-02-27 2021-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 강유전성 커패시터를 가진 강유전성 랜덤 액세스 메모리 디바이스
US11450676B2 (en) 2020-02-27 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory device with a three-dimensional ferroelectric capacitor
CN115259144A (zh) * 2022-03-21 2022-11-01 低维新材料科技(苏州)有限公司 一种基于石墨烯的高分子复合材料的制备方法和应用
CN115259144B (zh) * 2022-03-21 2023-08-25 低维新材料科技(苏州)有限公司 一种基于石墨烯的高分子复合材料的制备方法和应用
CN115364888A (zh) * 2022-10-25 2022-11-22 山东华夏神舟新材料有限公司 一种负载型加氢脱氯催化剂及其制备方法、用途和采用该催化剂制备三氟氯乙烯的方法
CN115364888B (zh) * 2022-10-25 2022-12-30 山东华夏神舟新材料有限公司 一种负载型加氢脱氯催化剂及其制备方法、用途和采用该催化剂制备三氟氯乙烯的方法

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