KR20170104921A - 강력한 정적 랜덤 액세스 메모리를 확보하기 위한 판독 도움 방법 및 장치 - Google Patents
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Abstract
일반적인 측면에 따르면, 장치는 정보의 비트를 저장하는 비트 셀을 포함할 수 있다. 상기 장치는 제1 전압을 제공하여 상기 비트 셀에 전력을 공급하는 제1 전압원을 포함할 수 있다. 상기 장치는 상기 비트 셀로부터 상기 비트 판독을 야기하는 워드라인 드라이버를 포함할 수 있다. 상기 워드라인 드라이버는 상기 제1 전압보다 낮은 제2 전압에서 판독 동작 동안 동작하고, 상기 제2 전압은 복수의 커패시턴스들 사이의 챠지 쉐어링에 의해 결정될 수 있다. 상기 워드라인 드라이버는 입력 워드라인 신호가 상기 워드라인 드라이버에 인가되기 전에 상기 제1 전압으로부터 상기 워드라인 드라이버의 연결을 끊는 스위치를 포함하고, 상기 스위치는 클럭 신호에 반응할 수 있다.
Description
본 발명은 메모리 회로들에 관한 것으로, 더 자세하게는, 메모리 회로에 판독 접근을 하는 동안 전압을 조정하는 것에 관한 것이다.
메모리 또는 비트 셀은 메모리의 기본적인 구성요소이다. 그것은 양극성(bipolar), MOS(metal-oxide semiconductor), 및 다른 반도체 장치들과 같은 다른 기술들을 사용하여 구현될 수 있다. 그것은 페라이트 코어들(ferrite cores) 또는 마그네틱 버블들(magnetic bubbles)과 같은 마그네틱 물질로부터 만들어 질 수 있다. 이용된 구현 기술에 관계없이, 메모리 또는 비트 셀은 일반적으로 1비트의 이진 정보를 저장한다.
전형적으로 비트 셀들은 워드들로 배열되고(예를들어, 8비트 워드, 32비트 워드, 및 128비트 워드), 그룹으로 접근된다(판독 혹은 쓰기). 종종 워드 라인은 전체 워드에 접근을 제공하거나 활성화하는 신호를 전송할 수 있다. 비트 셀로부터 판독되거나 비트 셀에 쓰여지는 정보는 워드의 구체적인 비트에 접근하는 비트 라인을 통해 전송된다. 메모리 또는 비트 셀들은 일반적으로 배열들로 정렬된다. 이러한 배열들에서 워드들은 종종 행들로 간주되며, 그리고 비트들 또는 비트 라인들은 열들로 간주된다.
때때로 비트 셀은 판독 방해(read disturb)로 알려진 유형의 에러에 민감하다. 판독 방해 에러들에 대한 비트 셀들 민감성은 보다 적극적인 기술 스케일링(scaling)으로 트랜지스터 파라메트릭 변동(transistor parametric variation)이 증가하면서 일반적으로 더 나빠진다. 더 작은 특성의 사이즈들은 전기적 특징들이 잘 제어되지 못한다는 것은 잘 알려져 있으며, 비정상적으로 행동 할 통계적 확률이 높다. 판독 방해 에러는 비트 셀이 판독 될 때 전압들 및 전류들이 비트 셀로부터 비파괴적인 방식으로 판독되는 대신 비트 셀에 저장된 값이 변경되는 경우에 발생한다. 워드 라인에 의해 인가 된 전압이 비트 셀에 하이(high) 비트 값이 기록되도록 충분히 높아서, 제대로 저장된 로우(low) 비트 값을 덮어 쓴다. 이와 같은 에러들은 바람직하지 않다. 종종 이러한 에러의 가능성은 비트 라인(또는 열)당 행들, 워드들 또는 워드 사이즈가 증가함에 따라 증가한다. 이로 인해 메모리 배열의 크기가 제한 될 수 있다.
본 발명은 메모리 회로에 판독 접근을 하는 동안 전압을 조정하여 에러의 발생을 줄이는 것을 목적으로 한다.
일반적인 측면에 따르면, 장치는 정보의 비트를 저장하는 비트 셀을 포함할 수 있다. 상기 장치는 제1 전압을 제공하여 상기 비트 셀에 전력을 공급하는 제1 전압원을 포함할 수 있다. 상기 장치는 상기 비트 셀로부터 상기 비트 판독을 야기하는 워드라인 드라이버를 포함할 수 있다. 상기 워드라인 드라이버는 상기 제1 전압보다 낮은 제2 전압에서 판독 동작 동안 동작하고, 상기 제2 전압은 복수의 커패시턴스들 사이의 챠지 쉐어링에 의해 결정될 수 있다. 상기 워드라인 드라이버는 입력 워드라인 신호가 상기 워드라인 드라이버에 인가되기 전에 상기 제1 전압으로부터 상기 워드라인 드라이버의 연결을 끊는 스위치를 포함하고, 상기 스위치는 클럭 신호에 반응할 수 있다.
다른 측면에 따르면, 방법은 제1 전압에서 비트 셀내에 정보의 비트를 저장하는 단계를 포함할 수 있다. 상기 방법은 클럭 신호에 반응하여, 상기 제1 전압으로부터 상기 비트 셀에 결부된 워드라인 드라이버의 연결을 끊는 단계를 포함할 수 있다. 상기 방법은 상기 워드라인 드라이버가 상기 제1 전압으로부터 연결이 끊어진 후에, 상기 워드라인 드라이버를 활성화하고, 상기 워드라인 드라이버는 상기 제1 전압보다 작고 복수의 커패시턴스들 사이의 챠지 쉐어링에 의해 결정되는 제2 전압에 의해 활성화되는 단계를 포함할 수 있다. 상기 방법은 상기 워드라인 드라이버에 반응하는 패스 게이트를 통해, 상기 비트를 비트라인에 전송하는 단계를 포함할 수 있다.
다른 측면에 따르면, 장치는 각각 정보의 비트를 저장하는 복수의 비트 셀들을 포함할 수 있다. 상기 장치는 상기 복수의 비트 셀들에 전력을 제공하는 제1 전압을 포함할 수 있다. 상기 장치는 워드라인 드라이버 네트워크를 더 포함할 수 있다. 상기 워드라인 드라이버 네트워크는 각각 하나 이상의 비트 셀들과 결부되고 상기 결부된 비트 셀들에 의해 출력되는 상기
상기 워드 라인 드라이버 네트워크는 각각 하나 이상의 관련 비트 셀과 결부된 복수의 워드 라인 드라이버를 포함 할 수 있으며, 각각은 상기 결부된 비트 셀에 의해 저장된 비트가 상기 관련된 비트 셀에 의해 출력되록 구성되며, 각각의 워드 라인 드라이버는 상기 제1 전압보다 낮은 제2 전압에서 판독 동작 동안 동작하며, 상기 제2 전압은 복수의 커패시턴스들 사이의 챠지 쉐어링에 의해 결정될 수 있다. 상기 워드라인 드라이버 네트워크는, 입력 워드라인 신호가 적어도 하나의 워드라인 드라이버에 인가되기 전에, 상기 제1 전압으로부터 상기 복수의 워드라인 드라이버들의 연결을 끊는 스위치를 포함할 수 있고, 상기 스위치는 클럭 신호에 반응할 수 있다.
하나 이상의 구현의 세부 사항은 첨부된 도면 및 이하의 기술에서 설명된다. 다른 특징들은 설명 및 도면들 및 청구항들로부터 명백 할 것이다.
메모리 회로들에 대한 시스템 및/또는 방법, 더 구체적으로 상기 메모리 회로에 판독 접근 동안 상기 전압을 조정하는 것, 은 실질적으로 도면들 중 적어도 하나와 관련하여 도시되고, 청구항들에서 더 완전해 지도록 이하에서 보여질 것이다.
본 발명의 일 실시예에 따르면, 발명은 메모리 회로에 판독 접근을 하는 동안 전압을 조정하여 판독 방해 유형의 에러 발생을 줄일 수 있다.
도 1은 본 발명에 따른 장치의 예시적인 실시예의 회로도이다.
도 2는 본 발명에 따른 장치의 예시적인 실시예의 회로도이다.
도 3은 본 발명에 따른 장치의 예시적인 실시예의 파형도이다.
도 4는 본 발명에 따른 장치의 예시적인 실시예의 회로도이다.
도 5는 본 발명에 따른 장치의 예시적인 실시예의 회로도이다.
도 6은 본 발명의 원리들에 따라 형성된 디바이스들을 포함 할 수 있는 정보 처리 시스템의 개략적인 블록도이다.
도 2는 본 발명에 따른 장치의 예시적인 실시예의 회로도이다.
도 3은 본 발명에 따른 장치의 예시적인 실시예의 파형도이다.
도 4는 본 발명에 따른 장치의 예시적인 실시예의 회로도이다.
도 5는 본 발명에 따른 장치의 예시적인 실시예의 회로도이다.
도 6은 본 발명의 원리들에 따라 형성된 디바이스들을 포함 할 수 있는 정보 처리 시스템의 개략적인 블록도이다.
이하, 첨부 된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명한다. 그러나, 본 개시된 내용은 많은 다른 형태로 구체화 될 수 있으며 여기에 설명 된 예시적인 실시예에 한정되는 것으로 해석되어서는 안된다. 오히려, 이러한 예시적인 실시 예들은 본 개시가 철저하고 완전해질 수 있도록 제공되며, 본 개시된 주제의 범위를 당업자에게 완전히 전달할 것이다. 도면에서, 층 및 영역의 크기 및 상대적 크기는 명확하게 하기 위해 과장 될 수 있다.
어떤 구성 요소 또는 층이 다른 구성 요소 또는 층의 "상에", "접속되어" 또는 "결합 된"것으로 언급 될 때, 다른 구성 요소 또는 층에 바로 위에, 연결 또는 결합 될 수 있거나, 층 또는 개재 된 구성 요소 또는 층이 존재할 수 있다. 대조적으로, 구 성요소가 다른 구성 요소 또는 층에 "직접적으로"또는 "직접 연결되어"있거나 "직접 연결되어"있는 것으로 언급 될 때, 사이에 있는 구성 요소들 또는 층들이 존재하지 않는다.
제1, 제2, 제3 등의 용어가 본 명세서에서 다양한 요소들, 구성들, 영역들, 층들, 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이들 요소들, 구성들, 영역들, 층들 및/또는 섹션들은 이 용어에 의해 제한되지 않는다. 이러한 용어들은 하나의 요소, 구성, 영역, 층 또는 섹션을 다른 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에 논의되는 제1 요소, 구성, 영역, 층 또는 섹션은 본 개시된 내용의 가르치는 바로부터 벗어나지 않고 제 2 요소, 구성, 영역, 계층 또는 섹션으로 지칭 될 수있다
"아래에", "아래쪽", "하부", "보다 위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시되어 있는 것 같이 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 기술하기 위한 설명을 쉽게하게 하기 위해 여기서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시 된 방향에 부가하여 사용 또는 작동시 장치의 상이한 방향를 포함하도록 의도 된 것으로 이해 될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소 또는 특징의 "아래쪽" 또는 "하부"로 기술 된 요소는 다른 요소 또는 특징의 "상부"로 향하게 될 것이다. 따라서, "아래쪽"의 예시적인 용어는 위와 아래의 방향 모두를 포함 할 수 있다. 상기 장치는 다른 방향으로 배치 될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 그에 따라 해석 될 수있다.
본 명세서에서 사용되는 용어는 단지 특정 실시 예를 설명하기 위한 것이며, 본 발명의 주제를 제한하려는 것은 아니다. 본원에서 사용 된 단수 형태 "a", "an" 및 "the"는 문맥 상 다르게 지시하지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는" 및/또는 "포함하고 있는"이라는 용어는 명시된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 구성들의 존재를 나타내지만, 하나 이상의다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성들 및/또는 그룹의 존재 또는 추가를 배제하지는 않는다.
예시적인 실시예들은 이상적인 실시예(및 중간 구조물들)의 개략적인 단면도를 참조하여 여기에 설명된다. 이와 같이, 예를 들어 제조 기술 및/또는 허용 오차와 같은 결과로서의 일러스트레이션의 형상으로부터의 변형이 예상되어야한다. 따라서, 예시적인 실시 예들은 본 명세서에 도시 된 영역들의 특정 형상들에 한정되는 것으로 해석되어서는 안되며, 예를들어, 제조로부터 초래되는 형상의 편차를 포함해야한다. 예를들어, 직사각형으로 도시 된 주입 된 영역은, 일반적으로, 주입 된 영역에서부터 주입되지 않은 영역으로의 이진 변화 라기보다는 모서리에서 둥근 또는 곡선 형상 및/또는 주입 농도의 변화도를 갖는다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역 및 주입이 일어나는 표면 사이의 영역에 약간의 주입을 초래할 수 있다. 따라서, 도면에 도시 된 영역은 본질적으로 개략적이며, 그 형상은 장치의 영역의 실제 형상을 설명하기 위한 것이 아니며, 본 발명의 요지를 제한하려는 것이 아니다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 및 과학 용어 포함)는 본 개시된 주제가 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 것과 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석 되어야하며, 본 명세서에 명시적으로 정의되어 있지 않는한 이상적이거나 지나치게 형식적인 의미로 해석되지 않아야 한다.
이하, 첨부 된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 1은 본 발명에 따른 장치 또는 비트 셀(100)의 예시적인 실시예의 회로도이다. 도시된 실시예에서, 정적 랜덤 액세스 메모리(SRAM) 셀이 도시된다. 상기 내용은 단지 개시된 주제가 제한되지 않는 하나의 실시예라는 것이 이해되어야 한다.
당업자는 표준 SRAM 비트 셀 디자인(이로부터 도시된 비트 셀(100)이도출되지만 동일하지 않음)이 포지티브 및 네거티브 또는 반전된 절반들을 포함한다는 것을 이해할 것이다. 간단함을 위해서 양쪽 절반들의 구성들은 같은 도면 부호들을 이용하여 설명될 것이다.
도시된 실시예에서, 비트 셀(100)은 각각 트랜지스터들(112, 114)로 이루어진 두 개의 인버터들(113)을 포함할 수 있다. 두 개의 인터버들(113)은 2상태(bi-state) 회로를 생성하는 교차 결합 방식(cross-coupled fashion)으로 배열될 수 있다. 이 안정한 회로의 피드백은 외부 힘(예를들어, 비트라인 및 워드라인들)이 작용하지 않는 한 시간이 지나도 변하지 않을 수 있다. 따라서 인터버들(113)은 정보의 비트(bit of information)를 저장할 수 있다.
또한, 인버터들(113)은 제1 전압원(VDDCE, 102)에 의해 전력을 공급 받을 수 있다. 도시된 실시예에서, 인터버들(113)은 제1 전압원(VDDCE, 102), 저항들(116), 및 저전압원 또는 접지(101) 사이에 병렬로 배치될 수 있다. 다양한 실시예들에서, 저항들(116)은 실제 저항들과 같은 별개의 것이 아니고, 트랜지스터들(114)의 소스 접촉들의 기생 저항들을 나타내는 것 일 수 있다.
도시된 실시예에서, 인버터들(113)의 입력/출력들은 비트라인들(106)에 연결 될 수 있다. 다양한 실시예들에서, 제3 전압(VDDPE, 소스는 도시되지 않음)은 비트라인들(106)에 전력을 공급하기 위해 이용될 수 있다. 몇몇의 실시예들에서, 제3 전압(VDDPE)은 제1 전압(VDDCE, 102)과 같거나 더 작을 수 있다. 쓰기 동작 동안에, 비트라인들(106)은 인가되는 전압을 가질 수 있고, 인버터들(113)에 의해 쓰여지고 저장 될 수 있다. 판독 동작 동안에, 인버터들(113)의 전압은 비트라인들(106)로 전송될 수 있다.
도시된 실시예에서, 각각의 비트라인(106)은 패스 게이트(pass gate) 또는 트랜지스터(110)를 통해 인버터(103)에 연결된다. 비트 셀(100)이 접근(예를들어, 판독하거나 쓸 때)되지 않을 때, 패스 게이트들(110)은 닫힌 상태로 남을 수 있고, 인버터들(113)을 비트라인들(106)로부터 고립 시킬 수 있다. 그러나, 메모리 접근이 발생할 때, 패스 게이트들(110)은 열릴 수 있고, 비트라인들(106) 및 인버터들(113)은 전기적으로 접속 될 수 있다.
도시된 실시예에서, 패스 게이트들(110)은 워드라인들(104)에 의해 제어된다. 종래의 SRAM 셀에서, 워드라인들(104)은 제1 전압(VDDCE, 102)에 의해 전력을 공급받을 것이다. 상기 기술된바와 같이, 이 전압은 판독 방해 에러들을 일으키기에 충분히 크다. 따라서, 도시된 실시예에서, 워드라인들(104)은 제2 전압(VDDWL)에 의해 전력을 공급받는다.
도시된 실시예에서, 제2 전압(VDDWL)은 제1 전압(VDDCE, 102)보다 더 작은 최대 전압을 가질 수 있다. 다양한 실시예들에서, VDDWL의 최대 전압은 제1 전압(VDDCE, 102)의 전압의 85-90%일 수 있다. 몇몇의 실시예들에서, 두 개의 전압들(VDDCE, VDDWL) 사이의 전압 강하는 대략 100mV 일 수 있다. 상기 내용은 개시된 내용이 제한되지 않으며 단지 예시적인 실시예에 불과하다는 것이 이해되어야 한다.
이러한 실시예에서, 패스 게이트(110, 턴-온 되었을 때)는 충분히 약해져서, 판독 방해 에러를 일으키지 않을 수 있다. 더욱이, 제2 전압 (VDDWL)의 비교적 높은 전압이 여전히 충분한 감지 차이(sufficient sense differential)를 제공 할 수 있기 때문에, 비트 셀(100)의 성능은 큰 영향을 받지 않을 수 있다.
도 2는 본 발명에 따른 장치(200)의 예시적인 실시예의 회로도이다. 도시된 실시예에서, 장치(200)는 워드라인 드라이버 네트워크 및 동반 제어 로직 회로(290)를 포함할 수 있다. 이 워드라인 드라이버 네크워크는 비트 셀들(예를들어, 도 1의 비트 셀(100))의 패스 게이트들을 제어하기 위한 워드라인 신호(들)를 생성할 수 있다.
도시된 실시예에서, 워드라인(104)은 두 개의 전압들 중 하나를 이용하여 동작할 수 있다. 쓰기 및 다른 동작들 동안에, 워드라인(104)은 최적의 비트 셀 쓰기 마진을 달성하기 위해서 제1 전압(VDDCE, 102)을 이용 할 수 있다. 판독 동작 동안에, 워드라인(104)은 제2 전압(VDDWL, 204로 표시된 포인트을 이용할 수 있다. 동작 조건들에 따라, 워드라인(104)이 쓰기 동작들을 위해 제2 전압(VDDWL)을 이용하는 것 또한 가능하다. 쓰기 동작 동안에 워드라인(104)을 위해 VDDWL 또는 VDDCE의 선택은 최적의 비트 셀 쓰기 마진 및 판독과 쓰기 동작들 모두를 위해 동일한 워드라인(104) 전압을 유지하는 설계 간소화 사이의 트레이드 오프에 의존하여 행해진다. 상기 기술된 바와 같이, 제2 전압(VDDWL)은 제1 전압(VDDCE, 102)보다 작을 수 있다. 얼마나 많이 작은지는 두 커패시터들(232, 234)의 비율에 의해 기본적으로 결정될수 있다. 두 개의 전압들(VDDCE 102, VDDWL) 사이의 변화의 타이밍은 두 개의 스위치들(222, 224p)에 의해 제어될 수 있다.
도시된 실시예에서, 장치(200)는 접지 전압과 제2 전압(VDDWL)을 나타내는 포인트(204) 사이에 배치된 워드라인 드라이버(224, 인버터(224)로 도시된)를 포함할 수 있다. 입력 워드라인 신호(214)가 인가될 때(예를들어, 인버터(224)의 게이트 핀들을 통해서), 워드라인 드라이버(224)는 워드라인 신호(104)를 출력할 수 있다.
도시된 실시예에서, 스위치 또는 트랜지스터(222)는 제1 전압(VDDCE, 102) 및 제2 전압(VDDWL)을 나타내는 포인트(204) 사이에 배치될 수 있다. 이러한 실시예에서, 스위치(222)는 워드라인 드라이버(224)를 제1 전압(VDDCE, 102)에 다이내믹하게 연결하거나 연결을 끊을 수 있다.
도시된 실시예에서, 스위치(222)는 제어 또는 게이트 활성화 신호(212)에 의해 제어될 수 있다(예를들어, 게이트 핀의 입력을 통해서). 장치(200)는 게이트 활성화 신호(212)를 생성하는 하나 이상의 제어 또는 로직 회로들(290)을 포함할 수 있다. 게이트 활성화 신호(212)는 적어도 부분적으로 클럭 신호(202)에 기초하여 생성될 수 있다.
마찬가지로, 입력 워드라인 신호(214)는 클럭 신호(202)에 기초하여 생성될 수 있다. 부가적으로, 판독 활성화 신호(206)는 로직 회로(290)에 입력될 수 있다. 판독 활성화 신호(206)는 판독 동작이 발생하고 어느 비트 셀이 판독되어야 할지를 나타낼 수 있다. 판독 활성화 신호(206)는 로직 회로(290) 내에 포함된 제2 스위치(291)에 의해 게이트 될 수 있다.
판독 동작이 발생할 때의 장치(200)의 타이밍은 도 3을 참조하여 설명된다. 도 3은 본 발명에 따른 장치(예를들어, 도 2에 도시된 것)의 예시적인 실시예의 파형도이다.
판독 동작이 발생할 때, 전압들(VDDCE 102, 포인트 204) 사이의 스위치(222)는 클럭 신호(202)의 라이징(rising) 엣지에 의해 트리거 된다. 이것은 종래의 파워 게이트 트랜지스터 (222)가 클럭 신호(202)에 의해 제어되지 않기 때문에 일반적이지 않은 경우이다.
클럭 신호(202)의 라이징 엣지에 응답하여, 게이트 활성화 신호(212)는 스위치(222, 화살표 302에 의해 표시되는)를 턴-오프한다. 스위치(222)가 턴-온 되었을 때, 제2 전압(VDDWL)을 나타내는 포인트(204)는 제1 전압(VDDCE, 102)과 실질적으로 동일하다. 스위치(222)를 턴-오프 하는 것은 포인트(204)를 제1 전압(VDDCE, 102)으로부터 연결을 끊고, 스위치(224p)가 포인트(204)로부터 워드라인(104)으로 도전경로를 허용하도록 턴-온되면 포인트(204)가 자신의 전압을 찾을 수 있게 한다. 스위치(224p)는 워드라인 신호(214)가 발휘된 후(예를들어, 워드라인 신호(214)가 고전압에서 저전압으로 변환) 턴-온 된다.
포인트(204)에 대한 전압은 제1 커패스턴스(CVDDWL, 232) 및 제2 커패시턴스(CWL, 234)에 의해 실질적으로 결정된다. 상기 기술한바와 같이, 이 전압은 제1 전압(VDDCE, 102)보다 작다(예를들어, VDDCE의 85-90%). 도 3에서, 포인트(204)에서의 전압은 제1 전압(VDDCE, 102, 높은 점선으로 도시됨)에서 제2 전압(VDDWL, 103, 낮은 점선으로 도시됨)으로 변하는 것으로 도시된다.
입력 워드라인 신호(214)는 워드라인 드라이버(224)에 인가될 것이다. 그 후, 입력 워드라인 신호(214)는 워드라인 신호(104)로 변환될 것이다(예를들어, 반전(inversion)을 통해서). 워드라인 신호(104)는 워드라인 드라이버(224)에 전력을 공급하는 전압과 실질적으로 동일한 전압을 가질 수 있으며, 이 때 이 전압은 제2 전압(VDDWL, 103)이다.
워드라인 신호(104)는 계속해서 비트 셀의 워드라인에 전력을 공급한다(예를들어, 도 1의 비트셀). 워드라인의 전압이 제1 전압(VDDCE, 102)의 전압보다 작기 때문에, 비트 셀의 패스 게이트가 너무 강하게 턴-온 됨에 따른 판독 에러가 발생하지 않을 수 있다.
도시된 실시예에서, 게이트 활성화 신호(212) 및 입력 워드라인 신호(214)의 타이밍은 중요할 수 있다. 게이트 활성화 신호(212)는 저전압에서 고전압으로 변경되어, 포인트(204)가 제1 전압(VDDCE, 102)으로부터 연결이 끊어질 수 있다. 일단, 게이트 활성화 신호(212)가 하이(high)로 변경되면, 이후 입력 워드라인 신호(214)는 고전압에서 저전압으로 변경되어, 스위치(224p)가 포인트(204)로부터 워드라인(104)으로 도전 경로를 활성화하도록 턴-온 될 수 있다. 입력 워드라인 신호(214)의 타이밍에 대한 게이트 활성화 신호(212)의 상기 기술된 타이밍은 포인트(204)에 대해 원하는 값(VDDWL)을 달성하기 위해 중요하다. 고전압으로부터 저전압으로의 입력 워드라인 신호(214)의 변경은 두개의 효과를 갖는다. 첫번째 효과는 포인트(204)가 제2 전압(VDDWL)에서 안정화되는 것을 보장하는 것이다. 두번째 효과는 워드라인(104)이 저전압에서 더 높은 전압으로의 변하는 값을 제2 전압(VDDWL)과 같게 하거나 실질적으로 가깝게 하는 것을 보장하는 것이다. 게이트 활성화 신호(212) 및 입력 워드라인 신호(214) 사이의 상대적인 타이밍을 정확히 관리하는 것은 제1 커패시턴스(232)와 제2 커패시턴스(234) 사이의 정확한 챠지 쉐어링을 달성하기 위해 필수적이다. 게이트 활성화 신호(212)를 위한 로우에서 하이로의 변환(low-to-high transition) 및 입력 워드라인 신호(214)를 위한 하이에서 로우로의 변환(high-to-low transition) 사이의 딜레이는 화살표들(302, 304)로 나타내어 진다.
다양한 실시예들에서, 두 신호들(212, 214) 사이의 적당한 딜레이를 보장하기 위해서, 타이밍은 클럭 신호(202)에 기초할 수 있다. 도시된 실시예에서, 클럭 신호(202)의 라이징 엣지와 게이트 활성화 신호(212) 사이의 딜레이는 7 로직 게이트들 상당의 지연 일 수 있고, 클럭 신호(202)의 라이징 엣지 및 입력 워드라인 신호(214) 사이의 딜레이는 8 로직 게이트들 상당의 지연 일 수 있다. 이는 단지 하나의 예시에 불과하며, 여기에 한정되는 것은 아니다.
도 2로 돌아가서, 제2 전압(포인트(204))의 값은 제1 커패시턴스(CVDDWL, 232)와 제2 커패스턴스(CWL, 234)의 비율에 의해 기본적으로 제어될 수 있다. 더 구체적으로, 제2 전압(VDDWL)은 아래와 같은 식으로 쓰여질 수 있다.
또는 간단히, 이하의 비율일 수 있다.
다양한 실시예들에서, 제1 커패시턴스(CVDDWL, 232)는 VDDWL(204) 네트워크의 인터커넥트 커패시턴스, 및 워드라인 드라이버(224)의 p-채널 전계 효과 트랜지스터(field-effect transistor, pFET, 224p)의 소스 핀에서 보여지는 접합 커패시턴스(junction capacitance)를 포함할 수 있다. 다양한 실시예들에서, 총 소스 핀 pFET 커패시턴스는 워드라인 드라이버들의 네트워크(도 4 및 도 5에서와 같이)에서 보여지는 모든 pFET 접합 커패시턴스들의 합계를 포함할 수 있다.
다양한 실시예들에서, 제2 커패시턴스(CWL, 234)는 워드라인 드라이버 네트워크(도 4 및 도 5에서와 같이)의 커패시턴스, 및 워드라인(104)에 의해 구동되는 모든 비트 셀 패스 게이트들의 총 커패시턴스를 포함할 수 있다. 이러한 실시예에서, 대략 제1 전압(VDDCE)의 90%인 제2 전압(VDDWL, 포인트(204)에서)을 달성하기 위해서, 커패시턴스들은 제1 커패시턴스(CVDDWL, 232)가 제2 커패시턴스(CWL, 234)보다 대략 9배 더 크게 조정될 수 있다.
이러한 실시예에서, 제2 전압 또는 더 낮은 전압(VDDWL)의 생성은 복잡한 아날로그 회로에 대한 요구 없이 이루어질 수 있다. 대신에, 제2 전압(VDDWL)은 복수의 커패시턴스들 사이의 챠지 쉐어링에 의해 생성 및 결정될 수 있다. 또한, 복수의 커패시턴스들은 조정되어 원하는 제2 전압(VDDWL)을 생성할 수 있다. 몇몇의 실시예들에서, 커패시턴스들은 추가적인 스위치들(미도시) 및 특별히 선택된 커패시턴스 값들을 통해서 동적으로 조정될 수 있다. 상기 내용은 단지 개시된 주제가 제한되지 않는 하나의 예일 뿐이라는 것이 이해되어야 한다.
도 4는 본 발명에 따른 장치(400)의 예시적인 실시예의 회로도이다. 도시된 실시예에서, 장치(400)는 복수의 워드라인 드라이버들을 갖는 워드라인 드라이버 네트워크를 포함할 수 있다. 이 워드라인 드라이버 네트워크는 각각의 비트 셀들(예를들어 도 1의 비트 셀(100))의 패스 게이터들을 제어하는 워드라인 신호(들)를 생성할 수 있다.
도시된 실시예에서, 워드라인 네트워크(400)는 복수의 워드라인 드라이버들(224, 224n)을 포함할 수 있다. 오직 두 개의 워드라인 드라이버들(224, 224n)이 도시되었으나, 워드라인 네크워크(400)는 임의의 수의 워드라인 드라이버들(224)을 포함할 수 있는 것으로 이해되어야 한다. 예를들어, 워드라인 네트워크(400)가 256개의 워드라인 드라이버들(224)을 포함하는 것이 드문 경우는 아니지만, 상기 내용은 단지 개시된 주제가 제한되지 않는 단지 예시적인 실시예들임이 이해되어야 한다.
이러한 실시예에서, 각각의 워드라인 드라이버(224)는 자기 자신의 입력 워드라인 신호(214, 214n), 인버터, 및 커패시턴스(CWL, 234 및 234n)를 포함할 수 있다. 다양한 실시예들에서, 각각의 워드라인 드라이버(224)는 독립적으로 턴-온 또는 턴-오프 될 수 있다. 다양한 실시예들에서, 각각의 워드라인 드라이버(224)는 자기 자신의 각자의 비트 셀들(도 1과 같이)의 집합을 구동할 수 있다.
도시된 실시예에서, 커패시턴스(CVDDWL, 232)는 VDDWL(204) 네트워크의 커패시턴스, 및 모든 워드라인 드라이버들(224, 224n)의 p-채널 전계 효과 트랜지스터(field-effect transistor, pFET)의 소스 핀에서 보여지는 접합 커패시턴스(junction capacitance)를 포함할 수 있다. 다양한 실시예들에서, pFET 커패시턴스는 워드라인 드라이버들(224, 224n)의 네트워크에서 보여지는 모든 pFET 접합 커패시턴스들의 합계를 포함할 수 있다.
도시된 실시예에서, 만약 자연 발생적인 커패시턴스들(232, 234)이 원하는 커패시턴스 비율(및 따라서 원하는 VDDWL)을 제공하지 않는다면, 더미 커패시턴스들(432 및/또는 434 및 434n)이 워드라인 네트워크(400)에 추가될 수 있다. 도 5에 도시된 바와 같이, 몇몇의 커패시턴스들은 줄어들어 원하는 커패시턴스 비율을 달성할 수 있을 것이다.
도시된 실시예에서, 커패시턴스 비율 CVDDWL/CWL이 너무 낮다면(즉, 제2 전압(VDDWL)이 충분히 높지 않다면), 더미 또는 인공적인 커패시턴스(CVDDWL_Dummy, 432)가 워드라인 네트워크(400)에 추가될 수 있다. 이것은 상기 커패시턴스 비율을 증가시키고, 제2 전압(VDDWL)을 더 원하는 레벨까지 증가시킬 수 있다.
도시된 실시예에서, 커패시턴스 비율 CVDDWL/CWL이 너무 높다면(즉, 제2 전압(VDDWL)이 너무 높다면), 더미 또는 인공적인 커패시턴스(CWL_Dummy, 434, 434n)가 각각의 워드라인 드라이버(224)에 추가될 수 있다. 이것은 상기 커패시턴스 비율을 감소시키고, 제2 전압(VDDWL)을 더 원하는 레벨(예를들어, 판독 방해 에러를 일으키지 않는 것)까지 낮출 수 있다.
도 5는 본 발명에 따른 장치(500)의 예시적인 실시예의 회로도이다. 도시된 실시예에서, 장치(500)는 각각이 복수의 워드라인 드라이버들을 갖는 복수의 워드라인 드라이버 네트워크들(591, 592)을 포함할 수 있다. 각각의 워드라인 드라이버는 각각의 비트 셀들(예를들어, 도 1의 비트 셀(100))의 패스 게이트들을 제어하는 워드라인 신호(들)를 생성할 수 있다.
상기 도시된 것과 같이, 커패시턴스 비율은 더 많은 또는 더미 커패시터들을 추가함으로써 조정될 수 있다. 그러나, 상기 커패시턴스 비율은 워드라인 드라이버 네트워크의 커패시턴스(특별히, 제1 커패시턴스(CVDDWL))를 낮추거나 감소함에 따라 역시 조정될 수 있다. 도시된 실시예에서, 워드라인 드라이버 네트워크를 두 개(또는 그 이상)의 분리된 네트워크들(591, 592)로 나눔으로써, 이것이 이루어 질 수 있다.
예시로써, 전에 설명된 도 4의 워드라인 네트워크와 본질적으로 동일한 요소들을 포함하지만 더 많은 워드라인 드라이버들 및 따라서 더 높은 커패시턴스(CVDDWL, 232)를 갖는 싱글, 단일화된 워드라인 네트워크(미도시)를 갖는다고 가정한다. 이 예에서, 싱글 또는 단일화된 워드라인 네트워크는 4개의 워드라인 드라이버들(224, 224n, 224a, 224b)을 포함할 수 있다. 4개의 워드라인 드라이버들(224, 224n, 224a, 224b) 모두의 pFET 소스 커패시턴스는 모두 커패시턴스(CVDDWL 232)에 포함될 것이다. 커패시턴스 비율은 너무 클 수 있고, 그리고 제2 전압(VDDWL)은 너무 높을 수 있다.
그러나, 만약 하나의 싱글, 단일화된 워드라인 네트워크를 다수의 워드라인 네터워크들(591, 592)로 나눈다면, 각각의 워드라인 네트워크(591, 592)는 더 적은 수의 워드 라인 드라이버들을 가질 수 있고, 그에 따라 더 낮은 커패시턴스(CVDDWL, 232-1, 232-2)를 가질 수 있다. 이에 따라, 각각의 워드라인 네트워크(591, 592)를 위한 커패시턴스 비율 및 제2 전압들(VDDWL)은 낮아질 것이다.
도시된 실시예에서, 제1 워드라인 네트워크(591)는 이전에 설명한 단일화된 워드라인 네크워크와 같은 본질적으로 동일한 요소들(스위치(212)와 같은)을 포함하지만, 오직 2개(또는 더 작은 수의)의 워드라인 드라이버들(224, 224n)을 포함 할 수 있다. 이 실시예에서, 오직 두 개의 워드라인 드라이버들(224, 224n)의 pFET 접합 커패시턴스가 커패시턴스(CVDDWL, 232-1)에 포함될 수 있다. 이에 따라, 이 새로운 커패시턴스(CVDDWL, 232-1)는 단일화된 워드라인 네크워크(4개의 워드라인 드라이버들을 포함)의 커패시턴스(CVDDWL, 232) 보다 더 작을 수 있다. 마찬가지로, 제2 워드라인 네트워크 (592)는 오직 워드 라인 드라이버들(224a 및 224b) 만을 포함하고, 따라서 오직 그들의 2개의 pFET 접합 캐패시턴스들만을 포함한다.
도시된 실시예에서, 각각의 더미 또는 인공의 커패시터들(CVDDWL_Dummy, 432-1 및 432-2)은 네트워크들(591, 592)에 추가될 수 있다. 다양한 실시예들에서, 이러한 더미 커패시터들(CVDDWL_Dummy, 432-1 및 432-2)은 사이즈가 다를 것이다. 몇몇의 실시예들에서, 이것은 포인트들(204-1, 204-2)에서 다른 제2 전압들 (VDDWL)을 갖기를 원하기 때문일 것이다. 다른 실시예에서, 이것은 커패시턴스들(CVDDWL, 232-1 및 232-2)의 차이들 때문일 수 있다(예를들어, 워드라인 네트워크들은 다르거나 동일하지 않은 수의 워드라인 드라이버들을 포함할 수 있다). 상기 내용은 단지 개시된 주제가 제한되지 않는 예시적인 실시예라는 것이 이해되어야 한다.
마찬가지로, 워드라인 드라이버들(224, 224n, 224a, 224b)은 각각 상이한 커패시턴스들(CWL_Dummy)을 가질 수 있다(또는 갖지 않을 수 있다). 몇몇의 실시예들에서, 커패시턴스들(CWL_Dummy)은 전체 워드라인 네트워크(591, 592)에 대해 설정 될 수 있다. 다른 실시예에서, 커패시턴스들(CWL_Dummy)은 워드라인 드라이버에 의해 개별적으로 설정될 수 있다. 상기 내용은 단지 개시된 주제가 제한되지 않는 예시적인 실시예라는 것이 이해되어야 한다.
몇몇의 실시예들에서, 개시된 주제는 회로 설계의 면적 소모에 거의 영향을 미치지 않고 구현 될 수 있다. 이러한 실시예에서, 스위치들(222)은 메모리 어레이 내의 빈 공간에 배치될 수 있다. 또는, 다른 실시예에서, 스위치들(222)은, 개시된 주제가 사용되지 않았을 경우에 워드라인 드라이버들에 전력을 공급하는 것을 게이팅하기 위해 이용되는 스위치들이 배치되었을 곳에 배치될 수 있다. 이러한 실시예에서, 어떤 부가적인 제어 로직(예를들어, 정확한 시간에 스위치(222)를 턴-온 및 턴-오프하기 위해)은 최소 일 수 있고, 임의의 기존 제어 로직 내에 포함될 수있다. 유사하게, 또 다른 실시 예에서, 임의의 더미 커패시턴스들은 메모리 어레이 내의 빈 공간 내에 배치 될 수 있다. 상기 내용은 단지 개시된 주제가 제한되지 않는 예시적인 실시예라는 것이 이해되어야 한다.
도 6은 개시된 주제의 원리에 따라 형성된 디바이스를 포함 할 수있는 정보 처리 시스템(600)의 개략적인 블록도이다.
도 6을 참조하면, 정보 처리 시스템(600)은 개시된 주제의 원리에 따라 구성된 하나 이상의 장치들을 포함할 수 있다. 다른 실시예에서, 정보 처리 시스템(600)은 개시된 주제의 원리에 따른 하나 이상의 테크닉들을 채용하거나 실행할 수 있다.
다양한 실시예들에서, 정보 처리 시스템(600)은, 예를들어, 랩탑(laptop), 데스크탑(desktop), 워크스테이션(workstation), 서버, 블레이드 서버, 개인 디지털 어시스턴스(personal digital assistant), 스마트폰, 태블렛 및 다른 적당한 컴퓨터들과 같은 컴퓨터 디바이스, 가상의 기계, 또는 가상의 컴퓨팅 디바이스를 포함할 수 있다. 다양한 실시예들에서, 정보 처리 시스템(600)은 사용자(미도시)에 의해 이용될 수 있다.
개시된 주제에 따른 정보 처리 시스템(600)은 중앙처리장치(CPU), 로직, 또는 프로세서(610)를 더 포함할 수 있다. 몇몇의 실시예들에서, 프로세서(610)는 하나 이상의 기능 단위 블록들(functional unit blocks, FUBs) 또는 조합 로직 블록들(combinational logic blocks, CLBs, 615)을 포함할 수 있다. 부가적으로, 프로세서(610)는 레벨 1, 레벨 2, 및 레벨 3 캐시들과 같은 기능들을 수행하기 위한 내장형 정적 랜덤 액세스 메모리 (SRAM)를 포함 할 수 있다. 이러한 실시예에서, 조합 로직 블록은 다양한 불 로직 동작들(Boolean logic operations, 예를들어, NAND, NOR, NOT, XOR 등), 안정화 로직 장치들(예를들어, 플립플랍, 랫치 등), 다른 로직 장치들, 또는 이들의 조합을 포함할 수 있다. 이러한 조합 로직 동작들은 입력 신호를 처리하여 원하는 결과를 얻도록 간단하거나 복잡한 방식으로 구성 될 수 있다. 동기 조합 로직 연산들의 몇 가지 예시적인 예가 설명되었지만, 개시된 주제는 이에 제한되지 않으며 비동기 연산 또는 이들의 혼합을 포함 할 수 있다. 하나의 실시예에서, 조합 로직 동작들은 복수의 상보성 금속 산화 막 반도체(complementary metal oxide semiconductors, CMOS) 트랜지스터들을 포함할 수 있다. 다양한 실시예들에서, 이러한 CMOS 트랜지스터들은 논리적 동작들을 수행하는 게이트들로 정렬될 수 있고, 다른 기술들이 사용될 수 있고 개시된 주제의 범위 내에 있음이 이해된다.
개시된 주제에 따른 정보 처리 시스템(600)은 휘발성 메모리(예를들어, Random Access Memor, RAM, 620)를 더 포함할 수 있다. 개시된 주제에 따른 정보 처리 시스템(600)은 비휘발성 메모리(예를들어, 하드드라이브, 광학 메모리, 낸드 또는 플래쉬 메모리 등, 630)를 더 포함할 수 있다. 몇몇의 실시예들에서, 휘발성 메모리(620), 비휘발성 메모리(630), 또는 이들의 조합은 "저장 매체"로 지칭될 수 있다. 다양한 실시예들에서, 휘발성 메모리(620) 및/또는 비휘발성 메모리(630)는 반영구적 또는 실질적으로 영구적인 형태로 데이터를 저장할 수 있다.
다양한 실시예들에서, 정보 처리 시스템(600)은 정보 처리 시스템(600)이 커뮤니케이션들 네크워크를 통해서 통신할 수 있도록 구성된 하나 이상의 네트워크 인터페이스들(640)을 포함할 수 있다. Wi-Fi 프로토콜의 예시들로 IEEE 802.11g, IEEE 802.11n 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 무선전화의 프로토콜의 예시들로 IEEE 802.16m (a.k.a. Wireless-MAN (Metropolitan Area Network) Advanced), Long Term Evolution (LTE) Advanced, Enhanced Data rates for GSM(Global System for Mobile Communications) Evolution (EDGE), Evolved High-Speed Packet Access (HSPA+) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 유선 프로토콜의 예시들로 IEEE 802.3(a.k.a. Ethernet), Fibre Channel, Power Line communication(예를들어, HomePlug, IEEE 1901 등) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 내용은 개시된 내용이 제한되지 않는 단지 예시적인 실시예에 불과하다는 것이 이해되어야 한다.
개시된 주제에 따른 정보 처리 시스템(600)은 사용자 인터페이스 유닛(예를들어, 디스플레이 어댑터, 햅틱 인터페이스, 휴먼 인터페이스 장치 등, 650)을 더 포함할 수 있다. 다양한 실시예들에서, 이 사용자 인터페이스 유닛(650)은 사용자로부터 입력을 수신하고(수신하거나) 사용자에게 출력을 제공할 수 있다. 다른 종류의 장치가 사용자와의 상호 작용을 제공하기 위해 사용될 수 있는데, 예를 들어, 사용자에게 제공되는 피드백은 시각 피드백, 청각 피드백 또는 촉각 피드백과 같은 임의의 형태의 감각 피드백 일 수 있고, 사용자로부터의 입력은 음향, 언어 또는 촉각 입력을 포함하는 임의의 형태로 수신 될 수 있다.
다양한 실시예들에서, 정보 처리 시스템(600)은 하나 이상의 다른 장치들 또는 하드웨어 구성들(예를들어, 디스플레이 또는 모니터, 키보드, 마우스, 카메라, 지문 판독기, 비디오 프로세서 등, 660)을 포함할 수 있다. 상기 내용은 개시된 내용이 제한되지 않는 단지 예시적인 실시예에 불과하다는 것이 이해되어야 한다.
개시된 주제에 따른 정보 처리 시스템(600)은 하나 이상의 버스들(605)을 더 포함할 수 있다. 이러한 실시예에서, 시스템 버스(605)는 프로세서(610), 휘발성 메모리(620), 비휘발성 메모리(630), 네트워크 인터페이스(640), 사용자 인터페이스 유닛(650) 및 하나 이상의 하드웨어 구성들(660)을 통신방식으로 연결시킬 수 있다. 프로세서(610)에 의해 처리된 데이터 또는 비휘발성 메모리(630) 외부에서 입력 된 데이터는 비휘발성 메모리 (630) 또는 휘발성 메모리(620)에 저장 될 수있다.
다양한 실시예들에서, 정보 처리 시스템(600)은 하나 이상의 소프트웨어 구성들(670)을 포함하거나 실행할 수 있다. 몇몇의 실시예들에서, 소프트웨어 구성들(670)은 운영체제(OS) 및/또는 어플리케이션을 포함할 수 있다. 몇몇의 실시예들에서, OS는 어플리케이션에 하나 이상의 서비스들을 제공할 수 있고, 정보 처리 시스템(600)의 어플리케이션과 다양한 하드웨어 구성들 사이의 중재자로서 관리하거나 작용할 수 있다. 이러한 실시예들에서, 정보 처리 시스템(600)은 하나 이상의 로컬에 설치되고 프로세서(610)에 의해 직접적으로 실행되고 OS와 직접적으로 상호작용하는 네이티브 어플리케이션들을 포함할 수 있다. 이런한 실시예들에서, 네이티브 어플리케이션들은 스크립트 인터프리터(예를들어, C 쉘(csh), AppleScript, AutoHotkey 등) 또는 가상의 실행 기계(VM, 예를들어, Java Virtual Machine, Microsoft Common Language Runtime 등) 등을 포함할 수 있고, 소스 또는 오브젝트를 프로세서(610)에 의해 실행되는 실행 코드(executable code)로 변환할 수 있다.
상기 설명한 반도체 장치들은 다양한 패키징 기술들을 이용하여 밀봉될 수 있다. 예를들어, 개시된 주제의 원리에 따른 반도체 장치들은 피키지 온 패키지 기술(package on package (POP) technique), 볼 그리드 배열 기술(ball grid arrays (BGAs) technique), 칩 스케일 패키지 기술(chip scale packages (CSPs) technique), 플라스틱 리드 칩 캐리어 기술(plastic leaded chip carrier (PLCC) technique), 플라스틱 듀얼 인-라인 패키지 기술(plastic dual in-line package (PDIP) technique), 다이 인 와플 팩 기술(die in waffle pack technique), 다인 인 웨이퍼 폼 기술(die in wafer form technique), 칩 온 보드 기술(chip on board (COB) technique), 세라믹 듀얼 인-라인 패키지 기술(ceramic dual in-line package (CERDIP) technique), 플라스틱 메트릭 쿼드 플랫 패키지 기술(plastic metric quad flat package (PMQFP) technique), 플라스틱 쿼드 플랫 패키지 기술(plastic quad flat package (PQFP) technique), 스몰 아웃라인 패키지 기술(small outline package (SOIC) technique), 쉬링크 스몰 아웃라인 패키지 기술(shrink small outline package (SSOP) technique), 씬 스몰 아웃라인 패키지 기술(thin small outline package (TSOP) technique), 씬 쿼드 플랫 패키지 기술(thin quad flat package (TQFP) technique), 시스템 인 패키지 기술(system in package (SIP) technique), 멀티-칩 패키지 기술(multi-chip package (MCP) technique), 웨이퍼-레벨 패브릭케이트 패키지 기술(wafer-level fabricated package (WFP) technique), 웨이퍼-레벨 프로세스 스택 패키지 기술(wafer-level processed stack package (WSP) technique), 또는 당업자들에게 알려진 다른 기술들 중 어느 하나를 이용하여 밀봉될 수 있다.
다양한 실시예들에서, 컴퓨터 판독가능 매체는, 실행될 때, 디바이스가 방법 단계들 중 적어도 일부를 수행하도록하는 명령어를 포함 할 수 있다. 몇몇의 실시예들에서, 컴퓨터 판독가능 매체는 마그네틱 매체, 광학 매체, 다른 매체, 또는 이들의 조합(예를들어, CD-ROM, 하드 드라이브, 판독 전용 기억 장치(read-only memory), 플래쉬 드라이브 등)에 포함될 수 있다. 이러한 실시예에서, 컴퓨터 판독가능 매체는 형태가 있고 비-일시적으로 구현 된 제품 일 수 있다.
개시된 주제의 원리가 예시적인 실시 예를 참조하여 설명되었지만, 당업자라면 이들 개시된 개념의 사상 및 범위를 벗어나지 않고 다양한 변경 및 수정이 이루어질 수 있음을 명백히 알 수 있을 것이다. 따라서, 상기 실시예들은 제한적인 것이 아니라 예시적인 것임이 이해되어야 한다. 따라서, 개시된 개념들의 범위는 이하의 청구 범위 및 그 균등물의 가장 넓은 허용 가능한 해석에 의해 결정되어야하며, 앞의 설명에 의해 한정되거나 제한되어서는 안된다. 그러므로, 첨부 된 청구범위는 실시예들의 범위 내에있는 모든 변경들 및 변경들을 포함하는 것으로 이해되어야 한다.
Claims (10)
- 정보의 비트를 저장하는 비트 셀;
제1 전압을 제공하여 상기 비트 셀에 전력을 공급하는 제1 전압원; 및
상기 비트가 상기 비트 셀로부터 판독되도록 야기하는 워드라인 드라이버를 포함하고,
상기 워드라인 드라이버는 상기 제1 전압보다 낮은 제2 전압에서 판독 동작 동안 동작하고, 상기 제2 전압은 복수의 커패시턴스들 사이의 챠지 쉐어링에 의해 결정되며,
상기 워드라인 드라이버는 입력 워드라인 신호가 상기 워드라인 드라이버에 인가되기 전에 상기 제1 전압으로부터 상기 워드라인 드라이버의 연결을 끊는 스위치를 포함하고, 상기 스위치는 클럭 신호에 응답하는 장치. - 제1 항에 있어서,
상기 제2 전압은 워드라인 커패시턴스 및 워드라인-볼티지 커패시턴스(wordline-voltage capacitance)의 비율을 포함하는 커패시턴스 비율에 의해 결정되는 장치. - 제2 항에 있어서,
상기 워드라인 커패시턴스는,
워드라인 넷 커패시턴스(wordline net capacitance); 및
하나 이상의 비트 셀 패스 게이트 커패시턴스들을 포함하고,
상기 하나 이상의 비트 셀들 각각은 적어도 하나의 비트 셀 패스 게이트를 포함하는 장치. - 제3 항에 있어서,
상기 워드라인 넷 커패시턴스는 상기 커패시턴스 비율을 조정하는 적어도 하나의 더미 워드라인 커패시터를 포함하는 장치. - 제4 항에 있어서,
상기 워드라인-볼티지 커패시턴스는,
워드라인-볼티지 넷 커패시턴스(wordline-voltage net capacitance); 및
p-채널 전계 효과 트랜지스터(p-channel field-effect transistor, pFET)를 포함하고,
상기 워드라인 드라이버는 pFET을 포함하는 장치. - 제5 항에 있어서,
상기 워드라인-볼티지 넷 커패시턴스는 상기 커패시턴스 비율을 조정하는 적어도 하나의 더미 워드라인-볼티지 커패시터를 포함하는 장치. - 제1 항에 있어서,
상기 스위치는 상기 클럭 신호의 라이징 엣지에 기초하여 상태를 변경하는 장치. - 제1 전압에서 비트 셀내에 정보의 비트를 저장하는 단계;
클럭 신호에 응답하여, 상기 제1 전압으로부터 상기 비트 셀에 결부된 워드라인 드라이버의 연결을 끊는 단계;
상기 워드라인 드라이버가 상기 제1 전압으로부터 연결이 끊어진 후에, 상기 워드라인 드라이버를 활성화하고, 상기 워드라인 드라이버는 상기 제1 전압보다 작고 복수의 커패시턴스들 사이의 챠지 쉐어링에 의해 결정되는 제2 전압에 의해 활성화되는 단계; 및
상기 워드라인 드라이버에 응답하는 패스 게이트를 통해, 상기 비트를 비트라인에 전송하는 단계를 포함하는 방법. - 제8 항에 잇어서,
상기 제2 전압은 워드라인 커패시턴스 및 워드라인-볼티지 커패시턴스의 비율을 포함하는 커패시턴스 비율에 의해 결정되는 방법. - 제9 항에 있어서,
상기 워드라인 커패시턴스는,
워드라인 넷 커패시턴스; 및
하나 이상의 비트 셀 패스 게이트 커패시턴스들을 포함하고, 상기 하나 이상의 비트 셀들 각각은 적어도 하나의 비트 셀 패스 게이트를 포함하는 방법.
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