KR20170102838A - 표시 기판, 이의 제조 방법 및 표시 패널 - Google Patents

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Abstract

소비 전력을 감소시킨 표시 기판, 이의 제조 방법 및 표시 패널에서, 표시 기판은 베이스 기판 상에 형성된 데이터 라인, 데이터 라인의 제1 측에 배치된 제1 화소 전극. 데이터 라인의 제2 측에 배치된 제2 화소 전극 및 데이터 라인과 중첩되고, 제1 화소 전극과 제1 중첩폭으로 중첩되며 제1 중첩폭보다 넓은 제2 중첩폭으로 제2 화소 전극과 중첩되는 스토리지 전극을 포함한다. 표시 패널의 영상 표시에 필요한 전력량을 감소시키고 표시 패널의 개구율을 향상시킬 수 있다.

Description

표시 기판, 이의 제조 방법 및 표시 패널{DISPLAY SUBSTRATE, METHOD OF MANUFACTURING THE SAME, AND DISPLAY PANEL}
본 발명은 표시 기판, 이의 제조 방법 및 표시 패널에 관한 것으로, 더욱 상세하게는 액정표시장치용 표시 기판, 이의 제조 방법 및 표시 패널에 관한 것이다.
일반적으로, 액정표시패널은 서로 대향하는 제1 및 제2 기판들과, 이들 사이에 개재된 액정층을 포함한다. 상기 액정표시패널은 상기 액정표시패널의 하부에 배치된 백라이트 어셈블리에 의해서 광을 제공받는다. 상기 액정표시패널은 상기 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
상기 제1 기판은 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소 전극 및 스토리지 라인을 포함한다. 상기 데이터 라인은 상기 화소 전극과 인접하게 배치됨에 따라, 상기 데이터 라인과 상기 화소 전극 사이의 전위차에 의해서 상기 데이터 라인과 상기 화소 전극의 경계에서 커플링 커패시턴스가 발생한다. 상기 커플링 커패시턴스는 액정의 방향성을 왜곡하여 상기 데이터 라인과 상기 화소 전극의 경계에서 빛샘 현상을 유발한다. 상기 빛샘 현상은 세로 줄무늬로 시인되어 표시 품질을 저하시킨다. 상기 빛샘 현상을 방지하기 위해서 상기 데이터 라인과 상기 화소 전극 사이에 차광막을 형성하고 있다.
그러나 상기 차광막의 형성으로 인해 상기 화소 전극이 형성된 영역인 화소의 개구율이 저하된다. 또한, 상기 차광막을 스토리지 라인에 연결하여 상기 차광막에 전압이 인가되는 경우에는 상기 차광막과 인접하는 화소 전극에 인가되는 전압에 따라서 신호가 왜곡되는 현상인 크로스 토크(Crosstalk) 불량이 발생하여 표시 품질을 저하시킬 수 있다. 또한, 상기 차광막이 형성됨에 따라, 상기 차광막과 상기 데이터 라인 사이의 커패시턴스가 증가하여 소비 전력을 증가시키는 문제가 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 개구율을 향상시키고 소비 전력을 감소시킨 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 소비 전력을 감소시킨 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 베이스 기판, 데이터 라인, 제1 화소 전극, 제2 화소 전극 및 스토리지 전극을 포함한다. 상기 데이터 라인은 상기 베이스 기판 상에 형성된다. 상기 제1 화소 전극은 상기 데이터 라인의 제1 측에 배치되고, 상기 제2 화소 전극은 상기 데이터 라인의 제2 측에 배치된다. 상기 스토리지 전극은 상기 데이터 라인과 중첩되고, 상기 제1 화소 전극과 제1 중첩폭으로 중첩되며 상기 제1 중첩폭보다 넓은 제2 중첩폭으로 상기 제2 화소 전극과 중첩된다.
상기 표시 기판은 상기 제1 및 제2 화소 전극들 위에 배치되고 상기 제1 화소 전극이 형성된 영역에서 상기 제2 화소 전극이 형성된 영역으로 진행하는 러빙 방향을 갖는 배향막을 더 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법이 개시된다. 표시 기판의 제조 방법에서, 스토리지 전극을 형성하고, 상기 스토리지 전극과 중첩된 데이터 라인을 형성한다. 상기 데이터 라인을 포함하는 베이스 기판 상에, 상기 데이터 라인의 제1 측에 배치되어 상기 스토리지 전극과 제1 중첩폭으로 중첩되는 제1 화소 전극 및 상기 데이터 라인의 제2 측에 배치되어 상기 스토리지 전극과 상기 제1 중첩폭보다 넓은 제2 중첩폭으로 중첩되는 제2 화소 전극을 형성한다.
상기 제1 및 제2 화소 전극들 상에 상기 제1 화소 전극이 형성된 영역에서 상기 제2 화소 전극이 형성된 영역으로 진행하는 러빙 방향을 갖는 배향막을 형성하는 단계를 더 포함할 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 표시 패널은 제1 기판 및 제2 기판을 포함한다. 상기 제1 기판은 공통 전극을 포함한다. 상기 제2 기판은 상기 제1 기판과 대향하고, 데이터 라인, 상기 데이터 라인의 하부에 형성되어 상기 데이터 라인과 중첩되고 상기 공통 전극에 인가되는 제1 전압보다 낮은 제2 전압이 인가되는 스토리지 전극 및 상기 데이터 라인의 제1 측에 배치되어 상기 스토리지 전극과 중첩된 제1 화소 전극을 포함한다.
상기 제2 전압은 상기 제1 화소 전극에 인가되는 제3 전압의 최소 레벨 보다 낮을 수 있다.
상기 제2 기판은 상기 데이터 라인의 제2 측에 배치되고 상기 스토리지 전극과 제2 중첩폭으로 중첩된 제2 화소 전극을 더 포함할 수 있다. 상기 제1 및 제2 중첩폭은 서로 동일할 수 있다.
상기 제2 기판은 상기 제1 및 제2 화소 전극들 상에 형성되고 상기 제1 화소 전극이 형성된 영역에서 상기 제2 화소 전극이 형성된 영역으로 진행하는 러빙 방향을 갖는 배향막을 더 포함할 수 있다. 상기 제1 중첩폭은 상기 제2 중첩폭보다 좁을 수 있다.
이와 같은 표시 기판, 이의 제조 방법 및 표시 패널은 개구율을 향상시키고, 스토리지 전극과 데이터 라인 사이의 커패시턴스를 최소화하여 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3은 도 1의 II-II' 라인을 따라 절단한 단면도이다.
도 4는 도 1의 III-III' 라인을 따라 절단한 단면도이다.
도 5는 도 3에 도시된 제1 데이터 라인의 확대 단면도이다.
도 6은 커패시턴스 측정 실험에서 제1 전극에 인가된 전압에 따른 제1 및 제2 전극들 사이의 커패시턴스 변화를 나타낸 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 평면도이다.
도 8은 도 6의 IV-IV' 라인을 따라 절단한 단면도이다.
도 9는 도 7에 도시된 제1 및 제2 배향막들의 러빙 방향을 설명하기 위한 개념도들이다.
도 10a 내지 도 10c는 도 8에 도시된 제2 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 제1 표시 패널(500)은 제1 기판(100), 제2 기판(200) 및 액정층(300)을 포함한다.
상기 제1 기판(100)은 제1 베이스 기판(110) 상에 형성된 공통 전극(CE)을 포함한다. 상기 공통 전극(CE)은 상기 제1 베이스 기판(110)의 전면에 형성될 수 있다. 상기 공통 전극(CE)에는 공통 전압(Vcom)인 제1 전압이 인가된다. 상기 제1 전압은 약 3V 내지 5V일 수 있다. 상기 제1 기판(100)은 컬러필터(CF), 블랙 매트릭스 패턴(BM), 오버 코팅층(OC) 및 제1 배향막(120)을 더 포함할 수 있다.
상기 제2 기판(200)은 상기 제1 기판(100)과 대향하고, 상기 제1 기판(100)과 결합하여 상기 액정층(300)을 정의한다. 상기 제2 기판(200)은 제1 및 제2 게이트 라인들(GL1, GL2), 제1 및 제2 데이터 라인들(DL1, DL2), 박막 트랜지스터(SW), 제1 및 제2 스토리지 전극들(STE1, STE2), 제1 및 제2 스토리지 라인들(STL1, STL2), 제1, 제2 및 제3 화소 전극들(PE1, PE2, PE3) 및 제2 배향막(250)을 포함한다.
상기 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 방향(D1)으로 연장된다. 상기 제1 및 제2 데이터 라인들(DL1, DL2)은 상기 제1 방향(D1)과 다른 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 수직할 수 있다.
상기 박막 트랜지스터(SW)는 상기 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)과 전기적으로 연결된다. 상기 박막 트랜지스터(SW)는 상기 제1 게이트 라인(GL1)과 연결된 게이트 전극(GE), 상기 제1 데이터 라인(DL1)과 연결된 소스 전극(SE), 상기 소스 전극(SE)과 이격된 드레인 전극(DE) 및 액티브 패턴(AP)을 포함한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 이격부는 I-자형을 가질 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각도 바(bar) 형상을 가질 수 있다. 이에 따라, 상기 박막 트랜지스터(SW)가 상기 제1 데이터 라인(DL1)과 상기 제1 게이트 라인(GL1)의 교차점과 가깝게 형성될 수 있다. 상기 박막 트랜지스터(SW)가 상기 제2 베이스 기판(210)에서 차지하는 면적을 최소화할 수 있다. 상기 드레인 전극(DE)은 상기 제1 게이트 라인(GL1)과 상기 제1 화소 전극(PE1)의 경계를 따라 연장된 차광 패턴(BP)과 연결될 수 있다.
상기 제1 스토리지 전극(STE1)은 상기 제2 방향(D2)으로 연장된다. 상기 제1 스토리지 전극(STE1)은 상기 제1 데이터 라인(DL1)과 중첩된다. 상기 제1 스토리지 전극(STE1)은 상기 제1 데이터 라인(DL1)의 하부에 형성될 수 있다.
상기 제2 스토리지 전극(STE2)은 상기 제2 방향(D2)으로 연장되어 상기 제1 스토리지 전극(STE1)의 상기 제1 방향(D1)에 배치된다. 상기 제2 스토리지 전극(STE2)은 상기 제2 데이터 라인(DL2)과 중첩된다. 상기 제2 스토리지 전극(STE2)은 상기 제2 데이터 라인(DL2)의 하부에 형성될 수 있다.
상기 제1 스토리지 라인(STL1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 스토리지 라인(STL1)은 상기 제1 및 제2 스토리지 전극들(STE1, STE2)과 연결된다. 상기 제1 스토리지 라인(STL1)은 상기 제2 게이트 라인(GL2)의 상기 제2 방향(D2)의 반대 방향에 배치될 수 있다. 즉, 상기 제1 및 제2 게이트 라인들(GL1, GL2) 사이에 상기 제1 스토리지 라인(STL1)이 배치될 수 있다. 상기 제1 스토리지 라인(STL1)을 통해서 상기 제1 및 제2 스토리지 전극들(STE1, STE2) 각각에 공통적으로 제2 전압이 인가될 수 있다. 상기 제2 전압은, 상기 제1 전압보다 낮은 전압이다. 또한, 상기 제2 전압은 상기 제1 및 제2 게이트 라인들(GL1, GL2) 각각에 인가되는 전압 및 상기 제1 및 제2 데이터 라인들(DL1, DL2) 각각에 인가되는 전압보다 낮은 전압일 수 있다. 상기 제2 전압은 그라운드 전압 또는 오프 전압일 수 있다. 예를 들어, 상기 제1 전압이 약 3V 내지 5V일 때, 상기 제2 전압은 약 -7V 이상 약 3V 미만일 수 있다. 상기 제2 스토리지 라인(STL2)은 상기 제1 게이트 라인(GL1)의 상기 제2 방향(D2)의 반대 방향에 배치될 수 있다.
상기 제1 화소 전극(PE1)은 상기 박막 트랜지스터(SW)와 전기적으로 연결된다. 상기 제1 화소 전극(PE1)이 형성된 영역이 상기 제2 베이스 기판(210)의 단위 화소(P)로 정의될 수 있다. 상기 제1 화소 전극(PE1)은 상기 제1 데이터 라인(DL1)의 제1 측에 배치된다. 상기 제1 화소 전극(PE1)은 상기 제1 스토리지 라인(STL1)과 중첩된다. 또한, 상기 제1 화소 전극(PE1)은 상기 제1 스토리지 전극(STE1)의 소정 면적으로 중첩된다. 이하, 상기 제1 스토리지 전극(STE1)과 상기 제1 화소 전극(PE1)이 중첩되는 영역에 배치된 상기 제1 스토리지 전극(STE1)의 가장자리를 "제1 단부"로 정의하고, "제1 화소 전극의 단부"는 상기 제1 데이터 라인(DL1) 및 상기 제1 단부와 인접한 상기 제1 화소 전극(PE1)의 가장자리를 지칭한다.
상기 제2 화소 전극(PE2)은 상기 제1 데이터 라인(DL1)의 제2 측에 배치된다. 구체적으로, 상기 제2 화소 전극(PE2)은 상기 제1 화소 전극(PE1)의 상기 제1 방향(D1)의 반대 방향에 배치된다. 상기 제2 화소 전극(PE2)과 상기 제1 화소 전극(PE1) 사이에 상기 제1 데이터 라인(DL1)이 배치된다. 상기 제2 화소 전극(PE2)은 상기 제1 데이터 라인(DL1)의 상기 제1 방향(D1)의 반대 방향에 배치된 제3 데이터 라인(미도시) 및 상기 제1 게이트 라인(GL1)과 전기적으로 연결될 수 있다. 상기 제2 화소 전극(PE1)은 상기 제1 스토리지 전극(STE1)의 제2 단부 영역과 소정 면적으로 중첩된다. 이하, 상기 제1 스토리지 전극(STE1)과 상기 제2 화소 전극(PE2)이 중첩되는 영역에 배치된 상기 제1 스토리지 전극(STE1)의 가장자리를 "제2 단부"로 정의하고, "제2 화소 전극의 단부"는 상기 제1 데이터 라인(DL1) 및 상기 제2 단부와 인접한 상기 제2 화소 전극(PE2)의 가장자리를 지칭한다.
상기 제3 화소 전극(PE3)은 상기 제1 화소 전극(PE1)의 상기 제2 방향(D2)의 반대 방향에 배치된다. 상기 제3 화소 전극(PE3)과 상기 제1 화소 전극(PE1) 사이에 상기 제1 게이트 라인(GL1)이 배치된다. 상기 제3 화소 전극(PE3)은 상기 제2 스토리지 라인(STL2)과 중첩된다.
상기 제2 배향막(250)은 상기 제1, 제2 및 제3 화소 전극들(PE1, PE2, PE3)을 포함하는 상기 제2 베이스 기판(210) 상에 형성된다. 상기 제2 배향막(250)은 상기 제2 베이스 기판(210)의 전면에 형성된다. 상기 제2 배향막(250)은 상기 제1 배향막(120)과 함께 상기 액정층(300)의 액정 분자들에 선경사각을 제공한다.
상기 제2 기판(200)은 제1 절연층(220), 반도체 패턴(SP) 및 제2 절연층(240)을 더 포함할 수 있다.
상기 제1 절연층(220)은 상기 제2 베이스 기판(210) 상에 형성된 제1 금속 패턴 상에 형성될 수 있다. 상기 제1 금속 패턴은 제1 금속층을 패터닝하여 형성된 상기 제1 및 제2 게이트 라인들(GL1, GL2), 상기 게이트 전극(GE), 상기 제1 및 제2 토리지 전극들(STE1, STE2), 상기 제1 및 제2 스토리지 라인들(STL1, STL2)을 포함한다. 상기 제2 절연층(240)은 상기 제1 절연층(230) 상에 형성된 제2 금속 패턴 상에 형성될 수 있다. 상기 제2 금속 패턴은 제2 금속층을 패터닝하여 형성된 상기 제1 및 제2 데이터 라인들(DL1, DL2), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함할 수 있다. 상기 제2 절연층(240)은 상기 드레인 전극(DE) 상에 배치되는 콘택홀(CNT)을 포함한다. 상기 콘택홀(CNT)을 통해 상기 드레인 전극(DE)과 상기 제1 화소 전극(PE1)이 전기적으로 연결될 수 있다.
상기 반도체 패턴(SP)은 상기 제1 및 제2 데이터 라인들(DL1, DL2) 각각의 하부에 배치된다. 상기 반도체 패턴(SP)은 상기 액티브 패턴(AP)과 실질적으로 동일한 층들로 형성되고, 상기 액티브 패턴(AP)을 형성하는 공정에서 형성될 수 있다. 상기 반도체 패턴(SP) 및 상기 액티브 패턴(AP) 각각은 반도체층(230a) 및 오믹 콘택층(230b)을 포함한다. 상기 반도체 패턴(SP)과 상기 제1 데이터 라인(DL1) 사이의 관계는 도 3, 도 5 및 도 6을 참조하여 후술하기로 한다.
도 3은 도 1의 II-II' 라인을 따라 절단한 단면도이다.
도 3을 참조하면, 상기 제1 데이터 라인(DL1)은 제1 너비(w1)를 갖는다. 상기 제1 너비(w1)가 약 0.5㎛ 미만인 경우, 상기 제1 데이터 라인(DL1)의 제조 공정에서 상기 제1 데이터 라인(DL1)이 끊어지는 등의 제조 신뢰성이 저하된다. 상기 제1 너비(w1)가 약 3.0㎛ 초과인 경우에는 상기 제1 데이터 라인(DL1)과 상기 제1 스토리지 전극(STE1) 사이의 커패시턴스가 높아져 소비 전력이 증가한다. 따라서 상기 제1 너비(w1)는 약 0.5㎛ 내지 약 3.0㎛일 수 있다. 바람직하게는, 상기 제1 너비(w1)는 약 2.0㎛ 내지 약 2.5㎛일 수 있다.
상기 제1 스토리지 전극(STE1)은 상기 제1 데이터 라인(DL1)의 하부에 배치되고, 상기 제1 데이터 라인(DL1)의 상기 제1 너비(w1)보다 넓은 너비를 갖는다. 상기 제1 스토리지 전극(STE1)의 양단부는 각각 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)과 중첩된다. 상기 제1 스토리지 전극(STE1)은 상기 제1 화소 전극(PE1)과 상기 제1 방향(D1)으로 일정 너비만큼 중첩된다.
상기 제1 스토리지 전극(STE1)의 상기 제1 단부와 상기 제1 화소 전극(PE1) 단부는 제1 거리(d1)만큼 이격된다. 상기 제1 거리(d1)는 상기 제1 스토리지 전극(STE1) 및 상기 제1 화소 전극(PE1)의 "제1 중첩폭"을 정의한다. 상기 제1 거리(d1)가 약 1.0㎛ 미만인 경우 상기 제1 스토리지 전극(STE1)이 상기 제1 데이터 라인(DL1)과 상기 제1 화소 전극(PE1) 사이의 빛샘을 차단하지 못한다. 상기 제1 거리(d1)가 약 3.0㎛ 초과인 경우, 상기 제1 스토리지 전극(STE1)과 상기 제1 화소 전극(PE1) 사이의 커플링 커패시턴스가 쉽게 발생하여 상기 제1 화소 전극(PE1)의 경계에서 크로스토크(cross talk)가 발생하여 표시 품질을 저하시킬 수 있다. 따라서 상기 제1 거리(d1)는 약 1.0㎛ 내지 약 3.0㎛일 수 있다.
상기 제1 스토리지 전극(STE1)의 제2 단부와 상기 제2 화소 전극(PE2)의 단부는 제2 거리(d2)만큼 이격된다. 상기 제2 거리(d2)는 상기 제1 스토리지 전극(STE1) 및 상기 제2 화소 전극(PE2)의 "제2 중첩폭"을 정의한다. 상기 제1 스토리지 전극(STE1)을 기준으로, 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)은 상기 제1 스토리지 전극(STE1)과 대칭적으로 중첩된다. 이에 따라, 상기 제2 거리(d2)는 상기 제1 거리(d1)와 실질적으로 동일하다. 상기 제2 거리(d2)는 약 1.0㎛ 내지 약 3.0㎛일 수 있다.
상기 반도체 패턴(SP)은 상기 제1 데이터 라인(DL1)에 비해 상대적으로 넓은 너비를 가질 수 있다. 상기 반도체 패턴(SP)의 가장자리는 상기 제1 데이터 라인(DL1)의 가장자리보다 돌출될 수 있다. 서로 인접한 상기 반도체 패턴(SP)의 단부와 상기 제1 데이터 라인(DL1) 단부 사이는 제3 거리(d3)만큼 이격될 수 있다. 상기 제3 거리(d3)가 약 3.0㎛ 초과인 경우, 상기 반도체 패턴(SP)이 도체화되어 상기 제1 데이터 라인(DL1)의 면적보다 더 넓은 면적으로 상기 제1 스토리지 전극(STE1)과 커패시터를 형성한다. 상기 커패시터의 커패시턴스는 상기 반도체 패턴(SP)의 면적에 비례하게 되므로, 상기 제1 스토리지 전극(STE1)과 상기 제1 데이터 라인(DL1) 사이의 커패시턴스틀 증가시켜 소비 전력을 증가시킨다. 따라서 상기 제3 거리(d3)는 약 0㎛ 내지 약 3.0㎛일 수 있다. 바람직하게는 상기 제3 거리(d3)는 약 0㎛ 내지 약 1.75㎛일 수 있다. 상기 반도체 패턴(SP)이 상기 제1 데이터 라인(DL1)으로부터 돌출되지 않고, 상기 제3 거리(d3)는 약 0㎛인 것이 가장 바람직하다. 상기 반도체 패턴(SP)과 상기 제1 스토리지 전극(STE1) 사이의 구체적인 관계에 대해서는 도 5를 참조하여 후술하기로 한다.
상기 제1 화소 전극(PE1)의 단부와 상기 반도체 패턴(SP)의 가장자리 사이는 제4 거리(d4)만큼 이격될 수 있다. 상기 제4 거리(d4)가 약 1.0㎛ 미만인 경우 상기 제1 화소 전극(PE1)과 상기 반도체 패턴(SP) 사이에 커플링 커패시턴스가 쉽게 발생하여 상기 제1 화소 전극(PE1)의 경계에서 크로스토크(cross talk)가 발생하여 표시 품질을 저하시킬 수 있다. 상기 제4 거리(d4)가 약 3.0㎛ 초과인 경우에는, 상대적으로 상기 제1 스토리지 전극(STE1)과 상기 제1 화소 전극(PE1) 사이의 상기 제1 거리(d1)가 좁아지므로 빛샘을 방지할 수 없다. 따라서 상기 제4 거리(d4)는 약 1.0㎛ 내지 약 3.0㎛일 수 있다. 상기 제2 화소 전극(PE2)의 단부와 상기 반도체 패턴(SP)의 가장자리 사이의 관계도, 상기 제4 거리(d4)와 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 제1 스토리지 전극(STE1)의 너비는 상기 제1 데이터 라인(DL1)의 상기 제1 너비(w1)보다 넓다. 상기 제1 데이터 라인(DL1)을 기준으로 좌우 대칭이므로, 상기 제1 스토리지 전극(STE1)의 너비는 상기 제1 거리(d1), 상기 제3 거리(d3) 및 상기 제4 거리(d4)의 합의 2배에, 상기 제1 너비(w1)를 더한 값과 실질적으로 동일할 수 있다. 상기 제1 스토리지 전극(STE1)의 너비는 상기 제1 스토리지 전극(STE1)이 형성된 영역의 상기 제1 기판(100) 상에 형성된 상기 블랙 매트릭스 패턴(BM)의 상기 제1 방향(D1)으로의 제2 너비(w2)보다도 넓을 수 있다. 상기 제2 너비(w2)는 예를 들어, 약 15.0㎛ 내지 약 6.0㎛일 수 있다.
상기 제1 스토리지 전극(STE1)에는 상기 공통 전극(CE)에 인가되는 상기 제1 전압보다 낮은 상기 제2 전압이 인가된다. 상기 제2 전압은 그라운드 전압 또는 오프 전압일 수 있다. 예를 들어, 상기 제1 전압이 약 3V 내지 5V일 때, 상기 제2 전압은 약 -7V 이상 약 3V 미만일 수 있다. 상기 제1 스토리지 전극(STE1)에 인가되는 전압에 대해서는 도 6을 참조하여 후술하기로 한다.
이하, 도 4를 참조하여 상기 제1 게이트 라인(GL1), 상기 스토리지 라인(STL), 상기 제1 화소 전극(PE1) 및 제3 화소 전극(PE3) 사이의 관계에 대해서 구체적으로 설명하기로 한다.
도 4는 도 1의 III-III' 라인을 따라 절단한 단면도이다.
도 4를 참조하면, 상기 제1 게이트 라인(GL1)은 제3 너비(w3)를 갖는다. 상기 제3 너비(w3)는 약 1.0㎛ 내지 약 3.0㎛일 수 있다. 상기 제2 스토리지 라인(STL2)은 제4 너비(w4)를 갖는다. 상기 제4 너비(w4)는 약 1.0㎛ 내지 약 3.0㎛일 수 있다. 상기 제1 게이트 라인(GL1)과 상기 제2 스토리지 라인(STL2)은 제5 거리(d5)만큼 이격된다. 상기 제5 거리(d5)는 약 2.5㎛ 내지 약 5.5㎛일 수 있다. 상기 제1 게이트 라인(GL1)은 상기 제1 화소 전극(PE1)과 제6 거리(d6)만큼 이격될 수 있다. 상기 제6 거리(d6)는 약 3.0㎛ 내지 약 1.0㎛일 수 있다.
상기 제1 및 제3 화소 전극들(PE1, PE3) 사이에 배치된 상기 블랙 매트릭스 패턴(BM)은 상기 제1 화소 전극(PE1)과 일부 중첩될 수 있다. 상기 블랙 매트릭스 패턴(BM)의 가장자리와 상기 제1 화소 전극(PE1)의 가장자리 사이의 제7 거리(d7)는 약 4.5㎛ 내지 약 1.5㎛일 수 있다. 상기 제1 및 제3 화소 전극들(PE1, PE3) 사이에 배치된 상기 블랙 매트릭스 패턴(BM)의 상기 제2 방향(D2)으로의 제5 너비(w5)는 예를 들어, 약 20㎛ 내지 약 8㎛일 수 있다.
상기 제1 게이트 라인(GL1) 및 상기 제2 스토리지 라인(STL2)의 폭을 감소시킴으로써 상기 제1 표시 패널(500)의 개구율을 향상시킬 수 있다. 상기 차광 패턴(BP)의 폭이 감소되거나, 상기 차광 패턴(BP)이 생략되어 상기 제1 표시 패널(500)의 개구율을 향상시킬 수 있다.
도 5는 도 3에 도시된 제1 데이터 라인의 확대 단면도이다.
도 5를 참조하면, 상기 제1 스토리지 전극(STE1) 상에 제1 두께(x1)의 상기 제1 절연층(220)이 배치된다. 상기 제1 절연층(220) 상에는 제2 두께(x2)의 상기 반도체 패턴(SP)이 배치되고, 상기 반도체 패턴(SP) 상에 상기 제1 데이터 라인(DL1)이 배치된다.
상기 제1 스토리지 전극(STE1)에 인가되는 전압이 상기 제1 전압보다 높은 전압인 경우에, 상기 높은 전압에 의해 상기 제1 스토리지 전극(STE1)과 인접한 상기 반도체 패턴(SP)의 일측으로 전자가 축척되고, 타측으로는 정공(hole)이 밀려난다. 이후, 상기 전자의 이동에 의해서 상기 반도체 패턴(SP)은 도체의 성질을 갖게 된다. 이때, 상기 제1 스토리지 전극(STE1)과 상기 제1 데이터 라인(DL1) 사이의 커패시턴스는 상기 반도체 패턴(SP)이 실질적으로 도체화되기 때문에 상기 제1 절연층(220)의 제1 두께(x1)에 의존하게 된다. 즉, 상기 제1 스토리지 전극(STE1)에 인가되는 전압은 상기 제1 데이터 라인(DL1)에 인가되는 전압과 문턱 전압(Vth)의 차이보다 큰 경우, 상기 제1 스토리지 전극(STE1)과 상기 제1 데이터 라인(DL1) 사이의 커패시턴스는 상기 제1 절연층(220)의 상기 제1 두께(x1)에 의존한다.
반면, 상기 제1 스토리지 전극(STE1)에 인가되는 전압이 상기 제1 전압보다 낮은 전압인 경우에, 상기 낮은 전압에 의해 상기 제1 스토리지 전극(STE1)과 인접한 상기 반도체 패턴(SP)의 일측으로 정공이 축적되고, 타측으로는 전자가 밀려난다. 이에 따라, 상기 반도체 패턴(SP)은 전자 또는 정공이 이동하지 않는 부도체 성질을 갖게 된다. 이때, 상기 제1 스토리지 전극(STE1)과 상기 제1 데이터 라인(DL1) 사이의 커패시턴스는 제3 두께(x3)에 의존한다. 즉, 상기 제1 스토리지 전극(STE1)에 인가되는 전압은 상기 제1 데이터 라인(DL1)에 인가되는 전압과 문턱 전압(Vth)의 차이보다 작은 경우, 상기 제1 스토리지 전극(STE1)과 상기 제1 데이터 라인(DL1) 사이의 커패시턴스는 상기 제1 절연층(220)의 상기 제3 두께(x3)에 의존한다.
상기 제3 두께(x3)는 상기 제1 및 제2 두께들(x1, x2)의 합과 실질적으로 동일할 수 있고, 상기 제1 및 제2 두께들(x1, x2)의 합보다 얇을 수 있다. 다만, 상기 제3 두께(x3)는 상기 제1 두께(x1)보다는 두껍다. 상기 제1 스토리지 전극(STE1)과 상기 제1 데이터 라인(DL1) 사이의 커패시턴스는 상기 제1 두께(x1) 및 상기 제3 두께(x3)에 반비례한다.
따라서 상기 제1 스토리지 전극(STE1)에 인가되는 전압이 상기 제1 전압보다 낮은 전압인 경우의 커패시턴스가, 상기 제1 스토리지 전극(STE1)에 인가되는 전압이 상기 제1 전압보다 높은 전압인 경우의 커패시턴스보다 낮다. 이에 따라 소비 전력을 감소시키기 위해서는 상기 제1 스토리지 전극(STE1)에 인가되는 제2 전압은 상기 제1 전압보다 낮은 전압인 것이 바람직하다. 더욱 바람직하게는, 상기 제2 전압은 상기 제1 데이터 라인(DL1)에 인가되는 전압, 상기 제1 및 제2 화소 전극들(PE1, PE2) 각각에 인가되는 전압보다 낮을 수 있다.
이하, 도 2, 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 제2 기판(200)의 제조 방법에 대해서 간단히 설명한다. 도 2, 도 3 및 도 4를 참조하면, 상기 제2 베이스 기판(210) 상에 제1 금속층을 형성하고, 상기 제1 금속층을 패터닝하여 상기 제1 및 제2 게이트 라인들(GL1, GL2), 상기 제1 및 제2 스토리지 라인들(STL1, STL2), 상기 제1 및 제2 스토리지 전극들(STE1, STE2) 및 상기 게이트 전극(GE)을 포함하는 제1 금속 패턴을 형성한다. 상기 제1 금속 패턴을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제1 절연층(220)을 형성하고, 상기 제1 절연층(220) 상에 상기 반도체층(230a), 상기 오믹 콘택층(230b) 및 제2 금속층을 순차적으로 형성한다. 상기 반도체층(230a), 상기 오믹 콘택층(230b) 및 상기 제2 금속층을 하나의 마스크를 이용하여 패터닝함으로써, 상기 제1 및 제2 데이터 라인들(DL1, DL2), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 차광 패턴(BP)을 포함하는 제2 금속 패턴을 형성한다. 상기 제2 금속 패턴을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제2 절연층(240), 상기 제1 및 제2 화소 전극들(PE1, PE2) 및 상기 제2 배향막(250)을 순차적으로 형성한다.
이하, 제1, 제2 및 제3 모형들의 제조 및 이들에 대한 커패시턴스 측정 실험 결과를 설명한다.
제1 모형의 제조
기판 상에 너비가 약 3.0㎛인 제1 전극 및 약 0.45㎛ 두께의 질화 실리콘층을 형성하고, 비정질 실리콘층 및 n형 불순물이 고농도로 도핑된 비정질 실리콘층을 포함하는 약 0.2㎛ 두께의 반도체 패턴 및 제2 전극을 순차적으로 형성하였다. 상기 반도체 패턴은 상기 제1 전극에 비해 약 1.75㎛만큼 돌출되었다.
제2 모형의 제조
제2 전극의 너비가 약 2.0㎛인 것을 제외하고는 상기 제1 모형과 실질적으로 동일한 제2 모형을 제조하였다.
제3 모형의 제조
반도체 패턴의 가장자리와 상기 제1 전극의 가장자리가 거의 일치한 것을 제외하고는 상기 제2 모형과 실질적으로 동일한 제3 모형을 제조하였다.
커패시턴스 측정 실험
상기 제1, 제2 및 제3 모형들에 대해 상기 제1 전극에 공통 전압인 약 3.0V부터 약 -7.0V까지 전압을 인가하면서 상기 제1 및 제2 전극들 사이의 커패시턴스는 측정하였다. 상기 제1 모형에 대한 그 결과를 도 6에 나타낸다.
도 6은 커패시턴스 측정 실험에서 제1 전극에 인가된 전압에 따른 제1 및 제2 전극들 사이의 커패시턴스 변화를 나타낸 그래프이다.
도 6을 참조하면, 상기 제1 전극에 약 3.0V를 인가했을 때 커패시턴스는 약 6.30ㅧ1011F(패럿)이고, 상기 제1 전극에 인가되는 전압이 점점 낮아질수록 상기 커패시턴스 또한 감소하는 것을 알 수 있다. 상기 제1 전극에 약 0V를 인가했을 때 커패시턴스는 약 5.30ㅧ1011F이고, 상기 제1 전극에 인가되는 전압이 낮아질수록 상기 커패시턴스 또한 감소하는 것을 알 수 있다. 또한, 상기 제1 전극에 약 -2.0V를 인가했을 때 커패시턴스는 약 4.90ㅧ1011F임을 알 수 있다.
따라서 상기 제1 전극에 공통 전압보다 낮은 전압을 걸어주면 상기 제1 및 제2 전극들 사이의 커패시턴스가 상기 공통 전압보다 높은 전압을 걸어준 경우에 비해 상대적으로 낮아짐을 알 수 있다.
상기 제2 모형에 대해, 약 -2.0V의 전압을 상기 제1 전극에 인가하면 약 3.0V의 전압이 인가된 경우보다 상대적으로 상기 제1 및 제2 전극들 사이의 커패시턴스가 감소되었다.
상기 제3 모형에 대해, 약 -2.0V의 전압을 상기 제1 전극에 인가하면 상기 제2 모형의 커패시턴스보다 상대적으로 상기 제1 및 제2 전극들 사이의 커패시턴스가 감소되었다.
상기에서 설명한 바에 따르면, 상기 제1 스토리지 전극(STE1)에 상기 제1 전압보다 낮은 제2 전압을 인가함으로써 소비 전력을 감소시킬 수 있다. 또한, 상기 제1 데이터 라인(DL1)의 상기 제1 너비(w1)를 감소시키고, 상기 반도체 패턴(SP)의 돌출 길이를 감소시킴으로써 소비 전력을 감소시킬 수 있다. 나아가, 상기 제1 스토리지 전극(STE1)과 상기 제1 및 제2 화소 전극들(PE1, PE2)의 거리를 감소시킴으로써 소비 전력을 감소시키고, 크로스토크의 발생을 최소화시킬 수 있다. 또한, 상기 제1 데이터 라인(DL1)의 선폭을 감소시키고, 상기 박막 트랜지스터(SW)의 면적을 최소화함으로써 상기 제1 표시 패널(500)의 개구율을 향상시킬 수 있다.
본 발명에 따르면, 상기 제1 데이터 라인(DL1)과 상기 제1 스토리지 전극(STE1) 사이의 커패시턴스를 감소시키고, 상기 제1 표시 패널(500)의 개구율을 향상시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 평면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 제2 표시 패널(502)은 제1 기판(100), 제2 기판(202) 및 액정층(300)을 포함한다. 상기 제1 기판(100)은 도 1 및 도 2에서 설명한 것과 실질적으로 동일하므로 중복되는 설명은 생략한다. 상기 제1 기판(100)의 공통 전극(CE)에는 제1 전압이 인가된다.
상기 제2 기판(202)은 상기 제1 기판(100)과 대향하고, 상기 제1 기판(100)과 결합하여 상기 액정층(300)을 정의한다. 상기 제2 기판(200)은 제1 및 제2 게이트 라인들(GL1, GL2), 제1 및 제2 데이터 라인들(DL1, DL2), 박막 트랜지스터(SW), 제3 및 제4 스토리지 전극들(STE3, STE4), 스토리지 라인(STL), 제1, 제2 및 제3 화소 전극들(PE1, PE2, PE3) 및 제2 배향막(250)을 포함한다. 상기 제2 기판(202)은 상기 제3 및 제4 스토리지 전극들(STE3, STE4)을 제외하고는 도 3에서 설명한 것과 실질적으로 동일하므로 중복되는 설명은 생략한다.
상기 제3 스토리지 전극(STE3)은 상기 제1 데이터 라인(DL1)의 연장 방향인 제2 방향(D2)으로 연장된다. 상기 제3 스토리지 전극(STE3)은 상기 제1 데이터 라인(DL1)과 중첩된다. 상기 제3 스토리지 전극(STE3)은 상기 제1 데이터 라인(DL1)의 하부에 형성될 수 있다. 상기 제3 스토리지 전극(STE3)의 양단부는 각각 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)과 중첩된다.
상기 제4 스토리지 전극(STE4)은 상기 제2 방향(D2)으로 연장되어 상기 제3 스토리지 전극(STE3)의 제1 방향(D1)에 배치된다. 상기 제4 스토리지 전극(STE4)은 상기 제2 데이터 라인(DL2)과 중첩된다. 상기 제4 스토리지 전극(STE4)은 상기 제2 데이터 라인(DL2)의 하부에 형성될 수 있다. 상기 제3 및 제4 스토리지 전극들(STE3, STE4)은 상기 제1 방향(D1)으로 연장된 상기 제1 스토리지 라인(STL1)에 의해 서로 연결된다. 상기 제1 스토리지 라인(STL1)을 통해서 상기 제3 및 제4 스토리지 전극들(STE3, STE4) 각각에 공통적으로 제2 전압이 인가될 수 있다. 상기 제2 전압은 상기 제1 전압과 실질적으로 동일하거나, 상기 제1 전압보다 높거나 낮을 수 있다. 바람직하게는, 상기 제2 전압은 상기 제1 전압보다 낮을 수 있다. 예를 들어, 상기 제1 전압이 약 3V 내지 5V일 때, 상기 제2 전압은 약 -7V 이상 약 3V 미만일 수 있다.
이하, 상기 제3 스토리지 전극(STE3)과 상기 제1 화소 전극(PE1)이 중첩되는 영역에 배치된 상기 제3 스토리지 전극(STE3)의 가장자리를 "제3 단부"로 정의하고, "제1 화소 전극의 단부"는 상기 제1 데이터 라인(DL1) 및 상기 제3 단부와 인접한 상기 제1 화소 전극(PE1)의 가장자리를 지칭한다. 또한, 상기 제3 스토리지 전극(STE3)과 상기 제2 화소 전극(PE2)이 중첩되는 영역에 배치된 상기 제3 스토리지 전극(STE3)의 가장자리를 "제4 단부"로 정의하고, "제2 화소 전극의 단부"는 상기 제1 데이터 라인(DL1) 및 상기 제4 단부와 인접한 상기 제2 화소 전극(PE2)의 가장자리를 지칭한다.
상기 제3 스토리지 전극(STE3)의 제3 단부와 상기 제1 화소 전극(PE1)의 단부 사이의 거리는 상기 제3 스토리지 전극(STE4)의 제4 단부와 상기 제2 화소 전극(PE2)의 단부 사이의 거리와 서로 다르다. 이하, 도 7을 참조하여 상기 제3 스토리지 전극(STE3)과 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이의 관계에 대해서 구체적으로 설명한다.
도 8은 도 6의 IV-IV' 라인을 따라 절단한 단면도이다.
도 8을 참조하면, 상기 제1 데이터 라인(DL1)은 제1 너비(w1)를 갖는다. 상기 제1 너비(w1)는 도 3에서 설명한 것과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 제3 스토리지 전극(STE3)은 상기 제1 데이터 라인(DL1)의 하부에 배치되고, 상기 제1 데이터 라인(DL1)의 상기 제1 너비(w1)보다 넓은 너비를 갖는다. 상기 제3 스토리지 전극(STE3)의 양단부는 각각 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)과 중첩된다. 상기 제3 스토리지 전극(STE3)은 상기 제1 화소 전극(PE1)과 상기 제1 방향(D1)으로 일정 너비만큼 중첩된다. 상기 제3 스토리지 전극(STE3)의 상기 제3 단부와 상기 제1 화소 전극(PE1) 단부는 제1 거리(d1)만큼 이격된다. 상기 제1 거리(d1)는 제1 중첩폭으로서, 도 3에서 설명한 것과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 제3 스토리지 전극(STE3)의 제4 단부와 상기 제2 화소 전극(PE2)의 단부는 제2 거리(d2)만큼 이격된다. 상기 제3 스토리지 전극(STE3)을 기준으로, 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)은 상기 제3 스토리지 전극(STE3)과 비대칭적으로 중첩된다. 즉, 상기 제1 거리(d1)는 상기 제2 거리(d2)와 다르다. 다시 말하면, 상기 제1 중접폭과 상기 제1 데이터 라인(DL1)과 상기 제2 화소 전극(PE1)의 제2 중첩폭이 서로 다를 수 있다.
상기 제1 거리(d1) 및 상기 제2 거리(d2)의 상대적인 크기는 상기 제2 배향막(250)의 러빙 방향에 의존한다. 상기 제2 배향막(250)의 러빙 방향이 상기 제2 데이터 라인(DL2)에서 상기 제1 데이터 라인(DL1)을 향하는 방향일 때, 상기 제1 거리(d1)는 상기 제2 거리(d2)보다 짧은 것이 바람직하다. 다시 말하면, 상기 제2 배향막(250)의 러빙 방향이 상기 제1 화소 전극(PE1)이 형성된 영역에서 상기 제2 화소 전극(PE2)이 형성된 영역을 향하는 방향일 때, 상기 제1 중첩폭은 상기 제2 중첩폭보다 좁다.
예를 들어, 상기 제1 거리(d1)와 상기 제2 거리(d2)의 차는 약 1.0㎛ 이상 약 3.0㎛미만이다. 상기 제3 스토리지 전극(STE3)의 너비는 도 1에 도시된 상기 제1 스토리지 전극(STE1)의 너비에 비해 상대적으로 좁을 수 있다. 상기 제1 거리(d1)는 도 3에 도시된 제1 거리(d1)에 비해 약 1.0㎛ 내지 약 3.0㎛ 짧을 수 있다.
상기 제2 배향막(250)은 상기 제1, 제2 및 제3 화소 전극들(PE1, PE2, PE3)을 포함하는 상기 제2 베이스 기판(210) 상에 형성된다. 상기 제2 배향막(250)은 상기 제2 베이스 기판(210)의 전면에 형성된다. 상기 제2 배향막(250)은 상기 제1 배향막(120)과 함께 상기 액정층(300)의 액정 분자들에 선경사각을 제공한다.
도 9는 도 7에 도시된 제1 및 제2 배향막들의 러빙 방향을 설명하기 위한 개념도들이다.
도 9를 참조하면, 상기 제2 배향막(250)은 제1 러빙 방향(RD1)을 갖는다. 상기 제1 러빙 방향(RD1)은 상기 제1 화소 전극(PE1)이 형성된 영역에서 상기 제2 화소 전극(PE2)이 형성된 영역을 향하는 방향일 수 있다. 보다 구체적으로, 상기 제1 러빙 방향(RD1)은 상기 제2 데이터 라인(DL2)의 상부측에서 상기 제1 데이터 라인(DL1)을 하부측을 향하는 방향으로, 상기 제1 게이트 라인(GL1)을 기준으로 사선 방향일 수 있다.
상기 러빙하는 공정에서, 러빙포(미도시)는 화소(P)를 기준으로 상기 화소(P)의 외곽을 정의하는 상기 제2 데이터 라인(DL2)의 일측에서 상기 제2 데이터 라인(DL2)의 타측으로 넘어와 상기 화소(P)를 지나게 되고, 다시 상기 화소(P)에서 상기 제1 데이터 라인(DL1)의 일측에서 상기 제1 데이터 라인(DL1)의 타측으로 넘어가 상기 화소(P)의 외부를 지나게 된다.
이러한 과정에서, 상기 러빙포가 상기 제2 데이터 라인(DL2)과 상기 제1 화소 전극(PE1) 사이의 단차와, 상기 제1 화소 전극(PE1)과 상기 제1 데이터 라인(DL1) 사이의 단차를 따라 이동하게 된다. 상기 러빙포의 이동에 있어서, 높은 곳에서 낮은 곳으로의 이동은 쉽지만 낮은 곳에서 높은 곳으로의 이동은 상기 단차에 의해서 상대적으로 어렵다.
상기 제1 거리(d1)와 상기 제2 거리(d2)가 실질적으로 동일한 경우, 중첩 면적이 실질적으로 동일하므로 상기 제3 스토리지 전극(STE3)의 제3 단부와 상기 제1 화소 전극(PE1)의 단부 사이에서 러빙에 의해 유발되는 커플링 커패시턴스의 변동이, 상기 제3 스토리지 전극(STE3)의 제4 단부와 상기 제2 화소 전극(PE2)의 단부 사이의 커플링 커패시턴스의 변동보다 크다.
반면, 본 발명의 실시예와 같이 상기 제1 거리(d1)를, 상기 제2 거리(d2)보다 짧게 함으로써 상기 제3 스토리지 전극(STE3)의 제3 단부와 상기 제1 화소 전극(PE1)의 단부 사이에서 러빙에 의해 유발되는 커플링 커패시턴스의 변동을 최소화시킬 수 있다. 이에 따라, 상기 제2 표시 패널(502)에 요구되는 소비 전력을 감소시킬 수 있다.
한편, 상기 제1 배향막(120)은 상기 제1 러빙 방향(RD1)과 다른 제2 러빙 방향(RD2)을 갖는다. 상기 제2 러빙 방향(RD2)은 상기 제2 데이터 라인(DL2)의 하부측에서 상기 제1 데이터 라인(DL1)의 상부측을 향하는 방향과 실질적으로 동일한 방향이다.
본 발명에 따르면, 상기 제1 데이터 라인(DL1)과 상기 제3 스토리지 전극(STE3) 사이의 커패시턴스를 감소시키고, 상기 제1 표시 패널(500)의 개구율을 향상시킬 수 있다.
도 10a 내지 도 10c는 도 8에 도시된 제2 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 상기 제2 베이스 기판(210) 상에 제3 스토리지 전극(STE3)을 형성하고, 상기 제3 스토리지 전극(STE3)을 포함하는 상기 제2 베이스 기판(210) 상에 제1 절연층(220), 비정질 실리콘층(230a), n형 불순물이 고농도로 도핑된 비정질 실리콘층(230b) 및 금속층(ML)을 순차적으로 형성한다. 상기 금속층(ML)을 포함하는 상기 제2 베이스 기판(210) 상에 포토레지스트 패턴(PR)을 형성한다.
상기 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여 상기 비정질 실리콘층(230a), n형 불순물이 고농도로 도핑된 상기 비정질 실리콘층(230b) 및 상기 금속층(ML)을 패터닝한다.
도 10b를 참조하면, 상기 포토레지스트 패턴(PR)의 하부에 상기 제1 데이터 라인(DL1) 및 상기 반도체 패턴(SP)이 형성된다.
이어서, 상기 포토레지스트 패턴(PR)을 소정 두께 제거하여 상기 제1 데이터 라인(DL1) 상에 잔류 패턴(RPR)을 형성한다. 상기 잔류 패턴(RPR)을 형성하는 단계에서, 상기 제1 데이터 라인(DL1)과 연결된 금속 패턴(미도시)의 일부가 노출된다.
도 10c를 참조하면, 상기 잔류 패턴(RPR)을 식각 방지막으로 이용하여 상기 금속 패턴의 일부를 제거한다. 이에 따라, 상기 제1 데이터 라인(DL1)과 연결된 상기 박막 트랜지스터(SW)의 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 상기 금속 패턴의 일부를 제거하는 공정에서, 상기 제1 데이터 라인(DL1)의 가장자리의 일부가 제거된다. 이에 따라, 상기 제1 데이터 라인(DL1)의 가장자리가 상기 반도체 패턴(SP)의 가장자리보다 함입되고, 상기 반도체 패턴(SP)이 상기 제1 데이터 라인(DL1)보다 돌출되게 된다.
이어서, 상기 제1 데이터 라인(DL1)을 포함하는 상기 제2 베이스 기판(210) 상에 제2 절연층(240)을 형성하고, 상기 제2 절연층(240) 상에 투명 전극층을 형성한다. 상기 투명 전극층을 패터닝하여 상기 제1 및 제2 화소 전극들(PE1, PE2)을 형성한다. 상기 제1 화소 전극(PE1)은 상기 제3 스토리지 전극(STE3)의 제3 단부와 중첩되고, 상기 제2 화소 전극(PE2)은 상기 제3 스토리지 전극(STE3)의 제4 단부와 중첩된다. 상기 제3 스토리지 전극(STE3)을 기준으로, 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)은 상기 제3 스토리지 전극(STE3)과 비대칭적으로 중첩된다. 상기 제3 단부와 상기 제1 화소 전극(PE1)의 단부 사이의 거리가 상기 제4 단부와 상기 제2 화소 전극(PE2)의 단부 사이의 거리보다 짧다.
상기 제1 및 제2 화소 전극들(PE1, PE2)을 포함하는 상기 제2 베이스 기판(210) 상에 배향막 원료 물질(251)을 도포한다. 도포된 상기 배향막 원료 물질(251) 상에서 제3 방향(D3)으로 러빙한다. 상기 제3 방향(D3)은 도 3에 도시된 제1 러빙 방향(RD1)과 실질적으로 동일하다.
이에 따라, 상기 제3 스토리지 전극(STE3)의 제3 단부와 상기 제1 화소 전극(PE1)의 단부 사이에서 러빙에 의해 유발되는 커플링 커패시턴스의 변동을 최소화시킬 수 있다. 이에 따라, 상기 제2 표시 패널(502)에 요구되는 소비 전력을 감소시킬 수 있다.
본 발명에 따르면, 개구율을 향상시키고, 스토리지 전극과 데이터 라인 사이의 커패시턴스를 최소화하여 소비 전력을 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
500, 502: 제1, 제2 표시 패널 100, 102: 제1 기판
200, 202: 제2 기판 300: 액정층
GL1, GL2: 제1, 제2 게이트 라인 STL: 스토리지 라인
DL1, DL2: 제1, 제2 데이터 라인 SW: 박막 트랜지스터
STE1, STE2, STE3, STE4: 제1, 제2, 제3, 제4 스토리지 전극
PE1, PE2, PE3: 제1, 제2, 제3 화소 전극
AP: 액티브 패턴 SP: 반도체 패턴

Claims (19)

  1. 제1 기판; 및
    상기 제1 기판과 대향하는 제2 기판을 포함하고,
    상기 제2 기판은
    베이스 기판;
    상기 베이스 기판 상에 배치되고 제1 방향으로 연장되는 데이터 라인;
    상기 베이스 기판 상에 배치되고 제2 방향으로 연장되는 게이트 라인;
    상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자;
    평면도 상에서 상기 데이터 라인의 제1 측에 배치되는 제1 픽셀 전극; 및
    상기 평면도 상에서 상기 데이터 라인의 제2 측에 배치되는 제2 픽셀 전극을 포함하며,
    상기 드레인 전극은 제3 방향으로 연장되는 제1 부분, 상기 제3 방향과 상이한 제4 방향으로 연장되는 제2 부분을 포함하고,
    상기 제1 부분의 적어도 일부는 상기 제1 픽셀 전극과 접촉하는 것을 특징으로 하는 표시 패널.
  2. 제1항에 있어서, 상기 제3 방향은 상기 데이터 라인과 평행하고,
    상기 제4 방향은 상기 게이트 라인과 평행한 것을 특징으로 하는 표시 패널.
  3. 제2항에 있어서, 상기 드레인 전극은 상기 소스 전극과 이웃하는 연결부를 더 포함하고,
    상기 제1 부분은 상기 연결부 및 상기 제2 부분 사이에 배치되는 것을 특징으로 하는 표시 패널.
  4. 제3항에 있어서, 상기 제1 부분은 상기 평면도 상에서 직사각형 형상을 갖는 것을 특징으로 하는 표시 패널.
  5. 제4항에 있어서, 상기 제1 부분의 상기 제4 방향의 폭은 상기 제2 부분의 상기 제3 방향의 폭보다 큰 것을 특징으로 하는 표시 패널.
  6. 제1항에 있어서, 상기 제2 기판은 상기 제1 방향으로 연장되는 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시 패널.
  7. 제6항에 있어서, 상기 제1 기판은 상기 스토리지 전극의 상부에 배치되는 블랙 매트릭스를 더 포함하고,
    상기 스토리지 전극의 폭은 상기 블랙 매트릭스의 폭보다 큰 것을 특징으로 하는 표시 패널.
  8. 제7항에 있어서, 상기 블랙 매트릭스의 상기 폭은 6.0㎛ 내지 15.0㎛인 것을 특징으로 하는 표시 패널.
  9. 제6항에 있어서, 상기 스토리지 전극은 상기 데이터 라인과 중첩되는 것을 특징으로 하는 표시 패널.
  10. 제6항에 있어서, 상기 스토리지 전극의 제1 단은 상기 제1 픽셀 전극과 중첩되고, 상기 스토리지 전극의 제2 단은 상기 제2 픽셀 전극과 중첩되는 것을 특징으로 하는 상기 데이터 라인과 중첩되는 것을 특징으로 하는 표시 패널.
  11. 제6항에 있어서, 상기 제1 픽셀 전극은 상기 스토리지 전극과 제1 중첩폭으로 중첩되고,
    상기 제2 픽셀 전극은 상기 스토리지 전극과 제2 중첩폭으로 중첩되며,
    상기 제2 중첩폭은 상기 제1 중첩폭과 상이한 것을 특징으로 하는 표시 패널.
  12. 제11항에 있어서, 상기 제1 및 제2 픽셀 전극들 위에 배치되고 상기 제1 픽셀 전극이 형성된 영역에서 상기 제2 픽셀 전극이 형성된 영역으로 진행하는 러빙 방향을 갖는 배향막을 더 포함하는 것을 특징으로 하는 표시 패널.
  13. 제11항에 있어서, 상기 제1 중첩폭과 상기 제2 중첩폭의 차이는 1.0㎛ 이상 3.0㎛ 미만인 것을 특징으로 하는 표시 패널.
  14. 제6항에 있어서, 상기 제2 기판은 스토리지 라인 및 상기 스토리지 라인으로부터 연장되어 상기 스토리지 전극과 상기 스토리지 라인을 연결하는 스토리지 연결부를 더 포함하고,
    상기 스토리지 연결부의 폭은 상기 스토리지 전극의 폭보다 작은 것을 특징으로 하는 표시 패널.
  15. 제14항에 있어서, 상기 스토리지 연결부의 상기 폭은 상기 데이터 라인의 폭보다 작은 것을 특징으로 하는 표시 패널.
  16. 제14항에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 연장되고, 상기 스토리지 연결부는 상기 스토리지 라인으로부터 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시 패널.
  17. 제6항에 있어서, 상기 데이터 라인 및 상기 스토리지 전극 사이에 배치되는 반도체 패턴을 더 포함하는 것을 특징으로 하는 표시 패널.
  18. 제17항에 있어서, 상기 반도체 패턴의 폭은 상기 데이터 라인의 폭보다 큰 것을 특징으로 하는 표시 패널.
  19. 제17항에 있어서, 상기 반도체 패턴과 상기 제1 픽셀 전극의 거리 및 상기 반도체 패턴과 및 상기 제2 픽셀 전극의 거리는 상기 데이터 라인의 폭보다 작은 것을 특징으로 하는 표시 패널.
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