KR20170102788A - 상호접속부 구조체 및 방법 - Google Patents

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KR20170102788A
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치아 쳉 추
포-쳉 시
충-치 코
체-리앙 리
치-치엔 치
야오-젠 창
카이-시앙 쿠오
첸-유안 카오
준-이 루안
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Abstract

주변 유전층에 대한 추가적인 지지를 제공하도록 삽입층을 적용한 소자, 구조체 및 방법이 제공된다. 삽입층은 2개의 유전층 사이에 적용될 수 있다. 일단 형성되면, 복합층 내에 트렌치와 비아가 형성되며, 삽입층은 바람직하지 않은 절곡 또는 트렌치와 비아를 전도성 재료로 충전하는 등의 후속 처리 단계를 방해할 수 있는 다른 구조적 동작을 제한하거나 제거하는 지지를 제공하는 것을 지원한다.

Description

상호접속부 구조체 및 방법{INTERCONNECT STRUCTURE AND METHOD}
반도체 소자의 현재 소형화 공정에서는 신호 전파시 정전 용량 효과(capacitive effects)에 기인한 저항-정전용량(resistive-capacitive: RC) 지연을 감소시키기 위해 전도성 상호접속부 사이의 금속간 및/또는 층간 유전체로서 저-k 유전체 재료가 바람직하다. 이로써, 유전체의 유전율이 낮을수록 인접한 도전선의 기생 정전용량이 낮아지고 집적 회로(IC)의 RC 지연이 낮아진다.
그러나, 저-k 유전체 재료로서 현재 고려되고 있는 재료는 이상적이지 않다. 특히, k 값, 특히 저-k 값을 기초로 재료를 선택시 재료의 경도 또는 강도와 같은 다른 특성은 반도체 제조 공정에 적용하기에는 이상적이지 않을 수 있다. 이로써, 저-k 유전체 재료를 활용하는 공정의 개선이 요망된다.
주변 유전층에 대한 추가적인 지지를 제공하도록 삽입층을 적용한 소자, 구조체 및 방법이 제공된다. 삽입층은 2개의 유전층 사이에 적용될 수 있다. 일단 형성되면, 복합층 내에 트렌치와 비아가 형성되며, 삽입층은 바람직하지 않은 절곡 또는 트렌치와 비아를 전도성 재료로 충전하는 등의 후속 처리 단계를 방해할 수 있는 다른 구조적 동작을 제한하거나 제거하는 지지를 제공하는 것을 지원한다.
본 개시 내용의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1-6은 일부 실시예에 따른 상호접속부 구조체의 제조시 중간 단계의 단면도이다.
도 7은 일부 실시예에 따른 상호접속부 구조체의 단면도이다.
도 8-11은 일부 실시예에 따른 상호접속부 구조체의 제조시의 중간 단계의 단면도이다.
도 12는 일부 실시예에 따른 상호접속부 구조체의 단면도이다.
도 13은 예시적인 3차원 핀 전계효과 트랜지스터(FinFET)이다.
도 14-18, 도 19a-19c, 도 20a-20c, 도 21a-21c, 도 22a-22c, 도 23a-23c, 도 24a-24c, 도 25a-25c, 도 26a-26c, 도 27a-27c는 일부 실시예에 따른 상호접속부 구조체를 갖는 FinFET의 제조시의 중간 단계의 단면도이다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따라 상호접속부 구조체 및 그 제조 방법이 제공된다. 상호접속부 구조체를 형성하는 중간 단계들이 예시된다. 여기 논의되는 일부 실시예들은 듀얼 다마신 공정을 이용하여 형성되는 상호접속부의 측면에서 논의된다. 다른 실시예에서는 단일 다마신 공정이 이용될 수 있다. 실시예의 일부 변화가 논의된다. 당업자 중 한 사람이라면 다른 실시예의 범위 내에서 가능한 다른 변형이 안출됨을 쉽게 이해할 것이다. 방법 실시예는 특정 순서로 논의되지만, 다양한 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있으며, 여기 설명되는 것보다 더 적거나 많은 단계를 포함할 수 있다.
도 1을 참조하면, 도 1은 능동 소자(도시 생략)를 갖는 기판(10), 기판(10) 내의 상호접속부층(도시 생략), 상호접속부층에 결합된 도전 요소(12), 선택적인 식각 정지층(14) 및 제1 유전층(16)을 보여준다. 기판(10)은 도핑되거나(예, p-형 도펀트 또는 n-형 도펀트로 도핑) 도핑되지 않을 수 있는 벌크형 반도체, 반도체-온-인슐레이터(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(10)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성된 반도체 재료의 층을 포함한다. 절연층은 예컨대, 매입형(buried) 산화물(BOX) 층 실리콘 산화물층 등일 수 있다. 절연층은 통상 실리콘 또는 유리 기판인 기판 위에 제공된다. 다층 또는 경사 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(10)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드. 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
능동 소자는 설계에 있어서 원하는 구조적 기능적 부분을 형성하는 데 사용될 수 있는 트랜지스터 등과 같은 다양한 능동 소자와 캐패시터, 저항, 인덕터 등과 같은 다양한 수동 소자를 포함할 수 있다. 능동 소자와 수동 소자는 임의의 ㅈ적절한 방법을 이용하여 기판(10) 내부에 또는 기판 상부에 형성될 수 있다.
상호접속부층은 능동 소자 위에 형성되어, 다양한 능동 소자들을 접속하도록 설계되어 설계의 기능 회로를 형성한다. 일 실시예에서, 상호접속부층은 유전체 재료층과 전도성 재료층이 교대로 형성된 층으로 형성되며, 임의의 적절한 공정(예, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일 실시예에서, 적어도 하나의 층간 절연층(ILD)에 의해 서로 분리된 1~4개의 층이 존재할 수 있지만, 상호접속부층의 정확한 수는 설계에 따른다.
도전 요소(12)는 상호접속부층 내에 또는 상부에 형성될 수 있으며, 상호접속부(24)(도 1에도 도시되지 않지만 도 6에 예시되고 아래 설명됨)가 물리적 전기적으로 접속되는 영역이다. 일 실시예에서, 도전 요소(12)는, 상호접속부층 내에 개구가 형성되고, 해당 개구에 구리와 같은 전도성 재료가 충전 및/또는 과충전되며, 상호접속부층 내에 전도성 재료가 매입되도록 평탄화 처리가 수행되는, 예컨대 다마신 또는 듀얼 다마신 공정을 이용하여 형성된 구리와 같은 재료일 수 있다. 그러나, 도전 요소(12)를 형성하기 위해 임의의 적절한 재료 및 임의의 적절한 공정을 적용할 수 있다.
식각 정지층(14)은 기판(10), 임의의 상호접속부층 및 도전 요소(12) 위에 형성될 수 있다. 일부 실시에에서, 식각 정지층(14)은 실리콘 질화물, 실리콘 카바이드, 실리콘 산화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등과 같은 극저-k 유전체 또는 이들의 조합일 수 있고, CVD, PVD, ALD, 스핀-온-유전체 공정 등 또는 이들의 조합에 의해 증착될 수 있다.
제1 유전층(16)은 다른 인접한 전기 전달선으로부터 상호접속부(24)를 소자 분리하는 것을 지원하기 위해 형성될 수 있다. 일 실시예에서, 제1 유전층(16)은 다른 구조체로부터 상호접속부(24)를 소자 분리하는 것을 지원하도록 의도된, 예컨대, 저-k 유전막일 수 있다. 상호접속부(24)를 소자 분리하는 것에 의해, 상호접속부(24)의 저장-정전용량(RC) 지연을 감소시켜 상호접속부(24)를 통한 전체 통전 효율 및 통전 속도를 향상시킬 수 있다.
일 실시예에서, 제1 유전층(16)은 SiOCN, SiCN, SiOC, SiOCH 등과 같은 다공성 재료일 수 있고, 만일 존재한다면 처음에 식각 정지층(14) 위에 전구체 층을 형성하는 것에 의해 형성될 수 있다. 전구체 층은 모재와 해당 모재 내에 배치된 포로젠(porogen)을 포함하거나, 대안적으로 포로젠 없이 모재를 포함할 수 있다. 일 실시예에서, 전구체 층은 예컨대, 모재가 포로젠과 동시에 증착됨으로써 모재와 포로젠이 함께 혼합된 전구체 층을 형성하는 플라즈마 증강 화학적 기상 증착(PECVD)과 같은 공정을 이용하여 모재와 포로젠을 동시 증착하는 것에 의해 형성될 수 있다. 그러나, 당업자 중 한 사람이라면 동시 PECVD 공정을 이용한 동시 증착은 전구체 층을 형성하는 데 이용될 수 있는 유일한 공정이 아님을 알 것이다. 예컨대, 모재와 포로젠을 사전에 액체로서 혼합한 후 혼합물을 식각 정지층(14)에 스핀-코팅하는 것과 같은 임의의 적절한 공정도 적용할 수 있다.
전구체 층은 소자 분리와 제1 유전층(16)에 요망되는 전달 특성을 제공하기에 충분한 두께로 형성될 수 있다. 일 실시예에서, 전구체 층은 약 300 Å와 같이 약 10 Å~약 1000 Å의 범위의 제1 두께(T1)로 형성될 수 있다. 그러나, 전구체 층의 정확한 두께는 임의의 적절한 원하는 두께일 수 있으므로, 이들 두께는 단지 예시적인 것을 의미하며 실시예의 범위를 한정하고자 의도된 것이 아니다.
모재 또는 유전체 기재는 PECVD와 같은 공정을 이용하여 형성될 수 있지만, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 또는 심지어 스핀-온 코팅과 같은 임의의 적절한 공정을 대안적으로 이용할 수 있다. PECVD는 메틸디에톡시 실란(DEMS)과 같은 전구체를 이용할 수 있지만, 다른 실란, 알킬실란[예, 트리메틸실란 및 테트라메틸실란), 알콕시실란(예, 메틸트리에톡시실란(MTEOS), 메틸트리메톡시실란(MTMOS), 메틸디메톡시실란(MDMOS), 트리메틸메톡시실란(TMMOS) 및 디메틸디메톡시실란(DMDMOS)], 선형 실록산 및 고리형 실록산[예, 옥타메틸시클로테트라실록산(OMCTS) 및 테트라메틸시클로테트라실록산(TMCTS)], 이들의 조합 등과 같은 다른 전구체를 대안적으로 사용할 수 있다. 그러나, 당업자 중 한 사람이라면 알 수 있는 바와 같이, 임의의 다른 적절한 모재 전구체를 대안적으로 사용할 수 있으므로, 여기 열거된 재료와 공정들은 단지 예시적인 것으로 실시예를 한정하는 것을 의미하지 않는다.
포로젠은 모재 내에 공극을 형성하도록 모재가 굳어진 후 모재로부터 제거됨으로써 제1 유전층(16)의 유전율의 전체 값을 감소시킬 수 있는 분자일 수 있다. 포로젠은 개별 공극의 크기가 모재를 과도하게 변위시키지 않도록 충분히 작게 유지되면서도 공극을 형성할 정도로 충분히 큰 재료일 수 있다. 이로써, 포로젠은 알파-테르펜(ATRP)(1-이소프로필-4-메틸-1,3-시클로헥사딘) 또는 시클로옥탄(보트 형상) 또는 1,2-비스(트리에톡시실일) 에탄 실리콘과 같은 유기 분자를 포함할 수 있다.
전구체 층이 모재 내에 분산된 포로젠 내에 형성된 후, 포로젠이 모재로부터 제거되어 모재 내에 공극을 형성한다. 일 실시예에서, 포로젠의 제거는 포로젠 재료를 분해하여 기화시킴으로써 포로젠 재료가 확산되어 모재를 벗어나면서 구조적으로 온전한 다공성 유전체 재료를 제1 유전층으로서 남길 수 있는 어닐링 공정에 의해 수행된다. 예를 들면, 약 200 초와 같이 약 10 초~약 600 초의 범위의 시간 동안 약 400 ℃와 같이 약 200 ℃~약 500 ℃의 온도 범위의 어닐링을 적용할 수 있다.
그러나, 당업자 중 한 사람이라면 인지하는 바와 같이, 전술한 열처리는 모재로부터 포로젠을 제거하여 제1 유전층을 형성하기 위해 이용할 수 있는 유일한 방법이 아니다. 포로젠의 분해를 위해 UV 방사를 통한 포로젠의 조사 또는 포로젠의 분해를 위해 마이크로파의 활용과 같은 다른 적절한 처리를 대안적으로 활용할 수 있다. 포로젠의 전부 또는 일부를 제거하는 이들 처리 및 임의의 다른 적절한 처리는 모두 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다.
그러나, 전술한 제1 유전층(16)은 패턴화 공정 중 생길 수 있는 불균형 응력을 견딜 수 있는 바람직한 저항을 가지고 있지 않다. 예를 들면, 비아 개구에 인접하게 위치된 트렌치 개구는 예컨대, 비아 개구로부터 제거된 제3 트렌치 개구의 존재에 의해 상기 비아 개구로부터 더 멀리 떨어져 위치된 트렌치 개구와는 다른 양으로 변형될 수 있다. 특정한 예로, 각각의 트렌치 개구는 유사한 폭의 트렌치 개구를 형성하려는 처리에 의해 패턴화될 수 있지만, 각각의 개구 내의 불균형적인 응력 때문에, 비아 개구에 인접한 트렌치 개구는, 비아 개구로부터 떨어져 위치된 트렌치 개구에 의해 얻어지는 폭에 비해, 바람직한 폭이 4 nm~5 nm 또는 6 nm만큼 감소된 폭을 가질 수 있다. 다양한 트랜치 개구 사이의 이러한 감소 및 차이는 후속하는 금속화 공정(후술됨)에서 갭-충전의 문제를 야기할 수 있다.
도 2는 제1 유전층(16)과 후속으로 성막되는 다른 층의 견고성을 증가시키는 추가적인 구조적 지지를 위한 프레임을 제공하기 위해 제1 유전체(16) 위에 삽입층(18)을 형성하는 단계를 보여준다. 또한, 삽입층(18)의 개재는 단순히 벌크 필름을 저-k 유전막인 것으로부터 변경하는 것보다 덜 정전용량에 영향을 미친다. 일 실시예에서, 삽입층(18)은 제1 유전층(16)보다 경도가 높고 고-K 값을 갖는 재료이다. 예를 들면, 제1 유전체(16)가 약 2 GPa과 같이 약 1.5 GPa~약 3.0 GPa의 범위의 경도를 가지는 실시예에서, 삽입층(18)은 예컨대, 약 12 GPa 등의 약 10 GPa~약 13 GPa의 범위인 약 8 GPa보다 큰 경도를 가질 수 있다. 다시 말하면, 삽입층(18)은 제1 유전층(16)보다 적어도 5 GPa만큼 큰 경도를 가질 수 있다. 유사하게, 제1 유전층(16)이 약 2.3~약 2.9의 범위의 K-값을 가지는 실시예에서, 삽입층(18)은 약 3.0보다 큰 K-값을 가질 수 있다.
일부 실시예에서, 삽입층(18)은 SixOy(예, SiO2), SixCy(예, SiC), SixOyCz(예, SiOC), SixCyNz(예, SiCN), 이들의 조합 등의 재료를 포함할 수 있다. 그러나, 제1 유전층(16)에 대한 추가적인 구조적 지지를 제공하기 위해 임의의 적절한 재료를 이용할 수 있다.
일 실시예에서, 삽입층(18)은 화학적 기상 증착(CVD), 원자층 증착(ALD), 물리적 기상 증착(PVD), 플라즈마 증강 CVD(PECVD), 스핀-온 코팅 등의 성막 공정을 이용하여 형성될 수 있다. SiO2가 형성된 실시예와 같은 다른 실시예에서, 실리콘과 같은 제1 재료의 초기층이 성막 또는 형성된 후, 예컨대, 산소에 의해 처리되어 삽입층(18)을 위한 최종 재료를 형성할 수 있다. 삽입층(18)의 형성을 위해 임의의 적절한 처리를 적용할 수 있다. 삽입층(18)은 약 50 Å과 같이 약 10 Å~약 100 Å의 범위의 제2 두께(T2)로 형성될 수 있다.
도 3은 삽입층(18) 위에 제2 유전층(20)을 형성하는 것을 보여준다. 일 실시예에서, 제2 유전층(20)은 제1 유전층(16)과 유사한 재료와 방식으로 형성될 수 있다. 예를 들면, 제2 유전층(20)은 초기에 모재와 포로젠을 배치한 후 포로젠을 제거하는 것에 의해 형성되는 ATRP(1-이소프로필-4-메틸-1, 3-시클로헥사디엔) 또는 시클로옥탄(보트 형상) 또는 1, 2-비스(트리에톡실일) 에탄 실리콘과 같은 다공성 재료를 포함할 수 있다. 그러나, 다른 실시예에서, 제2 유전층(20)은 제1 유전층(16)과 다른 재료일 수 있다. 임의의 적절한 재료의 조합을 형성할 수 있다. 일 실시예에서, 제2 유전층(20)은 약 600 Å과 같이 약 10 Å~약 1000 Å의 범위의 제3 두께(T3)로 형성될 수 있다.
도 4는 제2 유전층(20), 삽입층(18), 제1 유전층(16) 및 만일 존재한다면 식각 정지층(14)을 패턴화하여 도전 요소(12)의 일부를 노출시키는 개구(22)를 형성하는 것을 보여준다. 개구(22)는 상호접속부(24)의 일부를 도전 요소(12)에 물리적 전기적으로 접촉되게 한다. 일부 실시예에서, 개구(22)는 상부 트렌치 섹션(22A)과 하부 비아-홀 섹션(22B)을 포함하는 듀얼 다마신 개구이다. 상기 실시예는 상기 층(16, 18, 20) 내의 듀얼 다마신 개구를 예시하고 있지만, 본 출원에 개시된 방법은 층 내에 단일 다마신 개구를 갖는 실시예에 적용 가능하다. "비아-우선(via-first)" 패턴화 방법 또는 "트렌치-우선(trench-first)" 패턴화 방법을 포함하는 듀얼 다마신 기설에서, 상부 트렌치 섹션(22A)과 하부 비아-홀 섹션(22B)은 마스킹 기술과 이방성 식각 과정(예, 플라즈마 식각 또는 반응성 식각)에 의한 포토리소그래피를 이용하여 형성될 수 있다.
예를 들면, 비아-우선 실시예에서, 제2 유전층(20) 위에 제1 포토레지스트(도시 생략)가 형성된 후 패턴화되어 제2 유전층(20)의 일부를 노출시킨다. 제1 포토레지스트는 스핀-온 기술을 이용하는 것으로 형성될 수 있으며, 채택 가능한 기술을 이용하여 패턴화될 수 있다. 일단 제1 포토레지스트가 패턴화되면, 도전 요소(12)에 비아 개구를 형성하도록 제1 이방성 식각 공정이 수행되며, 제1 포토레지스트는 식각 공정을 위한 마스크로서 작용할 수 있다. 제1 이방성 식각 후, 용인 가능한 애싱 공정 등에 의해 제1 포토레지스트가 제거된다. 제1 포토레지스트가 제거된 후, 제2 유전층(20) 위에 제2 포토레지스트가 형성된 후 패턴화됨으로써 제2 유전층(20)의 일부가 제거된다. 제2 포토레지스트는 스핀-온 기술을 이용하는 것에 의해 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일단 제2 포토레지스트가 패턴화되면, 개구의 트렌치 섹션을 형성하기 위해 제2 이방성 식각 공정이 수행되며, 제2 포토레지스트는 식각 공정을 위한 마스크로서 작용할 수 있다. 제2 이방성 식각 공정 후에, 포토레지스트는 용인 가능한 애싱 처리에 의해 제거된다.
(삽입층(18)을 활용하지 않는) 이전의 공정들은 비아에 인접한 트렌치의 상부 개구를 절곡되게 함으로써 소자 주변의 다른 위치의 트렌치 개구로부터 소정 범위 내에 중대한 치수 불일치의 문제를 야기하는 인접 비아의 식각 공정으로부터 불균형적인 응력을 가져왔지만, 삽입층(18)의 존재는 제1 유전층(16)과 제2 유전층(20)이 절곡 또는 붕괴되지 않게 하는 것을 돕는다. 이로써, 개구(22)의 상부는 원하는 형태를 더 잘 유지할 것이고, 소자를 가로지른 개구(22)는 변동이 적을 것이다. 예를 들면, 삽입층(18)이 없는 이전의 공정들은 다른 개구(22)와는 약 5.5 nm와 같이 약 5 nm~약 6 nm의 범위의 폭의 변동(또는 원하는 패턴의 10%가 넘는 범위)을 야기할 수 있는 절곡을 가져올 수 있지만, 삽입층(18)의 개재는 개구(22)의 상부에서의 절곡의 크기를 감소시킬 수 있다.
도 5는 전도성 재료(24)에 의한 개구(22)의 충전을 예시한다. 일 실시예에서, 개구(22)는 장벽층(23)과 도전성 재료(24)로 충전될 수 있다. 장벽층(23)은 티타늄 질화물과 같은 전도성 재료를 포함할 수 있지만, 탄탈 질화물, 티타늄, 유전체 등의 다른 재료를 대안적으로 활용할 수 있다. 장벽층(23)은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 장벽층(23)은 약 10 Å~약 1000 Å의 범위의 두께를 갖도록 형성된다. 그러나, 스퍼터링 또는 유기 금속 화학적 기상 증착(MOCVD)와 같은 다른 공정을 이용할 수 있다. 장벽층(23)은 개구(22)의 기저 형태의 형상으로 형성된다.
전도성 재료는 구리를 포함할 수 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등과 같은 다른 적절한 재료를 대안적으로 활용할 수 있다. 전도성 재료는 먼저 시드층(도 5에 별도로 도시하고 있지 않음)을 성막한 후 시드층에 구리를 전기 도금함으로써 개구(22)를 내외부로 충전하는 것에 의해 형성될 수 있다.
일단 개구(22)가 충전되면, 도 6은 개구(22) 외부의 과일의 장벽층(23)과 과잉의 전도성 재료(24)를 제거하여 상호접속부(24)를 형성하는 것을 예시한다. 일부 실시예에서, 과잉의 장벽층(23)과 과잉의 전도성 재료(24)의 제거는 화학적 기계적 연마(CMP)와 같은 연마 공정에 의해 이루어지지만, 임의의 적절한 제거 공정을 이용할 수 있다. 일부 실시예에서, 상호접속부(24)는 트렌치 섹션(24A)과 비아 섹션(24B)을 포함하는 듀얼 다마신 상호접속부이다. 일부 실시예에서, 상호접속부(24)의 비아 섹션(24B)은 기판(10)의 표면으로부터 측정시 약 400 Å~약 450 Å의 범위의 높이(D1)를 가진다. 일부 실시예에서, 상호접속부(24)의 트렌치 섹션(24A)은 트렌치 섹션(24A)의 상부면으로부터 트렌치 섹션(24A)의 바닥면까지 측정시 약 410 Å~약 460 Å의 범위의 높이(D2)를 가진다. 일부 실시예에서, 상호접속부(24)의 트렌치 섹션(24A)의 바닥면은 삽입층(18)의 상부면으로부터 약 20 Å~약 130 Å의 범위의 거리(D3)만큼 분리되어 있다.
제2 유전층(20)은 물론 제1 유전층(16)을 추가적으로 지지하도록 삽입층(18)을 형성하는 것에 의해, 패턴화 공정 중에 정상적으로 일어나게 되는 외관 손상 및 절곡이 완화되거나 방지될 수 있다. 이로써, 예컨대, 개구(22)의 상부를 따라 폭이 가변적으로 감소되는 것과 같은 이러한 바람직하지 않은 외관 손상의 악영향을 방지할 수 있다. 이러한 방지는 후속 충전 공정 중 결함을 덜 허용한다.
도 7은 다른 실시예에 따른 상호접속부 구조체의 단면도를 예시한다. 도 7의 실시예는 본 실시예의 경우 삽입층(18)을 이전 실시예에서의 비아 섹션과 반대로 상호접속부의 트렌치 섹션에 형성하는 것을 제외하고 도 1-6에 예시된 실시예와 유사하다. 제1 유전층(16), 삽입층(18) 및 제2 유전층(20)의 재료 및 형성 공정은 상기 층들의 상대 두께가 변동될 수 있는 점을 제외하고 전술한 실시예와 유사할 수 있으므로, 이들 층의 설명은 여기서 반복하지 않는다. 전술한 실시예와 유사한 본 실시예의 세부 사항의 설명은 여기서 반복하지 않는다.
본 실시예에서, 제1 유전층(16)은 약 600 Å과 같이 약 10 Å~약 1000 Å의 범위의 제4 두께(T4)를 가질 수 있고, 삽입층(18)은 제2 두께(T2)를, 그리고 제2 유전층(20)은 약 300 Å과 같이 약 10 Å~약 1000 Å의 범위의 제5 두께(T5)를 가질 수 있다. 본 실시예에서, 상호접속부(24)의 트렌치 섹션(24A)의 바닥면은 삽입층(18)의 바닥면으로부터 약 30 Å~약 150 Å의 범위의 거리(D4)만큼 분리되어 있다.
도 8-11은 다른 실시예에 따른 상호접속부 구조체의 제조시의 중간 단계들의 단면도이다. 본 실시예는 본 실시예의 경우 이전 실시예에서의 성막 공정과 반대로 삽입층을 플라즈마 처리 공정으로 형성하는 점을 제외하고 도 1-6에 예시된 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 사항은 여기에 반복하지 않는다.
도 8은 전술한 도 1과 유사한 처리 지점에 있는 경우이고, 이 지점까지 수행된 처리 및 단계의 설명은 여기 반복하지 않는다. 도 8은 기판(10), 도전 요소(12), 선택적인 식각 정지층(14) 및 제1 유전층(16)을 포함한다.
도 9는 제1 유전층(16)과 후속으로 성막되는 다른 층의 견고성을 증가시키도록 추가적인 구조적 지지를 위한 프레임을 제공하기 위해 제1 유전층(16) 위에 삽입층(26)을 형성하는 것을 예시한다. 추가로, 삽입층(26)의 개재는 단순히 벌크 필름을 저-k 유전막인 것으로부터 변경하는 것보다 정전 용량에 미치는 영향이 적다. 일 실시예에서, 삽입층(26)은 제1 유전층(16)보다 높은 경도와 높은 K-값을 가지는 재료이다. 예를 들면, 일부 실시예에서, 제1 유전층(16)은 약 2.6 이하의 K-값을 가지며, 삽입층(26)은 약 3.0과 같이 2.8보다 큰 K-값을 가진다.
일부 실시예에서, 삽입층(26)은 제1 유전층(16)에 대해 플라즈마 처리 공정을 수행하는 것으로 형성된다. 플라즈마 처리 공정은 He, Ar, NH3, CO2, N2, O2 등 또는 이들의 조합과 같은 플라즈마 반응 가스를 포함할 수 있다. 일부 실시예에서, 플라즈마 처리 공정은 약 200 ℃~약 400 ℃의 범위의 온도와, 약 0.5 torr~약 10 torr의 범위의 압력과, 약 100 W~약 500 W의 범위의 처리 출력(방출 출력 및/또는 충격 강도로도 지칭됨)에서 수행될 수 있다. 일부 실시예에서, 플라즈마 시스템은 직접 플라즈마 시스템이고, 다른 실시예에서, 플라즈마 시스템은 원격 플라즈마 시스템이다. 플라즈마 처리 공정은 제1 유전층(16)의 두께가 감소되도록 제1 유전층(16)의 적어도 상부를 삽입층(18)으로 변환시킬 수 있다. 일부 실시예에서, 삽입층(18)은 플라즈마 처리된 제1 유전층(16)으로부터 적어도 부분적으로 형성되는 반면, 다른 실시예에서, 삽입층(26)은 주로 플라즈마 처리된 제1 유전층(16)으로 이루어진다.
도 10은 삽입층(26) 위에 제2 유전층(20)을 형성하는 것을 예시한다. 일 실시예에서, 제2 유전층(20)은 제1 유전층(16)과 유사한 재료와 유사한 방식으로 형성될 수 있다. 그러나, 다른 실시예에서, 제2 유전층(20)은 제1 유전층(16)과 다른 재료일 수 있다. 임의의 적절한 재료의 조합을 형성할 수 있다. 일 실시예에서, 제2 유전층(20)은 약 600 Å과 같이 약 10 Å~약 1000 Å의 범위의 두께(T8)로 형성될 수 있다. 삽입층(26)은 약 50 Å과 같이 약 10 Å~약 100 Å의 범위의 두께(T7)로 형성될 수 있다. 제1 유전층(16)은 약 300 Å과 같이 약 10 Å~약 1000 Å의 범위의 두께(T6)로 형성될 수 있다.
제2 유전층(20)이 형성된 후, 도 4, 5, 6에서 전술한 것과 유사한 처리를 수행하여 도 6과 유사한 처리 지점에 있는 도 11의 구조체를 형성한다. 도 4, 5, 6의 처리 및 단계는 전술하였으므로 여기서 반복하지 않는다.
도 12는 다른 실시예에 따른 상호접속부 구조체의 단면도이다. 도 12의 실시예는 본 실시예의 경우 삽입층(26)을 이전 실시예에서의 비아 섹션과 반대로 상호접속부(24)의 트렌치 섹션에 형성하는 점을 제외하고 도 8-11에 예시된 실시예와 유사하다. 제1 유전층(16), 삽입층(26) 및 제2 유전층(20)의 재료 및 형성 공정은 상기 층들의 상대 두께가 변동될 수 있는 점을 제외하고 전술한 실시예와 유사할 수 있으므로, 이들 층의 설명은 여기서 반복하지 않는다. 전술한 실시예와 유사한 본 실시예의 세부 사항의 설명은 여기서 반복하지 않는다.
본 실시예에서, 제1 유전층(16)은 약 600 Å과 같이 약 10 Å~약 1000 Å의 범위의 두께(T9)를 가질 수 있고, 삽입층(26)은 두께(T7)를, 그리고 제2 유전층(20)은 약 300 Å과 같이 약 10 Å~약 1000 Å의 범위의 두께(T10)를 가질 수 있다. 본 실시예에서, 상호접속부(24)의 트렌치 섹션(24A)의 바닥면은 삽입층(26)의 바닥면으로부터 거리(D4)만큼 분리되어 있다.
추가적인 구조적 지지를 위한 프레임으로서 삽입층을 제공하는 것에 의해, 제1 유전층(16)과 제2 유전층(20) 중에서 통상적으로 취약한 다공질 재료가 지지될 수 있다. 이러한 추가적인 지지는 인접하는 개구에 대한 근접성(또는 근접성의 결여)에 의해 야기될 수 있는 상이한 개구 간의 변동을 감소시키는 것을 돕는다. 이것은 후속의 갭-충전 처리 중에 생길 수 있는 복잡성을 방지한다.
도 14-18, 도 19a-19c, 도 20a-20c, 도 21a-21c, 도 22a-22c, 도 23a-23c, 도 24a-24c, 도 25a-25c, 도 26a-26c, 도 27a-27c는 일부 실시예에 따른 상호접속부 구조체를 갖는 FinFET의 제조시의 중간 단계의 단면도이다.
도 13은 핀 전계효과 트랜지스터(FinFET)(30)의 3차원 예시도이다. FinFET(30)는 기판(32) 상에 핀(36)을 포함한다. 기판(32)은 소장 분리 영역(34)을 포함하고, 핀(36)은 인접하는 소자 분리 영역(34) 사이로부터 상부로 돌출된다. 핀(36)의 측벽을 따라 상부면 위로 게이트 유전체(38)가 존재하며, 게이트 유전체(38) 위로 게이트 전극(40)이 제공된다. 게이트 유전체(38)와 게이트 전극(40)에 대해 핀(36)의 양측에 소스/드레인 영역(42, 44)이 배치된다. 도 13은 나중의 도면에 사용되는 기준 단면을 더 예시한다. A-A 단면은 FinFET(30)의 채널, 게이트 유전체(38) 및 게이트 전극(40)을 가로질러 취한 것이다. B/C-B/C 단면은 A-A 단면에 수직하고, 핀(36)의 종축을 따라 예컨대, 소스/드레인 영역(42, 44) 사이의 전류의 방향으로 제공된다. 나중의 도면들은 명확성을 위해 이들 기준 단면을 참조한다.
여기 논의되는 일부 실시예들은 게이트-나중 공정(gate-last process)을 이용하여 형성되는 FinFET의 측면에서 논의된다. 다른 실시예에서, 게이트-우선 공정(gate-first process)을 이용할 수 있다. 또한, 일부 실시예는 평면형 FinFET와 같은 평면형 소자에 적용되는 양태를 고려한다.
도 14-27c는 예시적인 실시예에 따른 FinFET 제조시의 중간 단계의 단면도이다. 도 14-18은 다중 FinFET를 제외하고 도 13예 나타낸 A-A 기준 단면을 예시한다. 도 19a-27c에서, "a" 표시로 종료되는 도면은 유사한 A-A 단면을 따라 예시한 것이고, "b" 표시로 종료되는 도면은 유사한 B/C-B/C 단면을 따라 기판 위의 제1 영역 내에 있는 도면을 예시한 것이고, "c" 표시로 종료되는 도면은 유사한 B/C-B/C 단면을 따라 기판 위의 제2 영역 내에 있는 도면을 예시한 것이다.
도 14는 기판(50)을 예시한다. 기판(50)은 벌크형 반도체, 반도체-온-인슐레이터(SOI) 기판 등과 같이 도핑되거나(예, p-형 도펀트 또는 n-형 도펀트로 도핑) 도핑되지 않을 수 있는 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성되는 반도체 재료의 층을 포함한다. 절연층은 예컨대, 매입형(buried) 산화물(BOX) 층, 실리콘 산화물층 등일 수 있다. 절연층은 통상 실리콘 또는 유리 기판인 기판 위에 제공된다. 다층 또는 경사 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드. 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 제1 영역(50B)과 제2 영역(50C)을 포함한다. 제1 영역(50B)("b"로 종결되는 후속 도면에 대응함)은 n-형 FinFET와 같은 NMOS 트랜지스터 등의 n-형 소자를 형성하기 위한 것일 수 있다. 제2 영역(50C)("c"로 종결되는 후속 도면에 대응함)은 p-형 FinFET와 같은 PMOS 트랜지스터 등의 p-형 소자를 형성하기 위한 것일 수 있다.
도 15 및 도 16은 핀(52)과 인접하는 핀(52) 사이의 소자분리 영역(54)의 형성을 나타낸다. 도 15에서, 핀(52)은 기판(50) 내에 형성된다. 일부 실시예에서, 핀(52)은 기판(50) 내에 트렌치를 식각하는 것에 의해 기판(50) 내에 형성될 수 있다. 식각은 반응성 이온 식각(RIE), 중성 빔 식각(NBE) 등 또는 이들의 조합과 같은 임의의 허용 가능한 식각 공정일 수 있다. 식각은 이방적일 수 있다.
도 16에서, 인접하는 핀(52) 사이에 절연 재료(54)를 형성하여 소자 분리 영역(54)을 형성한다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD), 유동성 CVD(FCVD)(예, 원격 플라즈마 시스템에서의 CVD-계 재료의 증착 및 산화물 등의 다른 재료로 변환시키는 사후 경화) 등등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료를 적용할 수 있다. 일단 절연 재료가 형성되면 어닐링 공정을 수행할 수 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료(54)는 소자 분리 영역(54)으로 지칭될 수 있다. 또한, 도 5에서 204 단계에서, 임의의 과잉의 절연 재료(54)가 화학적 기계적 연마(CMP)와 같은 평탄화 공정에 의해 제거됨으로써 공통 평면인 소자 분리 영역(54)의 상부면과 핀(52)의 상부면이 형성될 수 있다.
도 17은 얕은 트렌치 소자 분리(STI) 영역(54)을 형성하는 소자 분리 영역(54)의 리세스 형성을 예시한다. 소자 분리 영역(54)은 제1 영역(50B)과 제2 영역(50C) 내의 핀(56)이 인접하는 소자 분리 영역(54) 사이로부터 돌출되도록 리세스가 형성된다. 또한, 소자 분리 영역(54)의 상부면은 예시된 바와 같은 평탄면, 볼록면, 오목면(예, 접시형) 또는 이들의 조합을 가질 수 있다. 소자 분리 영역(54)의 상부면은 적절한 식각에 의해 평탄하고, 볼록하게 및/또는 오목하게 형성될 수 있다. 소자 분리 영역(54)은 소자 분리 영역(54)의 재료에 대해 선택적인 것과 같은 허용 가능한 식각 공정을 이용하여 리세스가 형성될 수 있다. 예를 들면, CERTAS® 식각 또는 Applied Materials SICONI 툴 또는 희석 불산(dHF)을 이용한 화학적 산화물 제거를 이용할 수 있다.
당업자는 도 15-17과 관련하여 전술한 공정이 핀(56)의 형성 방법 중 단지 하나의 예임을 잘 이해할 것이다. 다른 실시예에서, 기판(50)의 상부면에 유전층이 형성될 수 있고; 유전층을 통해 트렌치가 식각될 수 있으며; 트렌치 내에 호모에피택셜 구조체가 에피택셜 성장될 수 있고; 호모에피택셜 구조체가 유전층으로부터 돌출되어 핀을 형성하도록 유전체 내에 리세스가 형성될 수 있다. 또 다른 실시예에서, 호모에피택셜 구조체가 핀으로 활용될 수 있다. 예를 들면, 도 16의 반도체 스트립(52)에 리세스가 형성될 수 있고, 반도체 스트립(52)과는 다른 재료가 그 위치에서 에피택셜 성장될 수 있다. 또 다른 실시예에서, 기판(50)의 상부면에 유전층이 형성될 수 있고; 유전층을 통해 트렌치가 식각될 수 있으며; 기판(50)과 다른 재료를 사용하여 트렌치 내에 헤테로에피택셜 구조체가 에피택셜 성장될 수 있으며; 헤테로에피택셜 구조체가 유전층으로부터 돌출되어 핀(56)을 형성하도록 유전층에 리세스가 형성될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장되는 실시예에서, 성장되는 재료는 성장 중 현장 도핑될 수 있는 데, 이는 비록 현장 및 주입 도핑을 함께 적용할 수 있더라도 사전 및 사후 주입을 배제할 수 있다. 또한, PMOS 영역 내의 재료와 다른 NMOS 영역 내의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(56)은 실리콘 게르마늄(SixGe1-x, x는 대략 0과 100 사이일 수 있음), 실리콘 카바이드, 순수하거나 고순도의 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들면, III-V족 화합물 반도체를 형성하기 위한 유용한 재료는 한정되는 것은 아니지만 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다.
도 17에서, 핀(56), 핀(52) 및/또는 기판(50)에는 적절한 우물을 형성할 수 있다. 예를 들면, 제1 영역(50B)에 P-형 우물을 형성하고 제2 영역(50C)에 N-형 우물을 형성할 수 있다.
서로 다른 영역(50B, 50C)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(도시 생략)를 사용하여 달성할 수 있다. 예를 들면, 제1 영역(50B) 내의 핀(56)과 소자 분리 영역(54) 위에 포토레지스트를 형성한다. 포토레지스트는 패턴화되어 PMOS 영역과 같은 기판(50)의 제2 영역(50C)을 노출시킨다. 포토레지스트는 스핀-온 기법을 이용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법을 이용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, 제2 영역(50C)에 n-형 불순물 주입을 행하며, 포토레지스트는 n-형 불순물이 NMOS 영역과 같은 제1 영역(50B) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-형 불순물은 예컨대, 약 1017cm-3~약 1018cm-3의 범위와 같이 1018cm-3 이하의 농도로 제1 영역 내에 주입되는 인, 비소 등일 수 있다. 주입 후, 포토레지스트는 예컨대, 허용 가능한 애싱 처리에 의해 제거된다.
제2 영역(50C)의 주입 후, 제2 영역(50C)의 핀(56)과 소자 분리 영역(54) 위에 포토레지스트를 형성한다. 포토레지스트는 패턴화되어 NMOS 영역과 같은 기판(50)의 제1 영역(50B)을 노출시킨다. 포토레지스트는 스핀-온 기법을 이용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법을 이용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, 제1 영역(50B)에 p-형 불순물 주입을 행하며, 포토레지스트는 p-형 불순물이 PMOS 영역과 같은 제2 영역 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p-형 불순물은 예컨대, 약 1017cm-3~약 1018cm-3의 범위와 같이 1018cm-3 이하의 농도로 제1 영역 내에 주입되는 붕소, BF2 등일 수 있다. 주입 후, 포토레지스트는 예컨대, 허용 가능한 애싱 처리에 의해 제거된다.
제1 영역(50B)과 제2 영역(50C)의 주입 후, 주입된 p-형 및 n-형 불술물을 활성화시키기 위해 어닐링을 행할 수 있다. 주입은 NMOS 영역과 같은 제1 영역(50B)에 p-형 우물을 형성하고 PMOS 영역과 같은 제2 영역(50C)에 n-형 우물을 형성할 수 있다. 일부 실시예에서, 에피택셜 핀의 성장 재료가 성장 중 현장 도핑될 수 있는 데, 이는 비록 현장 및 주입 도핑을 함께 적용할 수 있더라도 주입을 배제할 수 있다.
도 18에서, 핀(56) 위에 더미 유전층(58)이 형성된다. 더미 유전층(58)은 예컨대, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용 가능한 기법에 따라 성막되거나 열 성장될 수 있다. 더미 유전층(58) 위에 더미 게이트 층(60)이 형성되며, 더미 게이트 층(60) 위에 마스크 층(62)이 형성된다. 더미 게이트 층(60)은 더미 유전층(58) 위에 성막된 후 CMP 등에 의해 평탄화될 수 있다. 마스크 층(62)은 더미 게이트 층(60) 위에 성막될 수 있다. 더미 게이트 층(60)은 예컨대, 소자 분리 영역(54)의 식각으로부터 높은 식각 선택비를 갖는 다른 재료도 사용할 수 있지만, 폴리실리콘으로 형성될 수 있다. 마스크 층(62)은 예컨대, 실리콘 질화물 등을 포함할 수 있다. 해당 예에서, 제1 영역(50B)과 제2 영역(50C)을 가로질러 단일 더미 게이트 층(60)과 단일 마스크 층(62)이 형성된다. 다른 실시예에서, 제1 영역(50B)과 제2 영역(50C)에 개별 더미 게이트 층들이 형성되고, 제1 영역(50B)과 제2 영역(50C)에 개별 마스크 층들이 형성될 수 있다.
도 19a, 19b, 19c에서, 마스크 층(62)은 허용 가능한 포토리소드래피 및 식각 기법을 이용하여 패턴화되어 제1 영역(50B)에 마스크(72)(도 19b 참조)를, 그리고 제2 영역(50C)에 마스크(78)(도 19c 참조)를 형성할 수 있다. 마스크(72, 78)의 패턴은 이후 허용 가능한 식각 기밥에 의해 더미 게이트 층(60)과 더미 유전층(58)에 옮겨져서 제1 영역(50B)에 더미 게이트(70)를 그리고 제2 영역(50C)에 더미 게이트(76)를 형성할 수 있다. 더미 게이트(70, 76)는 핀(56)의 각 채널 영역을 라이닝한다. 또한, 더미 게이트(70, 76)는 개별 에피택셜 핀의 종방향에 실질적으로 수직한 종방향을 가질 수 있다.
도 20a, 20b, 20c에서, 개별 더미 게이트(70, 76) 및/또는 핀(56)의 노출면 상에 게이트 밀봉 스페이서(80)가 형성될 수 있다. 열 산화 또는 성막에 이은 이방성 식각으로 게이트 밀봉 스페이서(80)가 형성될 수 있다.
게이트 밀봉 스페이서(80)의 형성 후, 저농도 도핑된 소스/드레인(LDD) 영역을 위한 주입이 행해질 수 있다. 도 17에서 논의한 주입과 유사하게, PMOS 영역과 같은 제2 영역(50C)을 노출시키면서 NMOS 영역과 같은 제1 영역(50B) 위에 포토레지스트와 같은 마스크를 형성하고, 제2 영역(50C)에서 노출된 핀(56)으로 p-형 불순물을 주입할 수 있다. 이후 마스크는 제거될 수 있다. 후속하여, 제1 영역(50B)을 노출시키면서 제2 영역(50C) 위에 포토레지스트와 같은 마스크를 형성하고, 제1 영역(50B)에서 노출된 핀(56)으로 n-형 불순물을 주입할 수 있다. 이후 마스크는 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015cm-3~약 1016cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물의 활성화를 위해 어닐링을 이용할 수 있다.
또한, 도 20a, 20b, 20c에서, 핀(56) 내에 에피택셜 소스/드레인 영역(82, 84)이 형성된다. 제1 영역(50B)에는 각각의 에피택셜 소스/드레인 영역(82)의 인접 쌍 사이에 각각의 더미 게이트(70)가 배치되도록 핀(56) 내에 에피텍셜 소스/드레인 영역(82)이 형성된다. 일부 실시예에서, 해당 에피택셜 소스/드레인 영역(82)은 핀(52) 내로 연장될 수 있다. 제2 영역(50C)에는 각각의 에피택셜 소스/드레인 영역(84)의 인접 쌍 사이에 각각의 더미 게이트(76)가 배치되도록 핀(56) 내에 에피텍셜 소스/드레인 영역(84)이 형성된다. 일부 실시예에서, 해당 에피택셜 소스/드레인 영역(84)은 핀(52) 내로 연장될 수 있다.
NMOS 영역과 같은 제1 영역(50B) 내의 에피택셜 소스/드레인 영역(82)은 PMOS 영역과 같은 제2 영역(50C)을 차폐하고 제1 영역(50B) 내에 더미 스페이서 층을 동형으로(conformally) 성막한 후 이방성 식각하여 제1 영역(50B) 내에 게이트 밀봉 스페이서(80) 및/또는 더미 게이트(70)의 측벽을 따라 더미 게이트 스페이서(도시 생략)를 형성하는 것에 의해 형성될 수 있다. 이후, 제1 영역(50B) 내의 에피택셜 핀의 에피택셜 소스/드레인 영역이 식각되어 리세스가 형성된다. 제1 영역(50B)의 에피택셜 소스/드레인 영역(82)은 리세스 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 n-형 FinFET에 적합한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들면, 핀(56)이 실리콘이면, 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(82)은 핀(56)의 개별 표면으로부터 상승된 표면을 가질 수 있으며, 면취부(facets)를 가질 수 있다. 후속하여, 제1 영역(50B)의 더미 게이트 스페이서가 제2 영역(50C)의 마스크처럼 예컨대 식각에 의해 제거된다.
PMOS 영역과 같은 제2 영역(50C) 내의 에피택셜 소스/드레인 영역(84)은 NMOS 영역과 같은 제1 영역(50B)을 차폐하고 제2 영역(50C) 내에 더미 스페이서 층을 동형으로(conformally) 성막한 후 이방성 식각하여 제2 영역(50C) 내에 게이트 밀봉 스페이서(80) 및/또는 더미 게이트(70)의 측벽을 따라 더미 게이트 스페이서(도시 생략)를 형성하는 것에 의해 형성될 수 있다. 이후, 제2 영역(50C) 내의 에피택셜 핀의 소스/드레인 영역이 식각되어 리세스가 형성된다. 제2 영역(50C)의 에피택셜 소스/드레인 영역(84)은 리세스 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(84)은 p-형 FinFET에 적합한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들면, 핀(56)이 실리콘이면, 에피택셜 소스/드레인 영역(84)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(84)은 핀(56)의 개별 표면으로부터 상승된 표면을 가질 수 있으며, 면취부(facets)를 가질 수 있다. 후속하여, 제2 영역(50C)의 더미 게이트 스페이서가 제1 영역(50B)의 마스크처럼 예컨대 식각에 의해 제거된다.
도 21a, 21b, 21c에서, 더미 게이트(70, 76)의 측벽을 따라 게이트 밀봉 스페이서ㅗ(80) 상에 게이트 스페이서(86)가 형성된다. 게이트 스페이서(86)는 재료를 동형으로 성막한 후 해당 재료를 이방성 식각하는 것에 의해 형성될 수 있다. 게이트 스페이서(86)의 재료는 실리콘 질화물, SiCN, 이들의 조합 등일 수 있다.
에피택셜 소스/드레인 영역(82, 84) 및/또는 에피택셜 핀은 저농도 도핑된 소스/드레인 영역의 형성을 위한 전술한 공정 및 후속 어닐링과 유사하게 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있다. 소스/드레인 영역은 약 1019cm-3~약 1021cm-3의 범위의 불순물 농도를 가질 수 있다. NMOS 영역과 같은 제1 영역(50B)의 소스/드레인 영역을 위한 n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, PMOS 영역과 같은 제2 영역(50C) 내의 소스/드레인 영역을 위한 p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 다른 실시예에서, 에피택셜 소스/드레인 영역(82, 84)은 성장 중 현장 도핑될 수 있다.
도 22a, 22b, 22c에서, 도 21a, 21b, 21c에 예시된 구조체 위에 ILD(88)가 성막된다. 일 실시예에서, ILD(88)는 유동성 CVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, ILD(88)는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 등과 같은 유전체 재료로 형성되며, CVD 또는 PECVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다.
도 23a, 23b, 23c에서, CMP와 같은 평탄화 공정이 수행되어 더미 게이트(70, 76)의 상부면과 ILD(88)의 상부면을 평탄화시킬 수 있다. CMP는 더미 게이트(76) 상의 마스크(72, 78)도 제거할 수 있다. 따라서, 더미 게이트(70, 76)의 상부면이 ILD(88)를 통해 노출된다.
도 24a, 24b, 24c에서, 식각 단계(들)에서 더미 게이트(70, 76), 게이트 밀봉 스페이서(80) 및 더미 게이트(70, 76) 바로 하부의 더미 유전층(58)의 일부가 제거됨으로써 리세스(90)가 형성된다. 각각의 리세스(90)는 개별 핀(56)의 채널 영역을 노출시킨다. 각각의 채널 영역은 인접하는 쌍의 에피택셜 소스/드레인 영역(82, 84) 사이에 배치된다. 제거 중에 더미 게이트(70, 76)가 식각될 때 더미 유전층(58)이 식각 정지층으로서 사용될 수 있다. 더미 유전층(58)과 게이트 밀봉 스페이서(80)는 이후 더미 게이트(70, 76)의 제거 후에 제거될 수 있다.
도 25a, 25b, 25c에서, 대체 게이트를 위해 게이트 유전층(92, 96)과 게이트 전극(94, 98)이 형성된다. 게이트 유전층(92, 96)은 예컨대 핀(56)의 상부면 및 측벽과 게이트 스페이서(86)의 측벽 및 ILD(88)의 상부면 상에 리세스(90) 내에 동형으로 성막된다. 일부 실시예에 따르면, 게이트 유전층(92, 96)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전층(92, 96)은 고-k 유전체 재료를 포함하며, 이들 실시예에서, 게이트 유전층(92, 96)은 약 7.0보다 큰 k-값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전층(92, 96)의 형성 방법은 분자-빔 증착(MBD), 원자층 증착(ALD), PECVD 등을 포함할 수 있다.
다음에, 게이트 유전층(92, 96)에 각각 게이트 전극(94, 98)이 성막되어 리세스(90)의 나머지 부분을 충전한다. 게이트 전극(94, 98)은 TiN, TaN, TaC, Co, 껴 Al, 이들의 조합과 같은 금속 함유 재료 또는 이들의 다층으로 형성될 수 있다. 228 단계에서 게이트 전극(94, 98)의 충전 후, CMP와 같은 평탄화 공정이 수행되어 ILD(88)의 상부에 있는 과잉의 게이트 유전층(92, 96) 및 게이트 전극(94, 98)의 재료를 제거할 수 있다. 따라서, 최종적으로 남아 있는 게이트 전극(94, 98)의 재료 및 게이트 유전층(92, 96)이 최종적인 FinFET의 대체 게이트를 형성한다.
게이트 유전층(92, 96)의 형성은 게이트 유전층(92, 96)이 동일한 재료로 형성되도록 동시에 일어날 수 있으며, 게이트 전극(94, 98)의 형성은 게이트 전극(94, 98)이 동일한 재료로 형성되도록 동시에 일어날 수 있다. 그러나, 다른 실시예에서, 게이트 유전층(92, 96)은 게이트 유전층(92, 96)이 다른 재료로 형성되도록 별개 공정에 의해 형성될 수 있으며, 게이트 전극(94, 98)은 게이트 전극(94, 98)이 다른 재료로 형성되도록 별개 공정에 의해 형성될 수 있다. 별개 공정을 이용시 적절한 영역을 차폐하고 노출시키기 위해 다양한 마스킹 단계를 적용할 수 있다.
도 26a, 26b, 26c에서, ILD(88) 위에 ILD(100)가 성막된다. 도 26a, 26b, 26c에 추가로 예시된 바와 같이, ILD(100, 88)를 통해 접촉부(102, 104)가 형성되며, ILD(100)를 통해 접촉부(106, 108)가 형성된다. 일 실시예에서, ILD(100)는 유동성 CVD 방법에 의해 형성되는 유동성 필름이다. 일부 실시예에서, ILD(100)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD와 PECVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. ILD(88, 100)를 통해 접촉부(102, 104)를 위한 개구가 형성된다. ILD(100)를 통해 접촉부(106, 108)를 위한 개구가 형성된다. 이들 개구는 모두 동일한 공정으로 또는 개별 공정으로 동시에 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 식각 기법을 이용하여 형성될 수 있다. 확산 장벽층, 접착층과 같은 라이너와 전도성 재료가 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구립 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정을 수행하여 ILD(100)의 표면으로부터 과잉의 재료를 제거할 수 있다. 라이너와 전도성 재료의 나머지가 개구 내의 접촉부(102, 104)를 형성한다. 에피택셜 소스/드레인 영역(82, 84)과 접촉부(102, 104) 사이의 계면에 각각 실리사이드를 형성하도록 어닐링 처리가 수행될 수 있다. 접촉부(102)는 에피택셜 소스/드레인 영역(82)에 물리적 및 전기적으로 결합되어 있으며, 접촉부(104)는 에피택셜 소스/드레인 영역(84)에 물리적 및 전기적으로 결합되어 있고, 접촉부(106)는 게이트 전극(94)에 물리적 및 전기적으로 결합되어 있고, 접촉부(108)는 게이트 전극(98)에 물리적 및 전기적으로 결합되어 있다.
도 27a, 27b, 27c에서, ILD(100) 위에 금속각 절연체(IMD)(110)가 성막된다. 도 27a, 27b, 27c에 추가로 예시된 바와 같이, 하부의 ILD(100) 내의 개별 도전부(예, 접촉부(102, 104, 106, 108))를 접촉시키도록 IMD(110)를 통해 상호접속부(124, 126, 128, 130)가 형성된다. 일 실시예에서, IMD(110)는 도 1-7 및/또는 도 8-12와 대응하는 설명에 기술된 방법에 의해 형성된 다층-필름 스택이다. 층(114)은 전술한 식각 정지층에 대응하고, 층(116)은 전술한 제1 유전층(16)에 대응하고, 층(118)은 전술한 삽입층(18 또는 26)에 대응하고, 층(120)은 전술한 제2 유전층(20)에 대응한다. 이들 층은 이전 실시예에서 전술한 대응하는 층과 유사하므로, 그 설명은 여기서 반복하지 않는다. 상호접속부(124, 126, 128, 130)를 위한 개구는 도 4 및 대응하는 설명에서 기술한 것과 유사한 방법으로 IMD(110)를 통해 형성된다. 이들 개구는 모두 동일한 공정 또는 별개 공정으로 동시에 형성될 수 있다. 상호접속부(124, 126, 128, 130)는 도 5-6 및/또는 도 11-12 및 대응하는 설명에 기술된 것과 유사한 방법으로 형성된다. 상호접속부(124)는 접촉부(106)에 물리적 및 전기적으로 결합되어 있고, 상호접속부(126)는 접촉부(108)에 물리적 및 전기적으로 결합되어 있고, 상호접속부(128)는 접촉부(102)에 물리적 및 전기적으로 결합되어 있고, 상호접속부(130)는 접촉부(104)에 물리적 및 전기적으로 결합되어 있다
분명하게 예시되지는 않았지만, 당업자는 도 27a, 27b, 27c의 구조체에 대해 추가의 처리 단계들을 수행할 수 있음을 잘 알 것이다. 예를 들면, IMD(110) 위에 다양한 IMD 및 그 대응하는 상호접속부를 형성할 수 있다.
추가적인 구조적 지지를 위한 프레임으로서 삽입층(예, 18, 26 및/또는 118)을 제공하는 것에 의해, 주변의 유전층(16, 20, 116 및/또는 120) 중에서 통상적으로 취약한 다공질 재료가 지지될 수 있다. 이러한 추가적인 지지는 인접하는 개구에 대한 근접성(또는 근접성의 결여)에 의해 야기될 수 있는 상이한 개구 간의 변동을 감소시키는 것을 돕는다. 이것은 후속의 갭-충전 처리 중에 생길 수 있는 복잡성을 방지한다.
일 실시예의 방법은 기판 위에 제1 유전층을 성막하는 단계와, 상기 제1 유전층보다 큰 경도와 상기 제1 유전층보다 큰 K-값을 갖는 제2 유전층을 상기 제1 유전층 상에 형성하는 단계와, 상기 제2 유전층보다 낮은 경도와 상기 제2 유전층보다 낮은 K-값을 갖는 제3 유전층을 상기 제2 유전층 위에 성막하는 단계를 포함한다. 상기 방법은 상기 기판 위의 제1 영역을 노출시키는 제1 개구를 형성하되, 상기 제1 개구가 제1 폭의 비아 개구와 제2 폭의 트렌치 개구를 가지며, 상기 트렌치 개구가 상기 비아 개구와 중첩되며, 상기 제2 폭이 상기 제1 폭보다 크며, 상기 트렌치 개구의 바닥면은 상기 제2 유전층의 표면으로부터 상기 제1 유전층의 제1 부분 또는 상기 제3 유전층의 제1 부분만큼 분리되도록, 상기 제3 유전층, 상기 제2 유전층 및 상기 제1 유전층을 식각하는 단계와, 제1 전도성 상호접속부를 형성하도록 상기 제1 개구를 전도성 재료로 충전하되, 상기 제1 전도성 상호접속부가 상기 기판의 제1 영역과 접촉되고, 상기 제1 전도성 상호접속부가 상기 비아 개구 내의 비아부와 상기 트렌치 개구 내의 트렌치부를 포함하도록, 상기 전도성 재료로 상기 제1 개구를 충전하는 단계를 더 포함한다.
다른 실시예의 방법은 기판 위의 도전 요소 위에 제1 두께를 갖는 제1 유전층을 성막하는 단계와, 상기 제1 유전층보다 큰 K-값을 갖는 삽입층을 상기 제1 유전층 상에 형성하도록 플라즈마 처리 공정을 수행하되, 상기 플라즈마 처리 공정 후, 상기 제1 유전층이 상기 제1 두께보다 작은 제2 두께를 갖도록, 플라즈마 처리 공정을 수행하는 단계와, 상기 삽입층보다 낮은 K-값을 갖는 제2 유전층을 상기 삽입층 위에 성막하는 단계를 포함한다. 상기 방법은 상기 기판 위의 상기 도전 요소를 노출시키는 비아 개구를 형성하도록 상기 제2 유전층, 상기 삽입층 및 상기 제1 유전층을 식각하는 단계와, 상기 비아 개구와 중첩되는 트렌치 개구를 형성하도록 상기 제2 유전층을 식각하되, 상기 트렌치 개구가 상기 비아 개구보다 큰 폭을 가지며, 상기 제2 유전층의 제1 부분이 상기 트렌치 개구의 바닥면과 상기 삽입층의 상부면 사이에 배치되도록, 상기 제2 유전층을 식각하는 단계를 더 포함한다.
추가의 실시예의 구조체는 기판 위의 제1 유전층과, 상기 제1 유전층 위에 접촉되도록 제공되고, 상기 제1 유전층보다 높은 경도와 상기 제1 유전층보다 높은 K-값을 가지는 삽입층과, 상기 삽입층 위에 접촉되도록 제공되고, 상기 삽입층보다 낮은 경도와 상기 삽입층보다 낮은 K-값을 가지는 제2 유전층과, 상기 기판 위의 제1 영역을 접촉하도록 상기 제2 유전층, 상기 삽입층 및 상기 제1 유전층을 통해 연장되는 제1 전도성 상호접속부로서, 제1 폭의 비아부와 제2 폭의 트렌치부를 포함하며, 상기 트렌치부는 상기 비아부와 중첩되며, 상기 제2 폭이 상기 제1 폭보다 크며, 상기 트렌치부의 바닥면이 상기 삽입층의 표면으로부터 상기 제1 유전층의 제1 부분 또는 상기 제2 유전층의 제1 부분만큼 분리되어 있는, 제1 전도성 상호접속부를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 양태들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 위에 제1 유전층을 성막하는 단계;
    상기 제1 유전층보다 큰 경도와 상기 제1 유전층보다 큰 K-값을 갖는 제2 유전층을 상기 제1 유전층 상에 형성하는 단계;
    상기 제2 유전층보다 낮은 경도와 상기 제2 유전층보다 낮은 K-값을 갖는 제3 유전층을 상기 제2 유전층 위에 성막하는 단계;
    상기 기판 위의 제1 영역을 노출시키는 제1 개구를 형성하되, 상기 제1 개구가 제1 폭의 비아 개구와 제2 폭의 트렌치 개구를 가지며, 상기 트렌치 개구가 상기 비아 개구와 중첩되며, 상기 제2 폭이 상기 제1 폭보다 크며, 상기 트렌치 개구의 바닥면이 상기 제2 유전층의 표면으로부터 상기 제1 유전층의 제1 부분 또는 상기 제3 유전층의 제1 부분만큼 분리되도록, 상기 제3 유전층, 상기 제2 유전층 및 상기 제1 유전층을 식각하는 단계; 및
    상기 기판 위의 제1 영역과 접촉하는 제1 전도성 상호접속부(conductive interconnect)를 형성하도록 상기 제1 개구를 전도성 재료로 충전하되, 상기 제1 전도성 상호접속부가 상기 비아 개구 내의 비아부와 상기 트렌치 개구 내의 트렌치부를 포함하도록, 상기 전도성 재료로 상기 제1 개구를 충전하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 기판 위의 상기 제1 영역은 도전 요소를 포함하며, 상기 제1 전도성 상호접속부는 상기 도전 요소와 접촉하는 것인, 방법.
  3. 제1항에 있어서,
    상기 제2 유전층은 상기 제1 전도성 상호접속부의 상기 비아부와 접촉하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제2 유전층은 상기 제1 전도성 상호접속부의 상기 트렌치부와 접촉하는 것인, 방법.
  5. 제1항에 있어서,
    상기 제2 유전층을 상기 제1 유전층 상에 형성하는 단계는,
    상기 제1 유전층 상에 상기 제2 유전층을 형성하도록 상기 제1 유전층에 대해 플라즈마 처리 공정을 수행하되, 상기 플라즈마 처리 공정 후, 상기 제1 유전층이 상기 플라즈마 처리 공정 전의 상기 제1 유전층의 두께보다 작은 두께를 가지도록, 상기 플라즈마 처리 공정을 수행하는 단계
    를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제2 유전층을 상기 제1 유전층 상에 형성하는 단계는,
    상기 제1 유전층 상에 상기 제2 유전층을 성막하는 단계
    를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 개구를 상기 전도성 재료로 충전하는 단계는,
    상기 제1 개구를 장벽층으로 라이닝하는(lining) 단계;
    상기 라이닝된 제1 개구를 상기 전도성 재료로 충전하는 단계; 및
    상기 전도성 재료, 상기 장벽층 및 상기 제3 유전층을 평탄화하되, 상기 제3 유전층의 상부면 위의 과잉의 상기 전도성 재료와 장벽층을 제거하여 상기 기판 위의 상기 제1 영역과 접촉하는 상기 제1 전도성 상호접속부를 형성하도록, 상기 전도성 재료, 상기 장벽층 및 상기 제3 유전층을 평탄화하는 단계
    를 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 기판 위에 식각 정지층을 성막하는 단계를 더 포함하고,
    상기 제1 유전층은 상기 식각 정지층 상에서 상기 식각 정지층과 접촉하도록 형성되고, 상기 제1 개구는 상기 식각 정지층을 통해 연장되는 것인, 방법.
  9. 방법에 있어서,
    기판 위의 도전 요소 위에 제1 두께를 갖는 제1 유전층을 성막하는 단계;
    상기 제1 유전층보다 큰 K-값을 갖는 삽입층을 상기 제1 유전층 상에 형성하도록 플라즈마 처리 공정을 수행하되, 상기 플라즈마 처리 공정 후, 상기 제1 유전층이 상기 제1 두께보다 작은 제2 두께를 갖도록, 상기 플라즈마 처리 공정을 수행하는 단계;
    상기 삽입층보다 낮은 K-값을 갖는 제2 유전층을 상기 삽입층 위에 성막하는 단계;
    상기 기판 위의 상기 도전 요소를 노출시키는 비아 개구를 형성하도록 상기 제2 유전층, 상기 삽입층 및 상기 제1 유전층을 식각하는 단계; 및
    상기 비아 개구와 중첩되는 트렌치 개구를 형성하도록 상기 제2 유전층을 식각하되, 상기 트렌치 개구가 상기 비아 개구보다 큰 폭을 가지며, 상기 제2 유전층의 제1 부분이 상기 트렌치 개구의 바닥면과 상기 삽입층의 상부면 사이에 배치되도록, 상기 제2 유전층을 식각하는 단계
    를 포함하는, 방법.
  10. 구조체에 있어서,
    기판 위의 제1 유전층;
    상기 제1 유전층 위에서 상기 제1 유전층과 접촉하고, 상기 제1 유전층보다 높은 경도와 상기 제1 유전층보다 높은 K-값을 가지는 삽입층;
    상기 삽입층 위에서 상기 삽입층과 접촉하고, 상기 삽입층보다 낮은 경도와 상기 삽입층보다 낮은 K-값을 가지는 제2 유전층; 및
    상기 기판 위의 제1 영역에 접촉하도록 상기 제2 유전층, 상기 삽입층 및 상기 제1 유전층을 통해 연장되고, 제1 폭의 비아부와 제2 폭의 트렌치부를 포함하는, 제1 전도성 상호접속부
    를 포함하고,
    상기 트렌치부는, 상기 비아부와 중첩되며, 상기 제2 폭은 상기 제1 폭보다 크며, 상기 트렌치부의 바닥면은 상기 삽입층의 표면으로부터 상기 제1 유전층의 제1 부분 또는 상기 제2 유전층의 제1 부분만큼 분리되어 있는 것인, 구조체.
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