KR20170095675A - Light emitting device - Google Patents
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Abstract
Description
본 발명 실시 예는 발광 출력이 향상된 발광 소자에 관한 것이다.An embodiment of the present invention relates to a light emitting device having improved light emitting output.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정 표시 장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다. A light emitting diode (LED) is one of light emitting devices that emits light when current is applied. Light emitting diodes are capable of emitting light with high efficiency at low voltage, thus saving energy. In recent years, the problem of luminance of a light emitting diode has been greatly improved, and it has been applied to various devices such as a backlight unit of a liquid crystal display device, a display board, a display device, and a home appliance.
발광 다이오드는 제 1 반도체층, 활성층 및 제 2 반도체층으로 구성된 발광 구조물, 제 1 반도체층과 전기적으로 접속되는 제 1 전극 및 제 2 반도체층과 전기적으로 접속되는 제 2 전극을 포함할 수 있다. 이 때, 제 1 전극은 발광 구조물을 선택적으로 제거하여 노출된 제 1 반도체층과 전기적으로 접속된다.The light emitting diode may include a light emitting structure composed of a first semiconductor layer, an active layer and a second semiconductor layer, a first electrode electrically connected to the first semiconductor layer, and a second electrode electrically connected to the second semiconductor layer. At this time, the first electrode is electrically connected to the exposed first semiconductor layer by selectively removing the light emitting structure.
그런데, 제 1 전극과 제 1 반도체층의 전기적 접속을 위해 발광 구조물을 선택적으로 제거할 때 활성층의 면적이 감소하여 발광 소자의 발광 영역이 감소하는 문제가 발생한다. 즉, 활성층의 면적이 감소할수록 발광 소자의 비 발광 영역이 증가하여 광출력이 저하된다.However, when the light emitting structure is selectively removed for electrical connection between the first electrode and the first semiconductor layer, there arises a problem that the area of the active layer is reduced and the light emitting region of the light emitting device is reduced. That is, as the area of the active layer decreases, the non-emission region of the light emitting device increases and the light output decreases.
본 발명이 이루고자 하는 기술적 과제는 제 1 반도체층과 제 1 전극이 메사 식각된 발광 구조물의 측면에 형성된 하나 이상의 홈을 통해 전기적으로 접속됨으로써 비발광 영역을 최소화할 수 있는 발광 소자를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a light emitting device capable of minimizing a non-emission region by electrically connecting a first semiconductor layer and a first electrode through at least one groove formed in a side surface of a mesa-etched light emitting structure.
본 발명 실시 예의 발광 소자는 기판; 상기 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 네 측면 중 적어도 일 측면이 메사 식각되어 상기 제 1 반도체층의 상부면을 노출시키는 발광 구조물; 상기 발광 구조물의 상기 적어도 일 측면에서 상기 발광 구조물의 내측 방향으로 오목하게 형성되어, 상기 제 1 반도체층의 상부면을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층의 측면을 노출시키는 측면을 포함하는 하나 이상의 홈; 제 1 전극 패드와 상기 제 1 전극 패드에서 연장된 제 1 핑거를 포함하여 이루어져 상기 제 1 반도체층과 전기적으로 접속되며, 상기 제 1 핑거가 상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 직접 접속되는 제 1 전극; 및 상기 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함한다.A light emitting device of an embodiment of the present invention includes a substrate; A light emitting structure disposed on the substrate, the light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer, wherein at least one side of the four sides is mesa-etched to expose an upper surface of the first semiconductor layer; A bottom surface that is recessed inward from the at least one side of the light emitting structure and exposes an upper surface of the first semiconductor layer and a side surface of the first semiconductor layer, One or more grooves including exposed sides; The first semiconductor layer including a first electrode pad and a first finger extending from the first electrode pad, the first finger being electrically connected to the first semiconductor layer, A first electrode directly connected; And a second electrode electrically connected to the second semiconductor layer.
또한, 본 발명 다른 실시 예의 발광 소자는 기판; 상기 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 네 측면 중 적어도 일 측면이 메사 식각되어 상기 제 1 반도체층의 상부면을 노출시키는 발광 구조물; 상기 발광 구조물의 상기 적어도 일 측면에서 상기 발광 구조물의 내측 방향으로 오목하게 형성되어, 상기 제 1 반도체층의 상부면을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층의 측면을 노출시키는 측면을 포함하는 하나 이상의 홈; 제 1 전극 패드와 상기 제 1 전극 패드에서 연장된 제 1 핑거를 포함하여 이루어져 상기 제 1 반도체층과 전기적으로 접속되며, 상기 제 1 핑거가 상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 직접 접속되는 제 1 전극; 및 상기 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함하며, 상기 제 1 핑거는 인접한 상기 홈 사이의 상기 발광 구조물의 상부면과 중첩되는 영역과 상기 제 1 반도체층과 접속되는 영역의 폭이 서로 상이하다.In addition, the light emitting device of another embodiment of the present invention includes a substrate; A light emitting structure disposed on the substrate, the light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer, wherein at least one side of the four sides is mesa-etched to expose an upper surface of the first semiconductor layer; A bottom surface that is recessed inward from the at least one side of the light emitting structure and exposes an upper surface of the first semiconductor layer and a side surface of the first semiconductor layer, One or more grooves including exposed sides; The first semiconductor layer including a first electrode pad and a first finger extending from the first electrode pad, the first finger being electrically connected to the first semiconductor layer, A first electrode directly connected; And a second electrode electrically connected to the second semiconductor layer, wherein the first finger has a region overlapping an upper surface of the light emitting structure between the adjacent trenches and a width of a region connected to the first semiconductor layer Are different from each other.
본 발명 실시 예의 발광 소자는 제 1 전극과 제 1 반도체층의 전기적 접속을 위해 제거되는 활성층의 면적을 감소시켜 발광 소자의 비 발광 영역을 최소활 수 있다. 이에 따라 발광 소자의 광출력이 향상된다.The light emitting device of the embodiment of the present invention reduces the area of the active layer that is removed for electrical connection between the first electrode and the first semiconductor layer to minimize the non-emitting region of the light emitting device. Whereby the light output of the light emitting element is improved.
도 1a는 본 발명 실시 예의 발광 소자의 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'의 단면도이다.
도 1d는 도 1a의 Ⅲ-Ⅲ'의 단면도이다.
도 2는 도 1b의 A 영역의 확대도이다.
도 3a 및 도 3b는 홈의 길이가 서로 다른 평면도이다.
도 4는 도 1a의 전류 확산 사진이다.
도 5a는 본 발명 다른 실시 예의 발광 소자의 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ'의 단면도이다.
도 6a는 본 발명 또 다른 실시 예의 발광 소자의 평면도이다.
도 6b는 도 6a의 Ⅰ-Ⅰ'의 단면도이다.
도 7a 및 도 7b는 도 1의 제 1 전극의 핑거와 제 2 전극의 핑거 사이의 간격을 조절한 평면도이다.
도 8a는 본 발명의 제 1 전극의 제 1 핑거의 다른 형태를 도시한 평면도이다.
도 8b는 본 발명의 전극 패드의 다른 형태를 도시한 평면도이다.
도 9a는 본 발명의 제 1 전극과 제 1 반도체층의 다른 접속 구조를 도시한 평면도이다.
도 9b는 도 9a의 Ⅰ-Ⅰ'의 단면도이다.1A is a plan view of a light emitting device according to an embodiment of the present invention.
1B is a cross-sectional view taken along line I-I 'of FIG. 1A.
1C is a sectional view of II-II 'of FIG. 1A.
1D is a sectional view of III-III 'of FIG. 1A.
2 is an enlarged view of the area A in Fig. 1B.
3A and 3B are plan views in which the grooves have different lengths.
4 is a current diffusion photograph of Fig. 1A.
5A is a plan view of a light emitting device according to another embodiment of the present invention.
5B is a cross-sectional view taken along line I-I 'of FIG. 5A.
6A is a plan view of a light emitting device according to still another embodiment of the present invention.
6B is a cross-sectional view taken along line I-I 'of FIG. 6A.
FIGS. 7A and 7B are plan views showing the distance between the fingers of the first electrode and the second electrode of FIG. 1; FIG.
8A is a plan view showing another form of the first finger of the first electrode of the present invention.
8B is a plan view showing another embodiment of the electrode pad of the present invention.
9A is a plan view showing another connection structure of the first electrode and the first semiconductor layer of the present invention.
FIG. 9B is a cross-sectional view taken along line I-I 'of FIG. 9A.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated and described in the drawings. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms including ordinals, such as first, second, etc., may be used to describe various elements, but the elements are not limited to these terms. The terms may be used for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the second component may be referred to as a first component, and similarly, the first component may also be referred to as a second component. And / or < / RTI > includes any combination of a plurality of related listed items or any of a plurality of related listed items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings, wherein like or corresponding elements are denoted by the same reference numerals, and redundant description thereof will be omitted.
이하, 첨부된 도면을 참조하여 실시 예의 발광 소자를 상세히 설명하면 다음과 같다.Hereinafter, the light emitting device of the embodiment will be described in detail with reference to the accompanying drawings.
도 1a는 본 발명 실시 예의 발광 소자의 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이며, 도 1c는 도 1a의 Ⅱ-Ⅱ'의 단면도이고, 도 1d는 도 1a의 Ⅲ-Ⅲ'의 단면도이다.1A is a plan view of a light emitting device according to an embodiment of the present invention. FIG. 1B is a cross-sectional view taken along the line I-I 'of FIG. 1A, FIG. 1C is a cross-sectional view taken along line II-II' of FIG. 1A, and FIG. 1D is a cross-sectional view taken along line III-III 'of FIG. 1A.
도 1a 내지 도 1d와 같이, 본 발명 실시 예의 발광 소자는 기판(100), 기판(100) 상에 배치되며, 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)을 포함하는 발광 구조물(110), 발광 구조물(110)의 측면에서 발광 구조물의 내측 방향으로 오목하게 형성되어, 제 1 반도체층(110a)을 노출시키는 바닥면과 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)의 측면을 노출시키는 측면을 포함하는 하나 이상의 홈(120), 홈(120)의 바닥면에서 노출된 제 1 반도체층(110a)과 전기적으로 접속된 제 1 전극(150) 및 제 2 반도체층(110c)과 전기적으로 접속된 제 2 전극(160)을 포함한다.1A to 1D, a light emitting device according to an embodiment of the present invention includes a
도면에서는 제 1, 제 2 전극(150, 160)이 각각 제 1, 제 2 전극 패드(150a, 160a)와 제 1, 제 2 전극 패드(150a, 160a)에서 연장된 하나의 제 1, 제 2 핑거(150b, 160b)를 포함하는 것을 개시하였으나, 제 1, 제 2 핑거(150b, 160b)의 개수는 용이하게 조절 가능하다.The first and
기판(100)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 등에서 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(100)의 두께는 100㎛ 내지 270㎛ 일 수 있으며, 이에 한정하지 않는다. 도시하지는 않았으나, 기판(100)의 표면에는 요철 패턴이 더 형성되어, 발광 구조물(110)에서 방출되는 광을 분산시켜 발광 특성을 향상시킬 수 있다. The
기판(100)의 배면에는 반사층(170)이 더 배치될 수 있다. 반사층(170)은 분산 브래그 반사층(Distributed Bragg Reflector Layer; DBR)으로 구성될 수 있다. 이 때, 반사층(170)의 두께는 2㎛ 내지 7㎛일 수 있으며, 이에 한정하지 않는다.A
DBR층은 굴절률이 다른 두가지 물질을 교대로 쌓은 구조로 이루어질 수 있다. DBR층은 고 굴절률을 갖는 제 1 층과 저 굴절률을 갖는 제 2 층이 반복되어 형성될 수 있다. 제 1 층과 제 2 층은 모두 유전체일 수 있으며, 제 1 층과 제 2 층의 고 굴절률과 저 굴절률은 상대적인 굴절률일 수 있다. 발광 구조물(110)에서 방출되는 광 중 기판(100)을 통과하여 DBR층으로 진행하는 광은 제 1 층과 제 2 층의 굴절률 차이에 의해 DBR층을 통과하지 못하고 다시 발광 구조물(110) 방향으로 반사될 수 있다.The DBR layer can be formed by alternately stacking two materials having different refractive indices. The DBR layer may be formed by repeating a first layer having a high refractive index and a second layer having a low refractive index. Both the first and second layers may be dielectric, and the high and low refractive indices of the first and second layers may be relative refractive indices. The light passing through the
제 1 반도체층(110a)과 기판(100) 사이에는 버퍼층(미도시)이 더 배치될 수 있다. 버퍼층은 제 1 반도체층(110a)과 기판(100)의 격자 부정합을 완화할 수 있다. 버퍼층은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층은 기판(100) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층은 제 1 반도체층(110a)의 결정성을 향상시킬 수 있다.A buffer layer (not shown) may be further disposed between the
제 1 반도체층(110a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 반도체층(110a)에 제 1 도펀트가 도핑될 수 있다. 제 1 반도체층(110a)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인 경우, 제 1 도펀트가 도핑된 제 1 반도체층(110a)은 n형 반도체층일 수 있다.The
활성층(110b)은 제 1 반도체층(110a)을 통해서 주입되는 전자(또는 정공)와 제 2 반도체층(110c)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(110b)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The
활성층(110b)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층의 구조는 이에 한정하지 않는다.The
제 2 반도체층(110c)은 활성층(110b) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 반도체층(110c)에 제 2 도펀트가 도핑될 수 있다. 제 2 반도체층(110c)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 반도체층(110c)은 p형 반도체층일 수 있다.The
상기와 같은 발광 구조물(110)은 네 측면 중 적어도 한 측면이 단차를 가질 수 있다. 단차는 제 1 반도체층(110a)의 상부면을 노출시키기 위한 메사 식각(mesa etching)을 통해 발생할 수 있다. 도면에서는 발광 구조물(110)의 네 측면 모두 단차를 가져, 발광 구조물(110)의 가장자리에서 모두 제 1 반도체층(110a)의 상부면이 노출된 것을 도시하였다.In the
제 1 반도체층(110a)의 상부면이 노출된 발광 구조물(100)의 적어도 일 측면은 발광 구조물(110)의 내측 방향으로 오목하게 형성된 하나 이상의 홈(120)을 포함할 수 있다. 도면에서는 발광 구조물(110)의 일 측면에 5 개의 홈(120)이 형성된 것을 도시하였다. 홈(120)은 제 1 반도체층(110a)을 노출시키는 바닥면과 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)의 측면을 노출시키는 측면을 포함하여 이루어진다. 홈(120)은 바닥면에서 노출된 제 1 반도체층(110a)과 제 1 전극(150)을 전기적으로 접속시키기 위한 것이다.At least one side of the
홈(120)의 측면은 도시된 바와 같이 곡면을 가질 수 있으며, 이에 한정하지 않는다. 그리고, 인접한 홈(120) 사이의 간격은 도시된 바와 같이 모두 동일하거나 서로 상이할 수 있으며, 용이하게 조절 가능하다.The side surface of the
제 2 반도체층(110c) 상에는 제 2 전극(160)으로부터 주입되는 캐리어의 이동 경로를 변화시키기 위해 전류 차단층(Current Blocking Layer; CBL)(130)이 배치될 수 있다. 전류 차단층(130)은 제 2 반도체층(110c)과 제 2 전극(160)이 접속된 영역으로 캐리어가 집중되는 것을 방지하여 캐리어를 제 2 반도체층(110c) 전 영역으로 분산시킬 수 있다.A current blocking layer (CBL) 130 may be disposed on the
전류 차단층(130)은 제 2 반도체층(110c)과 쇼트키 접촉(schottky contact)을 형성할 수 있는 금속으로 이루어질 수 있다. 예를 들어, 전류 차단층(130)은 티타늄(Ti), 지르코늄(Zr), 크롬(Cr), 금(Au) 또는 텅스텐(W) 중 적어도 어느 하나로 형성하거나 적어도 하나를 포함한 합금으로 형성될 수 있다. 또한, 전류 차단층(130)은 SiOx, SiON, SixNy 등과 같은 유전체로 형성될 수 있으며, 이에 한정하지 않는다.The
전류 차단층(130)을 덮도록 제 2 반도체층(110c) 상에 투명 전극층(135)이 더 배치될 수 있다. 투명 전극층(135)은 제 2 전극(160)과 전기적으로 접속되어 제 2 반도체층(110c)으로 캐리어를 용이하게 주입시킬 수 있다. 투명 전극층(135)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등과 같은 투명 전도성 산화물에서 선택될 수 있다.The
이 때, 투명 전극층(135)은 전류 차단층(130)의 상부면 및 측면을 완전히 덮도록 배치될 수 있다. 따라서, 스텝 커버리지(Step-coverage) 특성에 의해 투명 전극층(135)의 두께 중 전류 차단층(130)의 측면에 대응되는 영역의 두께가 얇다. At this time, the
투명 전극층(135) 상에는 절연층(140)이 배치될 수 있다. 절연층(140)은 제 2 전극(160)과 투명 전극층(135)이 전기적으로 접속되도록 투명 전극층(135)의 일부 영역을 노출시킬 수 있다. 절연층(140)에 의해 노출된 투명 전극층(135)의 일부 영역은 전류 차단층(130)과 중첩되는 영역인 것이 바람직하다. 이에 따라, 투명 전극층(135)을 사이에 두고 제 2 전극(160)과 전류 차단층(130)이 중첩될 수 있다.An insulating
절연층(140)은 제 1 전극(150)이 제 2 반도체층(110c)과 접속되는 것을 방지하기 위해 메사 식각 및 홈(120)의 측면에서 노출된 제 2 반도체층(110c) 및 활성층(110b)을 완전히 감싸도록 배치될 수 있다. 특히, 절연층(140)은 공정 마진을 고려하여 노출된 제 1 반도체층(110a)의 상부면의 일부까지 연장 형성될 수도 있다.The insulating
절연층(140)의 가장자리와 제 1 전극(150)의 제 1 핑거(150b) 사이의 간격(d2)이 너무 가까운 경우, 절연층(140)의 상부면과 중첩되도록 제 1 전극(150)의 제 1 핑거(150b)가 형성되어 제 1 핑거(150b)와 제 1 반도체층(110a)의 접촉 면적이 감소될 수 있다. 이에 따라, 절연층(140)의 가장자리와 제 1 핑거(150b)는 충분히 이격되어야 하며, 절연층(140)의 가장자리와 제 1 핑거(150b)는 사이의 간격(d2)은 4㎛ 이상인 것이 바람직하다. 그리고, 제 1 핑거(150b)는 사이의 간격(d2)이 너무 큰 경우 활성층(110b)의 제거 면적이 증가하므로, 간격(d2)은 8㎛이하인 것이 바람직하나, 이에 한정하지 않는다. 즉, 절연층(140)의 가장자리와 제 1 핑거(150b)는 사이의 간격(d2)은 4㎛ 이상이며 8㎛ 이하일 수 있다.When the distance d2 between the edge of the insulating
제 2 전극(160)은 절연층(140)에 의해 노출된 투명 전극층(135)과 접속될 수 있다. 제 2 전극(160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu 및 이들의 선택적인 조합으로 이루어질 수 있으며, 이에 한정하지 않는다.The
제 2 전극(160)은 제 2 전극 패드(160a)와 제 2 전극 패드(160a)에서 연장된 하나 이상의 제 2 핑거(160b)를 포함할 수 있으며, 도면에서는 하나의 제 2 핑거(160b)를 도시하였다. 제 2 전극(160)은 투명 전극층(135)을 사이에 두고 전류 차단층(130)과 완전히 중첩될 수 있으며, 이를 위해 전류 차단층(130)의 가장자리는 제 2 전극(160)의 가장자리보다 외측에 배치될 수 있다.The
즉, 전류 차단층(130)의 폭(w1)이 제 2 전극(160)의 폭(w2)보다 넓고, 제 2 전극(160)이 전류 차단층(130)과 완전히 중첩됨으로써, 제 2 전극(160)으로부터 주입되는 캐리어가 제 2 전극(160)과 접속되는 영역의 제 2 반도체층(110c)에만 집중되는 것을 방지할 수 있다.That is, since the width w1 of the
전류 차단층(130)의 폭(w1)이 너무 넓은 경우 활성층(110b)에서 방출되는 광의 일부가 전류 차단층(130)에 흡수되어 광이 손실되므로, 전류 차단층(130)의 가장자리의 폭(w1)과 제 2 전극(160)의 폭(w2)의 차이는 0을 초과하며, 20㎛ 이하인 것이 바람직하다. If the width w1 of the
제 1 전극(150) 역시 제 1 전극 패드(150a)와 제 1 전극 패드(150a)에서 연장된 제 1 핑거(150b)를 포함할 수 있다. 제 1 전극(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu 및 이들의 선택적인 조합으로 이루어질 수 있으며, 이에 한정하지 않는다.The
제 1 전극 패드(150a)는 절연층(140)을 사이에 두고 제 2 반도체층(110c)의 상부면과 중첩될 수 있다. 따라서, 발광 소자를 와이어 본딩할 때, 평탄한 제 2 반도체층(110c) 상부면에 배치된 제 1 전극 패드(150a)를 통해 용이하게 와이어 본딩을 실시할 수 있다.The
제 1 전극(150)의 제 1 핑거(150b)는 홈(120)의 바닥면에서 노출된 제 1 반도체층(110a)의 상부면과 전기적으로 접속되도록 제 1 전극 패드(150a)에서 연장될 수 있다. 제 1 핑거(150b)의 폭(w3)은 제 1 전극 패드(150a)의 폭보다 좁고, 동시에 홈(120)의 깊이(d1)보다 좁은 폭을 가질 수 있다.The
제 1 핑거(150b)의 폭(w3)이 좁은 경우 불투명한 제 1 핑거(150b)에 의해 흡수되는 광 량이 감소하여 광 출력은 향상되나 구동 전압이 커진다. 반대로, 제 1 핑거(150b)의 폭(w3)이 너무 넓은 경우에는 제 1 반도체층(110a)과 제 1 핑거(150b)의 접촉 면적이 넓어져 구동 전압이 감소하나, 제 1 핑거(150b)에 흡수되는 광량이 증가한다. 따라서, 제 1 전극(150)의 제 1 핑거(150b)의 폭(w3)은 1㎛ 내지 7㎛일 수 있으며, 더욱 바람직하게는 제 1 핑거(150b)의 폭(w3)이 3㎛ 내지 7㎛일 수 있다. 제 1 핑거(150b)의 폭(w3)은 이에 한정하지 않는다.When the width w3 of the
예를 들어, 발광 소자의 크기가 1100(㎛)x300(㎛) 이하(면적이 330000㎛2)인 경우 제 1 전극(150)의 제 1 핑거(150b)의 폭(w3)은 3㎛ 내지 5㎛이며, 발광 소자가 1100x300를 초과하는 경우 제 1 전극(150)의 제 1 핑거(150b)의 폭(w3)은 5㎛ 내지 7㎛일 수 있다.For example, when the size of the light emitting device is 1100 (占 퐉) x 300 (占 퐉) or less (the area is 330000 占 퐉 2 ), the width w3 of the
그리고, 제 1 핑거(150b)의 가장자리와 메사 식각된 발광 구조물(110)의 가장자리 사이의 간격(d4)은 제 1 전극(150)의 공정 마진을 고려하여 4㎛ 내지 7㎛인 것이 바람직하나, 이에 한정하지 않는다.The distance d4 between the edge of the
그리고, 절연층(140)의 가장자리와 노출된 제 1 반도체층(110a) 상부면의 중첩 간격(d)이 너무 넓으면 홈(120)의 바닥면에서 노출되는 제 1 반도체층(110a)의 면적이 감소한다. 이에 따라, 제 1 전극(150)과 제 1 반도체층(110a)의 접속 면적이 감소하여 구동 전압이 커진다. 또한, 이 경우 제 1 핑거(150b)가 절연층(140) 상에 형성될 수도 있다.If the overlapping distance d between the edge of the insulating
반대로, 간격(d)이 너무 좁으면 절연층(140)의 공정 마진이 너무 작아 절연층(140)이 홈(120)의 측면에서 노출되는 제 2 반도체층(110c) 및 활성층(110b)을 완전히 감싸지 못하는 문제가 발생할 수 있다. 따라서, 간격(d)은 4㎛ 내지 8㎛일 수 있다. 다만, 공정 마진을 고려하지 않는 경우, 절연층(140)의 가장자리가 홈(120)의 측면까지만 연장되어 간격(d)은 0일 수도 있다.On the other hand, if the interval d is too narrow, the process margin of the insulating
홈(120)의 깊이(d1)가 너무 깊은 경우 발광 영역인 활성층(110b)의 제거 면적이 증가하며, 홈(120)의 깊이(d1)가 너무 얕은 경우 제 1 반도체층(110a)의 노출 면적이 감소하여 제 1 핑거(150b)와 제 1 반도체층(110a)의 접촉 면적 역시 감소하여 구동 전압이 높아진다.When the depth d1 of the
따라서, 제 1 핑거(150b)의 폭(w3), 홈(120)의 바닥면의 가장자리와 홈(120)의 바닥면까지 연장된 절연층(140)의 가장자리 사이의 간격(d), 절연층(140)의 가장자리와 제 1 핑거(150b)는 사이의 간격(d2) 및 제 1 핑거(150b)의 가장자리와 메사 식각된 발광 구조물(110)의 가장자리 사이의 간격(d4)을 고려하여 홈(120)의 깊이(d1)는 15㎛ 내지 30㎛일 수 있으며 이에 한정하지는 않는다.Therefore, the width w3 of the
그리고, 제 1 핑거(150b)와 발광 구조물(110) 가장자리 사이의 간격(d3)이 너무 넓은 경우 마찬가지로 발광 영역의 제거 면적이 증가하고, 간격(d3)이 너무 좁은 경우 발광 구조물(110)의 메사 식각의 공정 마진을 확보할 수 없다. 예를 들어, 발광 구조물(110)의 메사 식각의 공정 마진이 10㎛ 내지 17.5㎛인 경우, 간격(d3)은 21㎛ 내지 28.5㎛일 수 있다. 특히, 메사 식각의 공정 마진을 최소화하는 경우, 간격(d3)은 5㎛ 내지 28.5㎛일 수 있다.If the distance d3 between the
그리고, 발광 구조물의 메사 식각에 의해 기판(100)의 가자자리에서 노출된 제 1 반도체층(110a)의 상부면까지 연장된 절연층(140)의 가장자리와 기판(100)의 가장자리 사이의 간격(d6)은 메사 식각의 공정 마진 및 발광 소자의 분리를 위한 기판(100)의 절단(scribe) 공정 마진의 확보를 위해 5㎛ 내지 20㎛일 수 있다. The distance between the edge of the insulating
이하, 제 1 전극(150)의 제 1 핑거(150b)와 제 1 반도체층(110a)의 접속을 구체적으로 설명하면 다음과 같다.Hereinafter, the connection between the
도 2는 도 1b의 A 영역의 확대도이다.2 is an enlarged view of the area A in Fig. 1B.
도 2와 같이, 제 1 전극(150)의 제 1 핑거(150b)는 절연층(140)을 통해 활성층(110b) 및 제 2 반도체층(110c)과 전기적으로 절연되며, 동시에 홈(120)의 바닥면에서 노출된 제 1 반도체층(110a)과 전기적으로 접속될 수 있다.2, the
홈(120)의 길이(L2)가 길어질수록 활성층(110b)의 제거 면적이 증가하고, 홈(120)의 길이(L2)가 짧아질수록 제 1 반도체층(110a)과 제 1 전극(150)의 제 1 핑거(150b)의 접속 면적이 좁아질 수 있다. 따라서, 홈(120)의 길이(L2)는 20㎛ 내지 90㎛ 이상 일 수 있으며, 이에 한정하지 않는다. 특히, 도면에서는 복수 개의 홈(120)이 동일한 길이(L2)를 갖는 것을 도시하였으나, 홈(120)은 서로 다른 길이(L2)를 가질 수 있다.As the length L2 of the
도 3a 및 도 3b는 홈의 길이가 서로 다른 평면도이다.3A and 3B are plan views in which the grooves have different lengths.
도 3a와 같이, 홈(120)의 길이가 제 1 전극 패드(150a)에서 멀어질수록 점점 길어지거나, 도 3b와 같이, 홈(120)의 길이가 제 1 전극 패드(150a)에서 멀어질수록 점점 짧아질 수 있다. 도 3a의 경우, 제 2 전극 패드(160a)와 인접한 영역에서도 전류 확산이 용이하여 발광 효율이 향상될 수 있으며, 도 3b의 경우 제 1 전극 패드(150a)와 인접한 역역에서 전류 주입이 원활해진다. 도시하지는 않았으나, 홈(120)의 길이는 불규칙적일 수도 있다.As shown in FIG. 3A, as the length of the
그리고, 제 1 전극(150)의 제 1 핑거(150b)와 제 1 반도체층(110a)의 접촉 길이(L1)는 홈(120a)의 길이(L2) 및 절연층(140)과 제 1 반도체층(110a)의 상부면의 중첩 길이(d)에 따라 결정될 수 있다. 즉, 제 1 전극(150)의 제 1 핑거(150b)와 제 1 반도체층(110a)의 접촉 길이(L1)는 홈(120)의 길이(L2) 및 간격(d)을 고려하여 4㎛ 내지 82㎛일 수 있다.The contact length L1 between the
상기와 같은 본 발명 실시 예의 발광 소자는 발광 구조물(110)의 네 측면 중 메사 식각된 적어도 일 측면에 형성된 하나 이상의 홈(120)을 통해 제 1 반도체층(110a)과 제 1 전극(150)이 포인트 접속(point contact)되므로, 활성층(110b)의 제거 면적을 최소화할 수 있다. 특히, 메사 식각된 발광 구조물(110)의 측면에서 홈(120)의 바닥면에서 노출된 제 1 반도체층(110a)과 접속되는 영역의 제 1 핑거(150b)가 노출되므로, 제 1 전극(150)과 제 1 반도체층(110a)이 접촉되는 영역 주변의 비 발광 영역을 제거하여, 비 발광 영역을 최소화하여 광출력이 저하되는 것을 방지할 수 있다. The light emitting device of the present invention may include a
특히, 본 발명 실시 예의 발광 소자의 크기가 880(㎛)x240(㎛)인 경우, 제 1, 제 2 전극(150, 160)의 제 1, 제 2 전극 패드(150a, 160a)의 직경은 70㎛일 수 있으며, 이 경우 제 1, 제 2 전극 패드(150a, 160a)는 발광 소자의 면적의 3.64%일 수 있다. 그리고, 제 1, 제 2 전극(150, 160)의 제 1, 제 2 핑거(150b, 160b)는 발광 소자의 면적의 3.48%일 수 있다.Particularly, when the size of the light emitting device of the embodiment of the present invention is 880 (占 퐉) x240 (占 퐉), the diameters of the first and
즉, 제 1, 제 2 전극(150, 160)이 불투명한 물질로 형성되는 경우, 활성층(110b)에서 방출되는 광이 제 1, 제 2 전극(150, 160)에 흡수되어 발광 출력이 감소하므로, 제 1, 제 2 전극(150, 160)은 발광 소자의 전체 면적의 4%를 초과하지 않는 것이 바람직하다.That is, when the first and
도 4는 도 1a의 전류 확산 사진이다.4 is a current diffusion photograph of Fig. 1A.
도 4와 같이, 본 발명 실시 예의 발광 소자는 활성층(도 2a의 110b)이 제거된 홈(120)을 제외한 발광 구조물 전면으로 전류가 확산된다. 따라서, 본 발명 실시 예의 발광 소자는 비 발광 영역을 최소화하여 발광 영역이 증가하며, 이에 따라 광출력이 저하되는 것을 방지할 수 있다.As shown in FIG. 4, in the light emitting device of the embodiment of the present invention, current is diffused to the front surface of the light emitting structure except for the
이하, 본 발명의 다른 실시 예의 발광 소자를 구체적으로 설명하면 다음과 같다.Hereinafter, a light emitting device according to another embodiment of the present invention will be described in detail.
도 5a는 본 발명 다른 실시 예의 발광 소자의 평면도이며, 도 5b는 도 5a의 Ⅰ-Ⅰ'의 단면도이다.FIG. 5A is a plan view of a light emitting device according to another embodiment of the present invention, and FIG. 5B is a cross-sectional view taken along line I-I 'of FIG. 5A.
도 5a 및 도 5b와 같이, 본 발명 다른 실시 예의 발광 소자는 절연층(140)이 투명 전극층(135)을 완전히 노출시키도록 형성된다. 즉, 절연층(140)은 제 2 전극(160)과 접속을 위한 투명 전극층(135)의 일부만 노출시키는 것이 아니라, 투명 전극층(135)을 완전히 노출시키도록 배치될 수도 있다.5A and 5B, the light emitting device of another embodiment of the present invention is formed so that the insulating
도 6a는 본 발명 또 다른 실시 예의 발광 소자의 평면도이다. 도 6b는 도 6a의 Ⅰ-Ⅰ'의 단면도이다.6A is a plan view of a light emitting device according to still another embodiment of the present invention. 6B is a cross-sectional view taken along line I-I 'of FIG. 6A.
도 6a 및 도 6b와 같이, 본 발명 또 다른 실시 예의 발광 소자는 투명 전극층(135)이 제 1 전극(150)과 제 2 반도체층(110c) 사이에도 배치될 수 있다. 이 경우, 제 1 전극(150)을 통해 주입된 캐리어가 용이하게 확산될 수 있다.As shown in FIGS. 6A and 6B, in the light emitting device according to another embodiment of the present invention, the
즉, 본 발명의 다른 실시 예와 같이 절연층(140) 및 투명 전극층(135)의 형성 위치를 용이하게 조절할 수 있다.That is, the formation position of the insulating
특히, 제 1, 제 2 전극(150, 160)의 제 1, 제 2 핑거(150b, 160b) 사이의 간격(d5)에 따라, 발광 소자의 발광 출력이 조절될 수 있다.Particularly, the light emission output of the light emitting device can be adjusted according to the distance d5 between the first and
도 7a 및 도 7b는 도 1의 제 1 전극의 핑거와 제 2 전극의 핑거 사이의 간격을 조절한 평면도이다.FIGS. 7A and 7B are plan views showing the distance between the fingers of the first electrode and the second electrode of FIG. 1; FIG.
도 7a 및 도 7b를 참조하면, 도 7a의 발광 소자는 도 7b의 발광 소자에 비해 제 1, 제 2 전극(150, 160)의 제 1, 제 2 핑거(150b, 160b) 사이의 간격(d5)이 넓어 도 7b의 발광 소자에 비해 발광 출력 정도가 낮다.Referring to FIGS. 7A and 7B, the light emitting device of FIG. 7A differs from the light emitting device of FIG. 7B in the interval d5 (d5) between the first and
즉, 제 1, 제 2 전극(150, 160)의 제 1, 제 2 핑거(150b, 160b) 사이의 간격(d5)이 좁을수록 발광 출력이 증가하나, 이 경우, 제 2 전극(160)과 발광 구조물(110) 가장자리 사이의 영역(B)으로의 전류 확산이 저하되어 발광 소자의 발광 균일도가 저하될 수 있다. 예를 들어, 발광 소자가 크기가 750(㎛)x220(㎛)인 경우, 제 1, 제 2 전극(150, 160)의 제 1, 제 2 핑거(150b, 160b) 사이의 간격(d5)은 80㎛ 내지 110㎛ 일 수 있다.That is, as the distance d5 between the first and
도 8a는 본 발명의 제 1 전극의 제 1 핑거의 다른 형태를 도시한 평면도이다.8A is a plan view showing another form of the first finger of the first electrode of the present invention.
도 8a와 같이, 제 1 전극(150)의 제 1 핑거(150b)와 제 1 반도체층(110a)의 접촉 면적을 증가시켜 동작 전압을 감소시키기 위해, 인접한 홈(120) 사이에서 발광 구조물(110)과 중첩되는 영역의 제 1 핑거(150b)의 폭과 홈(120)의 바닥면에서 노출되는 제 1 반도체층(110a)과 접촉되는 영역의 제 1 핑거(150b)의 폭이 상이할 수 있다. 이 때, 제 1 핑거(150b)의 폭은 제 1 반도체층(110a)과 접촉되는 영역의 폭이 제 2 반도체층(110c)과 중첩되는 영역의 폭보다 넓다.8A, in order to increase the contact area between the
이를 위해, 홈(120)의 바닥면에서 노출되는 제 1 반도체층(110a)과 접촉되는 영역에서 제 1 핑거(150b)는 돌출부(150c)를 포함할 수 있다. 돌출부(150c)의 폭은 기판(100)의 스크라이빙을 고려하여 제 1 핑거(150b)와 기판(100) 가장자리 사이의 간격(d3) 보다 좁아야하며, 이에 따라, 돌출부(150c)의 폭(w4)은 28.5㎛ 미만일 수 있다.To this end, the
돌출부(150c)의 형상은 용이하게 변경 가능하며, 도면에서는 홈(120)에 대응되는 영역마다 제 1 핑거(150b)가 돌출부(150c)를 포함하는 것을 도시하였으나, 돌출부(150c)는 하나 이상의 홈(120)에 대응되도록 형성될 수도 있다. 더욱이, 돌출부(150c)는 제 1 핑거(150b)의 양 가장자리에서 모두 형성될 수도 있으며, 이에 한정하지 않는다. The shape of the
이 경우, 제 1 전극(150)의 제 1 핑거(150b)와 제 1 반도체층(110a)의 접촉 면적이 넓어져 발광 소자의 구동 전압을 감소시킬 수 있다.In this case, the contact area between the
도 8b는 본 발명의 전극 패드의 다른 형태를 도시한 평면도이다.8B is a plan view showing another embodiment of the electrode pad of the present invention.
도 8b과 같이, 본 발명의 제 1, 제 2 전극 패드(150a, 160a)는 곡률이 없는 사각형으로 형성될 수도 있다. As shown in FIG. 8B, the first and
특히, 본 발명 실시 예의 발광 소자의 크기가 880(㎛)x240(㎛)인 경우, 제 1, 제 2 전극(150, 160)의 제 1, 제 2 전극 패드(150a, 160a)의 직경은 70㎛일 수 있으며, 이 경우 제 1, 제 2 전극 패드(150a, 160a)는 발광 소자의 면적의 3.64%일 수 있다. 그리고, 제 1, 제 2 전극(150, 160)의 제 1, 제 2 핑거(150b, 160b)는 발광 소자의 면적의 3.48%일 수 있다.Particularly, when the size of the light emitting device of the embodiment of the present invention is 880 (占 퐉) x240 (占 퐉), the diameters of the first and
즉, 제 1, 제 2 전극(150, 160)이 불투명한 물질로 형성되는 경우, 활성층(110b)에서 방출되는 광이 제 1, 제 2 전극(150, 160)에 흡수되어 발광 출력이 감소하므로, 제 1, 제 2 전극(150, 160)은 발광 소자의 전체 면적의 4%를 초과하지 않는 것이 바람직하다.That is, when the first and
한편, 본 발명 발광 소자는 제 1 전극 패드(150a)와 제 1 반도체층(110a)이 직접 접속될 수 있다.In the light emitting device of the present invention, the
도 9a는 본 발명의 제 1 전극과 제 1 반도체층의 다른 접속 구조를 도시한 평면도이며, 도 9b는 도 9a의 Ⅰ-Ⅰ'의 단면도이다.FIG. 9A is a plan view showing another connection structure of the first electrode and the first semiconductor layer of the present invention, and FIG. 9B is a cross-sectional view taken along line I-I 'of FIG. 9A.
도 9a 및 도 9b와 같이, 발광 구조물(110)이 제 1 반도체층(110a)을 노출시키기 위해 메사 식각(mesa etching)될 때, 제 1 전극 패드(150a)를 형성할 영역에서도 활성층(110b)과 제 2 반도체층(110c)이 제거될 수 있다. 이에 따라, 제 1 전극 패드(150a)가 활성층(110b) 및 제 2 반도체층(110c)이 제거되어 노출된 제 1 반도체층(110a) 상에 바로 형성되어, 제 1 전극 패드(150a)와 제 1 반도체층(110a)이 직접 접속될 수 있다. 이에 따라, 제 1 전극 패드(150a)로부터 제 1 반도체층(110a)으로 전류 주입이 원활해져 구동 전압이 감소할 수 있다.9A and 9B, when the
상술한 바와 같이 본 발명 실시 예의 발광 소자는 발광 구조물(110)의 측면에서 발광 구조물(110)의 내측 방향으로 오목하게 형성된 하나 이상의 홈(120)을 통해 제 1 전극(150)과 제 1 반도체층(110a)이 전기적으로 접속될 수 있다. 이에 따라, 활성(110b)층의 제거 면적이 감소되어 발광 영역의 감소를 최소화할 수 있다.As described above, the light emitting device of the embodiment of the present invention includes the
상기와 같은 본 발명 실시 예의 발광 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 발광 소자는 표시 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.The light emitting device of the embodiment of the present invention may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit. Further, the light emitting element of the embodiment can be further applied to a display device, a lighting device, and a pointing device.
이 때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.At this time, the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 소자에서 발산되는 광을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다. The reflector is disposed on the bottom cover, and the light emitting module emits light. The light guide plate is disposed in front of the reflection plate to guide light emitted from the light emitting element forward, and the optical sheet includes a prism sheet or the like and is disposed in front of the light guide plate. The display panel is disposed in front of the optical sheet, and the image signal output circuit supplies an image signal to the display panel, and the color filter is disposed in front of the display panel.
그리고, 조명 장치는 기판과 실시 예의 발광 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.The lighting device may include a light source module including a substrate and a light emitting device of the embodiment, a heat dissipation unit that dissipates heat of the light source module, and a power supply unit that processes or converts an electric signal provided from the outside and provides the light source module . Further, the lighting device may include a lamp, a head lamp, or a street lamp or the like.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. It will be clear to those who have knowledge.
100: 기판
110: 발광 구조물
110a: 제 1 반도체층
110b: 활성층
110c: 제 2 반도체층
120: 홈
130: 전류 차단층
135: 투명 전극층
140: 절연층
150: 제 1 전극
150a: 제 1 전극 패드
150b: 제 1 핑거
150c: 돌출부
160: 제 2 전극
160a: 제 2 전극 패드
160b: 제 2 핑거
170: 반사층100: substrate 110: light emitting structure
110a:
110c: second semiconductor layer 120:
130: current blocking layer 135: transparent electrode layer
140: insulating layer 150: first electrode
150a:
150c: protrusion 160: second electrode
160a:
170: reflective layer
Claims (20)
상기 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 네 측면 중 적어도 일 측면이 메사 식각되어 상기 제 1 반도체층의 상부면을 노출시키는 발광 구조물;
상기 발광 구조물의 상기 적어도 일 측면에서 상기 발광 구조물의 내측 방향으로 오목하게 형성되어, 상기 제 1 반도체층의 상부면을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층의 측면을 노출시키는 측면을 포함하는 하나 이상의 홈;
제 1 전극 패드와 상기 제 1 전극 패드에서 연장된 제 1 핑거를 포함하여 이루어져 상기 제 1 반도체층과 전기적으로 접속되며, 상기 제 1 핑거가 상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 직접 접속되는 제 1 전극; 및
상기 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함하는 발광 소자.Board;
A light emitting structure disposed on the substrate, the light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer, wherein at least one side of the four sides is mesa-etched to expose an upper surface of the first semiconductor layer;
A bottom surface that is recessed inward from the at least one side of the light emitting structure and exposes an upper surface of the first semiconductor layer and a side surface of the first semiconductor layer, One or more grooves including exposed sides;
The first semiconductor layer including a first electrode pad and a first finger extending from the first electrode pad, the first finger being electrically connected to the first semiconductor layer, A first electrode directly connected; And
And a second electrode electrically connected to the second semiconductor layer.
상기 제 1 핑거가 상기 홈의 바닥면에서 노출된 상기 제 1 반도체층의 상부면과 직접 접속되며, 상기 제 1 전극 패드는 상기 제 2 반도체층 상부에 배치된 발광 소자.The method according to claim 1,
The first finger is directly connected to the upper surface of the first semiconductor layer exposed at the bottom surface of the groove, and the first electrode pad is disposed on the second semiconductor layer.
상기 발광 구조물의 상부면에서 상기 제 1 전극과 상기 제 2 반도체층 사이에 배치되며, 가장자리가 상기 메사 식각된 상기 발광 구조물의 상기 적어도 일 측면을 감싸며, 노출된 상기 제 1 반도체층의 상부면까지 연장되는 절연층을 포함하는 발광 소자.The method according to claim 1,
A second semiconductor layer disposed on the upper surface of the light emitting structure and having an edge that surrounds the at least one side surface of the mesa-etched structure, and an upper surface of the exposed first semiconductor layer And an insulating layer extending from the light emitting element.
상기 제 1 반도체층의 상부면과 상기 절연층의 중첩 간격은 4㎛ 내지 8㎛인 발광 소자.The method of claim 3,
Wherein the overlapping interval between the upper surface of the first semiconductor layer and the insulating layer is 4 占 퐉 to 8 占 퐉.
상기 제 1 핑거 및 상기 제 1 전극 패드가 상기 제 1 반도체층의 상부면과 직접 접속되는 발광 소자.The method according to claim 1,
And the first finger and the first electrode pad are directly connected to the upper surface of the first semiconductor layer.
상기 홈의 길이는 20㎛ 내지 90㎛인 발광 소자.The method according to claim 1,
And the length of the groove is 20 占 퐉 to 90 占 퐉.
상기 제 1 핑거의 폭은 3㎛ 내지 7㎛인 발광 소자.The method according to claim 1,
And the width of the first finger is 3 占 퐉 to 7 占 퐉.
상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 접속되는 상기 제 1 핑거가 상기 발광 구조물 측면에서 노출된 발광 소자.The method according to claim 1,
And the first finger connected to the first semiconductor layer exposed from the bottom surface of the groove is exposed at a side surface of the light emitting structure.
상기 홈이 두 개 이상인 경우, 상기 홈의 길이가 서로 다른 발광 소자.The method according to claim 1,
And the grooves have different lengths when the grooves are two or more.
상기 홈의 길이가 상기 제 1 전극 패드에서 멀어질수록 점점 길어지거나, 점점 짧아지는 발광 소자.10. The method of claim 9,
And the length of the groove is gradually increased or decreased as the distance from the first electrode pad is increased.
상기 메사 식각된 상기 발광 구조물의 상기 적어도 일 측면을 감싸는 상기 절연층의 가장자리와 상기 기판의 가장자리 사이의 간격이 5㎛ 내지 20㎛인 발광 소자.The method of claim 3,
Wherein a distance between an edge of the insulating layer surrounding the at least one side surface of the mesa-etched light-emitting structure and an edge of the substrate is 5 占 퐉 to 20 占 퐉.
상기 제 2 전극과 상기 제 2 반도체층 사이에 배치된 전류 차단층을 더 포함하며,
상기 제 2 전극의 폭이 상기 전류 차단층의 폭보다 좁아 상기 제 2 전극의 가장자리가 상기 전류 차단층의 가장자리보다 내측에 위치하고, 상기 제 2 전극의 폭과 상기 전류 차단층의 폭의 차이는 20㎛ 이하인 발광 소자.The method according to claim 1,
And a current blocking layer disposed between the second electrode and the second semiconductor layer,
The width of the second electrode is narrower than the width of the current blocking layer, the edge of the second electrode is located inside the edge of the current blocking layer, and the difference between the width of the second electrode and the width of the current blocking layer is 20 Mu m or less.
상기 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 네 측면 중 적어도 일 측면이 메사 식각되어 상기 제 1 반도체층의 상부면을 노출시키는 발광 구조물;
상기 발광 구조물의 상기 적어도 일 측면에서 상기 발광 구조물의 내측 방향으로 오목하게 형성되어, 상기 제 1 반도체층의 상부면을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층의 측면을 노출시키는 측면을 포함하는 하나 이상의 홈;
제 1 전극 패드와 상기 제 1 전극 패드에서 연장된 제 1 핑거를 포함하여 이루어져 상기 제 1 반도체층과 전기적으로 접속되며, 상기 제 1 핑거가 상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 직접 접속되는 제 1 전극; 및
상기 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함하며,
상기 제 1 핑거는 인접한 상기 홈 사이의 상기 발광 구조물의 상부면과 중첩되는 영역과 상기 제 1 반도체층과 접속되는 영역의 폭이 서로 상이한 발광 소자.Board;
A light emitting structure disposed on the substrate, the light emitting structure including a first semiconductor layer, an active layer, and a second semiconductor layer, wherein at least one side of the four sides is mesa-etched to expose an upper surface of the first semiconductor layer;
A bottom surface that is recessed inward from the at least one side of the light emitting structure and exposes an upper surface of the first semiconductor layer and a side surface of the first semiconductor layer, One or more grooves including exposed sides;
The first semiconductor layer including a first electrode pad and a first finger extending from the first electrode pad, the first finger being electrically connected to the first semiconductor layer, A first electrode directly connected; And
And a second electrode electrically connected to the second semiconductor layer,
Wherein the first finger has a different width from a region overlapping the upper surface of the light emitting structure between adjacent grooves and a region connected to the first semiconductor layer.
상기 제 1 핑거는 상기 제 1 반도체층과 접속되는 영역의 폭이 인접한 상기 홈 사이의 상기 발광 구조물의 상부면과 중첩되는 영역의 폭보다 넓은 발광 소자.14. The method of claim 13,
Wherein the first finger has a width greater than a width of a region connected to the first semiconductor layer and a width of a region overlapping the upper surface of the light emitting structure between adjacent grooves.
상기 제 1 반도체층과 상기 제 1 핑거가 접촉되는 영역에서 상기 제 1 핑거는 가장자리에서 돌출된 돌출부를 포함하는 발광 소자.15. The method of claim 14,
Wherein the first finger has a protrusion protruding from the edge in a region where the first semiconductor layer and the first finger are in contact with each other.
상기 홈의 길이는 20㎛ 내지 90㎛인 발광 소자.14. The method of claim 13,
And the length of the groove is 20 占 퐉 to 90 占 퐉.
상기 제 1 핑거의 폭은 3㎛ 내지 7㎛인 발광 소자.14. The method of claim 13,
And the width of the first finger is 3 占 퐉 to 7 占 퐉.
상기 돌출부의 폭은 28.5㎛ 미만인 발광 소자.14. The method of claim 13,
And the width of the protrusion is less than 28.5 占 퐉.
상기 홈이 두 개 이상인 경우, 상기 홈의 길이가 서로 다른 발광 소자.14. The method of claim 13,
And the grooves have different lengths when the grooves are two or more.
상기 홈의 길이가 상기 제 1 전극 패드에서 멀어질수록 점점 길어지거나, 점점 짧아지는 발광 소자.20. The method of claim 19,
And the length of the groove is gradually increased or decreased as the distance from the first electrode pad is increased.
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