KR20170094427A - 능동 rc 필터들 - Google Patents

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KR20170094427A
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필 코어비쉴리
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노르딕 세미컨덕터 에이에스에이
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Abstract

연산 증폭기는
차동 입력 신호(18, 20)를 수신하여 증폭함으로 제 1 차동 출력 신호(22, 24)를 제공하도록 배열된 제 1 차동 쌍의 트랜지스터들(8, 10)을 포함하는 제 1 증폭기 스테이지(4); 및
제 1 차동 출력 신호(22, 24)를 수신하여 증폭함으로 제 2 차동 출력 신호(38, 40)를 제공하도록 배열된 제 2 차동 쌍의 트랜지스터들(26, 28)을 포함하는 제 2 증폭기 스테이지(6)를 포함한다.

Description

능동 RC 필터들{ACTIVE RC FILTERS}
본 발명은 연산 증폭기들에 관한 것으로, 특별히 능동 저항기-커패시터(RC) 필터들에서의 사용에 적절한 연산 증폭기들에 관한 것이다.
일반적으로 연산 증폭기 또는 op-amp와 함께 구현된 능동 RC 필터들은 통상 특별히 집적 회로들에 구현될 때 아날로그 필터들이 사용된다. 이런 필터들은 전형적으로 탁월한 선형성을 나타내고 사용될 큰 진폭들을 갖는 신호들을 허용한다. 그러나, 이들 필터들은 흔히 op-amp와 관련된 고유의 전파 지연이 있어서 성능에서 제약된다.
op-amp가 안정되게 하기 위해서는, 주파수 보상으로서 알려진 기술이 흔히 사용된다. 주파수 보상은 다음 가장 높은 주파수 폴(pole)과 관련된 주파수 바로 아래에 주파수에서 시스템의 전달 함수(transfer function)로 지배적인 폴(dominant pole)을 도입하기 위해 피드백을 이용하는 단계를 수반한다. 이 지배적인 폴은 증폭기의 이득을 1(unity)로 줄이는 역할을 하여, 입력 주파수가 현존하는 폴의 주파수에 근접하여 있을 때 현존하는 폴은 시스템 불안전성 및 큰 진동들을 유발하지 않는다. 그러나, 이 주파수 보상 기술은 신호들이 디바이스를 통과하여 전파할 때 신호들에 의해 경험되는 지연에 영향을 준다.
피드백 루프들은 또한 상당한 파워를 필요로 하는 경향이 있어서 저전력 애플리케이션들 예컨대 배터리 파워 공급되는 휴대용 디바이스들에 적합하지 않다. 이런 증폭기들은 또한 증폭기의 포화(saturation) 이후에 긴 스타트 업(start up) 시간들 및 긴 복원 기간들을 겪는다.
본 발명은 대안적인 접근법을 제공하기 위해 착수하였다.
제 1 측면에서, 본 발명은 연산 증폭기(operational amplifier)를 제공하고, 상기 연산 증폭기는:
차동 입력 신호를 수신하여 증폭함으로써 제 1 차동 출력 신호를 제공하도록 배열된 제 1 차동 쌍의 트랜지스터들을 포함하는 제 1 증폭기 스테이지; 및
상기 제 1 차동 출력 신호를 수신하여 증폭함으로써 제 2 차동 출력 신호를 제공하도록 배열된 제 2 차동 쌍의 트랜지스터들을 포함하는 제 2 증폭기 스테이지를 포함한다.
따라서 본 발명은 연산 증폭기 특별히 증폭기 스테이지들 자체의 이득 및 대역폭 특성들을 각각 가질 수 있는 캐스케이드된 증폭기 스테이지들을 포함하는 능동 RC 필터에서의 사용에 적절한 연산 증폭기를 제공하는 것이 관련 기술 분야에서의 통상의 기술자에 의해 인식될 것이다. 이 연산 증폭기는 바람직하게는 희망하는 전달 함수 및 저전력 요건들을 허용하는 낮은 전파 지연을 능동 RC 필터에 제공할 수 있다. 이 배열은 또한 바람직하게는 통상의 연산 증폭기들로 능동 RC 필터들을 구현하는 것과 관련된 동상 모드 피드백(common mode feedback)에 대한 요건을 제거할 수 있어서, 이런 필터는 클립핑(즉, 입력 신호가 최대 출력 진폭보다 더 큰 진폭으로 증폭될 때)으로부터 복원 및 현존하는 필터들에 예상되는 것보다 더 빠른 스타트 업을 허용한다.
본 발명에 따른 나열된 차동 쌍들을 캐스케이딩하는 것은 그것은 이득에서의 감소로 이어지고, 90° 위상 편이를 도입하여서, 두개의 차동 쌍들을 캐스케이딩하는 것은 180° 위상 편이를 유발하고 따라서 바람직하지 않은 피드백에 대한 가능성을 도입하는 위험이 예상될 것이기 때문에 통상의 관련 기술 분야에서 하지 않는다. 그러나, 출원인은 능동 RC 필터 애플리케이션의 상황하에서 고 이득이 항상 필요하지 않는 것을 알게 되었다. 출원인은 추가로 잠재적인 불안전성은 일부 환경들에서 다루어질 수 있거나 또는 용인 가능할 수 있다는 것을 알았다. 따라서 상기 앞서 언급한 가능한 단점들에도 불구하고, 출원인은 본 발명과 관련된 장점들 특별히 저 전파 지연 및 저전력 소모를 제공하는 가능성에 관련한 장점들이, 단점들을 능가한다는 것을 알았다.
본 발명에 따른 배열들은 바람직하게는 연산 증폭기가 최소 컴포넌트들로 구현되는 것을 허용할 수 있고, 따라서 집적 회로상에 그것을 제조하는데 요구되는 물리적 면적을 줄인다. 본 발명은 또한 동작시키는데 큰 양의 파워를 요구하지 않는 컴포넌트들을 이용하는 것을 허용한다.
실시예들의 임의의 세트에서, 상기 제 2 증폭기 스테이지는 상기 연산 증폭기의 전달 함수에 추가 폴(pole)을 도입하도록 배열된 하나 이상의 컴포넌트들을 포함한다. 출원인은 상기 폴들을 "펼쳐서(spread out)" 폴들이 중첩되지 않는 것을 보장하기 위해 상기 제 2 차동 쌍에 이 주파수 보상을 추가하는 것은 보상 없이 상기 제 2 차동 쌍과 관련된 최저 주파수 폴(frequency pole)을 낮추는 것임을 알았다. 실시예들의 일부 세트에서, 상기 제 2 증폭기 스테이지는 적어도 하나의 커패시터를 포함하는 리액턴스를 나타내는 부분(reactive portion)을 포함한다. 상기 커패시터는 주파수 의존 임피던스를 가져서 바람직하게는 상기 제 1 증폭기 스테이지와 관련된 최저의 주파수 폴보다 더 낮은 주파수 폴을 도입한다. 비록 상기 커패시터는 상기 제 2 증폭기 스테이지의 대역폭을 축소시킬 것이지만, 그것은 추가 안정성을 제공한다. 상기 리액턴스를 나타내는 부분은 단일 커패시터를 포함할 수 있거나 또는 일부 환경들에서 더 복잡한 리액턴스를 나타내는 네트워크를 사용하는데 유익할 수 있다. 이것은 새롭게 도입된 폴보다 더 낮은 주파수에서 제로(zero)를 추가하여 리드-래그(lead-lag) 보상을 제공할 수 있다. 이것은 상기 제 2 증폭기 스테이지에 추가 대역폭을 제공할 수 있고, 이는 집적 회로상에 그것을 수용하는데 요구되는 추가 면적을 보증할 수 있다. 상기 리액턴스를 나타내는 네트워크는 예를 들어 커패시터와 직렬인 저항기, 또는 다른 커패시터와 병렬인 커패시터 및 저항기를 포함할 수 있다.
실시예들의 일부 세트에서, 상기 제 1 및 제 2 증폭기 스테이지들의 하나 또는 둘 모두는 롱 테일 쌍 트랜지스터 구성을 포함한다. 차동 증폭기 스테이지들 중 적어도 하나를 제공하기 위해 관련 기술 분야에서 그 자체가 알려진 롱 테일 쌍 트랜지스터 구성을 활용하는 것이 유익하다. 롱 테일 쌍 증폭기들은 일반적으로 차동 쌍의 트랜지스터들로 구성되고, 그것들의 에미터들(바이폴라 접합 트랜지스터들 또는 BJT들의 경우에서) 또는 소스들(전계 효과 트랜지스터들 또는 FET들의 경우에서)이 정 전류 소스(constant current source)로서 동작하는 테일 저항기(tail resistor)를 통하여 접지에 또는 음의 파워 서플라이 레일(rail)에 함께 연결되도록 배열되다. 차동 쌍들의 트랜지스터들의 하나 또는 둘 모두는 또한 하나 이상의 전류 소스들을 통하여 음의(negative) 서플라이 레일 또는 접지에 연결될 수 있다. 그러나, 실시예들의 일부 세트에서, 상기 롱 테일 쌍 트랜지스터 구성들은 테일 트랜지스터를 포함한다. 출원인은 롱 테일 쌍을 통하여 전류를 제어하는 능력을 제공하고, 따라서 롱 테일 쌍의 출력상에 존재하는 임의의 동상 모드 전압의 어느 정도의 제어를 제공하는 일부 환경들에서 상기 테일 저항기 대신에 테일 트랜지스터를 활용하는 것이 유익할 수 있다는 것을 알았다.
제 1 증폭기 스테이지는 부하를 통하여 파워 서플라이 전압에 연결될 수 있다. 통상의 차동 증폭기 구성들에서, 상기 앞서 언급한 부하들은 전형적으로 트랜지스터들을 포함하는 능동 부하들이다. 그러나, 출원인은 상기 트랜지스터들을 저항기들로 대체한 일부 환경들에서 장점들을 알았다. 이것은 저항기들이 이득 및 드라이브 강도(drive strength)를 줄이기 때문에 증폭기 구성에서 전형적이지 않을 것이다. 그러나, 필터 애플리케이션에 상기 회로를 사용하는 상황하에서 고 이득은 필수적이지 않고, 고정 저항기들은 제어되는 전류와 제 1 증폭기 스테이지의 출력상에 존재하는 동상 모드 전압 사이의 선형 관계를 제공한다. 실시예들의 일부 세트에서 따라서, 상기 제 1 및 제 2 증폭기 스테이지들의 하나 또는 둘 모두는 저항기를 통하여 파워 서플라이에 연결된다.
피드백의 사용 없이 차동 증폭기의 출력상에 존재하는 상기 동상 모드 전압을 제어하기 위해서, 실시예들의 임의의 세트에 따라 상기 동상 모드 전압의 로컬 복제(local replica)를 갖는 것이 바람직하다. 복제 회로는 복제하도록 디자인된 회로에 컴포넌트들이 증폭기 스테이지에 존재하는 동상 모드 출력 전압을 외부에서 모델링하고, 그런다음 상기 동상 모드 출력 전압을 희망하는 레벨로 하기 위해 피드포워드 제어(feedforward control)를 제공하는 능력을 제공하는 유사한(반드시 같지는 않지만) 방식으로 배열된 컴포넌트들을 포함한다. 이것은 바람직하게는 전류 요건들을 줄이기 위해 스케일 다운된 컴포넌트들을 이용하여 동시에 많은 증폭기 스테이지들상의 상기 동상 모드 전압들을 제어하는 능력을 제공한다. 실시예들의 일부 세트에서, 상기 제 1 및 제 2 차동 출력 신호들의 적어도 하나의 동상 모드(common mode) 전압은 상기 제 1 및 제 2 증폭기 스테이지들 중 하나의 토폴로지(topology)를 반영하는 복제 회로(replica circuit)에 의해 제어된다. 실시예들의 임의 세트에서, 상기 복제 회로는 상기 제 1 및 제 2 증폭기 스테이지들을 포함하는 복수의 증폭기 스테이지들에 상기 동상 모드 전압을 제어한다.
실시예들의 일부 세트에서, 상기 제 1 증폭기 스테이지의 트랜지스터들은 상기 제 2 증폭기 스테이지의 트랜지스터들과 상이하다.
실시예들의 일부 세트에서, 상기 제 1 증폭기 스테이지 및 상기 제 2 증폭기 스테이지는 저항기들을 포함한다. 실시예들의 일부 추가 세트에서, 상기 제 1 증폭기 스테이지의 저항기들은 상기 제 2 증폭기 스테이지의 저항기들과 상이하다.
차동 증폭기를 구성하는 다수의 방법들이 있다. 일 예에서 단일 종단된(single-ended) 출력이 제공되고 상기 출력은 두 개의 입력 신호들 간에 차이의 증폭된 버전이고 미리 결정된 값, 흔히 접지에 관련되고; 이것은 관련 기술 분야에서 단일 종단된 증폭기로서 알려져 있다. 그러나, 흔히 출력이 두 개의 입력 신호들 간의 차이의 증폭 버전이지만 그러나 출력은 미리 결정되지 않은 대충의 값을 플로팅(float)하도록 차동 증폭기를 구성하는 것이 바람직하고; 이것은 관련 기술 분야에서 완전 차동 증폭기(fully differential amplifier)로서 알려져 있다. 완전 차동 증폭기들은 흔히 그것들이 상기 증폭기의 더블-종단된 출력을 허용할 때 유용하고 그런다음 후속 차동 쌍에 더블-종단된 입력으로 사용된다. 완전 차동 증폭기들은 또한 단일 종단된 증폭기의 경우에 유사한 이득을 제공하기 위해 요구될 것인 추가 회로부 예컨대 전류 미러에 대한 요구 없이 단일 종단된 증폭기의 이득의 두배를 제공한다. 실시예들의 일부 세트들에서, 상기 연산 증폭기 RC 필터는 완전 차동 증폭기로 구성된다.
반도체 디바이스들의 제조에 이용 가능한 많은 상이한 트랜지스터 기술들이 있다. 그러나, 저전력 애플리케이션들을 위하여, 전계 효과 트랜지스터들(FET들)은 그것들의 저 전류 동작 요건들 때문에 가장 적절한 기술이다. 실시예들의 일부 세트에서, 상기 차동 증폭기는 전계 효과 트랜지스터들을 포함한다. 따라서, 제 2 측면에서 보았을 때, 본 발명은 상기에서 설명된 연산 증폭기를 구현하는 배터리 파워 공급되는 집적 회로를 제공한다.
통상의 기술자는 본 발명의 연산 증폭기는 특별히 전파 지연(propagation delay) 및 파워 소모 양쪽을 최소화하는 것이 중요한 능동 RC 필터들에 사용하기에 적합하다는 것을 알 것이다. 따라서 제 3 측면에서 보았을 때, 본 발명은 능동 RC 필터를 제공하고, 상기 능동 RC 필터는:
연산 증폭기(operational amplifier)를 포함하되,
차동 입력 신호를 수신하여 증폭함으로써 제 1 차동 출력 신호를 제공하도록 배열된 제 1 차동 쌍의 트랜지스터들을 포함하는 제 1 증폭기 스테이지; 및
상기 제 1 차동 출력 신호를 수신하여 증폭함으로써 제 2 차동 출력 신호를 제공하도록 배열된 제 2 차동 쌍의 트랜지스터들을 포함하는 제 2 증폭기 스테이지를 포함하는, 상기 연산 증폭기를 포함한다.
필터는 라디오 수신기 예컨대 디지털 패킷 라디오 수신기에서 수신된 신호를 필터링하는데 사용될 수 있다. 관련 기술 분야에 통상의 기술자는 이런 필터는 상기 능동 RC 필터에 희망하는 필터링 전달 함수를 제공하도록 배열된 저항성 및/또는 리액턴스를 나타내는 컴포넌트들의 네트워크를 포함한다는 것을 알 것이다. 예를 들어 상기 연산 증폭기는 상기 제 1 증폭기 스테이지의 입력과 상기 제 2 증폭기 스테이지의 출력사이에 연결된 적어도 하나의 커패시터를 가질 수 있다.
본 발명의 실시예는 첨부한 도면들을 참고로 하여 단지 예시적인 방식으로 이제 설명될 것이다:
도 1은 본 발명의 제 1 대표적인 실시예의 회로도이다.
도 2는 본 발명의 제 2 대표적인 실시예의 회로도이다.
도 1 은 능동 RC 필터에서의 사용을 위한 본 발명에 따른 연산 증폭기(2)의 제 1 대표적인 실시예의 회로도를 도시한다. 연산 증폭기(2)는 제 1 증폭기 스테이지(4) 및 제 2 증폭기 스테이지(6)를 포함한다.
제 1 증폭기 스테이지(4)는 차동 쌍의 N-채널 전계 효과 트랜지스터들(8, 10) 및 테일(tail) 트랜지스터(12)를 포함하는 롱 테일 쌍(long tailed pair) 트랜지스터 구성을 포함한다. 차동 쌍의 트랜지스터들(8, 10)은 그것들의 개별 소스 리드(lead)들을 통하여 연결되고, 그런 다음 테일 트랜지스터(12)를 통하여 접지(44)에 연결된다. 각각의 차동 쌍 트랜지스터(8, 10)는 저항기(14, 16)를 통하여 양의(positive) 파워 서플라이(42)에 그것의 드레인 리드를 통하여 또한 연결된다.
제 2 증폭기 스테이지(6)는 차동 쌍의 N-채널 전계 효과 트랜지스터들(26, 28) 및 테일 트랜지스터(30)를 포함하는 롱 테일 쌍 트랜지스터 구성을 또한 포함한다. 차동 쌍의 트랜지스터들(26, 28)은 그것들의 개별 소스 리드들을 통하여 연결되고, 그런 다음 테일 트랜지스터(30)를 통하여 접지(44)에 연결된다. 각각의 차동 쌍 트랜지스터(26, 28)는 저항기(32, 34)를 통하여 양의 파워 서플라이(42)에 그것의 드레인 리드를 통하여 또한 연결된다. 트랜지스터들(26, 28)의 드레인 리드들은 커패시터(36)를 통하여 서로에 연결된다.
차동 입력(18, 20)이 차동 쌍 트랜지스터들(8, 10)의 각각의 게이트 리드들에 인가될 때, 이것은 관련 기술 분야에서 통상의 기술자에 알려진 그 방식대로 증폭된 차동 출력(22, 24)을 생성하기 위해 차동 쌍을 유도한다. 이 차동 출력(22, 24)은 그런 다음 제 2 증폭기 스테이지(6)에 입력으로 공급된다.
제 2 증폭기 스테이지(6)로의 차동 입력(22, 24)은 차동 쌍 트랜지스터들(26, 28)의 각각의 게이트 리드들에 인가되고, 이는 이어서 증폭된 차동 출력(38, 40)을 생성하기 위해 차동 쌍을 유도한다. 커패시터(36)는 제 2 증폭기 스테이지(6)에 저대역 통과 필터 전달 함수를 제공하는 역할을 한다. 주파수를 증가시킴에 따라서, 커패시터(36)의 임피던스는 줄어들고, 이는 제 2 차동 출력 신호(38, 40)의 진폭을 줄인다.
테일 트랜지스터들(12, 30)은 정 전류 소스로서 역할을 한다. 테일 트랜지스터들(12, 30)의 각각의 소스 리드들은 접지(44)에 연결되고, 그것들의 개별 게이트 리드들은 바이어스 전압(46)에 연결된다. 이 바이어스 전압(46)은 증폭기 스테이지들(4, 6)의 각각을 통하여 흐르는 전류를 변경하도록 가변한다. 이 전류는 저항기들(14, 16, 32, 34) 때문에 증폭기 스테이지들(4, 6)의 각각의 출력들(22, 24,38, 40) 상에 존재하는 동상 모드(common mode) 전압을 결정한다.
캐스케이드된 증폭기 스테이지들은 차동 신호 입력이 증폭된 차동 출력 신호를 생성하기 위해 제 1 증폭기 스테이지(4)에 의해 먼저 증폭되도록 동작한다. 증폭된 차동 출력 신호는 차동 입력 신호와 동일한 주파수 및 전체 파형을 지니지만, 그러나 진폭은 미리 결정된 인자(factor) 또는 이득만큼 스케일링된다. 만약 차동 신호 입력이 진폭에서 너무 크면, 이득이 곱해진 진폭은 제 1 증폭기 스테이지의 최대 출력 진폭(주로 파워 서플라이에 의해 좌우되는)을 초과할 것이고, 클립핑(clipping)이 일어나고, 이 한계값을 초과하는 임의의 결과 출력 진폭이 해당 한계값에서 대신 출력되고, '컷 오프(cut off)'되는 파형들의 정상들로 귀결된다. 일단 입력 신호 진폭이 출력 진폭 한계값을 초과하는 증폭된 신호로 귀결되지 않은 레벨로 회귀된 후에, 차동 입력 신호의 파형을 따르는 출력 신호로 회귀된다.
그런다음 상기 언급된 신호가 필터링된 증폭된 차동 출력 신호를 생성하기 위해 증폭된 차동 출력 신호를 필터링하는 제 2 증폭기 스테이지(6)로 입력된다. 제 2 증폭기 스테이지는 인자 또는 이득만큼 제 1 증폭기 스테이지로부터의 증폭된 차동 출력 신호를 스케일링하고 신호의 주파수에 의존하는 진폭을 갖는 필터링된 증폭된 출력 신호를 생성하여, 특정 범위 내 신호들이 상이한 주파수들의 범위에 신호들보다 더 큰 진폭을 가진다.
도 2 는 능동 RC 필터(100) 내에 구현된 본 발명의 제 2 대표적인 실시예의 회로도를 도시한다. 능동 RC 필터(100)는 상기의 도 1을 참고로 하여 설명된 네 개의 연산 증폭기들 2A, 2B, 2C, 2D를 포함한다.
능동 RC 필터(100)는 두 개의 입력 단자들(102,104)에 걸쳐서 차동 입력을 취하고 두 개의 출력 단자들(106,108)에 걸쳐서 차동 출력을 제공하는 제 4 차 립프로그(leapfrog) 필터를 구현한다. 일련의 저항기들 및 커패시터들은 연산 증폭기들 2A, 2B, 2C, 2D 주변에 피드백 루프들을 제공하도록 배열되어서 희망하는 필터 전달 함수를 제공한다. 이것은 단지 하나의 필터 토폴로지이고 많은 변형예들 및 수정예들이 본 발명의 범위 내에서 가능하다는 것이 관련 기술 분야에서의 통상의 기술자에 의해 인식될 것이다.
따라서 특별히 캐스케이드된 증폭기 스테이지들을 포함하는 능동 RC 필터내에 사용에 적절한 연산 증폭기가 설명된 것을 알 것이다. 비록 특정 실시예가 상세하게 설명되었지만, 많은 변형예들 및 수정예들이 본 발명의 범위 내에서 가능하다.

Claims (15)

  1. 연산 증폭기(operational amplifier)에 있어서,
    차동 입력 신호를 수신하여 증폭함으로써 제 1 차동 출력 신호를 제공하도록 배열된 제 1 차동 쌍의 트랜지스터들을 포함하는 제 1 증폭기 스테이지; 및
    상기 제 1 차동 출력 신호를 수신하여 증폭함으로써 제 2 차동 출력 신호를 제공하도록 배열된 제 2 차동 쌍의 트랜지스터들을 포함하는 제 2 증폭기 스테이지를 포함하는, 연산 증폭기.
  2. 청구항 1에 있어서, 상기 제 2 증폭기 스테이지는 상기 연산 증폭기의 전달 함수에 추가 폴(pole)을 도입하도록 배열된 하나 이상의 컴포넌트들을 포함하는, 연산 증폭기.
  3. 청구항 1 또는 2에 있어서, 상기 제 2 증폭기 스테이지는 적어도 하나의 커패시터를 포함하는 리액턴스를 나타내는 부분(reactive portion)을 포함하는, 연산 증폭기.
  4. 청구항 1 내지 3 중 어느 하나의 청구항에 있어서, 상기 제 1 또는 제 2 증폭기 스테이지들의 하나 또는 둘 모두는 롱 테일 쌍(long tailed pair) 트랜지스터 구성을 포함하는, 연산 증폭기.
  5. 청구상 4에 있어서, 상기 롱 테일 쌍 트랜지스터 구성(들)은 테일(tail) 트랜지스터를 포함하는, 연산 증폭기.
  6. 청구항 1 내지 5 중 어느 하나의 청구항에 있어서, 상기 제 1 및 제 2 증폭기 스테이지들의 하나 또는 둘 모두는 저항기를 통하여 파워 서플라이에 연결되는, 연산 증폭기.
  7. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 1 및 제 2 차동 출력 신호들 중 적어도 하나의 동상 모드(common mode) 전압은 상기 제 1 및 제 2 증폭기 스테이지들 중 하나의 토폴로지(topology)를 반영하는 복제 회로(replica circuit)에 의해 제어되는, 연산 증폭기.
  8. 청구항 7에 있어서, 상기 복제 회로는 상기 제 1 및 제 2 증폭기 스테이지들을 포함하는 복수의 증폭기 스테이지들에 상기 동상 모드 전압을 제어하는, 연산 증폭기.
  9. 청구항 1 내지 8 중 어느 하나의 청구항에 있어서, 상기 제 1 증폭기 스테이지의 트랜지스터들은 상기 제 2 증폭기 스테이지의 트랜지스터들과 상이한, 연산 증폭기.
  10. 청구항 1 내지 9 중 어느 하나의 청구항에 있어서, 상기 제 1 증폭기 스테이지 및 상기 제 2 증폭기 스테이지는 저항기들을 포함하고 상기 제 1 증폭기 스테이지의 저항기들은 상기 제 2 증폭기 스테이지의 저항기들과 다른, 연산 증폭기.
  11. 청구항 1 내지 10 중 어느 하나의 청구항에 있어서, 완전(fully) 차동 증폭기로 구성된, 연산 증폭기.
  12. 청구항 1 내지 11 중 어느 하나의 청구항에 있어서, 전계 효과 트랜지스터들을 포함하는, 연산 증폭기.
  13. 청구항 1 내지 12 중 어느 하나의 청구항의 연산 증폭기를 포함하는, 배터리 파워 공급되는 집적 회로.
  14. 능동 RC 필터에 있어서,
    연산 증폭기(operational amplifier)를 포함하되,
    차동 입력 신호를 수신하여 증폭함으로써 제 1 차동 출력 신호를 제공하도록 배열된 제 1 차동 쌍의 트랜지스터들을 포함하는 제 1 증폭기 스테이지; 및
    상기 제 1 차동 출력 신호를 수신하여 증폭함으로써 제 2 차동 출력 신호를 제공하도록 배열된 제 2 차동 쌍의 트랜지스터들을 포함하는 제 2 증폭기 스테이지를 포함하는, 상기 연산 증폭기를 포함하는, 능동 RC 필터.
  15. 청구항 14에 있어서, 상기 연산 증폭기는 청구항 1 내지 12의 어느 하나의 청구항의 특징들을 포함하는, 능동 RC 필터.
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