KR20170081124A - Array substrate for display device - Google Patents

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Abstract

본 발명은 박막 트랜지스터의 활성층에 광이 유입되는 것을 최소화하여 열화 현상에 의한 소자의 수명 단축과 문턱 전압의 NBTiS 현상을 최소화할 수 있는 표시 장치용 어레이 기판을 제공하기 위한 것이다.
이를 위해 본 발명은 다수의 발광 영역과 소자 영역을 갖는 기판과, 버퍼층 단절 영역을 사이에 두고 기판의 소자 영역 상에 각각 배치된 버퍼층을 포함한다.
이렇게 단절된 섬 구조를 갖는 버퍼층의 구조로 인해 활성층 하부에 배치된 버퍼층으로의 광 입사가 최소화되고, 이에 따라 활성층으로의 광 유입도 최소화할 수 있다.An object of the present invention is to provide an array substrate for a display device capable of minimizing the inflow of light into the active layer of the thin film transistor and minimizing the lifetime of the device due to the deterioration phenomenon and minimizing the NBTiS phenomenon of the threshold voltage.
To this end, the present invention comprises a substrate having a plurality of light emitting regions and device regions, and a buffer layer disposed on the device region of the substrate with a buffer layer interrupted region therebetween.
Due to the structure of the buffer layer having the island structure, the light incidence to the buffer layer disposed under the active layer is minimized, thereby minimizing the light inflow into the active layer.

Figure P1020160138444
Figure P1020160138444

Description

표시 장치용 어레이 기판{ARRAY SUBSTRATE FOR DISPLAY DEVICE}[0001] ARRAY SUBSTRATE FOR DISPLAY DEVICE [0002]

본 발명은 표시 장치에 사용되는 박막 트랜지스터를 적용한 어레이 기판의 구조에 대한 것이다.The present invention relates to a structure of an array substrate to which a thin film transistor used in a display device is applied.

현대 사회가 점점 정보화 사회로 발전해 나감에 따라 다양한 디스플레이 장치에 대한 요구도 증대되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display, LCD), 플라즈마 표시 장치(Plasma Display Panel, PDP), 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode, OLED) 등이 많이 사용되고 있다. As modern society becomes more and more developed into an information society, the demand for various display devices is also increasing. Recently, a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting diode (OLED) display, and the like have been widely used.

일반적으로 표시 장치의 각 화소를 독립적으로 구동시키기 위한 스위칭 소자로 박막 트랜지스터(Thin film transistor, TFT)가 사용된다. 구체적으로 박막 트랜지스터는 활성층(반도체층)을 구성하는 물질을 기준으로 해서, 비정질 실리콘 박막 트랜지스터, 다결정 실리콘 박막 트랜지스터, 산화물 반도체 박막 트랜지스터로 구분된다.In general, a thin film transistor (TFT) is used as a switching element for independently driving each pixel of a display device. Specifically, the thin film transistor is classified into an amorphous silicon thin film transistor, a polycrystalline silicon thin film transistor, and an oxide semiconductor thin film transistor based on a material constituting the active layer (semiconductor layer).

비정질 실리콘 박막 트랜지스터(a-Si TFT)는 짧은 시간 내에 비정질 실리콘 증착이 가능하기 때문에 공정 시간이 짧고 생산 비용이 싸다는 장점이 있다. 하지만, 활성층 내에서 캐리어의 이동도(mobility)가 낮아 전류 구동 능력이 떨어지고 문턱 전압의 변화가 일어난다는 단점이 있다.The amorphous silicon thin film transistor (a-Si TFT) is advantageous in that the amorphous silicon deposition can be performed in a short time, and therefore the processing time is short and the production cost is low. However, the mobility of the carrier is low in the active layer, which lowers the current driving capability and causes a change in the threshold voltage.

다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 비정질 실리콘 증착 후 결정화 공정이 추가되기 때문에 공정 수 증가로 인해 생산 비용이 증가한다. 또한 대면적 응용이 어렵고, 다결정 특성에 의해 소자 균일도가 확보되기 어려운 단점이 있다.The polycrystalline silicon thin film transistor (poly-Si TFT) increases the production cost due to the increase in the number of processes because the crystallization process is added after the amorphous silicon deposition. In addition, it has a disadvantage in that it is difficult to apply a large area, and it is difficult to secure device uniformity due to polycrystalline characteristics.

이에 반해 산화물 반도체 박막 트랜지스터(Oxide Semiconductor TFT)는 낮은 온도에서 공정이 가능하고 활성층 내에서 캐리어의 높은 이동도를 얻을 수 있다. Oxide semiconductor TFTs, on the other hand, can be processed at low temperatures and achieve high carrier mobility in the active layer.

또한 산소의 함량에 따라 산화물의 저항의 변화가 커서 원하는 물성을 얻기 용이하고 산화물의 특성상 투명하여 투명 디스플레이를 구현하는데도 용이하기 때문에 최근 박막 트랜지스터에 많이 적용되고 있다.In addition, since the change of the resistance of the oxide is large according to the content of oxygen, it is easy to obtain the desired physical properties and is easy to realize the transparent display due to the nature of the oxide.

도 1은 종래의 산화물 반도체 박막 트랜지스터 기판이 적용된 어레이 기판에 대해 도시한 단면도이다.1 is a cross-sectional view of an array substrate to which a conventional oxide semiconductor thin film transistor substrate is applied.

활성층(17)에 광이 입사되는 경우 문턱 전압(Vth)의 변화가 발생할 수 있고, 특히 활성층(17)이 산화물 반도체로 이루어지는 경우 문턱 전압(Vth)의 변화가 심해진다. 이에 따라 일반적으로는 활성층(17)의 하면에는 활성층(17)과 대응되도록 차광막(13)을 배치해주어 외부광의 입사를 막아주도록 해주고 있다.A change in the threshold voltage Vth may occur when light is incident on the active layer 17. Particularly when the active layer 17 is made of an oxide semiconductor, the change in the threshold voltage Vth becomes severe. Accordingly, the light shielding film 13 is disposed on the lower surface of the active layer 17 so as to correspond to the active layer 17, thereby preventing external light from entering.

하지만 이 차광막(13)의 경우 외부광의 입사를 막아주는 효과가 있지만 표시 장치의 내부광, 즉 광원에서 발광하는 광을 차단해주는 역할을 효과적으로 해주지는 못하고 있다.However, the light-shielding film 13 has an effect of preventing the entrance of external light, but it does not effectively serve to shield the internal light of the display device, that is, the light emitted from the light source.

구체적으로는 도 1의 경우 유기 발광 다이오드 표시 장치에 있어서 배면 발광(Bottom Emmision) 방식을 예로 들고 있다. 유기 재료층(37)을 포함하는 유기 발광 소자는 표시 장치의 하면 방향으로 발광(50)하는데, 이 때 발광된 광 중에서 일부 광(51)은 기판을 완전히 통과하여 외부로 나가지 못하고 버퍼층(15)안에 갇히게 된다.Specifically, in the case of FIG. 1, the organic light emitting diode display device is exemplified by a bottom emission method. The organic light emitting device including the organic material layer 37 emits light 50 in the direction of the bottom surface of the display device. In this case, some of the light 51 passes through the substrate completely, It is trapped inside.

이 때 버퍼층(15)안에 갇힌 광은 전반사되면서 버퍼층(15)상에 배치된 활성층(17)의 하면에 도달하고, 이렇게 도달된 광(53)은 활성층(17)의 내부로 유입되게 된다.At this time, the light confined in the buffer layer 15 reaches the bottom surface of the active layer 17 disposed on the buffer layer 15 while being totally reflected, and the light 53 thus emitted is introduced into the active layer 17.

이렇게 박막 트랜지스터의 활성층(17)에 내부광이 유입되는 경우에는 활성층(17)에 열화(degradation)가 발생하여 활성층(17)의 수명을 단축시키며, 이는 결국 소자 전체의 수명 단축과 고장의 원인이 된다.In the case where the internal light flows into the active layer 17 of the thin film transistor, degradation occurs in the active layer 17, which shortens the lifetime of the active layer 17. As a result, do.

특히, 이와 같은 열화는 박막 트랜지스터의 문턱 전압(Vth)을 변화시켜, 네가티브 쉬프트(Negative Shift, NBTiS) 발생의 원인도 되는 바, 상기와 같은 문제점들에 대한 해결책이 요구되고 있다.In particular, such deterioration may cause a negative shift (NBTiS) by changing the threshold voltage (Vth) of the thin film transistor, and a solution to the above problems is required.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 박막 트랜지스터의 활성층에 광이 유입되는 것을 최소화하여 소자의 열화 현상에 의한 수명 단축과 고장 문제를 최소화하는 표시 장치용 어레이 기판을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide an array substrate for a display device which minimizes the inflow of light into the active layer of the thin film transistor and minimizes the lifetime and trouble of the device due to deterioration of the device.

본 발명은 또한 박막 트랜지스터의 활성층에 광이 유입되어 발생하는 문턱 전압(Vth)의 네가티브 쉬프트(Negative Shift, NBTiS) 현상을 최소화할 수 있는 표시 장치용 어레이 기판을 제공하고자 한다.The present invention also provides an array substrate for a display device capable of minimizing a negative shift (NBTiS) phenomenon of a threshold voltage (Vth) generated by the light incident on an active layer of a thin film transistor.

본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 일 실시예의 표시 장치용 어레이 기판을 제공한다.In order to achieve the above object, the present invention provides an array substrate for a display device according to one embodiment as follows.

다수의 발광 영역과 소자 영역을 갖는 기판과, 버퍼층 단절 영역을 사이에 두고 기판의 소자 영역 상에 각각 배치된 버퍼층을 포함한다. 버퍼층 상에는 활성층이 배치되고, 버퍼층 및 활성층을 포함하여 기판을 덮도록 중간 절연층이 추가로 배치된다.A substrate having a plurality of light emitting regions and element regions, and a buffer layer disposed on the element region of the substrate with a buffer layer cut-off region interposed therebetween. An active layer is disposed on the buffer layer, and an intermediate insulating layer is further disposed to cover the substrate including the buffer layer and the active layer.

이 때 단절된 섬 구조를 갖는 버퍼층의 구조로 인해 활성층 하부에 배치된 버퍼층으로의 광 입사가 최소화되고, 이에 따라 활성층으로의 광 입사도 최소화될 수 있어 활성층에서의 열화 및 네가티브 쉬프트를 최소화할 수 있다.At this time, due to the structure of the buffer layer having the island structure, the light incidence to the buffer layer disposed under the active layer is minimized, and hence the light incidence to the active layer can be minimized, thereby minimizing deterioration and negative shift in the active layer .

또한 본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 다른 실시예의 표시 장치용 어레이 기판을 제공한다.According to another aspect of the present invention, there is provided an array substrate for a display according to another embodiment of the present invention.

다수의 발광 영역과 소자 영역을 갖는 기판과, 버퍼층 단절 영역을 사이에 두고 기판의 소자 영역 상에 각각 배치된 버퍼층을 포함한다. 버퍼층 상에는 활성층이 배치되고, 중간 절연층 단절 영역을 사이에 두고 소자 영역에서, 버퍼층 및 활성층을 포함하여 기판을 덮도록 중간 절연층을 배치한다. 아울러, 중간 절연층을 포함하여 기판을 덮도록 보호층이 추가로 배치된다.A substrate having a plurality of light emitting regions and element regions, and a buffer layer disposed on the element region of the substrate with a buffer layer cut-off region interposed therebetween. An active layer is disposed on the buffer layer, and an intermediate insulating layer is disposed so as to cover the substrate, including the buffer layer and the active layer, in the element region across the intermediate insulating layer disconnection region. In addition, a protective layer is further disposed to cover the substrate including the intermediate insulating layer.

이 때 단절된 섬 구조를 갖는 버퍼층과 중간 절연층의 이중 단절 구조로 인해 활성층 하부에 배치된 버퍼층으로의 광 입사가 최소화되고, 이에 따라 활성층으로의 광 입사도 최소화될 수 있어 활성층에서의 열화 및 네가티브 쉬프트를 최소화할 수 있다.At this time, due to the double isolation structure of the buffer layer having the island structure and the intermediate insulating layer, the light incidence to the buffer layer disposed under the active layer is minimized and the incident light to the active layer can be minimized, The shift can be minimized.

본 발명에 따른 표시 장치용 어레이 기판은 박막 트랜지스터의 활성층에 내부광이 유입되는 것을 최소화하여 활성층의 열화 현상을 최소화하는 효과가 있다.The array substrate for a display according to the present invention has an effect of minimizing the deterioration of the active layer by minimizing the inflow of the internal light into the active layer of the thin film transistor.

또한 본 발명에 따른 표시 장치용 어레이 기판은 박막 트랜지스터의 활성층에 내부광이 유입되는 것을 최소화하여 활성층의 수명 단축으로 인한 박막트랜지스터 소자의 고장을 최소화하는 효과가 있다.In addition, the array substrate for a display according to the present invention has an effect of minimizing the inflow of the internal light into the active layer of the thin film transistor, thereby minimizing the failure of the thin film transistor element due to the shortening of the lifetime of the active layer.

또한 본 발명에 따른 표시 장치용 어레이 기판은 활성층에서 발생하는 문턱전압의 네가티브 쉬프트(Negative Shift, NBTiS) 현상을 최소화할 수 있도록 개선할 수 있는 효과가 있다.Further, the array substrate for a display according to the present invention has an effect of minimizing a negative shift (NBTiS) phenomenon of a threshold voltage generated in the active layer.

또한 본 발명에 따른 표시 장치용 어레이 기판은 추가적인 마스크 공정 없이도 박막 트랜지스터의 활성층에 내부광의 유입이 최소화되는 구조를 만들 수 있어 생산 비용의 상승이 최소화되는 효과가 있다.In addition, the array substrate for a display according to the present invention can minimize the introduction of the internal light into the active layer of the thin film transistor without an additional mask process, thereby minimizing an increase in production cost.

도 1은 종래의 산화물 반도체 박막 트랜지스터 기판이 적용된 어레이 기판에 대해 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치용 어레이 기판에 대한 단면도를 도시한 것이다.
도 3은 본 발명의 다른 일 실시예에 따른 표시 장치용 어레이 기판에 대한 단면도를 도시한 것이다.
도 4 내지 도 6은 종래의 버퍼층이 단절되지 않고 기판의 전면에 배치된 비교예에 대한 시뮬레이션 결과값들을 나타낸 것이다.
도 7 내지 도 9는 본 발명에 따른 버퍼층이 단절되어 섬 구조를 갖는 실시예에 대한 시뮬레이션 결과값들을 나타낸 것이다.
도 10과 도 11은 동일한 NBTiS 조건하에서 비교예와 실시예에 따른 문턱 전압(Vth)의 변화를 나타낸 그래프이다.1 is a cross-sectional view of an array substrate to which a conventional oxide semiconductor thin film transistor substrate is applied.
2 is a cross-sectional view of an array substrate for a display device according to an embodiment of the present invention.
3 is a cross-sectional view of an array substrate for a display device according to another embodiment of the present invention.
FIGS. 4 to 6 show simulation results for a comparative example in which the conventional buffer layer is disposed on the front surface of the substrate without being disconnected.
FIGS. 7 to 9 show simulation results for an embodiment in which the buffer layer according to the present invention is disconnected and has an island structure.
10 and 11 are graphs showing changes in the threshold voltage (Vth) according to the comparative example and the embodiment under the same NBTiS condition.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.The above and other objects, features, and advantages of the present invention will become more apparent by describing in detail exemplary embodiments thereof with reference to the attached drawings, which are not intended to limit the scope of the present invention. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다.Hereinafter, the term "an upper (or lower)" or a "top (or lower)" of the substrate means that any structure is disposed or arranged in any manner, as long as any structure is provided or disposed in contact with the upper surface But is not limited to not including other configurations between the substrate and any structure provided or disposed on (or under) the substrate.

본 발명에 따른 표시장치용 어레이 기판은 상부 게이트(Top gate) 방식, 하부 게이트(Bottom gate) 방식 등 다양한 게이트 방식에 적용이 가능하다. 또한 액정 표시 장치, 유기 발광 다이오드 표시 장치 등과 같은 평판 디스플레이 장치에 사용되는 구동 소자, 스위칭 소자, 기타 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.The array substrate for a display device according to the present invention can be applied to various gate methods such as a top gate method and a bottom gate method. In addition, the present invention can be applied to various electronic devices such as driving devices, switching devices, and other circuits for use in flat panel display devices such as liquid crystal display devices and organic light emitting diode display devices.

이하에서는 배면 발광(Bottom Emission) 방식의 유기 발광 다이오드 표시 장치를 하나의 실시예로 해서 설명하지만, 본 발명이 이에 한정되는 것은 아니다.Hereinafter, a Bottom Emission type organic light emitting diode display device will be described as one embodiment, but the present invention is not limited thereto.

아울러 유기 발광 다이오드 디스플레이 패널은 일반적으로 다수의 유기 발광 다이오드(OLED), 유기 발광 다이오드(OLED)를 발광시키는 픽셀 회로들 등이 형성된 어레이 기판과 유기 발광 다이오드를 봉지하는 봉지 기판을 포함한다. 본 발명은 이 중에서도 어레이 기판과 관련된 것으로 이하에서는 어레이 기판에 대해서 자세히 설명하고자 한다.In addition, the organic light emitting diode display panel generally includes an array substrate having a plurality of organic light emitting diodes (OLED), pixel circuits for emitting organic light emitting diodes (OLED), and the like, and an encapsulation substrate for encapsulating the organic light emitting diodes. The present invention relates to an array substrate in particular, and an array substrate will be described in detail below.

도 2는 본 발명의 일 실시예에 따른 표시 장치용 어레이 기판에 대한 단면도를 도시한 것이다.2 is a cross-sectional view of an array substrate for a display device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 표시 장치용 어레이 기판은 다수의 발광 영역과 소자 영역을 갖는 기판과 버퍼층 단절 영역을 사이에 두고 상기 기판의 소자 영역 상에 각각 배치된 버퍼층을 포함한다.An array substrate for a display device according to an embodiment of the present invention includes a substrate having a plurality of light emitting regions and device regions, and a buffer layer disposed on the device region of the substrate with a buffer layer cut-off region interposed therebetween.

이 때 버퍼층 상에는 활성층이 배치되고, 활성층 상에 게이트 절연층과 게이트 전극을 차례대로 적층한다. 아울러 버퍼층과 기판 사이에는 차광층을 더 포함한다. 이 때 상기 차광층, 버퍼층, 활성층, 게이트 절연층 및 게이트 전극을 포함하여 기판을 덮도록 중간 절연층이 배치된다.At this time, an active layer is disposed on the buffer layer, and a gate insulating layer and a gate electrode are sequentially stacked on the active layer. A light shielding layer is further included between the buffer layer and the substrate. At this time, the intermediate insulating layer is disposed to cover the substrate including the light-shielding layer, the buffer layer, the active layer, the gate insulating layer, and the gate electrode.

이하에서는 각 구성요소별로 자세히 설명하도록 한다.Each component will be described in detail below.

어레이 기판(100)은 다수의 발광 영역(EA) 및 소자 영역(DA)을 갖는 기판(111)을 포함한다. 여기서 발광 영역(EA) 및 소자 영역(DA)이 기판(111)에만 존재하는 것을 의미하는 것은 아니며, 어레이 기판(100) 전면에서 정의되는 발광 영역(EA) 및 소자 영역(DA)에 대응하는 영역이 기판(111)에도 존재한다는 것을 의미한다.The array substrate 100 includes a substrate 111 having a plurality of light emitting regions EA and a device region DA. It is not meant that the light emitting area EA and the device area DA are present only on the substrate 111 and the light emitting area EA and the area corresponding to the device area DA defined on the front surface of the array substrate 100 Is also present on the substrate 111.

발광 영역(EA)은 후술할 유기 발광 다이오드(OLED)가 배치된 영역, 즉 제1 전극층(133), 유기 재료층(137), 제2 전극층(139)이 적층되는 영역으로 유기 재료층(137)이 발광되는 영역을 의미한다.The light emitting region EA is a region where the organic light emitting diode OLED is disposed, that is, a region where the first electrode layer 133, the organic material layer 137, and the second electrode layer 139 are stacked. Quot; means a region in which light is emitted.

소자 영역(DA)은 발광 영역(EA) 이외의 영역, 즉 유기 발광 다이오드(OLED)가 배치되지 않은 영역을 의미하는 것으로, 구동 트랜지스터, 캐패시터, 회로 배선 등 다양한 전자 소자들이 배치되어 있는 영역이다.The device region DA refers to a region other than the light emitting region EA, that is, an area in which the organic light emitting diode (OLED) is not disposed, and is an area in which various electronic devices such as a driving transistor, a capacitor, and a circuit wiring are arranged.

발광 영역(EA)에서 발광된 광은 소자 영역(DA)을 통과할 수도 있는 것으로 발광 영역(EA)과 소자 영역(DA)은 광의 통과 유무로 구분되는 것은 아니다.The light emitted from the light emitting region EA may pass through the device region DA, and the light emitting region EA and the device region DA are not divided by whether light passes through.

아울러 발광 영역(EA)과 소자 영역(DA)은 하나의 서브화소에 대응되도록 형성되며, 어레이 기판(100) 상에서 매트릭스 형태로 배열되어 있다.In addition, the light emitting region EA and the device region DA are formed to correspond to one sub-pixel and are arranged in a matrix form on the array substrate 100.

기판(111)은 유리, 실리콘, 플라스틱 등의 다양한 물질로 이루어질 수 있으며, 배면 발광 방식을 따른 본 발명에서는 투명한 재질인 유리 기판을 사용하는 것이 바람직하다.The substrate 111 may be made of various materials such as glass, silicon, and plastic. In the present invention according to the bottom emission type, it is preferable to use a transparent glass substrate.

상기 기판(111)의 소자 영역(DA) 상에는 차광층(113)이 배치된다. 차광층(113)은 활성층(117)에 광이 입사되는 것을 차단해주는 역할을 해준다.A light shielding layer 113 is disposed on the device region DA of the substrate 111. The light shielding layer 113 serves to prevent light from being incident on the active layer 117.

구체적으로는 기판(111)의 하면에서 입사되는 외부광을 차단해주는 것으로, 활성층(117)이 직접 외부광에 노출되는 면이 최소화되도록 차광층(113)은 활성층(117)과 동일하거나 넓은 면적으로 형성되는 것이 바람직하다.More specifically, the light shielding layer 113 shields the external light incident on the lower surface of the substrate 111, and the light shielding layer 113 has the same or a larger area as the active layer 117 so that the surface of the active layer 117 directly exposed to external light is minimized .

차광층(113)은 광을 차단할 수 있는 재질이면 충분하며 불투명 금속 또는 전기전도도가 우수한 금속 이외의 재료로 이루어지는 것이 바람직하다.The light-shielding layer 113 is preferably made of a material capable of blocking light and made of a material other than an opaque metal or a metal having excellent electrical conductivity.

차광층(113) 상에는 버퍼층(115)이 배치된다.A buffer layer 115 is disposed on the light-shielding layer 113.

버퍼층(115)들은 복수의 소자 영역(DA)상에 배치가 되는데, 구체적으로는 버퍼층 단절 영역(BNA)을 사이에 두고 소자 영역(DA) 상에 배치 된다.The buffer layers 115 are disposed on the plurality of element regions DA, specifically, on the element regions DA via the buffer layer disconnection regions BNA.

즉, 버퍼층이 배치된 영역(BA)과 버퍼층 단절 영역(BNA)은 교대로 구분되도록 나뉘어져 있어 각각의 버퍼층(115)들은 서로 간에 연결되어 있지 않고 이격되어 있다.That is, the region BA in which the buffer layer is disposed and the buffer layer cut-off region BNA are divided so as to be alternately separated, so that the respective buffer layers 115 are not connected to each other but spaced apart from each other.

이렇듯 버퍼층(115)이 발광 영역(EA)이 아닌 소자 영역(DA)에 배치되고, 기판(111) 전면(全面)에 배치되는 것이 아니라 다수의 버퍼층(115)들이 서로간에 단절된 상태로 배치되기 때문에 발광 영역(EA)에서 발광된 광이 버퍼층(115)으로 직접 입사되는 것을 최소화시킬 수 있다.Since the buffer layer 115 is disposed in the device region DA rather than the light emitting region EA and the plurality of buffer layers 115 are arranged in a state of being disconnected from each other instead of being disposed on the entire surface of the substrate 111 It is possible to minimize the direct incidence of the light emitted from the light emitting region EA into the buffer layer 115.

종래에는 발광 영역(EA)에도 버퍼층(115)이 배치되어 있어 발광 영역(EA)에서 발광된 광이 버퍼층(115)으로 입사되고, 입사된 광이 버퍼층(115) 안에서 전반사를 통해 결국 활성층(117)까지 입사되는 경우가 다수 발생하였다. 또한 버퍼층(115)이 하나의 층으로 연결되어 있어 발광 영역(EA)에서 버퍼층(115)으로 입사된 광은 계속적인 전반사가 이루어지기 더욱 쉬운 구조로 되어 있었다.The buffer layer 115 is disposed in the light emitting region EA so that the light emitted from the light emitting region EA is incident on the buffer layer 115 and the incident light is totally reflected in the buffer layer 115, Of the total number of incidents. In addition, since the buffer layer 115 is connected to one layer, the light incident on the buffer layer 115 from the light emitting region EA is more easily structured to be continuously totally reflected.

하지만, 본 발명에 따른 실시예에서는 버퍼층(115)이 발광 영역(EA) 이외의 영역인 소자 영역(DA)에서 버퍼층(115)이 단절된 형태, 즉 섬(island) 구조로 배치되어 있어 발광 영역(EA)에서 버퍼층(115)으로 직접 입사되는 광을 최소화할 수 있다.However, in the embodiment of the present invention, since the buffer layer 115 is arranged in an island structure in the element region DA, which is a region other than the light emitting region EA, EA) to the buffer layer 115 can be minimized.

버퍼층(115)은 표시 장치 내부로 외부의 수분이나 습기가 침투하는 것을 방지하는 역할을 수행하는 것으로, 실리콘 산화물 또는 실리콘 질화물로 이루어지는 것이 바람직하다.The buffer layer 115 serves to prevent moisture or moisture from penetrating into the inside of the display device, and is preferably made of silicon oxide or silicon nitride.

버퍼층(115)과 차광층(113)의 패턴을 비교하면, 차광층(113)은 버퍼층(115)과 동일하거나 버퍼층(115)보다 넓은 면적을 갖도록 패터닝되는 것이 바람직하다. The pattern of the light shielding layer 113 is preferably the same as that of the buffer layer 115 or patterned so as to have a larger area than that of the buffer layer 115. [

먼저 버퍼층(115)과 차광층(113)이 동일한 패턴(면적)을 갖도록 하기 위해서는 버퍼층(115)과 차광층(113)을 동시 식각을 통해서 형성하는 것이 바람직하다.The buffer layer 115 and the light shielding layer 113 are preferably formed by simultaneous etching so that the buffer layer 115 and the light shielding layer 113 have the same pattern (area).

버퍼층(115)과 차광층(113)을 동시 식각하여 패턴을 형성하는 경우에는 별도의 마스크 공정이 추가될 필요가 없이 가능한 바 생산 공정에 대한 추가 비용이 소요되지 않는 장점이 있다.When a pattern is formed by simultaneously etching the buffer layer 115 and the light shielding layer 113, there is no need to add a separate mask process, which is advantageous in that additional cost is not required for the production process.

이를 위해 버퍼층(115)과 차광층(113)은 최대한 유사한 식각률을 갖는 재질로 구성되는 것이 바람직하다. 아울러, 여기서 동일한 면적 또는 동일한 패턴이라는 의미는 물리적으로 완전히 동일한 것만을 의미하는 것이 아니라, 식각 과정에서 생길 수 있는 각 층들의 테이퍼(Taper)진 측면의 오차 범위나 전체 면적에서의 미세한 오차 범위도 포함하는 것을 의미한다.For this, the buffer layer 115 and the light-shielding layer 113 are preferably made of a material having a similar etching rate. Here, the same area or the same pattern means not only physically identical but also includes an error range of the tapered side of each layer which may be generated in the etching process, and a minute error range in the entire area .

또한 차광층(113)이 버퍼층(115)보다 넓은 면적을 갖도록 하는 경우에는 버퍼층(115)의 식각률이 차광층(113)의 식각률보다 빠른 물질을 사용하는 것이 바람직하다.When the light shielding layer 113 has a larger area than the buffer layer 115, it is preferable to use a material whose etching rate of the buffer layer 115 is higher than that of the light shielding layer 113.

상기와 같이 차광층(113)이 버퍼층(115)과 동일하거나 버퍼층(115)보다 넓은 면적을 갖는 경우에는 버퍼층(115)이 외부로 노출되는 면을 최소화할 수 있어 버퍼층(115)에 광이 입사되는 면을 최소화 할 수 있다. 이렇게 버퍼층(115)에 광이 입사되는 면을 최소화하는 경우 활성층(117)에 입사되는 광도 최소화할 수 있다.When the light-shielding layer 113 has the same area as the buffer layer 115 or has a larger area than the buffer layer 115 as described above, the surface of the buffer layer 115 exposed to the outside can be minimized, Can be minimized. When the surface on which the light is incident on the buffer layer 115 is minimized, light incident on the active layer 117 can be minimized.

버퍼층(115) 상에는 활성층(117)이 배치된다.The active layer 117 is disposed on the buffer layer 115.

활성층(117)은 소스 전극(미도시)과 드레인 전극(미도시) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로, 본 발명에서 활성층(117)은 산화물 반도체를 포함한다.The active layer 117 is a layer for forming a channel through which electrons move between a source electrode (not shown) and a drain electrode (not shown). In the present invention, the active layer 117 includes an oxide semiconductor.

활성층(117)과 버퍼층(115)의 패턴을 비교하면, 버퍼층(115)은 활성층(117)과 동일하거나 활성층(117)보다 넓은 면적을 갖도록 패터닝되는 것이 바람직하다. The pattern of the buffer layer 115 is preferably the same as that of the active layer 117 or patterned so as to have a larger area than that of the active layer 117. [

먼저 활성층(117)과 버퍼층(115)이 동일한 패턴(면적)을 갖도록 하기 위해서는 활성층(117)과 버퍼층(115)을 동시 식각을 통해서 형성하는 것이 바람직하다. 활성층(117)과 버퍼층(115)을 동시 식각하여 패턴을 형성하는 경우에는 별도의 마스크 공정이 추가될 필요가 없이 가능한 바 생산 공정에 대한 추가 비용이 소요되지 않는 장점이 있다.It is preferable to form the active layer 117 and the buffer layer 115 by simultaneous etching so that the active layer 117 and the buffer layer 115 have the same pattern (area). When patterning the active layer 117 and the buffer layer 115 by simultaneous etching, there is no need to add a separate mask process, which is advantageous in that no additional cost is required for the production process.

이를 위해 활성층(117)과 버퍼층(115)은 최대한 유사한 식각률을 갖는 재질로 구성되는 것이 바람직하다. 단, 여기서 동일한 패턴이라는 의미는 물리적으로 완전히 동일한 것만을 의미하는 것이 아니라, 식각 과정에서 생길 수 있는 각 층들의 테이퍼(Taper)진 측면의 오차범위나 전체 면적에서의 미세한 오차범위도 포함하는 것을 의미한다.For this, the active layer 117 and the buffer layer 115 are preferably made of a material having a similar etching rate. Here, the same pattern means not only completely the same thing physically, but also means that the tapered side of each layer which may be generated in the etching process includes an error range or a minute error range in the whole area do.

또한 버퍼층(115)이 활성층(117)보다 넓은 면적을 갖도록 하는 경우에는 활성층(117)의 식각률이 버퍼층(115)의 식각률보다 빠른 물질을 사용하는 것이 바람직하다.When the buffer layer 115 has a larger area than the active layer 117, it is preferable to use a material whose etching rate of the active layer 117 is higher than that of the buffer layer 115.

상기와 같이 버퍼층(115)이 활성층(117)과 동일하거나 활성층(117)보다 넓은 면적을 갖는 경우에는 활성층(117)이 외부로 노출되는 면을 최소화할 수 있어 활성층(117)에 입사되는 광을 최소화할 수 있다.As described above, when the buffer layer 115 is the same as the active layer 117 or has a larger area than the active layer 117, the exposed surface of the active layer 117 can be minimized, Can be minimized.

활성층(117) 상의 일부 영역에는 게이트 절연층(119)과 게이트 전극층(121)이 차례로 적층되고, 활성층(117)의 일부 영역은 배선 전극(125, S/D 전극)과 연결된다. 이 때 활성층(117), 게이트 절연층(119), 게이트 전극층(121) 및 배선 전극(125, S/D 전극)은 박막 트랜지스터(Tr)를 구성한다.A gate insulating layer 119 and a gate electrode layer 121 are sequentially stacked on a part of the active layer 117 and a part of the active layer 117 is connected to the wiring electrode 125 (S / D electrode). At this time, the active layer 117, the gate insulating layer 119, the gate electrode layer 121, and the wiring electrode 125 (S / D electrode) constitute the thin film transistor Tr.

구체적으로는 활성층(117) 상에 게이트 절연층(119)이 배치되고, 게이트 절연층(119) 상에는 게이트 전극층(121)이 배치된다.Specifically, a gate insulating layer 119 is disposed on the active layer 117, and a gate electrode layer 121 is disposed on the gate insulating layer 119.

게이트 절연층(119)은 활성층(117) 상에 배치되어 활성층(117)보다는 좁은 면적으로 형성된다. 게이트 절연층(119) 또한 버퍼층(115)과 동일하게 소자 영역(DA)에 배치되어 다른 소자 영역(DA)에 있는 게이트 절연층(119)과 단절된 상태로 형성된다. 이렇게 게이트 절연층(119)도 단절된 상태로 섬 구조를 갖고 있어 게이트 절연층(119)을 통해 입사될 수 있는 광을 최소화하여 하부의 활성층(117)에 광이 입사되는 것을 최소화 할 수 있다.The gate insulating layer 119 is formed on the active layer 117 to have a smaller area than the active layer 117. The gate insulating layer 119 is also formed in the element region DA in the same manner as the buffer layer 115 and is disconnected from the gate insulating layer 119 in the other element region DA. In this way, the gate insulating layer 119 also has an island structure in a state of being disconnected, so that the light incident through the gate insulating layer 119 can be minimized and the light incident on the active layer 117 at the bottom can be minimized.

이렇듯 활성층(117) 하부에는 버퍼층(115)이, 상부에는 게이트 절연층(119)이 섬 구조를 이루는 형태로 배치되어 있어 광이 상기 층들에 입사될 가능성을 최소화로 만들어서 활성층(117)의 열화를 최소화해 줄 수 있다.The buffer layer 115 is disposed under the active layer 117 and the gate insulating layer 119 is disposed in the island structure over the active layer 117 to minimize the possibility of light entering the layers, You can minimize it.

게이트 절연층(119)은 실리콘(Si) 계열의 산화막, 질화막 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속 산화막 등 다양한 재료로 이루어질 수 있다.The gate insulating layer 119 may be formed of various materials such as a silicon (Si) -based oxide film, a nitride film or a compound containing the same, or a metal oxide film containing Al 2 O 3 .

앞서 설명한 차광층(113), 버퍼층(115), 활성층(117), 게이트 절연층(119) 및 게이트 전극(121)을 포함하여 기판(111)을 덮도록 중간 절연층(123)이 배치된다. 전극 배선(125)은 중간 절연층(123)상에 배치되고, 중간 절연층(123)을 관통하여 활성층(117)과 직접 연결된다.The intermediate insulating layer 123 is disposed so as to cover the substrate 111 including the light shielding layer 113, the buffer layer 115, the active layer 117, the gate insulating layer 119, and the gate electrode 121 described above. The electrode wiring 125 is disposed on the intermediate insulating layer 123 and is directly connected to the active layer 117 through the intermediate insulating layer 123.

구체적으로는 중간 절연층(123)은 차광층(113), 버퍼층(115), 활성층(117), 게이트 절연층(119) 및 게이트 전극(121)의 외부로 노출된 면과 접하여 모든 층을 덮도록 배치된다. 단, 앞서 설명한 바와 같이 전극 배선(125)이 활성층(117)과 연결되기 위한 관통홀은 제외된다.Specifically, the intermediate insulating layer 123 is in contact with the exposed surface of the light shielding layer 113, the buffer layer 115, the active layer 117, the gate insulating layer 119 and the gate electrode 121 to cover all layers . However, as described above, the through hole for connecting the electrode wiring 125 to the active layer 117 is excluded.

이 때, 중간 절연층(123)과 버퍼층(115)은 서로 다른 재질로 이루어지는 것이 바람직하며, 중간 절연층(123)과 게이트 절연층(119) 또한 서로 다른 재질로 이루어지는 것이 바람직하다.It is preferable that the intermediate insulating layer 123 and the buffer layer 115 are made of different materials and that the intermediate insulating layer 123 and the gate insulating layer 119 are also made of different materials.

이에 대하여 구체적으로 설명하면 다음과 같다. 도 2에서 보는 바와 같이 중간 절연층(123)은 기판(111)을 덮도록 배치되기 때문에 일부 부분은 발광 영역(EA)에 배치되게 된다. 이 때 발광 영역(EA)에서 발광된 일부 광(161)은 중간 절연층(123)으로 입사되어 전반사를 통해 중간 절연층(123) 안에서 계속 진행되게 된다.This will be described in detail as follows. As shown in FIG. 2, since the intermediate insulating layer 123 is disposed to cover the substrate 111, a part of the intermediate insulating layer 123 is disposed in the light emitting area EA. At this time, a part of light 161 emitted from the light emitting area EA is incident on the intermediate insulating layer 123 and proceeds in the intermediate insulating layer 123 through total internal reflection.

이 때 중간 절연층(123) 안에 갇힌 광은 결국 중간 절연층(123)과 접한 버퍼층(115), 게이트 절연층(119) 등에 닿을 수도 있는데, 이 경우에 서로의 층들은 서로 단절된 층을 형성하고 있기 때문에 광이 대부분은 해당 층들을 통과하지 못하고, 다시 반사 되게 된다.At this time, the light confined in the intermediate insulating layer 123 may reach the buffer layer 115 and the gate insulating layer 119 which are in contact with the intermediate insulating layer 123. In this case, the layers of each other form a separated layer So that most of the light can not pass through the layers and is reflected again.

즉, 중간 절연층(123)과 버퍼층(115), 게이트 절연층(119)은 서로 다른 계면을 가지고 있어 광을 거의 투과시키지 않는다. 이에 따라 버퍼층(115), 게이트 절연층(119)을 통해서 활성층(117)으로 입사되는 광을 최소화할 수 있어 활성층(117)의 열화를 최소화할 수 있다.That is, the intermediate insulating layer 123, the buffer layer 115, and the gate insulating layer 119 have different interfaces and hardly transmit light. Accordingly, the light incident on the active layer 117 through the buffer layer 115 and the gate insulating layer 119 can be minimized, and deterioration of the active layer 117 can be minimized.

또한 중간 절연층(123)과 버퍼층(115), 게이트 절연층(119)이 서로 다른 재질로 이루어지는 경우 매질이 서로 다른 물질의 경계 면에서 광의 투과가 잘 일어나지 않고 반사가 일어나는 현상을 통해 활성층(117)으로의 광의 입사를 최소화할 수 있다.When the intermediate insulating layer 123, the buffer layer 115, and the gate insulating layer 119 are made of different materials, light is not transmitted through the boundary surface of different materials of the medium and reflection occurs. Can be minimized.

즉, 중간 절연층(123)과 버퍼층(115), 게이트 절연층(119)은 서로 간에 단절된 계면을 만들고 있는 상태에서, 재질도 다르게 형성하는 경우 더욱 더 계면에서의 광의 반사율을 높여 활성층(117)으로의 광의 입사를 최소화하는데 효과적이다.That is, in a state where the intermediate insulating layer 123, the buffer layer 115, and the gate insulating layer 119 are formed in an interrupted interface with each other, when the materials are formed differently, the reflectivity of light at the interface is increased, Which is effective in minimizing the incidence of light into the light source.

이외의 추가적인 층들에 대해서는 간략히 설명하도록 한다. 중간 절연층(123) 상에는 보호층(127)이 배치되며, 보호층(127)에서 발광 영역(EA)에 대응되도록 컬러필터(129r, 129g, 129b)가 배치된다.Additional layers will be briefly described. A protective layer 127 is disposed on the intermediate insulating layer 123 and color filters 129r, 129g, and 129b are disposed on the protective layer 127 to correspond to the light emitting area EA.

보호층(127)과 컬러필터(129r, 129g, 129b)를 덮도록 오버코트층(131)이 배치되며, 오버코트층(131) 상에는 배선 전극(125)과 직접 연결되도록 보호층(127)과 오버코트층(131)을 관통하는 제1 전극층(133)이 배치된다. 제1 전극층(133)에서 소자 영역(DA) 상에는 뱅크층(135)이 배치되며, 발광 영역(EA) 상에는 유기 재료층(137)이 각각 배치된다.The overcoat layer 131 is disposed to cover the protective layer 127 and the color filters 129r, 129g and 129b and the protective layer 127 and the overcoat layer 131 are formed on the overcoat layer 131, The first electrode layer 133 passing through the first electrode layer 131 is disposed. A bank layer 135 is disposed on the device region DA in the first electrode layer 133 and an organic material layer 137 is disposed on the light emitting region EA.

뱅크층(135)과 유기 재료층(137) 상에는 어레이 기판(100) 전면에 걸쳐 하나의 전극으로 연결되는 제2 전극층(139)이 배치된다. 이 때 제1 전극층(133), 유기 재료층(137) 및 제2 전극층(139)는 발광하는 유기 발광 다이오드(OLED)를 구성한다.A second electrode layer 139 is disposed on the bank layer 135 and the organic material layer 137 and connected to one electrode across the entire surface of the array substrate 100. In this case, the first electrode layer 133, the organic material layer 137, and the second electrode layer 139 constitute an organic light emitting diode (OLED) emitting light.

도 3은 본 발명의 다른 일 실시예에 따른 표시 장치용 어레이 기판에 대한 단면도를 도시한 것이다.3 is a cross-sectional view of an array substrate for a display device according to another embodiment of the present invention.

도 3에 따른 실시예에 대한 설명 중 도 2에 따른 실시예와 동일한 부분에 대해서는 추가적인 설명을 생략하도록 하며, 차이점을 중심으로 해서 설명하도록 한다.In the description of the embodiment according to FIG. 3, the same parts as those in the embodiment according to FIG. 2 will not be described further, and the differences will be mainly described.

도 3의 일 실시예에 따른 표시 장치용 어레이 기판은 다수의 발광 영역과 소자 영역을 갖는 기판과 버퍼층 단절 영역을 사이에 두고 상기 기판의 소자 영역 상에 각각 배치된 버퍼층을 포함한다. 버퍼층 상에는 활성층이 배치된다. 이 때 중간 절연층은 중간 절연층 단절 영역을 사이에 두고 소자 영역에 배치되며, 버퍼층 및 활성층을 포함하여 기판을 덮도록 배치된다. 아울러 보호층은 중간 절연층을 포함하여 기판을 덮도록 배치된다.The array substrate for a display according to the embodiment of FIG. 3 includes a substrate having a plurality of light emitting regions and element regions, and a buffer layer disposed on the element regions of the substrate with a buffer layer cut-off region interposed therebetween. An active layer is disposed on the buffer layer. At this time, the intermediate insulating layer is disposed in the element region with the intermediate insulating layer interrupted region therebetween, and is disposed to cover the substrate including the buffer layer and the active layer. In addition, the protective layer is disposed to cover the substrate including the intermediate insulating layer.

도 3에 따른 중간 절연층(123)들은 복수의 소자 영역(DA)상에 배치가 되는데, 구체적으로는 중간 절연층 단절 영역(INA)을 사이에 두고 소자 영역(DA) 상에 배치가 된다. 즉, 중간 절연층이 배치된 영역(IA)과 중간 절연층 단절 영역(INA)은 교대로 구분되도록 나뉘어져 있어 각각의 중간 절연층(123)들은 서로 간에 연결되어 있지 않고 이격되어 있다.The intermediate insulating layers 123 according to FIG. 3 are disposed on the plurality of element regions DA, specifically, on the element regions DA via the intermediate insulating layer disconnection region INA. That is, the region IA in which the intermediate insulating layer is disposed and the intermediate insulating layer disconnection region INA are divided so as to be alternately separated, so that the respective intermediate insulating layers 123 are not connected to each other but spaced apart from each other.

이렇게 중간 절연층(123)이 발광 영역(EA)이 아닌 소자 영역(DA)에 배치되어, 기판(111) 전면에 배치되는 것이 아니라 다수의 중간 절연층(123)들이 서로간에 단절된 상태로 배치되기 때문에 발광 영역(EA)에서 발광된 광이 중간 절연층(123)으로 직접 입사되는 것을 최소화할 수 있다.The intermediate insulating layer 123 is disposed in the element region DA rather than in the light emitting region EA so that the plurality of intermediate insulating layers 123 are arranged in a state of being disconnected from each other Therefore, it is possible to minimize the direct incidence of light emitted from the light emitting region EA into the intermediate insulating layer 123.

도 3에 따른 본 실시예의 경우 활성층(115)의 하부에 배치된 버퍼층(115)과 상부에 배치된 게이트 절연층(119)이 모두 단절된 섬 구조를 가지고 있고, 이를 덮고 있는 중간 절연층(123) 또한 단절된 섬 구조를 가지게 되어 활성층(115)에 입사되는 광이 더욱 최소화가 될 수 있도록 해준다.3, the buffer layer 115 disposed under the active layer 115 and the gate insulating layer 119 disposed at the upper portion have island structures that are separated from each other. The intermediate insulating layer 123, In addition, it has a disconnected island structure, so that the light incident on the active layer 115 can be further minimized.

더욱이 중간 절연층(123)은 소자 영역(DA)에만 배치되어 있기 때문에 발광 영역(EA)에서 직접 발광되는 광이 중간 절연층(123)에 입사되는 것을 최소화할 수 있다.Furthermore, since the intermediate insulating layer 123 is disposed only in the element region DA, the light directly emitted from the light emitting region EA can be minimized from being incident on the intermediate insulating layer 123.

보호층(127)은 중간 절연층(123)을 포함하여 기판(111)을 덮도록 배치된다. 이 때 보호층(127)은 일부 영역이 발광 영역(EA)에 배치되어 발광되는 광이 직접 입사될 수 있는데 이 입사된 광(171)은 보호층(127) 내부에서 전반사 되어 일부는 중간 절연층(123)의 계면과 만나게 된다.The protective layer 127 is disposed so as to cover the substrate 111 including the intermediate insulating layer 123. In this case, the protective layer 127 is disposed in the light emitting region EA in a part of the region, and light emitted therefrom may be directly incident. The incident light 171 is totally reflected in the protective layer 127, Lt; RTI ID = 0.0 > 123 < / RTI >

이 때 보호층(127)과 중간 절연층(123)은 서로 다른 계면에서의 광의 반사율을 더욱 높이기 위해 서로 다른 재질로 이루어지는 것이 바람직하다.At this time, the protective layer 127 and the intermediate insulating layer 123 are preferably made of different materials in order to further increase the reflectance of light at different interfaces.

중간 절연층(123)이 단절되어 있고 보호층(127)과는 다른 매질로 되는 경우, 대부분의 광은 중간 절연층(123)과의 계면에서 반사가 이루어지게 된다. 이 중에서 일부의 광이 중간 절연층(123)으로 입사가 된다고 하더라도, 또 다시 버퍼층(115)과 게이트 절연층(119)의 계면과 만나기 때문에 활성층(117)까지 직접 입사되는 광을 더욱 최소화시킬 수 있다.When the intermediate insulating layer 123 is cut off and the medium is different from the protective layer 127, most of the light is reflected at the interface with the intermediate insulating layer 123. Even if some of the light enters into the intermediate insulating layer 123, since the interface between the buffer layer 115 and the gate insulating layer 119 is again encountered, the light directly incident on the active layer 117 can be minimized have.

도 4 내지 도 6은 종래의 버퍼층이 단절되지 않고 기판의 전면에 배치된 비교예에 대해서, 시뮬레이션 프로그램을 통해 얻은 결과값들을 나타낸 것이다.FIGS. 4 to 6 show the results obtained by the simulation program for the comparative example in which the conventional buffer layer is not cut off and disposed on the front surface of the substrate.

구체적으로는 도 4는 종래의 버퍼층이 단절되지 않고 기판의 전면에 버퍼층이 배치된 비교예에 대한 광의 세기 분포를 보여주는 시뮬레이션 프로그램에 대한 결과이다. 광원은 OLED 광원을 사용하였으며, 활성층이 배치된 A 영역의 광의 세기(Intensity)를 측정하였다.More specifically, FIG. 4 shows a result of a simulation program showing a light intensity distribution for a comparative example in which a buffer layer is disposed on the entire surface of a substrate without disconnection of the conventional buffer layer. An OLED light source was used as the light source, and the intensity of light in the region A where the active layer was disposed was measured.

도 5는 도 4에서 활성층이 배치된 A 영역을 확대한 도면이다. 도면에서 보는 바와 같이 버퍼층(215) 상에 배치된 활성층(217)의 광의 밝기가 주위와 비교하였을 때 상대적으로 매우 밝게 측정된 것을 알 수 있다.FIG. 5 is an enlarged view of the region A where the active layer is arranged in FIG. As shown in the figure, the brightness of the light of the active layer 217 disposed on the buffer layer 215 is relatively bright when compared with the surroundings.

특히 버퍼층(215) 또한 밝게 나타나고 있어, 광원으로부터 발광된 광이 버퍼층(215)안에서 반사를 이루고 있음을 알 수 있다.In particular, the buffer layer 215 also appears bright, and it can be seen that the light emitted from the light source is reflected in the buffer layer 215.

도 6은 탐지기(210)를 이용하여 활성층(217)으로부터의 거리에 따른 광의 세기를 측정한 것으로 활성층(217)과 가까울수록 광이 더 밝고, 광의 가장 밝은 경우의 세기는 0.000073인 것을 알 수 있다. 참고로 여기서 거리의 단위는 nm이다. 탐지기(201)는 특정 지점의 광량을 측정하기 위한 것으로, 시뮬레이션 프로그램은 탐지기(210)가 지정된 지점의 광량을 측정하게 된다.6 shows the intensity of light according to the distance from the active layer 217 using the detector 210. It can be seen that the closer the light is to the active layer 217, the brighter the light and the stronger the intensity of the light is 0.000073 . Note that the unit of distance is nm. The detector 201 is for measuring the amount of light at a specific point, and the simulation program measures the amount of light at a point designated by the detector 210.

도 7 내지 도 9는 본 발명과 같이 버퍼층이 단절되어 섬 구조를 갖는 실시예에 대한 것으로, 시뮬레이션 프로그램을 통해 얻은 결과값들을 나타낸 것이다.FIGS. 7 to 9 show results obtained by a simulation program for an embodiment having an island structure in which the buffer layer is disconnected as in the present invention. FIG.

구체적으로 도 7은 버퍼층이 단절되어 섬 구조를 갖는 실시예에 대한 광의 세기 분포를 보여주는 시뮬레이션 프로그램에 대한 결과이다. 광원은 OLED 광원을 사용하였으며 활성층이 배치된 B 영역의 광의 세기(Intensity)를 측정하였다.Specifically, FIG. 7 shows the results of a simulation program showing the intensity distribution of light for an embodiment in which the buffer layer is disconnected and has an island structure. The light source was an OLED light source and the intensity of light in the B region in which the active layer was disposed was measured.

도 8은 도 7에서 활성층이 배치된 B 영역을 확대한 도면이다. 도면에서 보는 바와 같이 버퍼층(215) 상에 배치된 활성층(217)의 광의 밝기가 주위와 비교하였을 때 상대적으로 매우 어둡게 측정이 되는 것을 알 수 있다.8 is an enlarged view of a region B where the active layer is disposed in FIG. As can be seen from the figure, the brightness of the light of the active layer 217 disposed on the buffer layer 215 is relatively dark when compared with the surroundings.

특히 버퍼층(215) 또한 매우 어둡게 나타나고 있어, 광원으로부터 발광된 광이 단절된 버퍼층(215)으로는 거의 입사되지 않는 것을 알 수 있다. 이에 따라 버퍼층(215)을 통해서 활성층(217)으로 입사되는 광도 최소화될 수 있음을 직접 확인할 수 있다.In particular, the buffer layer 215 also appears very dark, and it can be seen that light emitted from the light source is hardly incident on the buffer layer 215 which is cut off. Accordingly, it can be directly confirmed that the light incident on the active layer 217 through the buffer layer 215 can be minimized.

도 9는 탐지기(210)를 이용하여 활성층(217)으로부터의 거리에 따른 광의 세기를 측정한 것으로 활성층(217)과의 거리에 따라 가장 밝은 경우의 세기는 0.000034인 것을 알 수 있다. 즉, 앞서 살펴본 도 6에서 확인했던 광의 세기인 0.000073과 비교했을 때 밝기가 반도 안 되는 수치인 것을 직접 확인할 수 있다.9 shows the intensity of light according to the distance from the active layer 217 using the detector 210. It can be seen that the intensity at the brightest distance according to the distance from the active layer 217 is 0.000034. That is, it can be directly confirmed that the brightness is less than half that of the light intensity 0.000073 shown in FIG.

도 10과 도 11은 동일한 NBTiS 조건하에서 각각 도 4에 따른 비교예와 도 7에 따른 실시예에 대한 문턱 전압(Vth)의 변화를 나타낸 그래프이다.FIGS. 10 and 11 are graphs showing changes in the threshold voltage (Vth) for the comparative example according to FIG. 4 and the embodiment according to FIG. 7 under the same NBTiS condition, respectively.

도 10에 따른 비교예의 경우 문턱 전압(Vth)이 -3.84V로 측정이 되고, 도 11에 따른 실시예의 경우 문턱 전압(Vth)이 0.80V로 측정이 되는 것을 확인할 수 있다.In the comparative example according to FIG. 10, the threshold voltage Vth is measured to be -3.84 V, and in the embodiment according to FIG. 11, the threshold voltage Vth is measured to 0.80 V.

즉, 비교예의 경우 실시예와 비교하였을 때 0.80V에서 -3.84V로 네가티브 쉬프트(Negative Shift)가 발생한 것을 확인할 수 있다.That is, in the comparative example, it can be seen that a negative shift occurs from 0.80 V to -3.84 V as compared with the embodiment.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It is therefore to be understood that such changes and modifications are intended to be included within the scope of the present invention unless they depart from the scope of the present invention.

EA : 발광 영역 DA : 소자 영역
BNA : 버퍼층 단절 영역 INA : 중간 절연층 단절 영역
10, 100 : 어레이 기판 11, 111 : 기판
13, 113 : 차광막 15, 115 : 버퍼층
17, 117 : 활성층 19, 119 : 게이트 절연층
21, 121 : 게이트 전극 23, 123 : 중간 절연층
25, 125 : 배선 전극 27, 127 : 보호층
29, 129b, 129r, 129g : 컬러 필터 31, 131 : 오버코트층
33, 133 : 제1 전극 35, 135 : 뱅크층
37, 137 : 유기 재료층 39, 139 : 제2 전극EA: emission region DA: element region
BNA: buffer layer disconnection area INA: middle insulating layer disconnection area
10, 100: array substrate 11, 111: substrate
13, 113: light shielding film 15, 115: buffer layer
17, 117: active layer 19, 119: gate insulating layer
21, 121: gate electrode 23, 123: intermediate insulating layer
25, 125: wiring electrode 27, 127: protective layer
29, 129b, 129r, 129g: color filters 31, 131: overcoat layer
33, 133: first electrode 35, 135: bank layer
37, 137: organic material layer 39, 139: second electrode

Claims (9)

다수의 발광 영역과 소자 영역을 갖는 기판;
버퍼층 단절 영역을 사이에 두고 상기 기판의 소자 영역 상에 각각 배치된 버퍼층;
상기 버퍼층 상에 배치된 활성층; 및
상기 버퍼층 및 상기 활성층을 포함하여 상기 기판을 덮도록 배치된 중간 절연층을 포함하는 표시 장치용 어레이 기판.
A substrate having a plurality of light emitting regions and an element region;
A buffer layer disposed on the element region of the substrate with a buffer layer interrupted region therebetween;
An active layer disposed on the buffer layer; And
And an intermediate insulating layer including the buffer layer and the active layer and disposed to cover the substrate.
다수의 발광 영역과 소자 영역을 갖는 기판;
버퍼층 단절 영역을 사이에 두고 상기 기판의 소자 영역 상에 각각 배치된 버퍼층;
상기 버퍼층 상에 배치된 활성층;
중간 절연층 단절 영역을 사이에 두고 상기 소자 영역에서, 상기 버퍼층 및 상기 활성층을 포함하여 상기 기판을 덮도록 배치된 중간 절연층; 및
상기 중간 절연층을 포함하여 상기 기판을 덮도록 배치된 보호층을 포함하는 표시 장치용 어레이 기판.
A substrate having a plurality of light emitting regions and an element region;
A buffer layer disposed on the element region of the substrate with a buffer layer interrupted region therebetween;
An active layer disposed on the buffer layer;
An intermediate insulating layer disposed in the device region, including the buffer layer and the active layer, so as to cover the substrate with an intermediate insulating layer interrupted region therebetween; And
And a protective layer covering the substrate including the intermediate insulating layer.
제1항 또는 제2항에 있어서,
상기 활성층 상에 배치된 게이트 절연층 및
상기 게이트 절연층 상에 배치된 게이트 전극을 더 포함하고,
상기 중간 절연층은 상기 게이트 절연층 및 상기 게이트 전극을 포함하여 덮는 표시 장치용 어레이 기판.
3. The method according to claim 1 or 2,
A gate insulating layer disposed on the active layer,
And a gate electrode disposed on the gate insulating layer,
And the intermediate insulating layer covers the gate insulating layer and the gate electrode.
제1항 또는 제2항에 있어서,
상기 버퍼층과 상기 기판 사이에 배치된 차광층을 더 포함하는 표시 장치용 어레이 기판.
3. The method according to claim 1 or 2,
And a light shielding layer disposed between the buffer layer and the substrate.
제4항에 있어서,
상기 차광층은 상기 기판의 소자 영역에 배치되고,
상기 버퍼층과 동일하거나 상기 버퍼층보다 넓은 면적을 갖는 표시 장치용 어레이 기판.
5. The method of claim 4,
Wherein the light-shielding layer is disposed in an element region of the substrate,
And has an area larger than that of the buffer layer or equal to that of the buffer layer.
제1항 또는 제2항에 있어서,
상기 버퍼층은 상기 활성층과 동일하거나 상기 활성층보다 넓은 면적을 갖는 표시 장치용 어레이 기판.
3. The method according to claim 1 or 2,
Wherein the buffer layer has the same area as the active layer or has a larger area than the active layer.
제1항 또는 제2항에 있어서,
상기 활성층은 산화물 반도체를 포함하는 표시 장치용 어레이 기판.
3. The method according to claim 1 or 2,
Wherein the active layer comprises an oxide semiconductor.
제1항 또는 제2항에 있어서,
상기 버퍼층 및 상기 중간 절연층은 서로 다른 재질인 표시 장치용 어레이 기판.
3. The method according to claim 1 or 2,
Wherein the buffer layer and the intermediate insulating layer are made of different materials.
제3항에 있어서,
상기 게이트 절연층 및 상기 중간 절연층은 서로 다른 재질인 표시 장치용 어레이 기판.The method of claim 3,
Wherein the gate insulating layer and the intermediate insulating layer are made of different materials.
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