KR20130058511A - Thin film transistor substrate and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A thin film transistor substrate and a method for fabricating the same are provided to enable an oxide semiconductor layer to function as a channel layer, thereby improving the effective mobility of electrical charges. CONSTITUTION: An oxide semiconductor layer(330) is made with an oxide including oxygen and one or more atoms among gallium, indium, zinc, and tin. The oxide semiconductor layer, instead of an amorphous silicon, functions as a channel region of a thin film transistor, so that effective mobility of the charges are enhanced and high mobility is obtained even when layer formation is performed at a low temperature.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD FOR FABRICATING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate,

본 발명은 박막 트랜지스터 기판에 관한 것으로, 박막 트랜지스터의 이동도를 향상시키고, 동시에 마스크 수를 절감할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate, and to a thin film transistor substrate and a method of manufacturing the same, which can improve the mobility of the thin film transistor and at the same time reduce the number of masks.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.(PDP), Electro Luminescent Display (ELD), Vacuum Fluorescent (VFD), and the like have been developed in recent years in response to the demand for display devices. Display) have been studied, and some of them have already been used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있다. 액정 표시 장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 TV 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, the liquid crystal display device is most used while replacing the CRT (Cathode Ray Tube) for the use of the mobile image display device due to the characteristics and advantages of the excellent image quality, light weight, thinness, and low power consumption. Liquid crystal display devices have been developed in various ways such as monitors of TVs and computers that receive and display broadcast signals in addition to mobile applications such as monitors of notebook computers.

액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다.The liquid crystal display device includes a color filter substrate on which a color filter array is formed, a thin film transistor substrate on which a thin film transistor array is formed, and a liquid crystal layer formed between the color filter substrate and the thin film transistor substrate.

컬러 필터 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스를 포함하며, 박막 트랜지스터 기판은 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한, 박막 트랜지스터 기판은 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어하는 게이트 라인 및 박막 트랜지스터에 데이터 신호를 공급하는 데이터 라인을 포함한다.The color filter substrate includes a color filter for color implementation and a black matrix for light leakage prevention. In the thin film transistor substrate, a plurality of pixel electrodes to which data signals are individually supplied are formed in a matrix form. In addition, the thin film transistor substrate includes a thin film transistor for individually driving a plurality of pixel electrodes, a gate line for controlling the thin film transistor, and a data line for supplying a data signal to the thin film transistor.

이하, 첨부된 도면을 참조하여 일반적인 박막 트랜지스터 기판을 설명하면 다음과 같다.Hereinafter, a general thin film transistor substrate will be described with reference to the accompanying drawings.

도 1은 일반적인 박막 트랜지스터 기판의 단면도로, 바텀 게이트(Bottom gate) 구조의 박막 트랜지스터를 도시하였다.FIG. 1 is a cross-sectional view of a general thin film transistor substrate, and illustrates a thin film transistor having a bottom gate structure.

도 1과 같이, 박막 트랜지스터 기판은 기판(100) 상에 형성된 게이트 전극(110a), 게이트 전극을 덮도록 형성된 게이트 절연막(110), 게이트 전극(110a)에 대응되는 게이트 절연막(110) 상에 차례로 형성된 액티브층(130a)과 오믹 콘택층(130b)을 포함하는 반도체층 및 반도체층 상에 형성된 소스, 드레인 전극(140a, 140b)을 포함하며, 소스, 드레인 전극(140a, 140b)을 덮도록 형성된 보호막(150), 보호막(150)을 선택적으로 제거하여 형성된 화소 콘택홀(150a)을 통해 드레인 전극(140b)과 전기적으로 접속하는 화소 전극(160)을 포함한다.As shown in FIG. 1, the thin film transistor substrate is sequentially formed on the gate electrode 110a formed on the substrate 100, the gate insulating layer 110 formed to cover the gate electrode, and the gate insulating layer 110 corresponding to the gate electrode 110a. A semiconductor layer including the formed active layer 130a and the ohmic contact layer 130b, and source and drain electrodes 140a and 140b formed on the semiconductor layer, and formed to cover the source and drain electrodes 140a and 140b. The passivation layer 150 and the pixel electrode 160 may be electrically connected to the drain electrode 140b through the pixel contact hole 150a formed by selectively removing the passivation layer 150.

이 때, 액티브층(130a)과 오믹 콘택층(130b)이 일반적으로 각각 비정질 실리콘과 불순물이 도핑된 비정질 실리콘으로 형성된다. 그런데, 비정질 실리콘으로 형성된 반도체층은 이동도가 낮고 전류 구동 능력이 낮아 박막 트랜지스터의 사이즈 감소가 불가능하다. 따라서, 박막 트랜지스터를 표시 장치에 적용하였을 때, 표시 장치의 개구율을 늘리는데 한계가 있다.In this case, the active layer 130a and the ohmic contact layer 130b are generally formed of amorphous silicon and amorphous silicon doped with impurities, respectively. However, since the semiconductor layer formed of amorphous silicon has low mobility and low current driving capability, it is impossible to reduce the size of the thin film transistor. Therefore, when the thin film transistor is applied to the display device, there is a limit to increasing the aperture ratio of the display device.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 산화물 반도체를 이용하는 박막 트랜지스터를 형성하여 이동도를 향상시키고, 산화물 반도체층으로 백라이트 광이 입사되는 것을 방지함과 동시에 마스크 수를 절감할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.The present invention has been made to solve the above problems, to form a thin film transistor using an oxide semiconductor to improve the mobility, to prevent the incident light of the backlight to the oxide semiconductor layer and to reduce the number of masks. The present invention provides a thin film transistor substrate and a method for manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은 기판; 상기 기판 상에 차례로 형성된 차광층, 버퍼층 및 산화물 반도체층; 상기 산화물 반도체층 상에 차례로 형성된 게이트 절연막과 게이트 전극; 상기 게이트 전극을 포함한 상기 기판 전면에 형성된 층간 절연막; 상기 층간 절연막을 선택적으로 제거하여 상기 산화물 반도체층을 노출시키는 소스 콘택홀과 드레인 콘택홀을 통해 각각 상기 산화물 반도체층과 전기적으로 접속된 소스 전극과 드레인 전극; 상기 소스 전극과 드레인 전극을 포함한 상기 층간 절연막 전면에 형성된 보호막; 및 상기 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속된 화소 전극을 포함한다.The thin film transistor substrate of the present invention for achieving the above object is a substrate; A light blocking layer, a buffer layer, and an oxide semiconductor layer sequentially formed on the substrate; A gate insulating film and a gate electrode sequentially formed on the oxide semiconductor layer; An interlayer insulating film formed on an entire surface of the substrate including the gate electrode; A source electrode and a drain electrode electrically connected to the oxide semiconductor layer through a source contact hole and a drain contact hole for selectively removing the interlayer insulating layer to expose the oxide semiconductor layer; A protective film formed on an entire surface of the interlayer insulating film including the source electrode and the drain electrode; And a pixel electrode electrically connected to the drain electrode through a pixel contact hole for selectively removing the passivation layer to expose the drain electrode.

상기 산화물 반도체층의 폭은 상기 차광층의 폭보다 좁다.The width of the oxide semiconductor layer is smaller than the width of the light blocking layer.

상기 차광층은 몰리브덴, 크롬, 구리, 탄탈륨, 알루미늄 중 선택된 물질로 형성된다.The light blocking layer is formed of a material selected from molybdenum, chromium, copper, tantalum, and aluminum.

상기 차광층과 동일 층에 형성된 얼라인 키를 더 포함한다.The alignment key may further include an alignment key formed on the same layer as the light blocking layer.

또한, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법은 제 1 마스크를 이용하여 기판 상에 차례로 차광층, 버퍼층 및 산화물 반도체층을 형성하는 단계; 제 2 마스크를 이용하여 상기 산화물 반도체층 상에 차례로 게이트 절연막과 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 상기 기판 전면에 층간 절연막을 형성하고, 제 3 마스크를 이용하여 상기 층간 절연막을 선택적으로 제거하여 상기 산화물 반도체층을 노출시키는 소스 콘택홀과 드레인 콘택홀을 형성하는 단계; 제 4 마스크를 이용하여 상기 층간 절연막 상에 형성되며, 상기 소스 콘택홀과 드레인 콘택홀을 통해 각각 상기 산화물 반도체층과 전기적으로 접속되는 소스 전극과 드레인 전극을 형성하는 단계; 상기 소스 전극과 드레인 전극을 포함한 상기 층간 절연막 전면에 보호막을 형성하고, 제 5 마스크를 이용하여 상기 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 형성하는 단계; 및 제 6 마스크를 이용하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함한다.In addition, the method of manufacturing the thin film transistor substrate of the present invention for achieving the same object comprises the steps of forming a light shielding layer, a buffer layer and an oxide semiconductor layer on the substrate using a first mask; Forming a gate insulating film and a gate electrode on the oxide semiconductor layer in sequence using a second mask; Forming an interlayer insulating film over the substrate including the gate electrode, and selectively removing the interlayer insulating film using a third mask to form a source contact hole and a drain contact hole exposing the oxide semiconductor layer; Forming a source electrode and a drain electrode formed on the interlayer insulating layer using a fourth mask and electrically connected to the oxide semiconductor layer through the source contact hole and the drain contact hole, respectively; Forming a protective film over an entire surface of the interlayer insulating film including the source electrode and the drain electrode, and selectively removing the protective film using a fifth mask to form a pixel contact hole exposing the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the pixel contact hole using a sixth mask.

상기 산화물 반도체층의 폭이 상기 차광층의 폭보다 좁도록 형성한다.The width of the oxide semiconductor layer is formed to be smaller than the width of the light blocking layer.

상기 차광층은 몰리브덴, 크롬, 구리, 탄탈륨, 알루미늄 중 선택된 물질로 형성한다.The light blocking layer is formed of a material selected from molybdenum, chromium, copper, tantalum, and aluminum.

상기 제 1 마스크를 이용하여 차광층과 동일 층에 얼라인 키를 더 형성한다.The alignment key is further formed on the same layer as the light shielding layer using the first mask.

또한, 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 제조 방법은, 제 1 마스크를 이용하여 기판 상에 차례로 차광층을 형성하는 단계; 상기 차광층을 포함하는 상기 기판 전면에 버퍼층을 형성하고, 제 2 마스크를 이용하여, 차례로 산화물 반도체층, 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 상기 기판 전면에 층간 절연막을 형성하고, 제 3 마스크를 이용하여 상기 층간 절연막을 선택적으로 제거하여 상기 산화물 반도체층을 노출시키는 소스 콘택홀과 드레인 콘택홀을 형성하는 단계; 제 4 마스크를 이용하여 상기 층간 절연막 상에 형성되며, 상기 소스 콘택홀과 드레인 콘택홀을 통해 각각 상기 산화물 반도체층과 전기적으로 접속되는 소스 전극과 드레인 전극을 형성하는 단계; 상기 소스 전극과 드레인 전극을 포함한 상기 층간 절연막 전면에 보호막을 형성하고, 제 5 마스크를 이용하여 상기 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 형성하는 단계; 및 제 6 마스크를 이용하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함한다.In addition, a method of manufacturing a thin film transistor of the present invention for achieving the same object, comprising the steps of: forming a light shielding layer on a substrate using a first mask; Forming a buffer layer over the entire surface of the substrate including the light blocking layer, and sequentially forming an oxide semiconductor layer, a gate insulating film, and a gate electrode using a second mask; Forming an interlayer insulating film over the substrate including the gate electrode, and selectively removing the interlayer insulating film using a third mask to form a source contact hole and a drain contact hole exposing the oxide semiconductor layer; Forming a source electrode and a drain electrode formed on the interlayer insulating layer using a fourth mask and electrically connected to the oxide semiconductor layer through the source contact hole and the drain contact hole, respectively; Forming a protective film over an entire surface of the interlayer insulating film including the source electrode and the drain electrode, and selectively removing the protective film using a fifth mask to form a pixel contact hole exposing the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the pixel contact hole using a sixth mask.

상기 산화물 반도체층의 폭이 상기 차광층의 폭보다 좁도록 형성한다.The width of the oxide semiconductor layer is formed to be smaller than the width of the light blocking layer.

상기 차광층은 몰리브덴, 크롬, 구리, 탄탈륨, 알루미늄 중 선택된 물질로 형성한다.The light blocking layer is formed of a material selected from molybdenum, chromium, copper, tantalum, and aluminum.

상기 제 1 마스크를 이용하여 차광층과 동일 층에 얼라인 키를 더 형성한다.The alignment key is further formed on the same layer as the light shielding layer using the first mask.

상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 다음과 같은 효과가 있다.As described above, the thin film transistor substrate and the method of manufacturing the same of the present invention have the following effects.

첫째, 산화물 반도체층이 박막 트랜지스터의 채널층으로 기능하여, 전하의 유효 이동도(Effective Mobility)가 향상되고, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻을 수 있다.First, since the oxide semiconductor layer functions as a channel layer of the thin film transistor, the effective mobility of the charge is improved, and the high mobility can be obtained even when the film is formed at low temperature, and the change of resistance is changed according to the oxygen content. It is possible to obtain the desired physical properties.

둘째, 기판 상에 차광층을 형성하여, 산화물 반도체층으로 입사되는 광을 차단하여, 산화물 반도체층의 특성이 저하되는 것을 방지할 수 있다.Second, by forming a light shielding layer on the substrate, it is possible to block the light incident on the oxide semiconductor layer, it is possible to prevent the characteristics of the oxide semiconductor layer from deteriorating.

셋째, 총 6개의 마스크를 이용하여 박막 트랜지스터 기판을 제조함으로써, 제조 공정이 단순화되며 제조 비용을 절감할 수 있다.Third, by manufacturing the thin film transistor substrate using a total of six masks, the manufacturing process can be simplified and the manufacturing cost can be reduced.

도 1은 일반적인 박막 트랜지스터 기판의 단면도.
도 2는 본 발명의 제 1 실시 예의 박막 트랜지스터 기판의 단면도.
도 3a 내지 도 3f는 본 발명의 제 1 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.
도 4는 본 발명의 제 1 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 순서도.
도 5는 본 발명의 제 2 실시 예의 박막 트랜지스터 기판의 단면도.
도 6a 내지 도 6d는 본 발명의 제 2 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.
도 7은 본 발명의 제 2 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 순서도.1 is a cross-sectional view of a typical thin film transistor substrate.
2 is a cross-sectional view of a thin film transistor substrate according to a first embodiment of the present invention.
3A to 3F are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention.
4 is a flowchart illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.
5 is a cross-sectional view of a thin film transistor substrate according to a second embodiment of the present invention.
6A to 6D are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate according to the second embodiment of the present invention.
7 is a flowchart illustrating a method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention.

상술한 바와 같이, 일반적인 바텀 게이트(Bottom gate) 구조 박막 트랜지스터 기판은 반도체층이 비정질 실리콘으로 형성된다. 그런데, 비정질 실리콘으로 형성된 반도체층은 이동도가 낮고 전류 구동 능력이 낮아 박막 트랜지스터의 사이즈 감소가 불가능하다. 이로 인해, 박막 트랜지스터를 표시 장치에 적용하였을 때, 표시 장치의 개구율을 늘리는데 한계가 있다.As described above, in a general bottom gate structure thin film transistor substrate, a semiconductor layer is formed of amorphous silicon. However, since the semiconductor layer formed of amorphous silicon has low mobility and low current driving capability, it is impossible to reduce the size of the thin film transistor. For this reason, when the thin film transistor is applied to a display device, there is a limit to increasing the aperture ratio of the display device.

따라서, 본 발명은 탑 게이트(Top gate) 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 개시하며, 구체적으로는 산화물 반도체층을 갖는 탑 게이트(Top gate) 구조 박막 트랜지스터에 관한 것이다. 특히, 탑 게이트 구조 박막 트랜지스터 기판은 기판 후면의 백라이트 유닛에서 방출되는 광이 산화물 반도체층으로 입사되어 산화물 반도체층의 특성이 저하되므로, 추가적인 마스크 공정 없이 백라이트 유닛에서 방출되는 광이 산화물 반도체층으로 입사되는 것을 방지하는 차광층을 갖는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.Accordingly, the present invention relates to a thin film transistor substrate having a thin film transistor having a top gate structure, and more particularly, to a top gate structure thin film transistor having an oxide semiconductor layer. In particular, in the top gate structure thin film transistor substrate, since light emitted from the backlight unit behind the substrate enters the oxide semiconductor layer and the characteristics of the oxide semiconductor layer are degraded, light emitted from the backlight unit enters the oxide semiconductor layer without an additional mask process. It relates to a thin film transistor substrate having a light shielding layer which is prevented from becoming, and a manufacturing method thereof.

* 제 1 실시 예 *First Embodiment

도 2는 본 발명의 제 1 실시 예의 박막 트랜지스터 기판의 단면도이다.2 is a cross-sectional view of a thin film transistor substrate according to a first exemplary embodiment of the present invention.

도 2와 같이, 본 발명의 제 1 실시 예의 박막 트랜지스터 기판은 기판(300), 기판(300) 상에 차례로 형성된 차광층(380)과 버퍼층(320), 버퍼층(320) 상에 형성된 산화물 반도체층(330), 산화물 반도체층(330) 상에 차례로 형성된 게이트 절연막(310)과 게이트 전극(310a), 게이트 전극(310a)을 덮도록 형성된 층간 절연막(350), 층간 절연막(350)을 선택적으로 제거하여 노출된 산화물 반도체층(330)과 접속하는 소스 전극(340a)과 드레인 전극(340b), 소스 전극(340a)과 드레인 전극(340b)을 덮도록 형성된 보호막(360) 및 보호막(360)을 선택적으로 제거하여 형성된 화소 콘택홀(360a)을 통해 드레인 전극(340b)과 접속하는 화소 전극(370)을 포함한다.As shown in FIG. 2, the thin film transistor substrate according to the first exemplary embodiment of the present invention includes an oxide semiconductor layer formed on the light blocking layer 380, the buffer layer 320, and the buffer layer 320 sequentially formed on the substrate 300 and the substrate 300. 330, the gate insulating layer 310 sequentially formed on the oxide semiconductor layer 330, the gate electrode 310a, and the interlayer insulating layer 350 and the interlayer insulating layer 350 formed to cover the gate electrode 310a are selectively removed. The protective film 360 and the protective film 360 formed to cover the source electrode 340a and the drain electrode 340b, the source electrode 340a and the drain electrode 340b connected to the exposed oxide semiconductor layer 330. And a pixel electrode 370 connected to the drain electrode 340b through the pixel contact hole 360a which is removed and formed.

이 때, 산화물 반도체층(330)은 갈륨(Ga), 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 하나 이상의 원소와 산소(O)를 포함하는 산화물, 예를 들어, 산화물 반도체층(330)은 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 및 GaInZnO 등의 혼합 산화물로 형성된다.In this case, the oxide semiconductor layer 330 is an oxide including oxygen (O) and at least one element among gallium (Ga), indium (In), zinc (Zn), and tin (Sn), for example, an oxide semiconductor. Layer 330 is formed of a mixed oxide, such as InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, and GaInZnO.

산화물 반도체층(330)을 사용하는 박막 트랜지스터는 비정질 실리콘을 사용하는 박막 트랜지스터에 비하여 전하의 유효 이동도(Effective Mobility)가 10배 이상 향상되므로, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하다. 또한, 산화물 반도체층(330)의 경우 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서, 박막 트랜지스터의 순간 잔상을 방지할 수 있다.Since the thin film transistor using the oxide semiconductor layer 330 improves the effective mobility of the charge 10 times or more compared to the thin film transistor using the amorphous silicon, high mobility can be obtained even when the film is formed at a low temperature. The change in resistance is large depending on the content of oxygen, and thus it is very easy to obtain desired physical properties. In addition, in the oxide semiconductor layer 330, since a band gap is about 3.0 to 3.5 eV, leakage photocurrent does not occur with respect to visible light. Therefore, instantaneous afterimage of the thin film transistor can be prevented.

구체적으로, 절연 유리, 플라스틱, 도전성 기판(300) 상에 차광층(380)이 형성된다. 일반적인 탑 게이트 구조의 박막 트랜지스터는 박막 트랜지스터 기판 후면의 백라이트에서 입사되는 광이 산화물 반도체층(330)에도 입사되어, 산화물 반도체층(330)의 특성이 저하되므로, 본 발명의 박막 트랜지스터 기판은 산화물 반도체층으로 광이 입사되는 것을 방지하기 위해 기판(300) 상에 차광층(380)이 형성된다.Specifically, the light blocking layer 380 is formed on the insulating glass, plastic, and the conductive substrate 300. In a thin film transistor having a general top gate structure, light incident from a backlight behind the thin film transistor substrate is also incident on the oxide semiconductor layer 330, so that the characteristics of the oxide semiconductor layer 330 are degraded. A light blocking layer 380 is formed on the substrate 300 to prevent light from entering the layer.

차광층(380)은 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 알루미늄(Al) 등과 같은 금속으로 형성된다. 그리고, 차광층(380) 상에는 버퍼층(320)이 형성된다. 버퍼층(320)은 산화 실리콘, 질화 실리콘 등과 같은 무기 절연 물질로 형성되어, 버퍼층(320) 상에 형성되는 산화물 반도체층(330)의 특성 저하를 방지하기 위한 것으로, 필요에 따라 생략할 수 있다. 그리고, 버퍼층(320) 상에는 산화물 반도체층(330)이 형성된다. The light blocking layer 380 is formed of a metal such as molybdenum (Mo), chromium (Cr), copper (Cu), tantalum (Ta), aluminum (Al), or the like. The buffer layer 320 is formed on the light blocking layer 380. The buffer layer 320 is formed of an inorganic insulating material such as silicon oxide, silicon nitride, or the like to prevent degradation of the characteristics of the oxide semiconductor layer 330 formed on the buffer layer 320, and may be omitted as necessary. The oxide semiconductor layer 330 is formed on the buffer layer 320.

특히, 차광층(380), 버퍼층(320), 산화물 반도체층(330)은 하프톤 마스크를 이용하여 형성될 수도 있으며, 이 경우, 산화물 반도체층(330)의 폭은 차광층(380)보다 좁은 폭을 가져, 차광층(380)이 산화물 반도체층(330)으로 입사되는 광을 효과적으로 방지할 수 있다. 또한, 도시하지는 않았으나, 컬러 필터 기판과 박막 트랜지스터 기판을 정확하게 합착하기 위해 기판(300) 상에 얼라인 키(Align key)가 더 형성될 수 있다.In particular, the light blocking layer 380, the buffer layer 320, and the oxide semiconductor layer 330 may be formed using a halftone mask. In this case, the width of the oxide semiconductor layer 330 is narrower than that of the light blocking layer 380. Since the light shield layer 380 has a width, light incident to the oxide semiconductor layer 330 may be effectively prevented. In addition, although not shown, an alignment key may be further formed on the substrate 300 to accurately bond the color filter substrate and the thin film transistor substrate.

산화물 반도체층(330) 상에는 게이트 전극(310a)과 산화물 반도체층(330)을 절연시키기 위한 게이트 절연막(310)이 형성되고, 게이트 절연막(310) 상에 게이트 전극(310a)이 형성된다. 이 때, 도면에서는 게이트 절연막(310)이 게이트 전극(310a)과 동일 폭을 가지도록 형성된 것을 도시하였으나, 게이트 절연막(310)은 산화물 반도체층(330)을 포함한 기판(300) 전면에 형성되어도 무방하다. 또한, 게이트 전극(310a)은 산화물 반도체층(330)의 폭보다 좁은 폭을 갖는 것이 바람직하다.A gate insulating layer 310 is formed on the oxide semiconductor layer 330 to insulate the gate electrode 310a from the oxide semiconductor layer 330, and a gate electrode 310a is formed on the gate insulating layer 310. In this case, although the gate insulating film 310 is formed to have the same width as the gate electrode 310a in the drawing, the gate insulating film 310 may be formed on the entire surface of the substrate 300 including the oxide semiconductor layer 330. Do. In addition, the gate electrode 310a preferably has a width narrower than that of the oxide semiconductor layer 330.

게이트 전극(310a)은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같은 금속 물질이 이중층 이상 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질의 단일층 구조이다.The gate electrode 310a includes Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al (Nd) / Ti, Mo / Al, Mo / Ti / Al (Nd), Cu Alloy / Mo, Cu Alloy / Al, Cu Alloy / Mo Alloy, Cu Alloy / Al Alloy, Al / Mo Alloy, Mo Alloy / Al, Al Alloy / Mo Alloy Or a structure in which metal materials such as Mo alloy / Al alloy and Mo / Al alloy are laminated in two or more layers, or a single layer of metal materials such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, and Al alloy Structure.

그리고, 게이트 전극(310a)을 포함한 기판(300) 전면에 형성된 층간 절연막(350)은 산화 실리콘, 질화 실리콘 등과 같은 무기 절연 물질로 형성되거나, 절연성 유기물 등으로 형성될 수 있다. 층간 절연막(350)을 선택적으로 제거하여 형성된 소스 콘택홀(미도시)과 드레인 콘택홀(미도시)를 통해 산화물 반도체층(330)과 소스 전극(340a) 및 드레인 전극(340b)이 전기적으로 접속된다.The interlayer insulating film 350 formed on the entire surface of the substrate 300 including the gate electrode 310a may be formed of an inorganic insulating material such as silicon oxide, silicon nitride, or the like, or an insulating organic material. The oxide semiconductor layer 330 is electrically connected to the source electrode 340a and the drain electrode 340b through a source contact hole (not shown) and a drain contact hole (not shown) formed by selectively removing the interlayer insulating film 350. do.

그리고, 소스, 드레인 전극(340a, 340b)을 포함한 층간 절연막(350) 전면에 보호막(360)이 형성된다. 보호막(360)은 BCB(benzocyclobutene) 또는 아크릴(acral) 등과 같은 유기물, 또는 SiNx 등과 같은 무기물로 형성된다. 그리고, 보호막(360)을 선택적으로 제거하여 드레인 전극(340b)을 노출시키는 화소 콘택홀(360a)을 형성하고, 보호막(360) 상에 화소 콘택홀(360a)을 통해 드레인 전극(340b)와 전기적으로 연결되는 화소 전극(370)이 형성된다.The passivation layer 360 is formed on the entire surface of the interlayer insulating layer 350 including the source and drain electrodes 340a and 340b. The passivation layer 360 is formed of an organic material, such as benzocyclobutene (BCB) or acrylic, or an inorganic material, such as SiNx. The protective layer 360 may be selectively removed to form a pixel contact hole 360a exposing the drain electrode 340b, and electrically connected to the drain electrode 340b through the pixel contact hole 360a on the protective layer 360. The pixel electrode 370 is formed to be connected.

화소 전극(370)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등과 같은 투명 전도성 물질로 형성된다.The pixel electrode 370 may include tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), or the like. It is formed of the same transparent conductive material.

상기와 같은 본 발명의 박막 트랜지스터 기판은, 비정질 실리콘 대신 산화물 반도체층(300)이 박막 트랜지스터의 채널 영역으로 기능하여 전하의 유효 이동도(Effective Mobility)가 향상되고, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻을 수 있다. 또한, 기판(300) 상에 형성된 차광층(380)이 산화물 반도체층(330)으로 입사되는 광을 차단하여, 산화물 반도체층(330)의 특성이 저하되는 것을 방지할 수 있다.In the thin film transistor substrate of the present invention as described above, the oxide semiconductor layer 300 functions as a channel region of the thin film transistor instead of amorphous silicon to improve the effective mobility of the charge, and to move even when deposited at a low temperature. The degree can be obtained and the change of resistance is large according to the oxygen content, so that the desired physical properties can be obtained. In addition, the light blocking layer 380 formed on the substrate 300 blocks light incident to the oxide semiconductor layer 330, thereby preventing the characteristics of the oxide semiconductor layer 330 from being lowered.

이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시 예의 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 본 발명의 제 1 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이며, 도 4는 본 발명의 제 1 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 순서도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention, and FIG. 4 is a flowchart illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.

도 3a와 같이, 기판(300) 차광층(380), 버퍼층(320) 및 산화물 반도체층(330)을 형성(S105)한다. 이 때, 차광층(380)은 산화물 반도체층으로 백라이트에서 방출되는 광이 입사되는 것을 방지하기 위한 것으로, 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 알루미늄(Al) 등과 같은 금속으로 형성된다. 그리고, 버퍼층(320)은 산화 실리콘, 질화 실리콘 등과 같은 무기 절연 물질로 형성되어, 버퍼층(320) 상에 형성되는 산화물 반도체층(330)의 특성 저하를 방지하기 위한 것이다.As shown in FIG. 3A, the light blocking layer 380, the buffer layer 320, and the oxide semiconductor layer 330 are formed (S105). In this case, the light blocking layer 380 is to prevent the light emitted from the backlight from entering the oxide semiconductor layer, and molybdenum (Mo), chromium (Cr), copper (Cu), tantalum (Ta), and aluminum (Al). ) And the like. The buffer layer 320 is formed of an inorganic insulating material such as silicon oxide, silicon nitride, or the like to prevent deterioration of the characteristics of the oxide semiconductor layer 330 formed on the buffer layer 320.

구체적으로, 차광층(380), 버퍼층(320) 및 산화물 반도체층(330)은 제 1 마스크를 이용하여 형성되며, 이 때, 제 1 마스크는 하프 톤 마스크인 것이 바람직하다. 즉, 산화물 반도체층(330)의 폭은 차광층(380)의 폭보다 좁아 차광층(380)이 백라이트에서 방출되는 광 중 산화물 반도체층(330)으로 입사되는 광을 효율적으로 차단할 수 있다.In detail, the light blocking layer 380, the buffer layer 320, and the oxide semiconductor layer 330 are formed using a first mask, and in this case, the first mask is preferably a halftone mask. That is, since the width of the oxide semiconductor layer 330 is narrower than the width of the light blocking layer 380, light incident to the oxide semiconductor layer 330 among the light emitted from the backlight may be efficiently blocked.

또한, 도시하지는 않았으나, 기판(300) 상의 차광층(380)과 동일 층에는 컬러 필터 기판과 박막 트랜지스터 기판을 정확하게 합착하기 위한 얼라인 키(Align key)가 더 형성된다. 이 경우, 차광층(380)과 얼라인 키는 동일한 마스크 공정으로 형성되는 것이 바람직하다.Although not shown, an alignment key for accurately bonding the color filter substrate and the thin film transistor substrate is further formed on the same layer as the light blocking layer 380 on the substrate 300. In this case, the light blocking layer 380 and the alignment key are preferably formed by the same mask process.

이어, 도 3b와 같이, 제 2 마스크를 이용하여 산화물 반도체층(330) 상에 게이트 절연막(310)과 게이트 전극(310a)을 차례로 형성(S110)한다. 이 때, 게이트 절연막(310)은 도면에 도시된 바와 같이, 게이트 전극(310a)에 대응되는 영역에만 형성될 수도 있고, 게이트 전극(310a)을 포함한 기판(300) 전면에 형성되어도 무방하다. 또한, 게이트 전극(310a)은 산화물 반도체층(330)의 폭보다 좁은 폭을 갖는 것이 바람직하다.3B, the gate insulating layer 310 and the gate electrode 310a are sequentially formed on the oxide semiconductor layer 330 using the second mask (S110). In this case, as illustrated in the drawing, the gate insulating layer 310 may be formed only in a region corresponding to the gate electrode 310a, or may be formed on the entire surface of the substrate 300 including the gate electrode 310a. In addition, the gate electrode 310a preferably has a width narrower than that of the oxide semiconductor layer 330.

도 3c와 같이, 게이트 전극(310a)을 포함한 기판(300) 전면에 층간 절연막(350)을 형성하고, 도 3d와 같이, 제 3 마스크를 이용하여 층간 절연막(350)을 선택적으로 제거하여, 산화물 반도체층(330)을 노출시키는 소스 콘택홀(미도시)와 드레인 콘택홀(미도시)을 형성(S115)한다. 그리고, 층간 절연막(350) 상에 금속층을 증착하고, 제 4 마스크를 이용하여 이를 패터닝하여 각각 소스 콘택홀(미도시)와 드레인 콘택홀(미도시)을 통해 산화물 반도체층(330)과 전기적으로 접속된 소스 전극(340a)과 드레인 전극(340b)을 형성(S120)한다.As shown in FIG. 3C, an interlayer insulating film 350 is formed on the entire surface of the substrate 300 including the gate electrode 310a, and as shown in FIG. 3D, the interlayer insulating film 350 is selectively removed using a third mask to form an oxide. A source contact hole (not shown) and a drain contact hole (not shown) exposing the semiconductor layer 330 are formed (S115). Then, a metal layer is deposited on the interlayer insulating film 350 and patterned using a fourth mask to electrically connect with the oxide semiconductor layer 330 through a source contact hole (not shown) and a drain contact hole (not shown), respectively. The connected source electrode 340a and the drain electrode 340b are formed (S120).

이어, 도 3e와 같이, 소스, 드레인 전극(340a, 340b)를 포함한 층간 절연막(350) 전면에 보호막(360)을 형성하고, 제 5 마스크를 이용하여 드레인 전극(340b)을 노출시키도록 보호막(360)을 선택적으로 제거하여 화소 콘택홀(360a)을 형성(S125)한다.Next, as shown in FIG. 3E, the passivation layer 360 is formed on the entire surface of the interlayer insulating layer 350 including the source and drain electrodes 340a and 340b, and the exposed layer electrode 340b is exposed using the fifth mask. The pixel contact hole 360a is formed by selectively removing 360 (S125).

마지막으로, 도 3f와 같이, 보호막(360) 상에 형성되며, 화소 콘택홀(360a)을 통해 드레인 전극(340b)과 전기적으로 접속되는 화소 전극(370)을 형성(S130)한다. 화소 전극(370)은 드레인 전극(340b)과 접속하여 드레인 전극(340b)을 통해 화소 신호를 공급받는다.Finally, as shown in FIG. 3F, a pixel electrode 370 is formed on the passivation layer 360 and electrically connected to the drain electrode 340b through the pixel contact hole 360a (S130). The pixel electrode 370 is connected to the drain electrode 340b to receive a pixel signal through the drain electrode 340b.

상기와 같이, 본 발명의 박막 트랜지스터 기판은 총 6 마스크 공정으로 형성한다. 일반적인 탑 게이트 구조의 박막 트랜지스터 기판은 얼라인 키와 차광층을 추가로 형성하는 경우, 총 8개의 마스크 공정으로 형성되나, 본 발명의 박막 트랜지스터 기판은 얼라인 키, 차광층, 버퍼층, 산화물 반도체층을 하나의 마스크를 이용하여 형성하므로, 2 마스크 공정을 줄일 수 있다.As described above, the thin film transistor substrate of the present invention is formed by a total of six mask processes. When a thin film transistor substrate having a general top gate structure is additionally formed with an alignment key and a light blocking layer, a total of eight mask processes are formed, but the thin film transistor substrate of the present invention is an alignment key, a light blocking layer, a buffer layer, and an oxide semiconductor layer. Is formed using one mask, so that two mask processes can be reduced.

* 제 2 실시 예 *Second Embodiment

도 5는 본 발명의 제 2 실시 예의 박막 트랜지스터 기판의 단면도이다.5 is a cross-sectional view of a thin film transistor substrate according to a second exemplary embodiment of the present invention.

도 5와 같이, 본 발명의 제 2 실시 예의 박막 트랜지스터 기판은 기판(400), 기판(400) 상에 형성된 차광층(480), 차광층(480)을 포함한 기판(400) 전면에 형성된 버퍼층(420), 버퍼층(420) 상에 형성된 산화물 반도체층(430), 산화물 반도체층(430) 상에 차례로 형성된 게이트 절연막(410)과 게이트 전극(410a), 게이트 전극(410a)을 덮도록 형성된 층간 절연막(450), 층간 절연막(450)을 선택적으로 제거하여 노출된 산화물 반도체층(430)과 접속하는 소스 전극(440a)과 드레인 전극(440b), 소스 전극(440a)과 드레인 전극(440b)을 덮도록 형성된 보호막(460) 및 보호막(460)을 선택적으로 제거하여 형성된 화소 콘택홀(460a)을 통해 드레인 전극(440b)과 접속하는 화소 전극(470)을 포함한다.As illustrated in FIG. 5, the thin film transistor substrate according to the second exemplary embodiment of the present invention may include a buffer layer formed on the entire surface of the substrate 400 including the substrate 400, the light blocking layer 480 formed on the substrate 400, and the light blocking layer 480. 420, an oxide semiconductor layer 430 formed on the buffer layer 420, and an interlayer insulating layer formed to cover the gate insulating layer 410, the gate electrode 410a, and the gate electrode 410a, which are sequentially formed on the oxide semiconductor layer 430. 450, the interlayer insulating layer 450 is selectively removed to cover the source electrode 440a, the drain electrode 440b, and the source electrode 440a and the drain electrode 440b that are connected to the exposed oxide semiconductor layer 430. And a pixel electrode 470 connected to the drain electrode 440b through the pixel contact hole 460a formed by selectively removing the passivation layer 460 and the passivation layer 460.

즉, 제 1 실시 예와 제 2 실시 예의 다른 점은 제 2 실시 예의 박막 트랜지스터 기판은 버퍼층(420)을 기판(400) 전면에 형성하는 것이다. 이는, 차광층(480)과 산화물 반도체층(430)을 다른 마스크 공정으로 형성하기 때문이다.That is, the difference between the first embodiment and the second embodiment is that the thin film transistor substrate of the second embodiment forms the buffer layer 420 on the entire surface of the substrate 400. This is because the light shielding layer 480 and the oxide semiconductor layer 430 are formed by different mask processes.

이하, 첨부된 도면을 참조하여 본 발명의 제 2 실시 예의 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 6a 내지 도 6d는 본 발명의 제 2 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이며, 도 7은 본 발명의 제 2 실시 예의 박막 트랜지스터 기판의 제조 방법을 나타낸 순서도이다.6A through 6D are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a second exemplary embodiment of the present invention, and FIG. 7 is a flowchart illustrating a method of manufacturing a thin film transistor substrate according to a second exemplary embodiment of the present invention.

도 6a와 같이, 제 1 마스크를 이용하여 기판(400) 상에 차광층(480)을 형성(S205)한다. 도시하지는 않았으나, 차광층(480)과 동일 층에는 컬러 필터 기판과 박막 트랜지스터 기판을 정확하게 합착하기 위한 얼라인 키(Align key)가 더 형성되며, 이 경우, 차광층(480)과 얼라인 키는 동일한 마스크 공정으로 형성되는 것이 바람직하다. 그리고, 차광층(480)을 포함하는 기판(400) 전면에 버퍼층(420)을 형성한다.6A, the light blocking layer 480 is formed on the substrate 400 using the first mask (S205). Although not shown, an alignment key for accurately bonding the color filter substrate and the thin film transistor substrate is formed on the same layer as the light blocking layer 480. In this case, the light blocking layer 480 and the alignment key are It is preferable to form by the same mask process. The buffer layer 420 is formed on the entire surface of the substrate 400 including the light blocking layer 480.

이어, 도 6b와 같이, 제 2 마스크를 이용하여 버퍼층(420) 상에 산화물 반도체층(430), 게이트 절연막(410) 및 게이트 전극(410a)을 형성(S210)한다. 이 때, 제 2 마스크는 하프 톤 마스크인 것이 바람직하다. 특히, 산화물 반도체층(430)의 폭을 차광층(480)의 폭보다 좁게 형성하여, 차광층(480)이 백라이트에서 방출되는 광 중 산화물 반도체층(430)으로 입사되는 광을 효율적으로 차단할 수 있다. 또한, 게이트 전극(410a)은 산화물 반도체층(430)의 폭보다 좁은 폭을 갖는 것이 바람직하다.6B, the oxide semiconductor layer 430, the gate insulating layer 410, and the gate electrode 410a are formed on the buffer layer 420 using the second mask (S210). At this time, the second mask is preferably a halftone mask. In particular, the width of the oxide semiconductor layer 430 is formed to be narrower than the width of the light blocking layer 480, so that the light blocking layer 480 can efficiently block light incident to the oxide semiconductor layer 430 from the light emitted from the backlight. have. In addition, the gate electrode 410a preferably has a width narrower than that of the oxide semiconductor layer 430.

이어, 도 6c와 같이, 게이트 전극(410a)을 포함한 기판(400) 전면에 층간 절연막(450)을 형성하고, 제 3 마스크를 이용하여 층간 절연막(450)을 선택적으로 제거하여, 산화물 반도체층(430)을 노출시키는 소스 콘택홀(미도시)와 드레인 콘택홀(미도시)을 형성(S215)한다. 그리고, 층간 절연막(450) 상에 금속층을 증착하고, 제 4 마스크를 이용하여 이를 패터닝하여 각각 소스 콘택홀(미도시)와 드레인 콘택홀(미도시)을 통해 산화물 반도체층(430)과 전기적으로 접속된 소스 전극(440a)과 드레인 전극(440b)을 형성(S220)한다.6C, an interlayer insulating film 450 is formed on the entire surface of the substrate 400 including the gate electrode 410a, and the interlayer insulating film 450 is selectively removed using a third mask to form an oxide semiconductor layer ( A source contact hole (not shown) and a drain contact hole (not shown) exposing 430 are formed (S215). Then, a metal layer is deposited on the interlayer insulating film 450 and patterned using a fourth mask to electrically connect with the oxide semiconductor layer 430 through a source contact hole (not shown) and a drain contact hole (not shown), respectively. The connected source electrode 440a and the drain electrode 440b are formed (S220).

이어, 도 6d와 같이, 소스, 드레인 전극(440a, 440b)를 포함한 층간 절연막(450) 전면에 보호막(460)을 형성하고, 제 5 마스크를 이용하여 드레인 전극(440b)을 노출시키도록 보호막(460)을 선택적으로 제거하여 화소 콘택홀(미도시)을 형성(S225)한다. 그리고, 보호막(460) 상에 화소 콘택홀(미도시)을 통해 드레인 전극(440b)과 전기적으로 접속되는 화소 전극(470)을 형성(S230)한다.Next, as shown in FIG. 6D, the passivation layer 460 is formed on the entire surface of the interlayer insulating layer 450 including the source and drain electrodes 440a and 440b, and the drain layer 440b is exposed using the fifth mask. 460 is selectively removed to form a pixel contact hole (not shown) (S225). In operation S230, a pixel electrode 470 that is electrically connected to the drain electrode 440b through a pixel contact hole (not shown) is formed on the passivation layer 460.

상기와 같은, 본 발명의 제 1, 제 2 실시 예의 박막 트랜지스터 기판은 총 2 마스크를 줄여 총 6 마스크를 이용하여 박막 트랜지스터 기판을 제조하므로, 제조 공정이 단순화되며 제조 비용을 절감할 수 있다. 더욱이, 마스크 수의 저감으로 공정상으로는 각 마스크에 소요되는 노광 및 현상의 포토 공정과, 식각, 세정 공정 등을 생략할 수 있어, 10여 스텝을 줄여 수율을 향상시킬 수 있다. 결과적으로, 박막 트랜지스터 기판의 제조 단가를 줄이고, 공정을 간소화하여 공정 시간을 줄여 생산성 및 제조 수율을 향상시킬 수 있다.As described above, since the thin film transistor substrates of the first and second embodiments of the present invention manufacture a thin film transistor substrate using a total of six masks by reducing two masks in total, the manufacturing process may be simplified and the manufacturing cost may be reduced. In addition, the reduction of the number of masks can omit the photo process, the etching, the cleaning process, and the like required for each mask in the process, so that the yield can be improved by reducing about ten steps. As a result, the manufacturing cost of the thin film transistor substrate may be reduced, and the process may be simplified to reduce the process time, thereby improving productivity and manufacturing yield.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Will be apparent to those of ordinary skill in the art.

300, 400: 기판 310, 410: 게이트 절연막
310a, 410a: 게이트 전극 320, 420: 버퍼층
330, 430: 산화물 반도체층 340a, 440a: 소스 전극
340b, 440b: 드레인 전극 350, 450: 층간 절연막
360, 460: 보호막 360a, 460a: 화소 콘택홀
370, 470: 화소 전극 380, 480: 차광층300, 400: substrate 310, 410: gate insulating film
310a and 410a: gate electrodes 320 and 420: buffer layer
330 and 430: oxide semiconductor layers 340a and 440a: source electrode
340b and 440b: drain electrodes 350 and 450: interlayer insulating film
360, 460: protective film 360a, 460a: pixel contact hole
370 and 470: pixel electrodes 380 and 480: light shielding layer

Claims (12)

기판;
상기 기판 상에 차례로 형성된 차광층, 버퍼층 및 산화물 반도체층;
상기 산화물 반도체층 상에 차례로 형성된 게이트 절연막과 게이트 전극;
상기 게이트 전극을 포함한 상기 기판 전면에 형성된 층간 절연막;
상기 층간 절연막을 선택적으로 제거하여 상기 산화물 반도체층을 노출시키는 소스 콘택홀과 드레인 콘택홀을 통해 각각 상기 산화물 반도체층과 전기적으로 접속된 소스 전극과 드레인 전극;
상기 소스 전극과 드레인 전극을 포함한 상기 층간 절연막 전면에 형성된 보호막; 및
상기 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속된 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.Board;
A light blocking layer, a buffer layer, and an oxide semiconductor layer sequentially formed on the substrate;
A gate insulating film and a gate electrode sequentially formed on the oxide semiconductor layer;
An interlayer insulating film formed on an entire surface of the substrate including the gate electrode;
A source electrode and a drain electrode electrically connected to the oxide semiconductor layer through a source contact hole and a drain contact hole for selectively removing the interlayer insulating layer to expose the oxide semiconductor layer;
A protective film formed on an entire surface of the interlayer insulating film including the source electrode and the drain electrode; And
And a pixel electrode electrically connected to the drain electrode through a pixel contact hole for selectively removing the passivation layer to expose the drain electrode. 제 1 항에 있어서,
상기 산화물 반도체층의 폭은 상기 차광층의 폭보다 좁은 것을 특징으로 하는 박막 트랜지스터 기판.The method of claim 1,
And the width of the oxide semiconductor layer is narrower than that of the light blocking layer. 제 1 항에 있어서,
상기 차광층은 몰리브덴, 크롬, 구리, 탄탈륨, 알루미늄 중 선택된 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.The method of claim 1,
The light shielding layer is a thin film transistor substrate, characterized in that formed of a material selected from molybdenum, chromium, copper, tantalum, aluminum. 제 1 항에 있어서,
상기 차광층과 동일 층에 형성된 얼라인 키를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.The method of claim 1,
The thin film transistor substrate further comprising an alignment key formed on the same layer as the light blocking layer. 제 1 마스크를 이용하여 기판 상에 차례로 차광층, 버퍼층 및 산화물 반도체층을 형성하는 단계;
제 2 마스크를 이용하여 상기 산화물 반도체층 상에 차례로 게이트 절연막과 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함한 상기 기판 전면에 층간 절연막을 형성하고, 제 3 마스크를 이용하여 상기 층간 절연막을 선택적으로 제거하여 상기 산화물 반도체층을 노출시키는 소스 콘택홀과 드레인 콘택홀을 형성하는 단계;
제 4 마스크를 이용하여 상기 층간 절연막 상에 형성되며, 상기 소스 콘택홀과 드레인 콘택홀을 통해 각각 상기 산화물 반도체층과 전기적으로 접속되는 소스 전극과 드레인 전극을 형성하는 단계;
상기 소스 전극과 드레인 전극을 포함한 상기 층간 절연막 전면에 보호막을 형성하고, 제 5 마스크를 이용하여 상기 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 형성하는 단계; 및
제 6 마스크를 이용하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.Forming a light shielding layer, a buffer layer, and an oxide semiconductor layer on the substrate in sequence using a first mask;
Forming a gate insulating film and a gate electrode on the oxide semiconductor layer in sequence using a second mask;
Forming an interlayer insulating film over the substrate including the gate electrode, and selectively removing the interlayer insulating film using a third mask to form a source contact hole and a drain contact hole exposing the oxide semiconductor layer;
Forming a source electrode and a drain electrode formed on the interlayer insulating layer using a fourth mask and electrically connected to the oxide semiconductor layer through the source contact hole and the drain contact hole, respectively;
Forming a protective film over an entire surface of the interlayer insulating film including the source electrode and the drain electrode, and selectively removing the protective film using a fifth mask to form a pixel contact hole exposing the drain electrode; And
Forming a pixel electrode electrically connected to the drain electrode through the pixel contact hole using a sixth mask. 제 5 항에 있어서,
상기 산화물 반도체층의 폭이 상기 차광층의 폭보다 좁도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 5, wherein
And the width of the oxide semiconductor layer is smaller than the width of the light blocking layer. 제 5 항에 있어서,
상기 차광층은 몰리브덴, 크롬, 구리, 탄탈륨, 알루미늄 중 선택된 물질로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 5, wherein
The light blocking layer is formed of a material selected from molybdenum, chromium, copper, tantalum and aluminum. 제 5 항에 있어서,
상기 제 1 마스크를 이용하여 차광층과 동일 층에 얼라인 키를 더 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 5, wherein
And forming an alignment key on the same layer as the light shielding layer by using the first mask. 제 1 마스크를 이용하여 기판 상에 차례로 차광층을 형성하는 단계;
상기 차광층을 포함하는 상기 기판 전면에 버퍼층을 형성하고, 제 2 마스크를 이용하여, 차례로 산화물 반도체층, 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함한 상기 기판 전면에 층간 절연막을 형성하고, 제 3 마스크를 이용하여 상기 층간 절연막을 선택적으로 제거하여 상기 산화물 반도체층을 노출시키는 소스 콘택홀과 드레인 콘택홀을 형성하는 단계;
제 4 마스크를 이용하여 상기 층간 절연막 상에 형성되며, 상기 소스 콘택홀과 드레인 콘택홀을 통해 각각 상기 산화물 반도체층과 전기적으로 접속되는 소스 전극과 드레인 전극을 형성하는 단계;
상기 소스 전극과 드레인 전극을 포함한 상기 층간 절연막 전면에 보호막을 형성하고, 제 5 마스크를 이용하여 상기 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 형성하는 단계; 및
제 6 마스크를 이용하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.Forming a light blocking layer on a substrate in sequence using a first mask;
Forming a buffer layer over the entire surface of the substrate including the light blocking layer, and sequentially forming an oxide semiconductor layer, a gate insulating film, and a gate electrode using a second mask;
Forming an interlayer insulating film on the entire surface of the substrate including the gate electrode, and selectively removing the interlayer insulating film using a third mask to form a source contact hole and a drain contact hole exposing the oxide semiconductor layer;
Forming a source electrode and a drain electrode formed on the interlayer insulating layer using a fourth mask and electrically connected to the oxide semiconductor layer through the source contact hole and the drain contact hole, respectively;
Forming a protective film over an entire surface of the interlayer insulating film including the source electrode and the drain electrode, and selectively removing the protective film using a fifth mask to form a pixel contact hole exposing the drain electrode; And
Forming a pixel electrode electrically connected to the drain electrode through the pixel contact hole using a sixth mask. 제 9 항에 있어서,
상기 산화물 반도체층의 폭이 상기 차광층의 폭보다 좁도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 9,
And the width of the oxide semiconductor layer is smaller than the width of the light blocking layer. 제 9 항에 있어서,
상기 차광층은 몰리브덴, 크롬, 구리, 탄탈륨, 알루미늄 중 선택된 물질로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 9,
The light blocking layer is formed of a material selected from molybdenum, chromium, copper, tantalum and aluminum. 제 9 항에 있어서,
상기 제 1 마스크를 이용하여 차광층과 동일 층에 얼라인 키를 더 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 9,
And forming an alignment key on the same layer as the light shielding layer by using the first mask.
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