KR20170078175A - Organic light emitting display and method of fabricating the same - Google Patents

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Abstract

본 발명은 구조를 단순화할 수 있고 마스크 공정 수를 저감할 수 있는 유기 발광 표시 장치 및 그 제조 방법에 관한 것으로, 본 발명에 따른 유기 발광 표시 장치 및 그 제조 방법은 기판 상에 배치되는 박막트랜지스터와; 그 박막트랜지스터와 접속되는 발광 소자와; 발광 소자의 애노드 전극 및 캐소드 전극 중 어느 하나와 접속되는 보조 상부 전극과; 보조 상부 전극과 접속되는 보조 하부 전극을 구비하며, 보조 하부 전극은 기판의 트렌치 내에 매립됨으로써 구조 안정성을 확보할 수 있다.The present invention relates to an organic light emitting diode display capable of simplifying a structure and capable of reducing the number of mask processes and a method of manufacturing the same, and an OLED display and a method of manufacturing the same, ; A light emitting element connected to the thin film transistor; An auxiliary upper electrode connected to one of the anode electrode and the cathode electrode of the light emitting device; And an auxiliary lower electrode connected to the auxiliary upper electrode, and the auxiliary lower electrode is embedded in the trench of the substrate to ensure the structural stability.

Description

유기 발광 표시 장치 및 그 제조 방법{ORGANIC LIGHT EMITTING DISPLAY AND METHOD OF FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to an organic light emitting diode (OLED) display device,

본 발명은 유기 발광 표시 장치 및 그 제조 방법에 관한 것으로, 특히 구조를 단순화할 수 있고 마스크 공정 수를 저감할 수 있는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an organic light emitting diode (OLED) display and a method of manufacturing the same, and more particularly, to an OLED display capable of simplifying a structure and reducing the number of mask processes and a method of manufacturing the same.

다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치로 유기 발광층의 발광량을 제어하여 영상을 표시하는 유기 발광 표시 장치 등이 각광받고 있다. 이 유기 발광 표시 장치(OLED)는 자발광 소자로서, 소비전력이 낮고, 고속의 응답 속도, 높은 발광 효율, 높은 휘도 및 광시야각을 가진다.The image display device that realizes various information on the screen is a core technology of the information communication age and it is becoming thinner, lighter, more portable and higher performance. Accordingly, an organic light emitting display device for displaying an image by controlling the amount of light emitted from the organic light emitting layer by using a flat panel display capable of reducing weight and volume, which is a disadvantage of a cathode ray tube (CRT) This organic light emitting diode OLED is a self-luminous device having low power consumption, high response speed, high luminous efficiency, high luminance and wide viewing angle.

이러한, 유기 발광 표시장치를 제조하기 위해서는 포토 마스크를 이용한 마스크 공정이 다수번 수행된다. 각 마스크 공정은 세정, 노광, 현상 및 식각 등의 부속 공정들을 수반한다. 이에 따라, 한 번의 마스크 공정이 추가될 때마다, 유기 발광 표시장치를 제조하기 위한 제조 시간 및 제조 비용이 상승하고, 불량 발생률이 증가하여 제조 수율이 낮아지는 문제점이 있다. 따라서, 생산비를 절감하고, 생산수율 및 생산효율을 개선하기 위해서 구조를 단순화하고 마스크 공정 수를 줄이기 위한 방안이 요구되고 있다. In order to manufacture such an OLED display device, a mask process using a photomask is performed many times. Each mask process involves associated processes such as cleaning, exposure, development, and etching. Accordingly, every time one mask process is added, there is a problem that the manufacturing time and manufacturing cost for manufacturing the organic light emitting display device are increased, the defect incidence is increased, and the manufacturing yield is lowered. Therefore, there is a need to simplify the structure and reduce the number of mask processes in order to reduce the production cost, improve the production yield and production efficiency.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 구조를 단순화할 수 있고 마스크 공정 수를 저감할 수 있는 유기 발광 표시 장치 및 그 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide an organic light emitting display device and a method of manufacturing the same which can simplify the structure and reduce the number of mask processes.

상기 목적을 달성하기 위하여, 본 발명에 따른 유기 발광 표시 장치는 기판 상에 배치되는 박막트랜지스터와; 박막트랜지스터와 접속되는 발광 소자와; 발광 소자의 애노드 전극 및 캐소드 전극 중 어느 하나와 접속되는 보조 상부 전극과; 보조 상부 전극과 접속되는 보조 하부 전극을 구비하며, 보조 하부 전극은 기판의 트렌치 내에 매립됨으로써 구조 안정성을 확보할 수 있다.According to an aspect of the present invention, there is provided an OLED display including: a thin film transistor disposed on a substrate; A light emitting element connected to the thin film transistor; An auxiliary upper electrode connected to one of the anode electrode and the cathode electrode of the light emitting device; And an auxiliary lower electrode connected to the auxiliary upper electrode, and the auxiliary lower electrode is embedded in the trench of the substrate to ensure the structural stability.

본 발명에서는 차광층과, 보조 하부 전극을 동일한 하나의 마스크 공정을 통해 형성하고, 산화물 반도체층과, 내열 버퍼층 및 제2 버퍼막을 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에 따른 유기 발광 표시 장치는 종래보다 적어도 총 2회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있으며 비용을 절감할 수 있다.In the present invention, the light-shielding layer and the auxiliary lower electrode are formed through the same mask process, and the oxide semiconductor layer, the heat-resistant buffer layer and the second buffer film are formed through the same mask process. Accordingly, the organic light emitting diode display according to the present invention can reduce the number of mask processes at least two times in total, thereby improving the productivity and reducing the cost.

또한, 본 발명에서는 보조 하부 전극이 기판의 트렌치 내에 매립되고, 기판 상에 내열 버퍼층이 배치되므로 내열 버퍼층에 의한 보조 하부 전극을 포함하는 신호 라인의 침식 불량을 방지할 수 있어 구조 안정성을 확보할 수 있다.In the present invention, since the auxiliary lower electrode is buried in the trench of the substrate and the heat resistant buffer layer is disposed on the substrate, erosion failure of the signal line including the auxiliary lower electrode by the heat resistant buffer layer can be prevented, have.

도 1은 본 발명에 따른 유기 발광 표시 장치의 제1 실시 예를 나타내는 단면도이다.
도 2는 본 발명에 따른 유기 발광 표시 장치의 제2 실시 예를 나타내는 단면도이다.
도 3a 내지 도 3d는 도 1에 도시된 차광층, 보조 하부 전극, 패드 하부 전극 및 얼라인키와, 트렌치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4e는 도 2에 도시된 차광층, 보조 하부 전극, 패드 하부 전극 및 얼라인키와, 트렌치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 기판 상에 표면 처리를 실시하지 않은 비교예와 기판 상에 표면 처리를 실시한 실시예를 비교한 도면이다.
도 6a 내지 도 6h는 도 1에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view showing a first embodiment of an organic light emitting diode display according to the present invention.
2 is a cross-sectional view showing a second embodiment of an organic light emitting diode display according to the present invention.
3A to 3D are cross-sectional views illustrating a method of manufacturing the light-shielding layer, the auxiliary lower electrode, the pad lower electrode, the alignment pad, and the trench shown in FIG.
4A to 4E are cross-sectional views illustrating a method of manufacturing the light-shielding layer, the auxiliary lower electrode, the pad lower electrode, the alignment pad, and the trench shown in FIG.
Fig. 5 is a diagram showing a comparison between a comparative example in which no surface treatment is performed on the substrate and an embodiment in which the surface treatment is performed on the substrate.
6A to 6H are cross-sectional views illustrating a method of manufacturing the organic light emitting display shown in FIG.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 유기 발광 표시 장치의 단면도이다. 1 is a cross-sectional view of an OLED display according to the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 유기 발광 표시 장치는 스위칭 박막 트랜지스터(도시하지 않음), 구동 박막 트랜지스터(100), 유기발광 다이오드(130)와, 스토리지 커패시터(140)와, 보조 전극(160), 신호 패드(150) 및 얼라인키(170)를 구비한다. 1, the organic light emitting display according to the present invention includes a switching thin film transistor (not shown), a driving thin film transistor 100, an organic light emitting diode 130, a storage capacitor 140, A signal pad 150, and an alignment key 170, as shown in FIG.

구동 박막트랜지스터(100)는 게이트 전극(106), 소스 전극(108), 드레인 전극(110) 및 산화물 반도체층(104)을 구비한다. 한편, 스위칭 박막트랜지스터는 구동 박막트랜지스터(110)와 동일 구조로 형성되므로, 구동 박막트랜지스터(100)와 동일한 구성요소를 구비한다.The driving thin film transistor 100 includes a gate electrode 106, a source electrode 108, a drain electrode 110 and an oxide semiconductor layer 104. The switching thin film transistor has the same structure as that of the driving thin film transistor 110, and thus has the same components as the driving thin film transistor 100.

게이트 전극(106)은 그 게이트 전극(106)과 동일 패턴의 게이트 절연 패턴(112) 상에 형성된다. 이 게이트 전극(106)은 게이트 절연 패턴(112)을 사이에 두고, 산화물 반도체층(104)과 중첩된다. 이러한 게이트 전극(106)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. The gate electrode 106 is formed on the gate insulating pattern 112 in the same pattern as that of the gate electrode 106 thereof. The gate electrode 106 overlaps the oxide semiconductor layer 104 with the gate insulating pattern 112 interposed therebetween. The gate electrode 106 may be formed of one of Mo, Al, Cr, Au, Ti, Ni, Ne, But may be a single layer or a multilayer of these alloys, but is not limited thereto.

소스 전극(108)은 층간 절연막(116)을 관통하는 소스 컨택홀(124S)을 통해 산화물 반도체층(104)과 접속된다. 드레인 전극(110)은 층간 절연막(116)을 관통하는 드레인 컨택홀(124D)을 통해 산화물 반도체층(104)과 접속된다. 또한, 드레인 전극(110)은 보호막(118) 및 평탄화층(148)을 관통하도록 형성된 화소 컨택홀(120)을 통해 애노드 전극(132)과 접속된다. The source electrode 108 is connected to the oxide semiconductor layer 104 through the source contact hole 124S penetrating the interlayer insulating film 116. [ The drain electrode 110 is connected to the oxide semiconductor layer 104 through the drain contact hole 124D penetrating the interlayer insulating film 116. [ The drain electrode 110 is connected to the anode electrode 132 through a pixel contact hole 120 formed to pass through the passivation layer 118 and the planarization layer 148.

이러한 소스 전극(108) 및 드레인 전극(110)은 투명 도전층(172a)과, 그 투명 도전층(172a) 상에 형성되는 불투명 도전층(172b)으로 이루어진다. 투명 도전층(172a)은 ITO 등의 투명 도전성 물질로 이루어지며, 불투명 도전층(172b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있지만, 이에 한정되지 않는다.The source electrode 108 and the drain electrode 110 are composed of a transparent conductive layer 172a and an opaque conductive layer 172b formed on the transparent conductive layer 172a. The opaque conductive layer 172b is made of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) (Ni), neodymium (Nd), and copper (Cu), or an alloy thereof. However, the present invention is not limited thereto.

산화물 반도체층(104)은 게이트 절연 패턴(112) 상에 게이트 전극(106)과 중첩되게 형성되어 제1 소스 및 제1 드레인 전극(108,110) 사이에 채널을 형성한다. 이 산화물 반도체층(104)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 이러한 산화물 반도체층(104)과 차광층(102) 사이와, 신호 링크(174) 및 보조 하부 전극(162) 사이에는 제1 버퍼막(126), 내열 버퍼층(122) 및 제2 버퍼막(128)이 순차적으로 적층되어 소자의 안정성을 효과적으로 확보할 수 있다. 여기서, 내열 버퍼층(122) 및 제2 버퍼막(128)은 동일 패턴으로 형성된다. The oxide semiconductor layer 104 is formed to overlap the gate electrode 106 on the gate insulating pattern 112 to form a channel between the first source and first drain electrodes 108 and 110. The oxide semiconductor layer 104 is formed of an oxide containing at least one metal selected from Zn, Cd, Ga, In, Sn, Hf and Zr. The first buffer layer 126, the heat resistant buffer layer 122, and the second buffer layer 128 (between the oxide semiconductor layer 104 and the light shielding layer 102) and between the signal link 174 and the auxiliary lower electrode 162 ) Are stacked in this order so that the stability of the device can be effectively ensured. Here, the heat-resistant buffer layer 122 and the second buffer film 128 are formed in the same pattern.

내열 버퍼층(122)은 제1 및 제2 버퍼막(126,128)에 비해 유전율이 낮은 유기막 재질, 예를 들어 아크릴 수지로 형성된다. 이러한 내열 버퍼층(122)은 스위칭 및 구동 박막트랜지스터(100)의 산화물 반도체층(104) 하부에 형성된다. 또한, 내열 버퍼층(122)은 게이트 라인, 데이터 라인 및 전원 라인 중 적어도 어느 하나의 신호 라인과, 신호 패드(150) 사이를 연결하는 신호 링크들(174) 사이의 하부에 형성된다. 뿐만 아니라, 내열 버퍼층(122)은 신호 라인과, 그 신호 라인과 교차(중첩)하는 보조 하부 전극(162) 사이에도 형성된다. 이에 따라, 신호 라인 및 신호 링크 각각과, 기판(101)의 트렌치(101)에 매립된 보조 하부 전극(162) 사이와, 스위칭 및 구동 박막트랜지스터(100)의 전극들 각각과, 차광층(102) 사이의 기생 커패시터의 용량값은 내열 버퍼층(122)의 유전율에 비례하여 감소된다. 이에 따라, 신호 라인 및 신호 링크 각각과, 기판(101)의 트렌치(101)에 매립된 보조 하부 전극(162) 간의 신호 간섭, 및 스위칭 및 구동 박막트랜지스터(100)의 전극들 각각과, 보조 하부 전극(162)과 연결된 차광층(102) 간의 신호신호 간섭을 최소화할 수 있다. The heat-resistant buffer layer 122 is formed of an organic material having a lower dielectric constant than that of the first and second buffer films 126 and 128, for example, an acrylic resin. The heat resistant buffer layer 122 is formed under the oxide semiconductor layer 104 of the switching and driving thin film transistor 100. Further, the heat-resistant buffer layer 122 is formed below the signal line between at least one of the gate line, the data line, and the power supply line, and the signal links 174 connecting the signal pad 150. In addition, the heat-resistant buffer layer 122 is also formed between the signal line and the auxiliary lower electrode 162 crossing (overlapping) with the signal line. Thus, the signal line and the signal link, the auxiliary lower electrode 162 embedded in the trench 101 of the substrate 101, the electrodes of the switching and driving thin film transistor 100, and the light shielding layer 102 ) Is decreased in proportion to the dielectric constant of the heat-resistant buffer layer 122. The capacitance value of the parasitic capacitor between the gate- Signal interference between each of the signal line and the signal link and the auxiliary lower electrode 162 buried in the trench 101 of the substrate 101 and between the electrodes of the switching and driving thin film transistor 100, It is possible to minimize signal signal interference between the electrode 162 and the light shielding layer 102 connected thereto.

제2 버퍼막(128)은 내열 버퍼층(122)과 동일 패턴으로 내열 버퍼층(122) 상에 형성되어 유기막 재질의 내열 버퍼층(122)에서 발생하는 가스(fume)를 차단하므로, 그 가스에 의한 박막트랜지스터(100)의 열화 등을 방지할 수 있다. 이러한 제2 버퍼막(128)은 제1 버퍼막(126)과 마찬가지로 SiNx 또는 SiOx로 형성된다.The second buffer layer 128 is formed on the heat resistant buffer layer 122 in the same pattern as the heat resistant buffer layer 122 to block the gas fume generated in the heat resistant buffer layer 122 made of an organic film. Deterioration of the thin film transistor 100 can be prevented. The second buffer layer 128 is formed of SiNx or SiOx similarly to the first buffer layer 126.

산화물 반도체층(104)과 중첩되는 차광층(102)은 기판(101)의 트렌치 내에 매립된다. 이 차광층(102)은 외부로부터 입사되는 광을 흡수하거나 반사하므로, 산화물 반도체층(104)으로 입사되는 광을 최소화할 수 있다. 이러한 차광층(102)은 Mo, Ti, Al, Cu, Cr, Co, W, Ta, Ni, Au, Ag, Sn, Zn과 같은 불투명 금속으로 형성된다. The light shielding layer 102 overlapping with the oxide semiconductor layer 104 is buried in the trench of the substrate 101. [ Since the light-shielding layer 102 absorbs or reflects light incident from the outside, the light incident on the oxide semiconductor layer 104 can be minimized. The light shielding layer 102 is formed of an opaque metal such as Mo, Ti, Al, Cu, Cr, Co, W, Ta, Ni, Au, Ag,

스토리지 커패시터(140)는 층간 절연막(116)을 사이에 두고 중첩되는 스토리지 하부 전극(142)과 스토리지 상부 전극(144)을 구비한다. 이 때, 스토리지 하부 전극(142)은 게이트 전극(106)과 동일층인 게이트 절연 패턴(112) 상에, 게이트 전극(106)과 동일재질로 형성된다. 스토리지 상부 전극(144)은 소스 전극(108)과 동일층인 층간 절연막(116) 상에, 소스 전극(108)과 동일 재질로 형성된다. The storage capacitor 140 includes a storage lower electrode 142 and a storage upper electrode 144 which are overlapped with each other with an interlayer insulating film 116 interposed therebetween. At this time, the storage lower electrode 142 is formed of the same material as the gate electrode 106 on the gate insulating pattern 112 which is the same layer as the gate electrode 106. The storage upper electrode 144 is formed of the same material as the source electrode 108 on the interlayer insulating film 116 which is the same layer as the source electrode 108. [

발광 소자(130)는 박막 트랜지스터(100)의 드레인 전극(110)과 접속된 애노드 전극(132)과, 애노드 전극(132) 상에 형성되는 유기 발광층(134)과, 유기 발광층(134) 위에 형성된 캐소드 전극(136)을 구비한다.The light emitting device 130 includes an anode electrode 132 connected to the drain electrode 110 of the thin film transistor 100, an organic light emitting layer 134 formed on the anode electrode 132, And a cathode electrode 136.

애노드 전극(132)은 보호막(118) 및 평탄화층(148)을 관통하는 화소 컨택홀(120)을 통해 노출된 드레인 전극(110)과 접속된다. 한편, 애노드 전극(132)은 전면 발광형 유기 발광 표시 장치인 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전층과, 알루미늄(Al), 은(Ag), APC(Ag;Pb;Cu) 등을 포함하는 금속층이 적층된 구조로 형성된다. The anode electrode 132 is connected to the drain electrode 110 exposed through the passivation layer 118 and the pixel contact hole 120 penetrating the planarization layer 148. The anode electrode 132 may be a transparent conductive layer such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) ), APC (Ag; Pb; Cu), or the like.

유기 발광층(134)은 뱅크(138)에 의해 마련된 발광 영역의 애노드 전극(132) 상에 형성된다. 유기 발광층(134)은 애노드 전극(132) 상에 정공 관련층, 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다.The organic light emitting layer 134 is formed on the anode electrode 132 of the light emitting region provided by the bank 138. [ The organic light-emitting layer 134 is formed on the anode electrode 132 in the order of the hole-related layer, the light-emitting layer, and the electron-related layer in the reverse order.

뱅크(138)는 유기 발광층(134)과 접촉하는 내측면과, 애노드 전극(132)의 측면을 덮도록 애노드 전극(132)의 측면을 따라 배치되는 외측면을 가진다. 이에 따라, 뱅크(138)는 발광 영역을 제외한 애노드 전극(132)의 테두리를 따라 애노드 전극(132)의 측면을 덮도록 형성되므로, 발광 영역이 개방된 섬(island)모양을 갖는다. 이러한 뱅크(138)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크(138)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재를 포함한다.The bank 138 has an inner surface in contact with the organic light emitting layer 134 and an outer surface disposed along the side surface of the anode electrode 132 so as to cover the side surface of the anode electrode 132. [ Accordingly, the bank 138 is formed so as to cover the side surface of the anode electrode 132 along the rim of the anode electrode 132 except for the light emitting region, so that the light emitting region has an open island shape. These banks 138 may be formed of an opaque material (e.g., black) to prevent optical interference between adjacent sub-pixels. In this case, the bank 138 includes a light shielding material made of at least one of a color pigment, an organic black, and a carbon.

캐소드 전극(136)은 유기 발광층(134)을 사이에 두고 애노드 전극(132)과 대향하도록 유기 발광층(134) 및 뱅크(138)의 상부면 및 측면 상에 형성된다. 이 캐소드 전극(136)은 전면 발광형 유기 발광 표시 장치인 경우, 투명 전도성 산화막(Transparent Conductive Oxide; TCO)으로 형성된다. The cathode electrode 136 is formed on the upper surface and side surfaces of the organic light emitting layer 134 and the bank 138 so as to face the anode electrode 132 with the organic light emitting layer 134 therebetween. The cathode electrode 136 is formed of a transparent conductive oxide (TCO) in the case of a front emission type organic light emitting display.

이러한 유기 발광 표시 장치가 대면적화 될수록 증가하는 캐소드 전극(136)의 저항 성분을 감소시키기 위해, 보조 전극(160)이 형성된다. 보조 전극(160)은 보조 하부 전극(162), 보조 중간 전극(164) 및 보조 상부 전극(166)을 구비한다.An auxiliary electrode 160 is formed to reduce the resistance component of the cathode electrode 136 which increases as the OLED display becomes larger. The auxiliary electrode 160 includes an auxiliary lower electrode 162, an auxiliary intermediate electrode 164, and an auxiliary upper electrode 166.

보조 하부 전극(162)은 기판(101)의 트렌치(101a) 내에 매립되며, 차광층(102)과 동일 재질로 형성된다. 이러한 기판(101)의 트렌치(101) 내에 보조 하부 전극(162)이 매립되어 신호 간섭을 차단하는 내열 버퍼층(후막) 하부에 형성되므로, 종래 후막인 유기막 상에 형성되는 보조 하부 전극에 비해 침식 등 공정 불량을 방지할 수 있어 구조 안정성을 확보할 수 있다.The auxiliary lower electrode 162 is buried in the trench 101a of the substrate 101 and is formed of the same material as the light shielding layer 102. [ Since the auxiliary lower electrode 162 is buried in the trench 101 of the substrate 101 and formed below the heat resistant buffer layer (thick film) blocking the signal interference, It is possible to prevent the defective process and ensure the structural stability.

보조 중간 전극(164)은 제1 버퍼막(126) 및 층간 절연막(116)을 관통하는 제1 보조 컨택홀(168a)을 통해 노출된 보조 하부 전극(162)과 전기적으로 접속된다. 이 보조 중간 전극(164)은 투명 도전층(172a)과, 그 투명 도전층(172a) 상에 형성되는 불투명 도전층(172b)으로 이루어진다.The auxiliary intermediate electrode 164 is electrically connected to the auxiliary lower electrode 162 exposed through the first buffer film 126 and the first auxiliary contact hole 168a passing through the interlayer insulating film 116. [ This auxiliary intermediate electrode 164 is composed of a transparent conductive layer 172a and an opaque conductive layer 172b formed on the transparent conductive layer 172a.

보조 상부 전극(166)은 보호막(118) 및 평탄화층(148)을 관통하는 제2 보조 컨택홀(168b)을 통해 노출된 보조 중간 전극(164)과 전기적으로 접속된다. 이 보조 상부 전극(166)은 애노드 전극(132)과 동일 재질로 동일 평면 상에 형성된다.The auxiliary upper electrode 166 is electrically connected to the auxiliary intermediate electrode 164 exposed through the protective film 118 and the second auxiliary contact hole 168b penetrating the planarization layer 148. [ The auxiliary upper electrode 166 is formed on the same plane with the same material as the anode electrode 132.

보조 상부 전극(166) 상에 형성되는 격벽(146)은 하부면에서 상부면으로 갈수록 폭이 점차적으로 증가하는 역테이퍼 형상으로 형성된다. 이러한 격벽(146)에 의해 직진성을 가지고 성막되는 유기 발광층(134)은 격벽(146)의 상부면 및 뱅크(138)에 의해 노출된 발광 영역에 위치하는 애노드 전극(132)의 상부면 상에만 형성된다. 반면에, 유기 발광층(134)보다 스텝 커버리지가 좋은 캐소드 전극(136)은 격벽(146) 및 뱅크(138)의 측면에도 형성되므로 보조 상부 전극(166)과의 접촉이 용이하다. 한편, 보조 상부 전극(162)이 캐소드 전극(136)과 접속되는 것을 예로 들어 설명하였지만, 이외에도 보조 상부 전극(162)은 애노드 전극(132)과도 접속될 수 있다. The barrier ribs 146 formed on the auxiliary upper electrode 166 are formed in a reverse tapered shape in which the width gradually increases from the lower surface to the upper surface. The organic luminescent layer 134 formed by the barrier ribs 146 is formed only on the upper surface of the barrier rib 146 and on the upper surface of the anode electrode 132 located in the luminescent region exposed by the bank 138 do. On the other hand, since the cathode electrode 136 having a better step coverage than the organic light emitting layer 134 is formed on the side surfaces of the barrier rib 146 and the bank 138, contact with the auxiliary upper electrode 166 is facilitated. Although the auxiliary upper electrode 162 is connected to the cathode electrode 136, the auxiliary upper electrode 162 may be connected to the anode electrode 132.

신호 패드(150)는 신호 링크(174)를 통해 게이트 라인, 데이터 라인 및 전원 라인 중 적어도 어느 하나의 신호 라인과 접속된다. 이 신호 패드(150)는 패드 하부 전극(152) 및 패드 상부 전극(154)을 구비한다.The signal pad 150 is connected to a signal line of at least one of a gate line, a data line, and a power supply line through a signal link 174. [ The signal pad 150 includes a pad lower electrode 152 and a pad upper electrode 154.

패드 하부 전극(152)은 차광층(102)과 동일 재질로 기판(101)에 형성된 트렌치(101a) 내에 매립된다. 패드 상부 전극(154)은 버퍼막(126) 및 층간 절연막(116)을 관통하는 패드 컨택홀(156)을 통해 노출된 패드 하부 전극(152)과 전기적으로 접속된다. 이 패드 상부 전극(154)은 투명 도전층(172a)으로 형성된다. 이러한 패드 상부 전극(154)은 제1 보호막(118)을 관통하는 패드홀(158)을 통해 외부로 노출된다.The pad lower electrode 152 is embedded in the trench 101a formed in the substrate 101 with the same material as the light shielding layer 102. [ The pad upper electrode 154 is electrically connected to the pad lower electrode 152 exposed through the buffer film 126 and the pad contact hole 156 penetrating the interlayer insulating film 116. The pad upper electrode 154 is formed of a transparent conductive layer 172a. The pad upper electrode 154 is exposed to the outside through a pad hole 158 passing through the first protective film 118.

얼라인키(170)는 기판(101) 상에 박막층 형성시 이용되는 제조 장치(예를 들어 포토마스크, 새도우 마스크 등)와, 기판(101) 간의 위치를 정렬하는 기준이 된다. 이러한 얼라인 키(170)는 도 1에 도시된 바와 같이 차광층(102), 보조 하부 전극(162), 패드 하부 전극(152)과 함께 기판(101)의 트렌치(101a) 내에 매립되거나, 도 2에 도시된 바와 같이 차광층(102), 보조 하부 전극(162), 패드 하부 전극(152)이 트렌치(101) 내에 매립된 기판(101) 상에 형성된다.The alignment mark 170 serves as a reference for aligning the position between the substrate 101 and a manufacturing apparatus (e.g., a photomask, a shadow mask, or the like) used for forming a thin film layer on the substrate 101. [ The alignment key 170 is embedded in the trench 101a of the substrate 101 together with the light shielding layer 102, the auxiliary lower electrode 162 and the pad lower electrode 152 as shown in FIG. A light shielding layer 102, an auxiliary lower electrode 162 and a pad lower electrode 152 are formed on the substrate 101 embedded in the trench 101 as shown in FIG.

도 1에 도시된 얼라인키(170)는 도 3a 내지 도 3d에 도시된 바와 같이 전해 도금법 또는 무전해 도금법을 이용하여 형성된다. 구체적으로, 도 3a에 도시된 바와 같이 기판(101) 상에 포토리소그래피공정을 통해 포토레지스 패턴(182)을 형성한 후, 그 포토레지스트 패턴(182)을 마스크로 이용한 식각 공정을 통해 기판(101)을 패터닝함으로써 기판(101)에 다수개의 트렌치(101a)가 형성된다. 그런 다음, 도 3b에 도시된 바와 같이 포토레지스트 패턴(182)이 잔존하는 기판(101) 상에 시드(Seed) 금속(184)을 상온에서 증착한다. 여기서, 시드 금속(184)은 저저항 금속인 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 아연(Zn) 등이 이용된다. 그런 다음, 도 3c에 도시된 바와 같이 포토레지스트 패턴(182)을 스트립(strip)함으로써 포토레지스트 패턴(182)과, 그 포토레지스트 패턴(182) 상의 시드 금속(184)은 제거된다. 그런 다음, 트렌치(101a) 내에서 잔존하는 시드 금속(184)이 성장함으로써 도 3d에 도시된 바와 같이 트렌치(101a) 내에 차광층(102), 보조 하부 전극(162), 패드 하부 전극(152) 및 얼라인 키(170)가 동시에 형성된다. 한편, 전해 도금법 또는 무전해 도금법을 이용하여 시드 금속(Cu)으로 형성되는 차광층(102), 보조 하부 전극(162), 패드 하부 전극(152) 및 얼라인 키(170)는 증착 공정을 통해 구리(Cu)로 형성되는 박막층과 동등 수준의 비저항 특성을 가진다.The alignment mark 170 shown in FIG. 1 is formed using an electrolytic plating method or an electroless plating method as shown in FIGS. 3A to 3D. 3A, a photoresist pattern 182 is formed on the substrate 101 through a photolithography process, and then the photoresist pattern 182 is formed on the substrate 101 (see FIG. 3A) through an etching process using the photoresist pattern 182 as a mask. A plurality of trenches 101a are formed on the substrate 101. In this way, A seeded metal 184 is then deposited at room temperature on the substrate 101 where the photoresist pattern 182 remains as shown in FIG. 3B. Here, the seed metal 184 is made of low resistance metals such as silver (Ag), gold (Au), copper (Cu), nickel (Ni), tin (Sn), zinc (Zn) The photoresist pattern 182 and the seed metal 184 on the photoresist pattern 182 are then removed by stripping the photoresist pattern 182 as shown in Figure 3c. Subsequently, as the seed metal 184 remaining in the trench 101a grows, the light shielding layer 102, the auxiliary lower electrode 162, the pad lower electrode 152, and the like are formed in the trench 101a, And the alignment key 170 are simultaneously formed. The light shielding layer 102, the auxiliary lower electrode 162, the pad lower electrode 152, and the alignment key 170, which are formed of seed metal (Cu) using an electrolytic plating method or an electroless plating method, And has the same level of resistivity as that of the thin film layer formed of copper (Cu).

도 2에 도시된 얼라인키(170)는 도 4a 내지 도 4d에 도시된 바와 같이 다단차 포토레지스트 패턴(186)을 이용하여 형성된다. 구체적으로, 도 4a에 도시된 바와 같이 기판(101) 상에 불투명 금속층(170a)이 전면 증착된 다음, 그 불투명 금속층(170a) 상에 하프톤 마스크를 이용한 포토리소그래피 공정을 통해 불투명 금속층(170a) 상에 다단차 포토레지스트 패턴(186)이 형성된다. 다단차 포토레지스트 패턴(186)은 제1 두께를 가지는 제1 포토레지스트 패턴(186a)과, 제1 두께보다 두꺼운 제2 두께를 가지는 제2 포토레지스트 패턴(186b)을 구비한다. 이러한 다단차 포토레지스트 패턴(186)을 마스크로 이용한 식각 공정을 통해 불투명 금속층(170a) 및 기판(101)을 식각함으로써 도 4b에 도시된 바와 같이 다단차 포토레지스트 패턴(186)과 기판(101) 사이에 위치하는 불투명 금속층(170a)이 잔존하게 되고, 기판(101)에 트렌치(101a)가 형성된다.The alignment mark 170 shown in Fig. 2 is formed using the multi-stage photoresist pattern 186 as shown in Figs. 4A to 4D. 4A, an opaque metal layer 170a is entirely deposited on the substrate 101, and then an opaque metal layer 170a is formed on the opaque metal layer 170a through a photolithography process using a halftone mask, A multi-stage photoresist pattern 186 is formed. The multi-stage photoresist pattern 186 includes a first photoresist pattern 186a having a first thickness and a second photoresist pattern 186b having a second thickness that is thicker than the first thickness. The opaque metal layer 170a and the substrate 101 are etched through the etching process using the multi-stage photoresist pattern 186 as a mask to etch the multi-stage photoresist pattern 186 and the substrate 101 as shown in FIG. The opaque metal layer 170a positioned between the substrate 101 and the substrate 101 remains, and the trench 101a is formed in the substrate 101. [

그런 다음, 다단차 포토레지스트 패턴(186)을 에싱함으로써 제2 포토레지스트 패턴(186b)은 두께가 얇아지고, 제1 포토레지스트 패턴(186a)은 제거된다. 두께가 얇아진 제2 포토레지스트 패턴(186b)을 마스크로 불투명 금속층(170a)을 식각함으로써 도 4c에 도시된 바와 같이 제2 포토레지스트 패턴(186b)의 하부에 위치하는 불투명 금속층(170a)을 제외한 나머지 불투명 금속층(170a)은 제거되며, 제2 포토레지스트 패턴(186b)의 하부에 위치하는 불투명 금속층(170a)은 잔존하여 얼라인키(170)가 된다. 얼라인 키(170) 상에 잔존하는 포토레지스트 패턴(186b)은 도 4d에 도시된 바와 같이 스트립 공정을 통해 제거된다. 얼라인키(170) 형성후, 트렌치(101a)가 형성된 기판(101) 상에 불투명 금속층을 증착한 후, 포토리소그래피 공정과 식각 공정으로 불투명 금속층을 패터닝함으로써 도 4e에 도시된 바와 같이 트렌치(101a) 내에 차광층(102), 보조 하부 전극(162) 및 패드 하부 전극(152)이 동시에 형성된다.Then, the second photoresist pattern 186b is thinned by ashing the multi-stage photoresist pattern 186, and the first photoresist pattern 186a is removed. The opaque metal layer 170a is etched using the second photoresist pattern 186b having a reduced thickness as a mask so that the opaque metal layer 170a is removed except for the opaque metal layer 170a located under the second photoresist pattern 186b as shown in FIG. The opaque metal layer 170a is removed and the opaque metal layer 170a located under the second photoresist pattern 186b remains to be the alignment mark 170. [ The photoresist pattern 186b remaining on the alignment key 170 is removed through the strip process as shown in FIG. 4D. After forming the alignment mark 170, an opaque metal layer is deposited on the substrate 101 on which the trench 101a is formed, and then the opaque metal layer is patterned by the photolithography process and the etching process to form the trench 101a, The light shielding layer 102, the auxiliary lower electrode 162, and the pad lower electrode 152 are simultaneously formed.

한편, 기판(101)에 트렌치(101a)를 형성하기 위해서는 포토레지스트 패턴(182)을 마스크로 이용한 식각공정이 필요하다. 그러나, 기판(101)과 포토레지스트 패턴(182) 사이의 접착력이 좋지 않은 비교예의 경우, 도 5에 도시된 바와 같이 기판(101)과 포토레지스트 패턴(182) 사이의 식각액이 침투하게 된다. 이에 따라, 기판(101)의 측면과 포토레지스 패턴(182) 사이에는 제1 폭(D1)만큼의 언더컷이 발생된다. 인접한 트렌치들(101a) 사이에 위치하는 기판(101)의 폭이 좁아져 트렌치(101a) 내에 매립되는 전극들 간에 전기적 단락이 발생될 수 있으며, 트렌치(101a) 내에 매립되는 전극의 테일이 길어져 고해상도 적용이 어려워지게 된다.On the other hand, in order to form the trench 101a on the substrate 101, an etching process using the photoresist pattern 182 as a mask is required. However, in the comparative example in which the adhesion between the substrate 101 and the photoresist pattern 182 is poor, the etching liquid between the substrate 101 and the photoresist pattern 182 penetrates as shown in FIG. As a result, an undercut is generated between the side surface of the substrate 101 and the photoresist pattern 182 by the first width D1. The width of the substrate 101 positioned between the adjacent trenches 101a may be narrowed and electrical shorting may occur between the electrodes buried in the trench 101a and the tail of the electrode buried in the trench 101a may become long, The application becomes difficult.

반면에, 본 발명의 실시 예에서는 기판(101) 상에 포토레지스트를 도포하기 전에 기판(101) 상에 HMDS(Hexamethyldisilazane)를 도포하여 표면 처리한다. 이 HMDS는 기판(101)과 포토레지스트 간의 접착력을 향상시키므로, 기판(101) 식각시 기판(101)과 포토레지스트 패턴(182) 사이로 식각액이 침투하는 것을 방지할 수 있다. 이에 따라, 기판(101)의 측면과 포토레지스 패턴(182) 사이에는 비교예보다 작은 제2 폭(D2)만큼의 언더컷이 발생된다. 인접한 트렌치들(101a) 사이에 위치하는 기판(101)의 폭이 비교예보다 넓어져 트렌치(101a) 내에 매립되는 전극들 간에 전기적 단락을 방지할 수 있으며, 트렌치(101a) 내에 매립되는 전극의 테일이 길어도 짧아져 고해상도 적용이 용이하다.On the other hand, in the embodiment of the present invention, HMDS (hexamethyldisilazane) is applied on the substrate 101 before the photoresist is coated on the substrate 101 to be surface-treated. This HMDS improves the adhesion between the substrate 101 and the photoresist, so that etching of the substrate 101 can be prevented from penetrating between the substrate 101 and the photoresist pattern 182. As a result, an undercut is generated between the side surface of the substrate 101 and the photoresist pattern 182 by a second width D2 smaller than that of the comparative example. The width of the substrate 101 located between the adjacent trenches 101a is wider than that of the comparative example to prevent an electrical short between electrodes buried in the trench 101a and the tails of the electrodes buried in the trenches 101a The shorter the length, the easier to apply high resolution.

도 6a 내지 도 6h는 도 1에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 한편, 도 2에 도시된 유기 발광 표시 장치의 제조 방법은 제1 버퍼막(126) 형성부터 도 1에 도시된 유기 발광 표시 장치의 제조 방법과 동일하므로, 도 2에 도시된 유기 발광 표시 장치의 제조 방법의 설명은 생략하기로 한다.6A to 6H are cross-sectional views illustrating a method of manufacturing the organic light emitting display shown in FIG. 2 is the same as the method of manufacturing the organic light emitting display device shown in FIG. 1 from the formation of the first buffer film 126. Therefore, the organic light emitting display device shown in FIG. Description of the manufacturing method will be omitted.

도 6a를 참조하면, 도 3a 내지 도 3d를 결부하여 앞서 설명한 바와 같이 기판(101)에 다수개의 트렌치(101a)가 형성되고, 그 트렌치(101a) 내에 차광층(102), 보조 하부 전극(162), 패드 하부 전극(152) 및 얼라인 키(170)가 매립된다.Referring to FIG. 6A, a plurality of trenches 101a are formed on a substrate 101 as described above with reference to FIGS. 3A to 3D. In the trench 101a, a light shielding layer 102, an auxiliary lower electrode 162 The pad lower electrode 152, and the alignment key 170 are embedded.

도 6b를 참조하면, 트렌치(101a) 내에 차광층(102), 보조 하부 전극(162), 패드 하부 전극(152) 및 얼라인 키(170)가 형성된 기판(101) 상에 제1 버퍼막(126)이 형성되고, 그 제1 버퍼막(126) 상에 내열 버퍼층(122), 제2 버퍼막(128) 및 산화물 반도체층(104)이 형성된다.6B, a first buffer film (not shown) is formed on a substrate 101 in which a light-shielding layer 102, an auxiliary lower electrode 162, a pad lower electrode 152 and an alignment key 170 are formed in a trench 101a. A heat buffer layer 122, a second buffer layer 128, and an oxide semiconductor layer 104 are formed on the first buffer layer 126. In this case,

구체적으로, 트렌치(101a) 내에 차광층(102), 보조 하부 전극(162), 패드 하부 전극(152) 및 얼라인 키(170)가 형성된 기판(101) 증착 방법을 통해 버퍼막(104), 내열 버퍼층(122), 제2 버퍼막(128) 및 산화물 반도체층(104)이 형성된다. 그런 다음, 하프톤 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 내열 버퍼층(122), 제2 버퍼막(128) 및 산화물 반도체층(104)을 선택적으로 식각한다. 이에 따라, 차광층(102)과 중첩되는 영역에는 동일 패턴의 내열 버퍼층(122), 제2 버퍼막(128) 및 산화물 반도체층(104)이 순차적으로 적층된 구조로 형성되며, 보조 하부 전극(162)과 중첩되는 영역에는 동일 패턴의 내열 버퍼층(122) 및 제2 버퍼막(128)이 순차적으로 적층된 구조로 형성된다.More specifically, the buffer film 104, the buffer layer 104, the buffer layer 106, and the buffer layer 104 are formed through the deposition method of the substrate 101 in which the shading layer 102, the auxiliary lower electrode 162, the pad lower electrode 152 and the alignment key 170 are formed in the trench 101a. A heat-resistant buffer layer 122, a second buffer film 128, and an oxide semiconductor layer 104 are formed. Then, the heat-resistant buffer layer 122, the second buffer film 128, and the oxide semiconductor layer 104 are selectively etched through a photolithography process and an etching process using a halftone mask. The second buffer layer 128 and the oxide semiconductor layer 104 are sequentially stacked in the region overlapping the light shielding layer 102. The auxiliary lower electrode A heat-resistant buffer layer 122 and a second buffer layer 128 of the same pattern are sequentially stacked in a region where the first buffer layer 162 and the second buffer layer overlap each other.

이와 같이, 내열 버퍼층(122) 및 제2 버퍼막(128)이, 산화물 반도체층(104)과 동일 마스크 공정으로 형성된다. 이 경우, 제2 버퍼막(128) 및 산화물 반도체층(104)과 식각 특성이 다른 내열 버퍼층(122)이 하부에 배치되므로, 식각 공정 후 언더컷 발생 등의 공정 불량을 방지할 수 있어 공정 안정성을 확보할 수 있다.Thus, the heat-resistant buffer layer 122 and the second buffer film 128 are formed by the same mask process as the oxide semiconductor layer 104. [ In this case, since the heat buffer layer 122 having the etch characteristics different from those of the second buffer layer 128 and the oxide semiconductor layer 104 is disposed at the lower portion, it is possible to prevent process defects such as occurrence of undercuts after the etching process, .

도 6c를 참조하면, 내열 버퍼층(122), 제2 버퍼막(128) 및 산화물 반도체층(104)이 형성된 기판(101) 상에 게이트 절연 패턴(112), 스토리지 하부 전극(142) 및 게이트 전극(106)이 형성된다. 6C, a gate insulating pattern 112, a storage lower electrode 142, and a gate electrode (not shown) are formed on a substrate 101 on which a heat resistant buffer layer 122, a second buffer film 128 and an oxide semiconductor layer 104 are formed. (106) is formed.

구체적으로, 내열 버퍼층(122), 제2 버퍼막(128) 및 산화물 반도체층(104)이 형성된 기판(101) 상에 게이트 절연막이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연막으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층 및 게이트 절연막을 동시에 패터닝함으로써 게이트 전극(106) 및 스토리지 하부 전극(142) 각각과, 게이트 절연 패턴(112)이 동일 패턴으로 형성된다.Specifically, a gate insulating film is formed on the substrate 101 on which the heat resistant buffer layer 122, the second buffer film 128 and the oxide semiconductor layer 104 are formed, and a gate metal layer is formed thereon by a vapor deposition method such as sputtering . As the gate insulating film, an inorganic insulating material such as SiOx, SiNx, or the like is used. As the gate metal layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr or an alloy thereof may be used as a single layer, or may be used as a multi-layer structure by using them. Then, the gate electrode 106 and the storage lower electrode 142 and the gate insulating pattern 112 are formed in the same pattern by simultaneously patterning the gate metal layer and the gate insulating film through the photolithography process and the etching process.

도 6d를 참조하면, 게이트 전극(106) 및 스토리지 하부 전극(142)이 형성된 기판(101) 상에 소스 및 드레인 컨택홀(124S,124D), 제1 패드 컨택홀(156) 및 제1 보조 컨택홀(168a)을 가지는 층간 절연막(116)이 형성된다.6D, source and drain contact holes 124S and 124D, a first pad contact hole 156, and a first auxiliary contact 142 are formed on a substrate 101 on which a gate electrode 106 and a storage lower electrode 142 are formed. An interlayer insulating film 116 having a hole 168a is formed.

구체적으로, 게이트 전극(106) 및 스토리지 하부 전극(142)이 형성된 기판(101) 상에 PECVD 등의 증착 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116) 및 제1 버퍼막(126)이 패터닝됨으로써 소스 및 드레인 컨택홀(124S,124D), 패드 컨택홀(156) 및 제1 보조 컨택홀(168a)이 형성된다. Specifically, an interlayer insulating film 116 is formed on the substrate 101 on which the gate electrode 106 and the storage lower electrode 142 are formed by a vapor deposition method such as PECVD. Then, the interlayer insulating film 116 and the first buffer film 126 are patterned through a photolithography process and an etching process to form source and drain contact holes 124S and 124D, a pad contact hole 156, (168a) is formed.

도 6e를 참조하면, 소스 및 드레인 컨택홀(124S,124D), 패드 컨택홀(156) 및 제1 보조 컨택홀(168a)을 가지는 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(144) 및 패드 상부 전극(154)이 형성된다.6E, a source electrode 108 and a drain electrode (not shown) are formed on an interlayer insulating film 116 having source and drain contact holes 124S and 124D, a pad contact hole 156 and a first auxiliary contact hole 168a, 110, a storage upper electrode 144, and a pad upper electrode 154 are formed.

구체적으로, 소스 및 드레인 컨택홀(124S,124D), 패드 컨택홀(156) 및 제1 보조 컨택홀(168a)을 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 투명 도전층(172a) 및 불투명 도전층(174)을 순차적으로 증착한다. 그런 다음, 하프톤 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 투명 도전층(172a) 및 불투명 도전층(174)이 패터닝됨으로써 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(144) 및 패드 상부 전극(154)이 형성된다. 이 때, 소스 전극(108), 드레인 전극(110) 및 스토리지 상부 전극(144)은 투명 도전층(172a) 및 불투명 도전층(174)이 적층된 구조로 형성되며, 패드 상부 전극(154)은 내식성 및 내산성이 강한 투명 도전층(172a)으로 형성된다.Specifically, a transparent conductive layer 172a is formed on the interlayer insulating film 116 having the source and drain contact holes 124S and 124D, the pad contact hole 156, and the first auxiliary contact hole 168a by a vapor deposition method such as sputtering, And an opaque conductive layer 174 are sequentially deposited. The transparent electrode layer 172a and the opaque conductive layer 174 are patterned through a photolithography process and an etching process using a halftone mask to form the source electrode 108, the drain electrode 110, the storage upper electrode 144, And the pad upper electrode 154 are formed. In this case, the source electrode 108, the drain electrode 110 and the storage upper electrode 144 are formed in a structure in which a transparent conductive layer 172a and an opaque conductive layer 174 are stacked, And is formed of a transparent conductive layer 172a having high corrosion resistance and acid resistance.

도 6f를 참조하면, 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(144) 및 패드 상부 전극(154)이 형성된 층간 절연막(116) 상에 화소 컨택홀(120) 및 제2 보조 컨택홀(168b)을 가지는 보호막(118) 및 평탄화층(148)이 형성된다.6F, a pixel contact hole 120 and a second auxiliary electrode (not shown) are formed on an interlayer insulating layer 116 on which a source electrode 108, a drain electrode 110, a storage upper electrode 144 and a pad upper electrode 154 are formed. A protective film 118 having a contact hole 168b and a planarization layer 148 are formed.

구체적으로, 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(144) 및 패드 상부 전극(154)이 형성된 층간 절연막(116) 상에 보호막(118) 및 평탄화층(148)이 순차적으로 형성된다. 보호막(118)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용되며, 평탄화층(148)으로는 포토아크릴 등과 같은 유기 절연 물질이 이용된다. 그런 다음, 하프톤 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 보호막(118) 및 평탄화층(148)을 선택적으로 식각함으로써 화소 컨택홀(120) 및 제2 보조 컨택홀(168b)이 형성된다. 화소 컨택홀(120)은 보호막(118) 및 평탄화층(148)을 관통하도록 형성되어 드레인 전극(110)을 노출시키며, 제2 보조 컨택홀(168b)은 보호막(118) 및 평탄화층(148)을 관통하도록 형성되어 보조 중간 전극(164)을 노출시킨다. 그리고, 평탄화층(148)은 신호 패드(150) 상부에서 선택적으로 제거되어 신호 패드(150) 상부에는 보호막(118)이 노출된다.More specifically, the protective film 118 and the planarization layer 148 are sequentially formed on the interlayer insulating film 116 on which the source electrode 108, the drain electrode 110, the storage upper electrode 144, and the pad upper electrode 154 are formed . As the protective layer 118, an inorganic insulating material such as SiOx, SiNx, or the like is used, and as the planarization layer 148, an organic insulating material such as photo acrylic is used. Then, the pixel contact hole 120 and the second auxiliary contact hole 168b are formed by selectively etching the passivation layer 118 and the planarization layer 148 through a photolithography process and an etching process using a halftone mask. The pixel contact hole 120 is formed to penetrate the passivation layer 118 and the planarization layer 148 to expose the drain electrode 110 and the second auxiliary contact hole 168b is formed to pass through the passivation layer 118 and the planarization layer 148, So that the auxiliary intermediate electrode 164 is exposed. The planarization layer 148 is selectively removed on the signal pad 150 to expose the protective layer 118 on the signal pad 150.

도 6g를 참조하면, 화소 컨택홀(120) 및 제2 보조 컨택홀(168b)을 가지는 보호막(118) 및 평탄화층(148)이 형성된 기판(101) 상에 애노드 전극(132), 뱅크(138) 및 패드홀(158)이 형성된다.6G, an anode electrode 132, a bank 138 (not shown) are formed on a substrate 101 on which a passivation layer 118 having a pixel contact hole 120 and a second auxiliary contact hole 168b and a planarization layer 148 are formed. And a pad hole 158 are formed.

구체적으로, 오버 코트층(126)이 형성된 기판(101) 전면에 불투명 도전막 및 뱅크용 감광막이 전면 도포된다. 그런 다음, 하프톤 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 뱅크용 감광막 및 불투명 도전막과 보호막(118)이 패터닝됨으로써 애노드 전극(132), 뱅크(138) 및 패드홀(158)이 형성된다.Specifically, the entire surface of the substrate 101 on which the overcoat layer 126 is formed is entirely coated with the opaque conductive film and the photoresist film for the bank. Then, the photoresist film for the bank and the opaque conductive film and the protective film 118 are patterned through the photolithography process and the etching process using the halftone mask, thereby forming the anode electrode 132, the bank 138, and the pad hole 158 .

도 6h를 참조하면, 애노드 전극(132), 뱅크(138) 및 패드홀(158)이 형성된 기판(101) 상에 격벽(146), 유기 발광층(134) 및 캐소드 전극(136)이 순차적으로 형성된다.6H, a barrier rib 146, an organic light emitting layer 134, and a cathode electrode 136 are sequentially formed on a substrate 101 on which an anode electrode 132, a bank 138, and a pad hole 158 are formed do.

구체적으로, 애노드 전극(132), 뱅크(138) 및 패드홀(158)이 형성된 기판(101) 상에 격벽용 감광막이 도포된 다음, 포토리소그래피공정을 통해 패터닝됨으로써 역테이퍼 형상의 격벽(146)이 형성된다. 그런 다음, 유기 발광층(134)이 뱅크(138)에 의해 노출된 발광 영역에 형성되고, 유기 발광층(134)이 형성된 기판(101) 상에 캐소드 전극(136)이 형성된다. Specifically, a photosensitive film for a barrier rib is coated on a substrate 101 on which an anode electrode 132, a bank 138, and a pad hole 158 are formed, and then patterned through a photolithography process to form a reverse tapered barrier rib 146, . The organic light emitting layer 134 is formed in the light emitting region exposed by the bank 138 and the cathode electrode 136 is formed on the substrate 101 on which the organic light emitting layer 134 is formed.

이와 같이, 본 발명에 따른 유기 발광 표시 장치는 차광층(102)과, 보조 하부 전극(162)을 동일한 하나의 마스크 공정을 통해 형성하고, 산화물 반도체층(104)과, 내열 버퍼층(122) 및 제2 버퍼막(128)을 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에 따른 유기 발광 표시 장치는 종래보다 적어도 총 2회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있으며 비용을 절감할 수 있다.As described above, in the organic light emitting display according to the present invention, the light shielding layer 102 and the auxiliary lower electrode 162 are formed through the same mask process, and the oxide semiconductor layer 104, the heat resistant buffer layer 122, The second buffer film 128 is formed through the same mask process. Accordingly, the organic light emitting diode display according to the present invention can reduce the number of mask processes at least two times in total, thereby improving the productivity and reducing the cost.

한편, 본 발명에서는 구동 박막트랜지스터(100)의 반도체층(104)이 산화물로 형성된 경우를 예로 들어 설명하였지만, 이외에도 구동 박막트랜지스터(100)의 반도체층(104)이 다결정 실리콘으로 형성될 수도 있다.In the present invention, the semiconductor layer 104 of the driving thin film transistor 100 is formed of an oxide. Alternatively, the semiconductor layer 104 of the driving thin film transistor 100 may be formed of polycrystalline silicon.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The foregoing description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

132 : 애노드 전극 134 : 발광층
136 : 캐소드 전극 138 : 뱅크
122 : 내열 버퍼층 162 : 보조 하부 전극
164 : 보조 중간 전극 166 : 보조 상부 전극132: anode electrode 134: light emitting layer
136: cathode electrode 138: bank
122: heat-resistant buffer layer 162: auxiliary lower electrode
164: auxiliary intermediate electrode 166: auxiliary upper electrode

Claims (9)

다수의 트렌치를 가지는 기판과;
상기 기판 상에 배치되는 박막트랜지스터와;
상기 박막트랜지스터와 접속되는 발광 소자와;
상기 발광 소자의 애노드 전극 및 캐소드 전극 중 어느 하나와 접속되는 보조 상부 전극과;
상기 트렌치 내에 매립되며 상기 보조 상부 전극과 접속되는 보조 하부 전극을 구비하는 유기 발광 표시 장치.A substrate having a plurality of trenches;
A thin film transistor disposed on the substrate;
A light emitting element connected to the thin film transistor;
An auxiliary upper electrode connected to one of the anode electrode and the cathode electrode of the light emitting device;
And an auxiliary lower electrode buried in the trench and connected to the auxiliary upper electrode. 제 1 항에 있어서,
상기 박막트랜지스터와 중첩되는 영역에 배치되며, 상기 트렌치 내에 매립되는 차광층과;
상기 차광층과 상기 박막트랜지스터 사이에 순차적으로 적층되는 제1 버퍼막, 내열 버퍼층 및 제2 버퍼막을 더 구비하는 유기 발광 표시 장치.The method according to claim 1,
A light shielding layer disposed in a region overlapping with the thin film transistor and embedded in the trench;
Further comprising a first buffer layer, a heat-resistant buffer layer, and a second buffer layer sequentially stacked between the light-shielding layer and the thin film transistor. 제 2 항에 있어서,
상기 내열 버퍼층은 제1 및 제2 버퍼막에 비해 유전율이 낮은 유기막 재질로 형성되는 유기 발광 표시 장치.3. The method of claim 2,
Wherein the heat-resistant buffer layer is formed of an organic material having a lower dielectric constant than that of the first and second buffer films. 제 3 항에 있어서,
상기 보조 하부 전극 상부에 위치하는 신호 링크와,
상기 신호 링크와 접속되는 신호 패드를 더 구비하며,
상기 보조 하부 전극과 상기 신호 링크 사이에는 상기 제1 버퍼막, 상기 내열 버퍼층 및 상기 제2 버퍼막이 순차적으로 적층되며,
상기 신호 패드는
상기 트렌치 내에 매립되는 패드 하부 전극과;
상기 제1 버퍼막 및 층간 절연막을 관통하는 패드 컨택홀을 통해 노출된 상기 패드 하부 전극과 접속되는 패드 상부 전극을 구비하는 유기 발광 표시 장치.The method of claim 3,
A signal link located above the auxiliary lower electrode,
And a signal pad connected to the signal link,
The first buffer layer, the heat-resistant buffer layer, and the second buffer layer are sequentially stacked between the auxiliary lower electrode and the signal link,
The signal pad
A pad lower electrode embedded in the trench;
And a pad upper electrode connected to the pad lower electrode exposed through the pad contact hole passing through the first buffer film and the interlayer insulating film. 제 4 항에 있어서,
상기 트렌치 내에 매립되거나 상기 기판 상에 배치되는 얼라인키를 더 구비하는 유기 발광 표시 장치.5. The method of claim 4,
And an alignment mark embedded in the trench or disposed on the substrate. 보조 하부 전극이 매립된 다수의 트렌치를 가지는 기판을 마련하는 단계와;
상기 보조 하부 전극이 형성된 기판 상에 박막트랜지스터를 형성하는 단계와;
상기 박막트랜지스터와 접속되는 애노드 전극 및 상기 보조 하부 전극과 접속되는 보조 상부 전극을 형성하는 단계와;
상기 애노드 전극 상에 유기 발광층을 형성하는 단계와;
상기 유기 발광층 상에 캐소드 전극을 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.Providing a substrate having a plurality of trenches in which an auxiliary bottom electrode is embedded;
Forming a thin film transistor on the substrate on which the auxiliary lower electrode is formed;
Forming an anode electrode connected to the thin film transistor and an auxiliary upper electrode connected to the auxiliary lower electrode;
Forming an organic light emitting layer on the anode electrode;
And forming a cathode electrode on the organic light emitting layer. 제 6 항에 있어서,
상기 보조 하부 전극이 매립된 다수의 트렌치를 가지는 기판을 마련하는 단계는
상기 기판 상에 포토레지스트 패턴을 형성하는 단계와;
상기 포토레지스트 패턴을 이용한 상기 기판의 식각 공정을 통해 상기 다수의 트렌치를 형성하는 단계와;
상기 포토레지스트 패턴이 잔존하는 기판 상에 시드 금속을 전면 증착하는 단계와'
상기 포토레지스트 패턴과, 상기 포토 레지스트 패턴 상의 시드 금속을 제거하는 단계와;
상기 시드 금속을 성장시켜 상기 트렌치 내에 매립되는 상기 보조 하부 전극 및 얼라인키를 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.The method according to claim 6,
The step of providing a substrate having a plurality of trenches in which the auxiliary lower electrode is buried
Forming a photoresist pattern on the substrate;
Forming the plurality of trenches through an etching process of the substrate using the photoresist pattern;
Depositing a seed metal over the substrate on which the photoresist pattern remains,
Removing the photoresist pattern and the seed metal on the photoresist pattern;
And growing the seed metal to form the auxiliary lower electrode and the alignment mark embedded in the trench. 제 6 항에 있어서,
상기 보조 하부 전극이 매립된 다수의 트렌치를 가지는 기판을 마련하는 단계는
상기 기판 상에 불투명 금속층과, 그 불투명 금속층 상에 다단차 포토레지스트 패턴을 형성하는 단계와;
상기 다단차 포토레지스트 패턴을 이용한 상기 기판 및 상기 불투명 금속층의 식각 공정을 통해 상기 다수의 트렌치를 형성하는 단계와;
상기 다단차 포토레지스트 패턴을 에싱하는 단계와;
상기 에싱된 포토레지스트 패턴을 이용한 상기 불투명 금속층의 식각 공정을 통해 얼라인키를 형성하는 단계와;
상기 얼라인키가 형성된 기판의 트렌치 내에 매립되는 상기 보조 하부 전극을 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.The method according to claim 6,
The step of providing a substrate having a plurality of trenches in which the auxiliary lower electrode is buried
Forming an opaque metal layer on the substrate and a multi-stage photoresist pattern on the opaque metal layer;
Forming the plurality of trenches by etching the substrate and the opaque metal layer using the multi-stage photoresist pattern;
Subjecting the multi-stage photoresist pattern to ashing;
Forming an alignment mark by etching the opaque metal layer using the ashed photoresist pattern;
And forming the auxiliary lower electrode to be embedded in the trench of the substrate on which the alignment key is formed. 제 7 항 또는 제 8 항에 있어서,
상기 박막트랜지스터와 중첩되는 영역에 배치되며, 상기 트렌치 내에 매립되는 차광층을 상기 보조 하부 전극과 동시에 형성하는 단계와;
상기 차광층, 상기 보조 하부 전극 및 얼라인키이 형성된 기판 상에 제1 버퍼막을 형성하는 단계와;
상기 제1 버퍼막 상에 상기 차광층과 중첩되는 내열 버퍼층, 제2 버퍼막 및 상기 박막트랜지스터의 반도체층을 형성함과 동시에 상기 보조 하부 전극과 중첩되는 내열 버퍼층 및 제2 버퍼막을 형성하는 단계와;
상기 박막트랜지스터의 반도체층 상에 게이트 절연 패턴 및 박막트랜지스터의 게이트 전극을 형성하는 단계와;
상기 박막트랜지스터의 게이트 전극 상에 층간 절연막을 형성하는 단계와;
상기 층간 절연막 상에 상기 박막트랜지스터의 소스 및 드레인 전극과, 신호 링크를 형성하는 단계를 더 포함하는 유기 발광 표시 장치의 제조 방법.9. The method according to claim 7 or 8,
Forming a light shielding layer embedded in the trench in a region overlapping with the thin film transistor at the same time as the auxiliary lower electrode;
Forming a first buffer layer on the light-shielding layer, the auxiliary lower electrode, and the substrate on which the alignment key is formed;
Forming a heat-resistant buffer layer, a second buffer layer and a semiconductor buffer layer on the first buffer layer, the heat-resistant buffer layer and the second buffer layer overlapping the auxiliary lower electrode, ;
Forming a gate insulating pattern and a gate electrode of the thin film transistor on the semiconductor layer of the thin film transistor;
Forming an interlayer insulating film on the gate electrode of the thin film transistor;
And forming a signal link with the source and drain electrodes of the thin film transistor on the interlayer insulating film.
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