KR20170079632A - Organic light emitting display device and method for fabricating the same - Google Patents

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Abstract

본 발명은 기판상에 구비된 제1 버퍼층ㅘ, 제1 버퍼층 상에 구비된 차광패턴 및 보조전극패턴과, 상기 차광패턴 및 보조전극패턴을 포함한 제1 버퍼층 상에 구비된 제2 버퍼층과, 차광패턴 상의 제2 버퍼층 위에 구비된 액티브층과, 상기 액티브층 상에 적층된 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 및 액티브층을 포함한 제2 버퍼층 상에 구비되고, 상기 게이트 전극 양측 아래의 액티브층 및 보조전극패턴을 노출시키는 다수의 콘택홀을 구비한 층간 절연막과, 상기 액티브층 및 보조전극패턴에 각각 독립적으로 연결된 소스전극 및 드레인 전극을 포함하는 유기전계 발광표시장치를 제공한다.A second buffer layer provided on the first buffer layer including the light-shielding pattern and the auxiliary electrode pattern; and a second buffer layer provided on the first buffer layer, the light-shielding pattern and the auxiliary electrode pattern provided on the first buffer layer, A gate insulating film and a gate electrode stacked on the active layer, and a second buffer layer including the gate electrode and the active layer, wherein the active layer is provided on both sides of the gate electrode, And a plurality of contact holes exposing the auxiliary electrode pattern, and a source electrode and a drain electrode independently connected to the active layer and the auxiliary electrode pattern, respectively.

Description

유기전계 발광표시장치 및 그 제조방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to an organic electroluminescence display device and a method of manufacturing the same,

본 발명은 표시장치에 관한 것으로, 특히 유기전계 발광표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a display device, and more particularly to an organic light emitting display device and a method of manufacturing the same.

최근, 본격적인 정보화시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치 (Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.In recent years, as the information age has come to a full-fledged information age, a display field for visually expressing electrical information signals has been rapidly developed. In response to this, various flat panel display devices having excellent performance of thinning, light weight, Flat Display Device) has been developed to replace CRT (Cathode Ray Tube).

이와 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다.Specific examples of such flat panel display devices include a liquid crystal display device (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD), an electric paper display (EPD) A plasma display panel (PDP), a field emission display (FED), an electroluminescence display (ELD), and an electro-wetting display (EWD) And the like.

이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광 물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다. 특히, 이러한 평판 표시장치는 박막 트랜지스터 어레이 기판을 필수적으로 포함한다.In general, a flat panel display panel, which realizes images, is an essential component. The flat panel display panel includes a pair of substrates bonded together with an intrinsic light emitting material or a polarizing material layer therebetween. In particular, such a flat panel display device essentially includes a thin film transistor array substrate.

박막 트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트 배선과 데이터 배선 및 복수의 화소에 각각 대응하여, 게이트 배선과 데이터 배선이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다.The thin film transistor array substrate includes a plurality of thin film transistors arranged in regions where gate wirings and data wirings intersect with gate wirings and data wirings and a plurality of pixels arranged to be crossed with each other to define respective pixel regions.

이때, 각 박막 트랜지스터는 게이트 배선과 연결되는 게이트 전극, 데이터 배선과 연결되는 소스전극, 화소전극과 연결되는 드레인 전극, 게이트 절연층을 사이에 두고 게이트 전극과 적어도 일부 중첩하여, 게이트 전극의 전압레벨에 따라 소스전극과 드레인 전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다.At this time, each of the thin-film transistors includes a gate electrode connected to the gate wiring, a source electrode connected to the data line, a drain electrode connected to the pixel electrode, a gate electrode interposed between the gate electrode and the gate electrode, And an active layer forming a channel between the source electrode and the drain electrode in accordance with the method of the present invention.

이러한 박막 트랜지스터는 게이트 배선의 신호에 응답하여 턴온하면, 데이터 배선의 신호를 화소전극으로 인가한다.When the thin film transistor turns on in response to the signal of the gate wiring, a signal of the data wiring is applied to the pixel electrode.

이러한 특성을 가진 박막 트랜지스터를 적용하는 종래의 표시장치용 박막 트랜지스터 어레이 기판 구조에 대해 도 1 및 2를 참조하여 개략적으로 설명하면 다음과 같다.A conventional thin film transistor array substrate structure for applying a thin film transistor having such characteristics will now be described with reference to FIGS. 1 and 2. FIG.

도 1은 종래기술에 따른 표시장치용 박막 트랜지스터 어레이 기판의 단면도이다.1 is a cross-sectional view of a conventional thin film transistor array substrate for a display device.

도 1을 참조하면, 종래기술에 따른 표시장치용 박막 트랜지스터 어레이 기판은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(20) 상에 제1, 2, 3 절연층(24a, 24b, 24c)으로 구성된 버퍼층(24)이 형성된다. 이때, 상기 기판(20)은 폴리 이미드(PI: polyimide)와 같은 유기막으로 구성된다.Referring to FIG. 1, a thin film transistor array substrate for a display according to the related art includes first, second and third insulating layers 24a and 24b on a substrate 20 divided into a non-display region and a display region including a plurality of pixel regions. , 24b, and 24c are formed. At this time, the substrate 20 is formed of an organic film such as polyimide (PI).

그리고, 상기 버퍼층(24)을 구성하는 제1, 2, 3 절연층 (24a, 24b, 24c)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)과 같은 무기 절연물질로 형성된다.Then, the first, second, and third insulating layers constituting the buffer layer (24) (24a, 24b, 24c) is formed of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2).

특히, 상기 제1 절연층(24a)은 산화 실리콘(SiO2)으로 구성되며, 제2 절연층 (24b)은 질화 실리콘(SiNx)으로 구성되며, 제3 절연층(24c)은 산화 실리콘(SiO2)으로 구성된다. Particularly, the first insulating layer 24a is made of silicon oxide (SiO 2 ), the second insulating layer 24b is made of silicon nitride (SiNx), the third insulating layer 24c is made of silicon oxide 2 ).

그리고, 상기 버퍼층(24) 상에는 박막 트랜지스터의 액티브층(30)이 형성되며, 상기 액티브층(30) 상에는 게이트 절연막(32) 및 게이트 전극(34)이 형성된다.An active layer 30 of a thin film transistor is formed on the buffer layer 24 and a gate insulating film 32 and a gate electrode 34 are formed on the active layer 30.

상기 게이트 전극(34)을 포함한 기판(20) 전면에는 층간 절연막(36)이 형성된다. An interlayer insulating film 36 is formed on the entire surface of the substrate 20 including the gate electrode 34.

상기 층간 절연막(36)에는 상기 액티브층(30)의 소스영역 및 드레인 영역을 노출시키는 콘택홀(미도시)들이 형성된다.The interlayer insulating layer 36 is formed with contact holes (not shown) exposing a source region and a drain region of the active layer 30.

그리고, 상기 층간 절연막(36) 상에는 상기 콘택홀(미도시) 들을 통해 상기 액티브층(30)의 소스영역 및 드레인 영역과 각각 전기적으로 접속되는 소스 전극 (42) 및 드레인 전극(44)이 형성된다. A source electrode 42 and a drain electrode 44 which are electrically connected to the source region and the drain region of the active layer 30 through the contact holes (not shown) are formed on the interlayer insulating layer 36 .

상기 소스 전극(42) 및 드레인 전극(44)을 포함한 층간 절연막(36) 상에는 평탄화막(46)이 형성된다.A planarizing film 46 is formed on the interlayer insulating film 36 including the source electrode 42 and the drain electrode 44.

그리고, 상기 평탄화막(46)에는 상기 드레인 전극(44) 일부를 노출시키는 드레인 콘택홀(미도시)이 형성된다.A drain contact hole (not shown) for exposing a part of the drain electrode 44 is formed in the planarization layer 46.

상기 평탄화막(46) 상에는 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(44)과 전기적으로 접속되는 화소전극(50)이 형성된다. 이때, 상기 화소전극 (50)은 유기전계 발광소자에서는 애노드 전극으로 사용된다.A pixel electrode 50 electrically connected to the drain electrode 44 is formed on the planarization layer 46 through the drain contact hole (not shown). At this time, the pixel electrode 50 is used as an anode electrode in the organic electroluminescent device.

이와 같은 구성으로 이루어진 종래기술에 따른 표시장치용 박막 트랜지스터의 경우, 다중 절연층으로 구성된 버퍼층 상에 박막 트랜지스터를 형성하는 구조이기 때문에 다중 절연층(24a, 24b, 24c)으로 구성된 버퍼층(24)에 스트레스(stress)가 발생하게 된다.In the case of the thin film transistor for a display according to the related art having the above structure, since the thin film transistor is formed on the buffer layer composed of multiple insulating layers, the buffer layer 24 composed of the multiple insulating layers 24a, 24b and 24c Stress is generated.

도 2는 종래기술에 따른 표시장치용 어레이 기판 하부의 캐리어 기판을 제거하는 과정을 개략적으로 도시한 단면도이다.2 is a cross-sectional view schematically illustrating a process of removing a carrier substrate under the array substrate for a display device according to the related art.

도 2에 도시된 바와 같이, 종래기술에 따른 표시장치용 박막 트랜지스터는 다중 절연층으로 구성된 버퍼층 상에 박막 트랜지스터를 형성하는 구조이기 때문에 다중 절연층(24a, 24b, 24c)으로 구성된 버퍼층(24)에 스트레스(stress)가 발생하게 된다. 이는 유기막으로 구성된 기판(20) 위에 다중 절연층을 적층할수록 인장 응력(Tensile Stress)을 받기 때문이다. 2, since the thin film transistor for a display according to the related art has a structure in which a thin film transistor is formed on a buffer layer composed of multiple insulating layers, a buffer layer 24 composed of multiple insulating layers 24a, 24b, and 24c, The stress is generated. This is because as the multiple insulating layers are laminated on the substrate 20 made of an organic film, tensile stress is applied.

따라서, 레이저 조사로 캐리어 기판(10)과 유기막으로 구성된 기판(20)의 분리시에 다중 절연층으로 적층된 버퍼층(24)의 스트레스로 인해 기판(20)이 말리는 현상이 발생하게 됨으로써 배선 또는 버퍼층(24)에 크랙(A)이 발생하게 된다.Therefore, when the carrier 20 is separated from the carrier 20 by the laser irradiation, the substrate 20 is curled due to the stress of the buffer layer 24 stacked with the multiple insulating layers, A crack A is generated in the buffer layer 24.

특히, 레이저 분리 장비를 이용하여 기판(20)을 분리할 경우에 박막의 스트레스에 의한 기판 말림 현상으로 인해 크랙(crack)이 발생하게 된다.Particularly, when the substrate 20 is separated using the laser separation equipment, cracking occurs due to substrate curling due to the stress of the thin film.

그리고, 이와 같은 구성의 박막 트랜지스터를 적용한 표시장치, 즉 플렉서블 유기전계 발광표시장치의 벤딩 평가시에 금속 배선의 단선으로 인해 소자 특성이 저하된다.In the evaluation of the bending of the display device using the thin film transistor having such a structure, that is, the flexible organic light emitting display device, the device characteristics are deteriorated due to disconnection of the metal wiring.

한편, 종래기술에 따른 표시장치용 어레이 기판에 형성된 박막 트랜지스터로 광이 입사될 수 있는데, 상기 광으로는 유기전계발광 다이오드와 같은 자발광 소자가 빛을 발할 때 생기는 내부 광과 외부의 태양 광이나 실내 형광등 또는 백열등과 같은 외부 광과 소자 내부에서 산란 또는 반사되는 광이 있을 수 있다. 특히, 상기 광이 소스 전극 및 드레인 전극 사이에서 형성되는 액티브층의 채널에 유입되는 경우 문제가 발생할 수 있다.Meanwhile, the light may be incident on the thin film transistor formed on the array substrate for a display according to the related art. The light may include internal light generated when a self-luminous element such as an organic light emitting diode emits light, There may be external light such as an indoor fluorescent lamp or an incandescent lamp and light scattered or reflected inside the device. Particularly, a problem may occur when the light enters the channel of the active layer formed between the source electrode and the drain electrode.

특히, 박막 트랜지스터는 광에 대해 매우 민감하며, 광이 박막 트랜지스터로 입사될 경우 광 누설 전류가 발생한다. 이로 인해 박막 트랜지스터의 오작동이 발생할 수 있으며, 표시장치의 구동 조건 하에서 제대로 된 화상 구현이 불가능하게 된다.In particular, a thin film transistor is very sensitive to light, and a light leakage current occurs when light is incident on the thin film transistor. As a result, a malfunction of the thin film transistor may occur, and it is impossible to realize a proper image under the driving condition of the display device.

그리고, 상기 박막 트랜지스터의 문턱전압(threshold voltage) 또는 상기 액티브층 내에서의 이동도 등의 소자 특성에 영향을 끼치게 되어 결과적으로는 명암 대비비(contrast ratio)를 낮추며 소비전력을 증가시키며, 화면상에 웨이빙 노이즈 (waving noise)를 야기함으로써 표시 품질을 저하시키게 된다.The threshold voltage of the thin film transistor or the device characteristics such as the mobility in the active layer may be influenced. As a result, the contrast ratio is lowered and the power consumption is increased. On the screen, Thereby causing waving noise in the display area.

본 발명의 목적은 기판의 말림 현상을 억제하여 플렉서블 디스플레이 장치에 적용 가능한 유기전계 발광표시장치 및 그 제조방법을 제공하는 것이다.An object of the present invention is to provide an organic electroluminescent display device capable of suppressing curling of a substrate and being applicable to a flexible display device and a method of manufacturing the same.

본 발명의 다른 목적은 광누설 전류의 발생을 억제하여 오동작을 방지하고 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있는 유기전계 발광표시장치 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide an organic electroluminescent display device capable of suppressing the occurrence of a light leakage current to prevent malfunction and obtain an image with good contrast without a pixel defect display and a manufacturing method thereof.

전술한 과제를 해결하기 위하여, 일 측면에서, 본 발명은 기판 상에 구비된 제1 버퍼층과, 상기 제1 버퍼층 상에 구비된 차광패턴 및 보조전극패턴과, 상기 차광패턴 및 보조전극패턴을 포함한 제1 버퍼층 상에 구비된 제2 버퍼층과, 상기 차광패턴 상의 제2 버퍼층 위에 구비된 액티브층과, 상기 액티브층 상에 적층된 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 및 액티브층을 포함한 제2 버퍼층 상에 구비되고, 상기 게이트 전극 양측 아래의 액티브층 및 보조전극패턴을 노출시키는 다수의 콘택홀을 구비한 층간 절연막과, 상기 콘택홀들을 통해 상기 액티브층 및 보조전극패턴에 각각 연결된 소스전극 및 드레인 전극을 포함하는 유기전계 발광표시장치를 제공할 수 있다.In order to solve the above problems, in one aspect, the present invention provides a light-emitting device including a first buffer layer provided on a substrate, a light-shielding pattern and an auxiliary electrode pattern provided on the first buffer layer, A second buffer layer provided on the first buffer layer; an active layer provided on the second buffer layer on the light-shielding pattern; a gate insulating film and a gate electrode stacked on the active layer; and a second An interlayer insulating film provided on the buffer layer and having a plurality of contact holes exposing the active layer and the auxiliary electrode pattern below both sides of the gate electrode; a source electrode connected to the active layer and the auxiliary electrode pattern through the contact holes, Drain electrodes may be provided.

이러한 본 발명에 따른 유기전계 발광표시장치에 있어서, 상기 제1 버퍼층은 적어도 2층 이상의 절연막으로 구성될 수 있다.In the organic light emitting display according to the present invention, the first buffer layer may be composed of at least two or more insulating layers.

이러한 본 발명에 따른 유기전계 발광표시장치에 있어서, 상기 제1, 2 버퍼층은 무기 절연물질로 구성될 수 있다.In the organic light emitting display according to the present invention, the first and second buffer layers may be formed of an inorganic insulating material.

이러한 본 발명에 따른 유기전계 발광표시장치에 있어서, 상기 제1 버퍼층을 이루는 적어도 2층 이상의 절연막은 산화막과 질화막이 반복되는 적층 구조 형태로 구성될 수 있다.In the organic electroluminescent display according to the present invention, at least two or more insulating films constituting the first buffer layer may be formed in a laminated structure in which an oxide film and a nitride film are repeated.

이러한 본 발명에 따른 유기전계 발광표시장치에 있어서, 상기 제2 버퍼층은 단일 층으로 구성될 수 있다.In the organic light emitting display according to the present invention, the second buffer layer may be a single layer.

이러한 본 발명에 따른 유기전계 발광표시장치에 있어서, 상기 차광패턴과 보조전극패턴은 동일 물질층으로 구성될 수 있다.In the organic light emitting display according to the present invention, the light shielding pattern and the auxiliary electrode pattern may be formed of the same material layer.

이러한 본 발명에 따른 유기전계 발광표시장치에 있어서, 상기 보조전극패턴은 상기 소스전극 및 드레인 전극 각 각과 독립적으로 연결될 수 있다.In the organic light emitting display according to the present invention, the auxiliary electrode pattern may be independently connected to the source electrode and the drain electrode.

전술한 과제를 해결하기 위하여, 다른 측면에서, 본 발명은 기판상에 제1 버퍼층을 형성하는 단계와, 상기 제1 버퍼층 상에 차광패턴 및 보조전극패턴을 형성하는 단계와, 상기 차광패턴 및 보조전극패턴을 포함한 제1 버퍼층 상에 제2 버퍼층을 형성하는 단계와, 상기 차광패턴 상의 제2 버퍼층 위에 액티브층을 형성하는 단계와, 상기 액티브층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 액티브층을 포함한 제2 버퍼층 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 게이트 전극 양측 아래의 액티브층 및 보조전극패턴을 각각 노출시키는 다수의 콘택홀을 형성하는 단계와, 상기 콘택홀들을 통해 상기 액티브층 및 보조전극패턴에 소스전극 및 드레인 전극을 형성하는 단계를 포함하는 유기전계 발광표시장치 제조방법을 제공할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a light emitting device, including: forming a first buffer layer on a substrate; forming a light shielding pattern and an auxiliary electrode pattern on the first buffer layer; Forming a second buffer layer on the first buffer layer including the electrode pattern; forming an active layer on the second buffer layer on the light-shielding pattern; forming a gate insulating film and a gate electrode on the active layer; Forming an interlayer insulating film on the second buffer layer including the gate electrode and the active layer; forming a plurality of contact holes for exposing the active layer and the auxiliary electrode pattern below both sides of the gate electrode to the interlayer insulating film; And forming a source electrode and a drain electrode in the active layer and the auxiliary electrode pattern through the contact holes, A manufacturing method can be provided.

이러한 본 발명에 따른 유기전계 발광표시장치에 있어서, 상기 제1 버퍼층은 적어도 2층 이상의 절연막으로 구성될 수 있다.In the organic light emitting display according to the present invention, the first buffer layer may be composed of at least two or more insulating layers.

이러한 본 발명에 따른 유기전계 발광표시장치의 제조방법에 있어서, 상기 제1, 2 버퍼층은 무기 절연물질로 구성될 수 있다.In the method of manufacturing an organic light emitting display according to the present invention, the first and second buffer layers may be formed of an inorganic insulating material.

이러한 본 발명에 따른 유기전계 발광표시장치의 제조방법에 있어서, 상기 제1 버퍼층을 이루는 적어도 2층 이상의 절연막은 산화막과 질화막이 반복되는 적층 구조 형태로 구성될 수 있다.In the method of manufacturing an organic light emitting display according to the present invention, at least two or more insulating films constituting the first buffer layer may be formed in a laminated structure in which an oxide film and a nitride film are repeated.

이러한 본 발명에 따른 유기전계 발광표시장치의 제조방법에 있어서, 상기 제2 버퍼층은 단일 층으로 구성될 수 있다.In the method of manufacturing an organic light emitting display according to the present invention, the second buffer layer may be formed of a single layer.

이러한 본 발명에 따른 유기전계 발광표시장치의 제조방법에 있어서, 상기 차광패턴과 보조전극패턴은 동일 물질층으로 구성될 수 있다.In the method of manufacturing an organic light emitting display according to the present invention, the light shielding pattern and the auxiliary electrode pattern may be formed of the same material layer.

이러한 본 발명에 따른 유기전계 발광표시장치의 제조방법에 있어서, 상기 보조전극패턴은 상기 소스전극 및 드레인 전극 각 각과 독립적으로 연결될 수 있다.In the method of fabricating an organic light emitting display according to the present invention, the auxiliary electrode pattern may be independently connected to the source electrode and the drain electrode.

본 발명에 따른 유기전계 발광표시장치 및 그 제조방법은 다중 버퍼층 사이에 금속물질로 구성된 차광패턴 및 보조전극패턴을 개재시킴으로써 다중 버퍼층의 스트레스를 억제시켜 기판의 말림 현상을 최소화함으로써 플렉서블 디스플레이 장치에 적용이 가능하다. The organic electroluminescent display device and the method of manufacturing the same according to the present invention can suppress the stress of the multiple buffer layer by minimizing the curling of the substrate by interposing the shielding pattern composed of the metal material and the auxiliary electrode pattern between the multiple buffer layers, This is possible.

그리고, 본 발명에 따른 유기전계 발광표시장치 및 그 제조방법은 차광패턴과 함께 보조전극패턴을 형성하여 소스전극과 드레인 전극과 연결되도록 함으로써 다중 버퍼층의 스트레스로 인해 배선 등에 크랙이 발생하는 것을 방지하여 배선의 단선을 차단할 수 있다.The organic light emitting display device and the method of manufacturing the same according to the present invention may form an auxiliary electrode pattern together with a light shielding pattern so as to be connected to a source electrode and a drain electrode, thereby preventing cracks in the wiring due to stress in the multiple buffer layer The disconnection of the wiring can be blocked.

또한, 본 발명은 차광패턴 형성시에 보조전극패턴을 동시에 형성할 수 있기 때문에 추가적인 마스크 공정이 필요없게 됨으로써 제조 공정을 단순화시킬 수 있다.Further, since the auxiliary electrode pattern can be formed simultaneously with the formation of the shielding pattern, the present invention eliminates the need for an additional mask process, thereby simplifying the manufacturing process.

그리고, 본 발명은 차광패턴을 액티브층 하부에 배치함으로 인하여 광누설 전류의 발생을 억제하여 소자의 오동작을 방지할 수 있고 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. Further, according to the present invention, it is possible to prevent a malfunction of a device by suppressing the occurrence of a light leakage current by arranging a light shielding pattern under the active layer, and to obtain an image with good contrast without a pixel defect display.

도 1은 종래기술에 따른 표시장치용 박막 트랜지스터 어레이 기판의 단면도이다.
도 2는 종래기술에 따른 표시장치용 박막 트랜지스터 어레이 기판 하부의 캐리어 기판을 제거하는 과정을 개략적으로 도시한 단면도이다.
도 3은 본 발명에 따른 유기전계 발광표시장치의 단면도이다.
도 4a 내지 4s는 본 발명에 따른 유기전계 발광표시장치의 제조 공정 단면도들이다.1 is a cross-sectional view of a conventional thin film transistor array substrate for a display device.
2 is a cross-sectional view schematically illustrating a process of removing a carrier substrate under a thin film transistor array substrate for a display device according to the related art.
3 is a cross-sectional view of an organic light emitting display device according to the present invention.
4A to 4 S are cross-sectional views illustrating a manufacturing process of the organic light emitting display device according to the present invention.

이하, 본 발명의 실시 예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 3은 본 발명에 따른 유기전계 발광표시장치의 단면도를 도시한 도면이다. 3 is a cross-sectional view of an organic light emitting display device according to the present invention.

도 3을 참조하면, 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(110) 상에는 제1 버퍼층(112)이 형성된다. 이때, 상기 기판(110)은 폴리 이미드(PI: polyimide)와 같은 유기막으로 구성된다. Referring to FIG. 3, a first buffer layer 112 is formed on a substrate 110 divided into a non-display region and a display region including a plurality of pixel regions. At this time, the substrate 110 is formed of an organic film such as polyimide (PI).

그리고, 상기 제1 버퍼층(112)은 다수의 절연층(미도시)으로 구성될 수 있는데, 다수의 절연층(미도시)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)과 같은 무기 절연물질로 형성된다. 특히, 도면에는 도시하지 않았지만, 상기 절연막(미도시)들은 적어도 2층 이상인 경우에, 산화 실리콘(SiO2)으로 구성된 제1 절연막과 질화 실리콘(SiNx)의 제2 절연막이 반복 적층되는 구조 형태로 이루어질 수 있다.Then, the inorganic insulating material, such as the first buffer layer 112, a plurality of insulating layers (not shown) may be composed of a plurality of insulating layers (not shown) of silicon nitride (SiNx) or silicon oxide (SiO 2) . Particularly, although not shown in the figure, the insulating film (not shown) has a structure in which a first insulating film made of silicon oxide (SiO 2 ) and a second insulating film made of silicon nitride (SiNx) are repeatedly stacked Lt; / RTI >

상기 제1 버퍼층(112) 상부에는 차광패턴(114a)과 제1, 2 보조전극패턴 (114b, 114c)이 형성된다. 이때, 상기 차광패턴(114a)과 제1, 2 보조전극패턴 (114b, 114c)은 불투명한 금속 재질로 형성될 수 있다. 예를 들면 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속그룹 중에서 선택된 적어도 하나로 형성될 수 있다. 다만, 이에 한정되지 않으며, 광을 차단할 수 있는 물질이면 족하다. A shielding pattern 114a and first and second auxiliary electrode patterns 114b and 114c are formed on the first buffer layer 112. At this time, the light shielding pattern 114a and the first and second auxiliary electrode patterns 114b and 114c may be formed of opaque metal. For example, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum tungsten (MoW), moly titanium (MoTi) Cu / MoTi). ≪ / RTI > However, the present invention is not limited thereto, and a material capable of blocking light may be used.

이때, 상기 차광패턴(114a)은 외부로부터의 빛이 액티브층에 도달하는 것을 방지함으로써, 액티브층(122a)이 빛에 의해 열화되는 것을 방지하여 박막 트랜지스터의 수명이 단축되는 것을 막게 된다. At this time, the shielding pattern 114a prevents external light from reaching the active layer, thereby preventing the active layer 122a from being deteriorated by light, thereby preventing the lifetime of the thin film transistor from being shortened.

그리고, 상기 차광패턴(114a)은 유기전계 발광표시장치의 제조 이후에 기판 (110) 하부에 있던 캐리어 기판(미도시, 도 4r의 100 참조)을 분리할 때 다중 절연층으로 구성된 제1 버퍼층(112)에 가해지는 스트레스(stress)를 완화되어 기판 말림 현상을 방지함으로써 크랙(crack) 발생을 억제한다.The light shielding pattern 114a is formed on the first buffer layer composed of multiple insulating layers when the carrier substrate (not shown in FIG. 4R, not shown) located below the substrate 110 is separated after the fabrication of the organic light emitting display device 112 are relieved to prevent the substrate from being curled, thereby suppressing the occurrence of cracks.

더욱이, 상기 제1, 2 보조전극패턴(114b, 114c)은 유기전계 발광표시장치의 제조 이후에 기판(110) 하부에 있던 캐리어 기판(미도시, 도 4r의 100 참조)을 분리할 때 다중 절연층으로 구성된 제1 버퍼층(112)에 스트레스(stress)가 가해져서 기판의 말림 현상이 발생하고 이로 인해 크랙(crack)이 배선들, 소스전극(136a) 및 드레인 전극(136b) 등에 가해져서 배선들이 단선되는 것을 방지하기 위해 사용된다. 즉, 상기 제1, 2 보조전극패턴(114b, 114c) 각각은 소스전극(136a) 및 드레인 전극(136b)에 독립적으로 연결되어 있음으로써 소스전극(136a) 및 드레인 전극(136b)이 단선되는 것을 방지하는 역할을 한다.Further, the first and second auxiliary electrode patterns 114b and 114c may be formed by a plurality of insulating layers (not shown) when separating the carrier substrate (see 100 in FIG. 4R) Stress is applied to the first buffer layer 112 made of a layer and the substrate is curled so that a crack is applied to the wirings, the source electrode 136a and the drain electrode 136b, It is used to prevent disconnection. That is, each of the first and second auxiliary electrode patterns 114b and 114c is independently connected to the source electrode 136a and the drain electrode 136b so that the source electrode 136a and the drain electrode 136b are disconnected .

그리고, 상기 차광패턴(114a) 및 제1, 2 보조전극패턴(114b, 114c)을 포함한 제1 버퍼층(112) 상부에는 제2 버퍼층(120)이 형성된다. 상기 제2 버퍼층 (120)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)과 같은 무기 절연물질로 형성된다. A second buffer layer 120 is formed on the first buffer layer 112 including the light-shielding pattern 114a and the first and second auxiliary electrode patterns 114b and 114c. The second buffer layer 120 is formed of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2).

그리고, 상기 차광패턴(114a) 및 제1, 2 보조패턴(114b, 114c)을 포함한 제2 버퍼층(120) 상부에는 액티브층(122a)이 형성된다. 이때, 상기 액티브층(122a)은 상기 차광패턴(114a)과 중첩되게 배치된다. An active layer 122a is formed on the second buffer layer 120 including the light-shielding pattern 114a and the first and second auxiliary patterns 114b and 114c. At this time, the active layer 122a overlaps with the light-shielding pattern 114a.

상기 액티브층(122a)은 산화물 반도체 물질, 실리콘 물질, 유기 반도체 물질, CNT(carbon nanotube) 및 그래핀(graphene)으로 이루어진 군에서 선택되는 적어도 하나의 물질로 형성될 수 있다. The active layer 122a may be formed of at least one material selected from the group consisting of an oxide semiconductor material, a silicon material, an organic semiconductor material, CNT (carbon nanotube), and graphene.

상기 산화물 반도체 물질은 AxByCzO(x, y, z ≥0)나타낼 수 있으며, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 산화물 반도체 물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 이에 국한되지 않는다.A, B and C are each selected from Zn, Cd, Ga, In, Sn, Hf and Zr. The oxide semiconductor material may be represented by AxByCzO (x, y, z? 0). Preferably, the oxide semiconductor material is selected from but not limited to ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO and SnO.

그리고, 상기 액티브층(122a)은 상기 차광 패턴(150)과 일부 중첩되도록 형성된다. 특히, 상기 액티브층(122a)은 소스영역, 채널영역 및 드레인 영역으로 구분될 수 있으며, 상기 액티브층(122a)의 소스영역 및 채널영역은 상기 차광 패턴 (114a)과 중첩되도록 형성된다. 또한, 상기 액티브층(122a)의 드레인 영역은 상기 차광 패턴(150)과 중첩되지 않도록 형성된다.The active layer 122a is partially overlapped with the light-shielding pattern 150. The light- In particular, the active layer 122a may be divided into a source region, a channel region, and a drain region, and a source region and a channel region of the active layer 122a are formed to overlap the shading pattern 114a. Also, the drain region of the active layer 122a is formed so as not to overlap with the light-shielding pattern 150.

상기 액티브층(122a) 상부에는 게이트 절연막(124a) 및 게이트 전극(126a)이 적층된다. 이때, 상기 게이트 절연막(124a)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 다만, 이에 국한되지 않으며, 상기 게이트 절연막(124a)은 도면상에는 단일 층으로 형성되었으나, 2 이상의 층으로 형성된 다중 층으로 형성될 수도 있다.A gate insulating layer 124a and a gate electrode 126a are stacked on the active layer 122a. The gate insulating layer 124a may be formed of a dielectric material such as SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5, or a high dielectric constant dielectric material or a combination thereof. However, the present invention is not limited thereto, and the gate insulating layer 124a is formed as a single layer in the drawing, but may be formed of multiple layers formed of two or more layers.

상기 게이트 전극(126a)은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있으나 이에 한정되지 않는다. 상기 게이트 전극(126a)은 도면상에는 단일 층으로 형성되었으나, 2 이상의 층으로 형성된 다중 층으로 형성될 수 있다.The gate electrode 126a may be formed of an opaque metal such as aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ta) ), And a conductive metal group including an alloy formed from a combination of these metals. However, the present invention is not limited thereto. Although the gate electrode 126a is formed as a single layer in the drawing, the gate electrode 126a may be formed of multiple layers formed of two or more layers.

그리고, 상기 게이트 전극(126a) 및 액티브층(122a)을 포함한 제2 버퍼층 (120) 상부에는 층간 절연막(130)이 형성된다. 이때, 상기 층간 절연막(130)은 산화 실리콘(SiO2)이나 질화 실리콘 (SiNx)과 같은 무기 절연물질로 형성되거나, 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo acryl)과 같은 유기절연물질로 형성될 수 있다.An interlayer insulating layer 130 is formed on the second buffer layer 120 including the gate electrode 126a and the active layer 122a. The interlayer insulating layer 130 may be formed of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) or an organic insulating material such as benzocyclobutene or photo acryl. .

상기 층간 절연막(130)에는 상기 게이트 전극(126a) 양측 아래의 액티브층 (122a) 및 보조전극패턴(114b)을 노출시키는 제1 내지 4 콘택홀(132a, 132b, 132c, 132d)이 형성된다. 이때, 상기 제1 콘택홀(132a)은 상기 액티브층(122a)의 소스영역을 노출시키며, 상기 제2 콘택홀(132b)은 상기 액티브층(122b)의 드레인영역을 노출시킨다. 그리고, 제3 콘택홀(132c)은 상기 보조전극패턴(122c)을 노출시키며, 상기 제4 콘택홀(132d)은 상기 보조전극패턴(122d)을 노출시킨다.First to fourth contact holes 132a, 132b, 132c, and 132d are formed in the interlayer insulating layer 130 to expose the active layer 122a and the auxiliary electrode pattern 114b below both sides of the gate electrode 126a. At this time, the first contact hole 132a exposes a source region of the active layer 122a, and the second contact hole 132b exposes a drain region of the active layer 122b. The third contact hole 132c exposes the auxiliary electrode pattern 122c and the fourth contact hole 132d exposes the auxiliary electrode pattern 122d.

그리고, 상기 층간 절연막(130) 상부에는 상기 제1 콘택홀(132a) 및 제3 콘택홀(132c)을 통해 상기 액티브층(122a)의 소스영역 및 제1 보조전극패턴(114b)에 접속하는 소스전극(136a)이 형성되고, 상기 제2 콘택홀(132b) 및 제4 콘택홀 (132d)을 통해 상기 액티브층(122a)의 드레인 영역 및 제2 보조전극패턴(114c)에 접속하는 드레인 전극(136b)이 형성된다. A source region connected to the source region of the active layer 122a and the first auxiliary electrode pattern 114b through the first contact hole 132a and the third contact hole 132c is formed on the interlayer insulating layer 130, And a drain electrode connected to the drain electrode of the active layer 122a and the second auxiliary electrode pattern 114c through the second contact hole 132b and the fourth contact hole 132d 136b are formed.

이때, 상기 소스전극(136a) 및 드레인 전극(136b)은 몰리브덴(Mo), 티타늄 (Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용하여 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로 형성될 수 있다. 그리고, 도면에서는 단일 금속층으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속층들을 적층하여 형성할 수도 있다.The source electrode 136a and the drain electrode 136b may be formed of a metal such as molybdenum, titanium, tantalum, tungsten, copper, chromium, aluminum, Or an alloy formed from a combination of these metals. In addition, a transparent conductive material such as indium tin oxide (ITO) may be used. However, the present invention is not limited thereto and may be formed of a material which can be generally used as an electrode. In addition, although the single metal layer is shown in the drawing, at least two or more metal layers may be stacked.

따라서, 상기 액티브층(122a)과 게이트 절연막(124a)과 게이트 전극(126a) 및 소스전극(136a) 그리고 드레인 전극(136b)은 박막 트랜지스터(T), 즉 구동 박막 트랜지스터를 나타낸다. 이때, 기판(110) 상에 형성되는 박막 트랜지스터(T)가 바텀 (bottom) 게이트형인 것을 일례로 설명하였다. 그러나, 기판(110) 상에 형성되는 트랜지스터는 바텀 게이트 형 뿐만 아니라 탑 게이트형으로도 형성될 수 있다.Accordingly, the active layer 122a, the gate insulating film 124a, the gate electrode 126a, the source electrode 136a, and the drain electrode 136b represent the thin film transistor T, that is, the driving thin film transistor. At this time, it has been described that the thin film transistor T formed on the substrate 110 has a bottom gate type. However, the transistor formed on the substrate 110 can be formed not only of the bottom gate type but also of the top gate type.

그리고, 상기 소스전극(136a) 그리고 드레인 전극(136b)을 포함한 층간 절연막(130) 상부에는 평탄화막(138)이 형성된다. 이때, 상기 평탄화막(138)은 벤조사이클로부텐(benzocyclobutene), 폴리이미드(polyimide) 또는 포토 아크릴 (photo acryl)과 같은 유기절연물질로 형성될 수 있다.A planarizing layer 138 is formed on the interlayer insulating layer 130 including the source electrode 136a and the drain electrode 136b. Here, the planarization layer 138 may be formed of an organic insulating material such as benzocyclobutene, polyimide, or photo acryl.

상기 평탄화막(138)에는 상기 드레인 전극(136b)을 노출시키는 드레인 콘택홀(140)이 형성된다.A drain contact hole 140 is formed in the planarization layer 138 to expose the drain electrode 136b.

그리고, 상기 평탄화막(138) 상에는 상기 드레인 콘택홀(140)을 통해 박막 트랜지스터(T)의 드레인(115a)에 연결되며 각 서브 픽셀 영역마다 분리 형성된 제1전극(142)이 형성된다. 이때, 상기 제1전극(142)은 ITO(Indium Tin Oxide), IZO (Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 중 어느 하나로 이루어질 수 있다. A first electrode 142 connected to the drain 115a of the thin film transistor T through the drain contact hole 140 and formed separately for each sub pixel region is formed on the planarization film 138. [ The first electrode 142 may be formed of any one of ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), and ITZO (Indium Tin Zinc Oxide).

상기 제1 전극(142) 상에는 제1 전극(142)의 일부를 노출하는 개구부를 갖는 뱅크층(144)이 형성된다. 이때, 상기 뱅크층(142)은 벤조사이클로부텐 (benzocyclobutene, BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다.A bank layer 144 having an opening exposing a part of the first electrode 142 is formed on the first electrode 142. At this time, the bank layer 142 may include an organic material such as benzocyclobutene (BCB) resin, acrylic resin or polyimide resin.

그리고, 상기 뱅크층(144)의 개구부를 통해 노출된 제1 전극(142) 상에는 유기 발광층(146)이 형성된다. 이때, 유기 발광층(146)은 서브 픽셀에 따라 적색, 녹색 및 청색 중 어느 하나의 색을 발광하도록 형성될 수 있다. 서브 픽셀은 유기 발광층(146)의 구조에 따라 다른 색 예를 들면, 백색을 발광할 수도 있다.The organic light emitting layer 146 is formed on the first electrode 142 exposed through the opening of the bank layer 144. At this time, the organic light emitting layer 146 may be formed to emit light of any one of red, green, and blue depending on the subpixel. The subpixel may emit a different color, for example, white depending on the structure of the organic light emitting layer 146. [

상기 유기발광층(146)을 포함한 뱅크층(144) 전면에는 제2 전극(148)이 형성된다. 이때, 상기 제2 전극(148)은 일 함수가 낮은 재료 형성된 캐소드일 수 있다. 제2 전극(148)은 알루미늄(Al), 알루미늄 합금(Al alloy) 또는 은(Ag)과 같이 반사도가 높고 불투명한 재료를 사용할 수 있으나 이에 한정되지 않는다.A second electrode 148 is formed on the entire surface of the bank layer 144 including the organic light emitting layer 146. At this time, the second electrode 148 may be a material-formed cathode having a low work function. The second electrode 148 may be made of a material having high reflectivity and opaque properties such as aluminum (Al), aluminum alloy (Al), or silver (Ag), but is not limited thereto.

따라서, 상기 제1 전극(142), 유기발광층(146) 및 제2 전극(148)은 유기발광 다이오드(E)를 이룬다.Accordingly, the first electrode 142, the organic light emitting layer 146, and the second electrode 148 constitute an organic light emitting diode (E).

이와 같이, 본 발명에 따른 유기전계 발광표시장치는 다중 버퍼층 사이에 금속물질로 구성된 차광패턴 및 보조전극패턴을 개재시킴으로써 다중 버퍼층의 스트레스를 억제시켜 기판의 말림 현상을 최소화함으로써 플렉서블 디스플레이 장치에 적용이 가능하다. As described above, the organic light emitting display according to the present invention is applied to a flexible display device by minimizing the curling of the substrate by suppressing the stress of the multiple buffer layers by interposing the light shielding pattern composed of the metal material and the auxiliary electrode pattern between the multiple buffer layers It is possible.

그리고, 본 발명에 따른 유기전계 발광표시장치는 차광패턴과 함께 보조전극패턴을 형성하여 소스전극과 드레인 전극과 연결되도록 함으로써 다중 버퍼층의 스트레스로 인해 배선 등에 크랙이 발생하는 것을 방지하여 배선의 단선을 차단할 수 있다.The organic light emitting display device according to the present invention may form an auxiliary electrode pattern together with a light shielding pattern so as to be connected to the source electrode and the drain electrode, thereby preventing a crack in the wiring due to the stress of the multiple buffer layer, Can be blocked.

또한, 본 발명은 차광패턴 형성시에 보조전극패턴을 동시에 형성할 수 있기 때문에 추가적인 마스크 공정이 필요없게 됨으로써 제조 공정을 단순화시킬 수 있다.Further, since the auxiliary electrode pattern can be formed simultaneously with the formation of the shielding pattern, the present invention eliminates the need for an additional mask process, thereby simplifying the manufacturing process.

그리고, 본 발명은 차광패턴을 액티브층 하부에 배치함으로 인하여 광누설 전류의 발생을 억제하여 소자의 오동작을 방지할 수 있고 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. Further, according to the present invention, it is possible to prevent a malfunction of a device by suppressing the occurrence of a light leakage current by arranging a light shielding pattern under the active layer, and to obtain an image with good contrast without a pixel defect display.

한편, 이와 같은 구성으로 이루어진 본 발명에 따른 유기전계 발광표시장치 제조방법에 대해 도 4a 내지 4s를 참조하여 설명하면 다음과 같다.A method of manufacturing an organic light emitting display according to an embodiment of the present invention will now be described with reference to FIGS. 4a to 4e.

도 4a 내지 4s는 본 발명에 따른 유기전계 발광표시장치의 제조 공정 단면도들이다.4A to 4 S are cross-sectional views illustrating a manufacturing process of the organic light emitting display device according to the present invention.

도 4a를 참조하면, 유리, 석영 등과 같은 투명한 물질로 이루어지며 평탄도가 유지되는 캐리어 기판(100) 상에 CVD(Chemical Vapor Deposition) 또는 PECVD (Plasma Enhanced Chemical Vapor Deposition) 증착 방법으로 희생층(102)을 형성한다. 이때, 상기 희생층(102)은 수소화된 비정질 실리콘(a-Si:H) 또는 수소화처리되고 불순물이 도핑된 비정질 실리콘(a-Si:H;n+ 또는 a-Si:H;p+)으로 형성한다. 희생층(102)의 수소는 추후 설명될 유리 기판의 실리콘과 결합되며 추후 설명된 제조 공정 중 레이저 조사 공정에 의해 희생층(102)의 수소와 캐리어 기판의 실리콘Referring to FIG. 4A, a sacrificial layer 102 (not shown) is formed on a carrier substrate 100 made of a transparent material such as glass, quartz or the like and having a flatness by CVD (Chemical Vapor Deposition) or PECVD (Plasma Enhanced Chemical Vapor Deposition) ). At this time, the sacrificial layer 102 is formed of hydrogenated amorphous silicon (a-Si: H) or hydrogenated amorphous silicon doped with impurities (a-Si: H + n + or a-Si: H; p + . The hydrogen of the sacrificial layer 102 is combined with the silicon of the glass substrate to be described later, and hydrogen of the sacrificial layer 102 and silicon of the carrier substrate

의 결합이 끊기므로 분리가 용이해진다.So that separation can be facilitated.

이어, 상기 희생층(102) 상에 유기물질로 구성된 기판(110)을 형성한다. 이때, 상기 기판(110)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수도 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물 또는 실리콘 산화물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 무기물을 사용하여 형성할 수도 있다.Subsequently, a substrate 110 made of an organic material is formed on the sacrificial layer 102. At this time, the substrate 110 may be a planarizing film for alleviating the step difference of the lower structure, or may be formed of an organic material such as polyimide, benzocyclobutene series resin, acrylate, Or may be formed using an inorganic material such as SOG (spin on glass) which is coated in a liquid form and then cured.

그런 다음, 도 4b를 참조하면, 상기 기판(110) 상에 제1 버퍼층(112)을 형성한다. 이때, 상기 제1 버퍼층(112)은 다수의 절연층(미도시)으로 구성될 수 있는데, 다수의 절연층(미도시)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)과 같은 무기 절연물질로 형성한다. 특히, 도면에는 도시하지 않았지만, 상기 절연막(미도시)들은 적어도 2층 이상인 경우에, 산화 실리콘(SiO2)으로 구성된 제1 절연막과 질화 실리콘(SiNx)의 제2 절연막이 반복 적층되는 구조 형태로 이루어질 수 있다.Referring to FIG. 4B, a first buffer layer 112 is formed on the substrate 110. Inorganic insulating materials such as In this case, the first buffer layer 112, a plurality of insulating layers (not shown) may be composed of a plurality of insulating layers (not shown) of silicon nitride (SiNx) or silicon oxide (SiO 2) . Particularly, although not shown in the figure, the insulating film (not shown) has a structure in which a first insulating film made of silicon oxide (SiO 2 ) and a second insulating film made of silicon nitride (SiNx) are repeatedly stacked Lt; / RTI >

이어, 도 4c를 참조하면, 상기 제1 버퍼층(112) 상에 차광물질층(114)을 형성하고 그 위에 제1 포토레지스트(116)를 도포한다. 이때, 상기 차광층(114)은 추후 액티브층에 광이 침투되는 것을 방지하기 위한 것으로, 불투명한 금속 재질로 형성될 수 있다. 예를 들면 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속그룹 중에서 선택된 적어도 하나로 형성될 수 있다. 다만, 이에 한정되지 않으며, 광을 차단할 수 있는 물질이면 족하다. 즉, 광을 차단하는 블랙 재료 예를 들어 카본 블랙을 포함하는 블랙 수지(resin)를 사용할 수도 있다. Referring to FIG. 4C, a light-shielding layer 114 is formed on the first buffer layer 112, and a first photoresist 116 is coated on the light-shielding layer 114. At this time, the light shielding layer 114 is formed to prevent light from penetrating into the active layer in the future, and may be formed of an opaque metal material. For example, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum tungsten (MoW), moly titanium (MoTi) Cu / MoTi). ≪ / RTI > However, the present invention is not limited thereto, and a material capable of blocking light may be used. That is, it is also possible to use a black resin containing black material, for example, carbon black for blocking light.

그런 다음, 도 4d를 참조하면, 제1 마스크(미도시)를 이용하여 상기 제1 포토레지스트(116)을 패터닝하여 제1 포토레지스트패턴(116a)을 형성한 후 이를 식각 마스크로 상기 차광물질층(114)을 선택적으로 제거하여, 차광패턴(114a)과 제1, 2 보조전극패턴(114b, 114c)을 형성한다. Referring to FIG. 4D, the first photoresist 116 is patterned using a first mask (not shown) to form a first photoresist pattern 116a, The first and second auxiliary electrode patterns 114a and 114b are selectively removed to form the light shielding pattern 114a and the first and second auxiliary electrode patterns 114b and 114c.

이때, 상기 차광패턴(114a)은 외부로부터의 빛이 액티브층에 도달하는 것을 방지함으로써, 액티브층(122a)이 빛에 의해 열화되는 것을 방지하여 박막 트랜지스터의 수명이 단축되는 것을 방지한다. At this time, the shielding pattern 114a prevents external light from reaching the active layer, thereby preventing the active layer 122a from being deteriorated by light, thereby preventing the lifetime of the thin film transistor from being shortened.

그리고, 상기 차광패턴(114a)은 유기전계 발광표시장치의 제조 이후에 기판 (110) 하부에 있던 캐리어 기판(미도시, 도 4r의 100 참조)을 분리할 때 다중 절연층으로 구성된 제1 버퍼층(112)에 가해지는 스트레스(stress)를 완화되어 기판 말림 현상을 방지함으로써 크랙(crack) 발생을 억제한다.The light shielding pattern 114a is formed on the first buffer layer composed of multiple insulating layers when the carrier substrate (not shown in FIG. 4R, not shown) located below the substrate 110 is separated after the fabrication of the organic light emitting display device 112 are relieved to prevent the substrate from being curled, thereby suppressing the occurrence of cracks.

한편, 상기 제1, 2 보조전극패턴(114b, 114c)은 유기전계 발광표시장치의 제조 이후에 기판(110) 하부에 있던 캐리어 기판(미도시, 도 4r의 100 참조)을 분리할 때 다중 절연층으로 구성된 제1 버퍼층(112)에 스트레스(stress)가 가해져서 기판의 말림 현상이 발생하고 이로 인해 크랙(crack)이 배선들, 소스전극(136a) 및 드레인 전극(136b) 등에 가해져서 배선들이 단선되는 것을 방지하기 위해 사용된다. 즉, 상기 제1, 2 보조전극패턴(114b, 114c) 각각은 소스전극(136a) 및 드레인 전극(136b)에 독립적으로 연결되어 있음으로써 소스전극(136a) 및 드레인 전극(136b)이 단선되는 것을 방지하는 역할을 한다.The first and second auxiliary electrode patterns 114b and 114c are formed on the substrate 110 after the manufacture of the organic light emitting display device by separating the carrier substrate (see 100 in FIG. 4R) Stress is applied to the first buffer layer 112 made of a layer and the substrate is curled so that a crack is applied to the wirings, the source electrode 136a and the drain electrode 136b, It is used to prevent disconnection. That is, each of the first and second auxiliary electrode patterns 114b and 114c is independently connected to the source electrode 136a and the drain electrode 136b so that the source electrode 136a and the drain electrode 136b are disconnected .

이어, 도 4e를 참조하면, 상기 제1 포토레지스트패턴(116a)을 제거한 후, 상기 차광패턴(114a) 및 제1, 2 보조전극패턴(114b, 114c)을 포함한 제1 버퍼층(112) 상부에 제2 버퍼층(120)을 형성한다. 이때, 상기 제2 버퍼층(120)은 질화 실리콘 (SiNx) 또는 산화 실리콘(SiO2)과 같은 무기 절연물질로 형성된다. 4E, after removing the first photoresist pattern 116a, the first photoresist pattern 116a is formed on the first buffer layer 112 including the light shielding pattern 114a and the first and second auxiliary electrode patterns 114b and 114c A second buffer layer 120 is formed. At this time, the second buffer layer 120 is formed of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2).

그런 다음, 상기 제2 버퍼층(120) 상에 반도체층(122)과 게이트 절연물질층 (124) 및 금속물질층(126)을 순차적으로 적층하고 이어 그 위에 제2 포토레지스트 (128)를 도포한다.A semiconductor layer 122, a gate insulating material layer 124 and a metal material layer 126 are sequentially stacked on the second buffer layer 120 and then a second photoresist 128 is applied thereon .

이때, 상기 반도체층(122)은 산화물 반도체 물질, 실리콘 물질, 유기 반도체 물질, CNT(carbon nanotube) 및 그래핀(graphene)으로 이루어진 군에서 선택되는 적어도 하나의 물질로 형성될 수 있다. At this time, the semiconductor layer 122 may be formed of at least one material selected from the group consisting of an oxide semiconductor material, a silicon material, an organic semiconductor material, carbon nanotube (CNT), and graphene.

상기 산화물 반도체 물질은 AxByCzO(x, y, z ≥0)나타낼 수 있으며, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 산화물 반도체 물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 이에 국한되지 않는다.A, B and C are each selected from Zn, Cd, Ga, In, Sn, Hf and Zr. The oxide semiconductor material may be represented by AxByCzO (x, y, z? 0). Preferably, the oxide semiconductor material is selected from but not limited to ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO and SnO.

그리고, 상기 게이트 절연물질층(124)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고 유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 다만, 이에 국한되지 않으며, 상기 게이트 절연막(124)은 도면상에는 단일 층으로 형성되었으나, 2 이상의 층으로 형성된 다중 층으로 형성될 수도 있다. The gate insulating material layer 124 may be formed of a dielectric material such as SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5, or a high dielectric constant dielectric material or a combination thereof. However, the present invention is not limited thereto, and the gate insulating layer 124 may be formed as a single layer in the drawing, but may be formed of multiple layers formed of two or more layers.

상기 게이트 금속물질층(126)은 불투명한 금속 재질, 예를 들면, 알루미늄 (Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있으나 이에 한정되지 않는다. 상기 게이트 금속물질층 (126)은 도면상에는 단일 층으로 형성되었으나, 2 이상의 층으로 형성된 다중 층으로 형성될 수 있다.The gate metal material layer 126 may be formed of an opaque metal material such as aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), tantalum (Ti), and an alloy formed from a combination thereof. However, the present invention is not limited thereto. Although the gate metal material layer 126 is formed as a single layer in the drawing, the gate metal material layer 126 may be formed of multiple layers formed of two or more layers.

이어, 상기 제2 포토레지스트(128) 상측에 하프톤(Half-Ton) 마스크(130)을 배치한다. 이때, 상기 하프톤 마스크(130)는 차단부(130a)와 반투과부(130b) 및 투과부(130c)를 포함한다.Next, a halftone mask 130 is disposed on the second photoresist 128. At this time, the halftone mask 130 includes a blocking portion 130a, a transflective portion 130b, and a transmissive portion 130c.

그런 다음, 도 4f를 참조하면, 상기 하프톤 마스크(130)를 이용한 노광 공정을 진행한 후 현상 공정을 통해 노광된 제2 포토레지스트(128) 부분을 제거하여 제2 포토레지스트패턴(128a, 128b)을 형성한다. 이때, 상기 하프톤 마스크(130)의 차단부(130a)와 대응되는 부분에 위치하는 제2 포토레지스트(128) 부분은 전부 남게 되고, 반투과부(130b)와 대응되는 부분에 위치하는 제2 포토레지스트(128) 부분은 일부만 남게 되며, 투과부(130c)와 대응되는 부분에 위치하는 제2 포토레지스트 (128) 부분은 전부 제거된다.Referring to FIG. 4F, after the exposure process using the halftone mask 130 is performed, a portion of the exposed second photoresist 128 is removed through a development process to form second photoresist patterns 128a and 128b ). At this time, all the portions of the second photoresist 128 located at the portion corresponding to the blocking portion 130a of the halftone mask 130 are left, and the second photoresist 128 located at the portion corresponding to the semi- Only a portion of the resist 128 is left, and the portion of the second photoresist 128 located at the portion corresponding to the transmissive portion 130c is completely removed.

이어, 도 4g를 참조하면, 상기 제2 포토레지스트패턴(128a, 128b)을 식각 마스크로 상기 게이트 금속물질층(126), 게이트 절연물질층(124) 및 반도체층(122)을 순차적으로 식각하여 액티브층(122a), 게이트 절연막패턴(124b) 및 게이트 전극패턴(126b)을 형성한다.4G, the gate metal material layer 126, the gate insulating material layer 124, and the semiconductor layer 122 are sequentially etched using the second photoresist patterns 128a and 128b as an etching mask An active layer 122a, a gate insulating film pattern 124b, and a gate electrode pattern 126b are formed.

그런 다음, 도 4h를 참조하면, 상기 제2 포토레지스트패턴(128a, 128b)을 애싱(Ashing)하여 상기 제2 포토레지스트패턴(128a, 128b)의 일부, 즉 제2 포토레지스트패턴(128b) 부분은 완전히 제거하고, 나머지 제2 포토레지스트패턴(128a)도 일부 두께만 남기도 제거한다.Referring to FIG. 4H, the second photoresist patterns 128a and 128b are ashed to form a portion of the second photoresist patterns 128a and 128b, that is, a portion of the second photoresist pattern 128b And the remaining second photoresist pattern 128a is removed even if only a part of the thickness remains.

이어, 도 4i를 참조하면, 남아 있는 제2 포토레지스트패턴(128a)을 식각 마스크로, 상기 게이트 절연막패턴(124b) 및 게이트 전극패턴(126b)을 선택적으로 제거하여 게이트 절연막(124a) 및 게이트 전극(126a)을 형성한다.4I, the gate insulating film pattern 124b and the gate electrode pattern 126b are selectively removed using the remaining second photoresist pattern 128a as an etching mask to form the gate insulating film 124a and the gate electrode (126a).

이때, 상기 액티브층(122a)은 상기 차광 패턴(150)과 일부 중첩되도록 형성된다. 특히, 상기 액티브층(122a)은 소스영역, 채널영역 및 드레인 영역으로 구분될 수 있으며, 상기 액티브층(122a)의 소스영역 및 채널영역은 상기 차광 패턴 (114a)과 중첩되도록 형성된다. 또한, 상기 액티브층(122a)의 드레인 영역은 상기 차광 패턴(150)과 중첩되지 않도록 형성된다.At this time, the active layer 122a is partially overlapped with the light-shielding pattern 150. In particular, the active layer 122a may be divided into a source region, a channel region, and a drain region, and a source region and a channel region of the active layer 122a are formed to overlap the shading pattern 114a. Also, the drain region of the active layer 122a is formed so as not to overlap with the light-shielding pattern 150.

그런 다음, 도 4j를 참조하면, 상기 게이트 전극(126a) 및 액티브층(122a)을 포함한 제2 버퍼층(120) 상부에 층간 절연막(130)을 형성한다. 이때, 상기 층간 절연막(130)은 산화 실리콘(SiO2)이나 질화 실리콘 (SiNx)과 같은 무기 절연물질로 형성되거나, 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo acryl)과 같은 유기절연물질로 형성될 수 있다.Referring to FIG. 4J, an interlayer insulating layer 130 is formed on the second buffer layer 120 including the gate electrode 126a and the active layer 122a. The interlayer insulating layer 130 may be formed of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) or an organic insulating material such as benzocyclobutene or photo acryl. .

이어, 상기 층간 절연막(130)을 포토리쏘그라피 공정기술을 이용한 마스크 공정을 통해 선택적으로 패터닝하여, 상기 층간 절연막(130)에 상기 게이트 전극 (126a) 양측 아래의 액티브층(122a) 및 보조전극패턴(114b)을 노출시키는 제1 내지 4 콘택홀(132a, 132b, 132c, 132d)을 동시에 형성한다.The interlayer insulating layer 130 is selectively patterned by a mask process using a photolithography process so that the active layer 122a and the auxiliary electrode patterns 122b on both sides of the gate electrode 126a, The first to fourth contact holes 132a, 132b, 132c, and 132d are formed at the same time.

이때, 상기 제1 콘택홀(132a)은 상기 액티브층(122a)의 소스영역을 노출시키며, 상기 제2 콘택홀(132b)은 상기 액티브층(122b)의 드레인영역을 노출시킨다. 그리고, 제3 콘택홀(132c)은 상기 보조전극패턴(122c)을 노출시키며, 상기 제4 콘택홀(132d)은 상기 보조전극패턴(122d)을 노출시킨다.At this time, the first contact hole 132a exposes a source region of the active layer 122a, and the second contact hole 132b exposes a drain region of the active layer 122b. The third contact hole 132c exposes the auxiliary electrode pattern 122c and the fourth contact hole 132d exposes the auxiliary electrode pattern 122d.

그런 다음, 도 4l을 참조하면, 상기 층간 절연막(130) 상에 소스 및 드레인 금속 물질층(136)을 형성한다. 이때, 상기 소스 및 드레인 금속물질층(136)은 몰리브덴(Mo), 티타늄 (Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄 (Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용하여 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로 형성될 수 있다. 그리고, 도면에서는 단일 금속층으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속층들을 적층하여 형성할 수도 있다.Then, referring to FIG. 4I, a source and drain metal material layer 136 is formed on the interlayer insulating layer 130. At this time, the source and drain metal material layers 136 may be formed of a metal such as Mo, Ti, Ta, W, Cu, Cr, Al, Can be formed by using any one of alloys formed from combinations. In addition, a transparent conductive material such as indium tin oxide (ITO) may be used. However, the present invention is not limited thereto and may be formed of a material which can be generally used as an electrode. In addition, although the single metal layer is shown in the drawing, at least two or more metal layers may be stacked.

이어, 도 4m을 참조하면, 포토리쏘그라피 공정기술을 이용한 마스크 공정을 통해 상기 층간 절연막(130)을 선택적으로 패터닝하여, 상기 층간 절연막(130) 상부에 상기 제1 콘택홀(132a) 및 제3 콘택홀(132c)을 통해 상기 액티브층(122a)의 소스영역 및 제1 보조전극패턴(114b)에 접속하는 소스전극(136a)을 형성함은 물론, 상기 제2 콘택홀(132b) 및 제4 콘택홀 (132d)을 통해 상기 액티브층(122a)의 드레인 영역 및 제2 보조전극패턴(114c)에 접속하는 드레인 전극(136b)을 형성한다. Referring to FIG. 4M, the interlayer insulating layer 130 is selectively patterned through a mask process using a photolithography process so that the first contact holes 132a and the third contact holes 132a are formed on the interlayer insulating layer 130, The source electrode 136a connected to the source region of the active layer 122a and the first auxiliary electrode pattern 114b is formed through the contact hole 132c and the second contact hole 132b and fourth A drain electrode 136b connected to the drain region of the active layer 122a and the second auxiliary electrode pattern 114c is formed through the contact hole 132d.

따라서, 상기 액티브층(122a)과 게이트 절연막(124a)과 게이트 전극(126a) 및 소스전극(136a) 그리고 드레인 전극(136b)은 박막 트랜지스터(T), 즉 구동 박막 트랜지스터를 나타낸다. 이때, 기판(110) 상에 형성되는 박막 트랜지스터(T)가 바텀(bottom) 게이트 형인 것을 일례로 설명하였다. 그러나, 기판(110) 상에 형성되는 트랜지스터는 바텀 게이트 형뿐만 아니라 탑 게이트 형으로도 형성될 수 있다.Accordingly, the active layer 122a, the gate insulating film 124a, the gate electrode 126a, the source electrode 136a, and the drain electrode 136b represent the thin film transistor T, that is, the driving thin film transistor. At this time, it has been described that the thin film transistor T formed on the substrate 110 has a bottom gate type. However, the transistor formed on the substrate 110 can be formed not only of the bottom gate type but also of the top gate type.

그런 다음, 도 4n를 참조하면, 상기 소스전극(136a) 및 드레인 전극(136b)을 포함한 층간 절연막(130) 상부에 평탄화막(138)을 형성한다. 이때, 상기 평탄화막 (138)은 벤조사이클로부텐(benzocyclobutene), 폴리이미드(polyimide) 또는 포토 아크릴 (photo acryl)과 같은 유기절연물질로 형성될 수 있다.Referring to FIG. 4N, a planarization layer 138 is formed on the interlayer insulation layer 130 including the source electrode 136a and the drain electrode 136b. Here, the planarization layer 138 may be formed of an organic insulating material such as benzocyclobutene, polyimide, or photo acryl.

이어, 상기 평탄화막(138)을 노광한 후 현상 공정을 통해 선택적으로 제거하여 상기 드레인 전극(136b)을 노출시키는 드레인 콘택홀(140)을 형성한다.Then, the planarization layer 138 is exposed and selectively removed through a developing process to form a drain contact hole 140 exposing the drain electrode 136b.

그런 다음, 도 4o를 참조하면, 상기 평탄화막(138) 상에 제1 전극용 투명 도전물질층(미도시)을 형성한 후 이를 노광 및 현상 공정을 통해 선택적으로 패터닝하여 상기 드레인 콘택홀(140)을 통해 박막 트랜지스터(T)의 드레인(115a)에 연결되며 각 서브 픽셀 영역마다 분리된 제1전극(142)을 형성한다. 이때, 상기 투명 도전물질층(미도시)은 ITO(Indium Tin Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide) 중 어느 하나로 이루어질 수 있다. 4O, a transparent conductive material layer (not shown) for the first electrode is formed on the planarization layer 138 and selectively patterned through the exposure and development processes to form the drain contact hole 140 The first electrode 142 is connected to the drain 115a of the thin film transistor T through the first electrode 142, At this time, the transparent conductive material layer (not shown) may be formed of one of indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin zinc oxide (ITZO).

이어, 도 4p를 참조하면, 상기 제1 전극(142) 상에 뱅크 물질을 증착한 후 이를 선택적으로 패터닝하여, 상기 제1 전극(142)의 일부를 노출하는 개구부를 갖는 뱅크층(144)을 형성한다. 이때, 상기 뱅크층(142)은 벤조사이클로부텐 (benzocyclobutene, BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다.Referring to FIG. 4P, a bank layer 144 is formed by depositing a bank material on the first electrode 142 and then patterning the bank material selectively to expose a part of the first electrode 142 . At this time, the bank layer 142 may include an organic material such as benzocyclobutene (BCB) resin, acrylic resin or polyimide resin.

그런 다음, 도 4q를 참조하면, 상기 뱅크층(144)의 개구부를 통해 노출된 제1 전극(142) 상에 유기 발광층(146)을 형성한다. 이때, 유기 발광층(146)은 서브 픽셀에 따라 적색, 녹색 및 청색 중 어느 하나의 색을 발광하도록 형성될 수 있다. 서브 픽셀은 유기 발광층(146)의 구조에 따라 다른 색 예를 들면, 백색을 발광할 수도 있다.Referring to FIG. 4Q, the organic light emitting layer 146 is formed on the first electrode 142 exposed through the opening of the bank layer 144. At this time, the organic light emitting layer 146 may be formed to emit light of any one of red, green, and blue depending on the subpixel. The subpixel may emit a different color, for example, white depending on the structure of the organic light emitting layer 146. [

이어, 상기 유기발광층(146)을 포함한 뱅크층(144) 전면에 제2 전극(148)을 형성한다. 이때, 상기 제2 전극(148)은 일 함수가 낮은 재료 형성된 캐소드일 수 있다. 제2 전극(148)은 알루미늄(Al), 알루미늄 합금(Al alloy) 또는 은(Ag)과 같이 반사도가 높고 불투명한 재료를 사용할 수 있으나 이에 한정되지 않는다.Next, a second electrode 148 is formed on the entire surface of the bank layer 144 including the organic light emitting layer 146. At this time, the second electrode 148 may be a material-formed cathode having a low work function. The second electrode 148 may be made of a material having high reflectivity and opaque properties such as aluminum (Al), aluminum alloy (Al), or silver (Ag), but is not limited thereto.

따라서, 상기 제1 전극(142), 유기발광층(146) 및 제2 전극(148)은 유기발광 다이오드(E)를 이룬다.Accordingly, the first electrode 142, the organic light emitting layer 146, and the second electrode 148 constitute an organic light emitting diode (E).

그런 다음, 도 4r를 참조하면, 캐리어 기판(100)의 배면에 레이저(laser)를 조사하여 캐리어 기판(100)과 기판(110) 사이의 계면을 분리시킨다. 이때, 보다 자세하게는, 상기 캐리어 기판(100)의 배면을 통해 캐리어 기판(100)과 기판(110) 사이에 형성된 희생층(102)에 레이저가 조사되면, 희생층(102)인 비정질 실리콘에 함유된 수소가 탈수소화되면서 표면의 막 터짐 현상으로 인해 기판(110)으로부터 분리된다. Referring to FIG. 4R, a laser is irradiated to the rear surface of the carrier substrate 100 to separate the interface between the carrier substrate 100 and the substrate 110. More specifically, when the laser is irradiated to the sacrificial layer 102 formed between the carrier substrate 100 and the substrate 110 through the back surface of the carrier substrate 100, The hydrogen is dehydrogenated and separated from the substrate 110 due to the membrane breakdown of the surface.

따라서, 캐리어 기판(100)이 소자가 형성된 기판(110)으로부터 분리된다. Thus, the carrier substrate 100 is separated from the substrate 110 on which the device is formed.

있다.have.

이때, 레이저 조사에 사용되는 레이저로는 DPSS(Diode Pumped Solid State; DPSS) 레이저 또는 엑시머(Eximer) 레이저 등을 사용한다. 특히, 레이저는 기판 (110) 상에 형성된 액티브층(122a)에는 조사되지 않도록 한다. 본 발명에서는 캐At this time, DPSS (diode pumped solid state: DPSS) laser or Eximer laser is used as a laser used for laser irradiation. In particular, the laser is not irradiated onto the active layer 122a formed on the substrate 110. [ In the present invention,

리어 기판(100)과 액티브층(122a) 사이에 차광패턴(114a)이 존재하여, 레이저가 액티브층(122a)에 조사되는 것을 방지한다. A shielding pattern 114a is present between the rear substrate 100 and the active layer 122a to prevent the laser from being irradiated onto the active layer 122a.

이어, 도 4s를 참조하면, 레이저 조사 공정을 통해 기판(110)으로부터 캐리어 기판(100)을 분리함으로써 본 발명에 따른 유기전계 발광표시장치 제조공정을 완료한다. Next, referring to FIG. 4S, the process of manufacturing the organic light emitting display according to the present invention is completed by separating the carrier substrate 100 from the substrate 110 through the laser irradiation process.

이와 같이, 본 발명에 따른 유기전계 발광표시장치 제조방법은 다중 버퍼층 사이에 금속물질로 구성된 차광패턴 및 보조전극패턴을 개재시킴으로써 다중 버퍼층의 스트레스를 억제시켜 기판의 말림 현상을 최소화함으로써 플렉서블 디스플레이 장치에 적용이 가능하다. As described above, in the method of manufacturing an organic light emitting display according to the present invention, the shielding pattern composed of a metal material and the auxiliary electrode pattern are interposed between the multiple buffer layers, thereby suppressing the stress of the multiple buffer layers and minimizing the curling of the substrate. It is applicable.

그리고, 본 발명에 따른 유기전계 발광표시장치 제조방법은 차광패턴과 함께 보조전극패턴을 형성하여 소스전극과 드레인 전극과 연결되도록 함으로써 다중 버퍼층의 스트레스로 인해 배선 등에 크랙이 발생하는 것을 방지하여 배선의 단선을 차단할 수 있다.The method of fabricating an organic light emitting display device according to the present invention includes forming an auxiliary electrode pattern together with a light shielding pattern so as to be connected to a source electrode and a drain electrode to prevent cracks from occurring in the wiring due to stress in the multiple buffer layer, Disconnection can be blocked.

또한, 본 발명은 차광패턴 형성시에 보조전극패턴을 동시에 형성할 수 있기 때문에 추가적인 마스크 공정이 필요없게 됨으로써 제조 공정을 단순화시킬 수 있다.Further, since the auxiliary electrode pattern can be formed simultaneously with the formation of the shielding pattern, the present invention eliminates the need for an additional mask process, thereby simplifying the manufacturing process.

그리고, 본 발명은 차광패턴을 액티브층 하부에 배치함으로 인하여 광누설 전류의 발생을 억제하여 소자의 오동작을 방지할 수 있고 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. Further, according to the present invention, it is possible to prevent a malfunction of a device by suppressing the occurrence of a light leakage current by arranging a light shielding pattern under the active layer, and to obtain an image with good contrast without a pixel defect display.

이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced.

그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

100: 캐리어 기판 102: 희생층
110: 기판 112: 제1 버퍼층
114a: 차광패턴 114b, 114c: 제1, 2 보조전극패턴
120: 제2 버퍼층 122a: 액티브층
126a: 게이트 전극 136a: 소스전극
136b: 드레인 전극100: carrier substrate 102: sacrificial layer
110: substrate 112: first buffer layer
114a: Shading pattern 114b, 114c: First and second auxiliary electrode patterns
120: second buffer layer 122a: active layer
126a: gate electrode 136a: source electrode
136b: drain electrode

Claims (12)

기판상에 구비된 제1 버퍼층;
상기 제1 버퍼층 상에 구비된 차광패턴 및 보조전극패턴;
상기 차광패턴 및 보조전극패턴을 포함한 제1 버퍼층 상에 구비된 제2 버퍼층;
상기 차광패턴 상의 제2 버퍼층 위에 구비된 액티브층;
상기 액티브층 상에 적층된 게이트 절연막 및 게이트 전극;
상기 게이트 전극 및 액티브층을 포함한 제2 버퍼층 상에 구비되고, 상기 게이트 전극 양측 아래의 액티브층 및 보조전극패턴을 노출시키는 다수의 콘택홀을 구비한 층간 절연막;
상기 콘택홀들을 통해 상기 액티브층 및 보조전극패턴에 각각 독립적으로 연결된 소스전극 및 드레인 전극;
상기 소스전극 및 드레인 전극 상부에 구비되고 상기 드레인 전극을 노출시키는 평탄화막;
상기 평탄화막 상에서 상기 드레인 전극과 접속되는 제1 전극;
상기 제1 전극 위에 구비된 유기발광층; 및
상기 유기발광층 상에 구비된 제2 전극을 포함하는 유기전계 발광표시장치.A first buffer layer provided on the substrate;
A shielding pattern and an auxiliary electrode pattern provided on the first buffer layer;
A second buffer layer provided on the first buffer layer including the light-shielding pattern and the auxiliary electrode pattern;
An active layer provided on the second buffer layer on the light-shielding pattern;
A gate insulating layer and a gate electrode stacked on the active layer;
An interlayer insulating film provided on the second buffer layer including the gate electrode and the active layer and having a plurality of contact holes exposing the active layer and the auxiliary electrode pattern below both sides of the gate electrode;
A source electrode and a drain electrode independently connected to the active layer and the auxiliary electrode pattern through the contact holes;
A planarization layer provided on the source electrode and the drain electrode and exposing the drain electrode;
A first electrode connected to the drain electrode on the planarization film;
An organic light emitting layer provided on the first electrode; And
And a second electrode provided on the organic light emitting layer. 제1항에 있어서, 상기 제1 버퍼층은 적어도 2층 이상의 절연막으로 구성된 유기전계 발광표시장치.The organic light emitting display device of claim 1, wherein the first buffer layer comprises at least two insulating films. 제1항에 있어서, 상기 제1, 2 버퍼층은 무기 절연물질로 구성된 유기전계 발광표시장치.The organic light emitting display according to claim 1, wherein the first and second buffer layers are made of an inorganic insulating material. 제2항에 있어서, 상기 제1 버퍼층을 이루는 적어도 2층 이상의 절연막은 산화막과 질화막이 반복되는 적층 구조 형태로 구성된 유기전계 발광표시장치. The organic light emitting display as claimed in claim 2, wherein at least two insulating layers constituting the first buffer layer are formed in a laminated structure in which an oxide layer and a nitride layer are repeated. 제1항에 있어서, 상기 제2 버퍼층은 단일 층으로 구성된 유기전계 발광표시장치. The organic light emitting display according to claim 1, wherein the second buffer layer comprises a single layer. 제1항에 있어서, 상기 차광패턴과 보조전극패턴은 동일 물질층으로 구성된 유기전계 발광표시장치.The organic light emitting display according to claim 1, wherein the light shielding pattern and the auxiliary electrode pattern are formed of the same material layer. 기판상에 제1 버퍼층을 형성하는 단계;
상기 제1 버퍼층 상에 차광패턴 및 보조전극패턴을 형성하는 단계;
상기 차광패턴 및 보조전극패턴을 포함한 제1 버퍼층 상에 제2 버퍼층을 형성하는 단계;
상기 차광패턴 상의 제2 버퍼층 위에 액티브층을 형성하는 단계;
상기 액티브층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 게이트 전극 및 액티브층을 포함한 제2 버퍼층 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막에 게이트 전극 양측 아래의 액티브층 및 보조전극패턴을 각각 노출시키는 다수의 콘택홀을 형성하는 단계; 및
상기 콘택홀들을 통해 상기 액티브층 및 보조전극패턴에 소스전극 및 드레인 전극을 형성하는 단계;
상기 소스전극 및 드레인 전극 상부에 상기 드레인 전극을 노출시키는 평탄화막을 형성하는 단계;
상기 평탄화막 상에서 상기 드레인 전극과 접속되는 제1 전극을 형성하는 단계;
상기 제1 전극 위에 유기발광층을 형성하는 단계; 및
상기 유기발광층 상에 제2 전극을 형성하는 단계를 포함하는 유기전계 발광표시장치 제조방법.Forming a first buffer layer on the substrate;
Forming a light shielding pattern and an auxiliary electrode pattern on the first buffer layer;
Forming a second buffer layer on the first buffer layer including the light-shielding pattern and the auxiliary electrode pattern;
Forming an active layer on the second buffer layer on the light-shielding pattern;
Forming a gate insulating film and a gate electrode on the active layer;
Forming an interlayer insulating film on the second buffer layer including the gate electrode and the active layer;
Forming a plurality of contact holes exposing the active layer and the auxiliary electrode pattern below both sides of the gate electrode in the interlayer insulating film; And
Forming a source electrode and a drain electrode in the active layer and the auxiliary electrode pattern through the contact holes;
Forming a planarization layer over the source electrode and the drain electrode to expose the drain electrode;
Forming a first electrode connected to the drain electrode on the planarization film;
Forming an organic light emitting layer on the first electrode; And
And forming a second electrode on the organic light emitting layer. 제7항에 있어서, 상기 제1 버퍼층은 적어도 2층 이상의 절연막으로 구성되는 유기전계 발광표시장치 제조방법.8. The method of claim 7, wherein the first buffer layer comprises at least two insulating layers. 제7항에 있어서, 상기 제1, 2 버퍼층은 무기 절연물질로 이루어지는 유기전계 발광표시장치 제조방법.8. The method of claim 7, wherein the first and second buffer layers are made of an inorganic insulating material. 제8항에 있어서, 상기 제1 버퍼층을 이루는 적어도 2층 이상의 절연막은 산화막과 질화막이 반복되는 적층 구조 형태로 형성하는 유기전계 발광표시장치 제조방법. 9. The method of claim 8, wherein at least two insulating layers of the first buffer layer are formed in a laminated structure in which an oxide layer and a nitride layer are repeated. 제7항에 있어서, 상기 제2 버퍼층은 단일 층으로 이루어지는 유기전계 발광표시장치 제조방법. 8. The method of claim 7, wherein the second buffer layer comprises a single layer. 제7항에 있어서, 상기 차광패턴과 보조전극패턴은 동일 물질층으로 구성된 유기전계 발광표시장치 제조방법.8. The method of claim 7, wherein the light-shielding pattern and the auxiliary electrode pattern are formed of the same material layer.
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