KR20170077834A

KR20170077834A - 디스플레이 장치

Info

Publication number: KR20170077834A
Application number: KR1020160180975A
Authority: KR
Inventors: 쭝한 차이; 시아칭 츄; 메이춘 시
Original assignee: 이노럭스 코포레이션
Priority date: 2015-12-28
Filing date: 2016-12-28
Publication date: 2017-07-06
Also published as: US10288956B2; TW201723602A; TWI605283B; KR102605983B1; US20190227392A1; US10901273B2; US20170184928A1

Abstract

디스플레이 장치는 제1 기판과 제2 기판 사이에 액정층을 포함한다. 제1 방향을 따른 제1 및 제2 주사선은 상기 제1 기판 위에 인접하여 배치되어 있다. 제1 및 제2 데이터선/주사선에 의해 형성된 제1 영역은 제1 및 제2 서브-화소 영역을 포함한다. 제1 서브-화소 영역은 (제1 주사선 및 제1 데이터선에 접속된) 제1 박막 트랜지스터(TFT)와 상기 제1 TFT에 전기적으로 접속된 제1 전극을 포함한다. 제1 공통 전극은 서로 연결된 제1 부분과 제2 부분을 포함한다. 제1 부분은 제1 전극과 제1 데이터선 사이에 위치되고, 제2 부분은 제2 전극과 제1 데이터선 사이에 위치되며, 제1 부분의 제1 방향의 폭은 제2 부분의 제1 방향의 폭보다 크다.

Description

디스플레이 장치{DISPLAY APPARATUS}

본 개시 내용은 개괄적으로 디스플레이 장치에 관한 것으로, 보다 상세하게는 디스플레이 장치에 적용되는 공통 전극의 폭 변경 설계에 관한 것이다.

디스플레이 패널을 갖는 전자 제품은 현대인에게는 업무, 연구 또는 엔터테인먼트에 있어 없어서는 안 되는 필수품이 되고 있다. 전자 제품의 예로는, 스마트폰, PC 태블릿, 노트북, 모니터 및 TV를 포함한다. 상기 전자 제품 중, 액정 디스플레이(LCD) 패널을 갖는 디스플레이 장치가 가장 보편적이다. LCD 패널은 단순화, 경량화, 저비용 및 고신뢰성의 장점을 가지며, 시청자의 눈에 편안한 시청 경험을 제공하고 음극선관(CRT) 디스플레이를 대체하여 가장 보편적인 디스플레이 장치가 되고 있다. LCD 패널은 또한 다른 크기, 형상 및 해상도를 포함하는 광범위한 선택을 제공한다.

디스플레이 장치의 제조시에는 많은 세부적인 측면을 주의 깊게 다룰 필요가 있다. 예를 들면, 금속층과 반도체 층을 패턴화하기 위한 공정(리소그래피 및 에칭을 통해)은 파손의 회피를 위해 매우 정확할 필요가 있고, 각 층의 상대 위치 및 패턴의 설계는 제조되는 디스플레이 장치의 전기적 특성이 다양한 제품 사양을 만족시키도록 안정적이면서 우수한 특성이 되도록 보장할 필요가 있다. 디스플레이 장치가 잘못 설계되면, 디스플레이 장치의 전기적 성능이 떨어진다. 예를 들면, 심각한 크로스-토크(cross-talking) 문제가 생기고 투과율이 낮아져서 디스플레이 장치의 표시 품질이 저하될 것이다.

본 개시 내용은 디스플레이 장치에 관한 것이다. 소정 영역(예, 화소 영역) 내의 공통 전극의 폭 변경의 설계를 통해, 디스플레이 장치의 전기적 성능을 향상시키고 우수한 투과율을 유지할 수 있으며 안정적이고 우수한 표시 품질을 얻을 수 있다.

본 개시 내용의 일 실시예에 따르면, 디스플레이 장치가 제공된다. 디스플레이 장치는: 제1 기판, 제2 기판 및 제1 기판과 제2 기판 사이에 배치된 액정층; 제1 주사선 및 제1 주사선에 인접한 제2 주사선으로서, 이들 주사선은 상기 제1 기판 위에 배치되고 제1 방향을 따라 연장되며; 제1 데이터선 및 제1 데이터선에 인접한 제2 데이터선으로서, 이들 데이터선은 상기 제1 기판 위에 배치되며; 상기 제1 기판 위에 배치된 제1 공통 전극을 포함한다. 상기 제1 주사선, 제2 주사선, 제1 데이터선 및 제2 데이터선은 제1 영역을 형성한다. 상기 제1 영역은 제1 서브-화소 영역과 제2 서브-화소 영역을 포함한다. 상기 제1 서브-화소 영역은 제1 박막 트랜지스터와 제1 박막 트랜지스터에 전기적으로 접속된 제1 전극을 포함한다. 상기 제1 박막 트랜지스터는 상기 제1 기판 위에 배치되고 상기 제1 주사선과 상기 제1 데이터선에 전기적으로 접속된다. 상기 제2 서브-화소 영역은 제2 전극을 포함한다. 상기 제1 공통 전극은 제1 부분과 제1 부분에 접속된 제2 부분을 포함한다. 상기 제1 부분은 상기 제1 전극과 상기 제1 데이터선 사이에 위치된다. 상기 제2 부분은 상기 제2 전극과 상기 제1 데이터선 사이에 위치된다. 상기 제1 부분의 상기 제1 방향의 폭은 상기 제2 부분의 상기 제1 방향의 폭보다 크다.

본 개시 내용의 상기 및 이외의 양태들은 바람직하지만 한정적이지 않은 실시예(들)에 대한 다음의 설명과 관련하여 잘 이해될 것이다. 다음의 설명은 첨부 도면을 참조로 설명된다.

도 1a는 본 개시 내용의 실시예에 따른 디스플레이 장치의 3개의 인접 화소 영역의 상면도이다.
도 1b는 단면선 1B-1B를 따른 도 1a의 디스플레이 장치의 화소 영역의 단면도이다.
도 2a 및 도 2b는 본 개시 내용의 상기 실시예의 설계에 따른 2개의 디스플레이 장치로서, 동일한 열(column) 방향으로 배열된 화소 영역 내의 박막 트랜지스터가 동일 측면 상에 배치된 것을 나타낸 도면이다.
도 3은 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략도로서, 동일 열-인접 행에 배열된 화소 영역 내의 박막 트랜지스터가 다른 측면 상에 배치된 것을 나타낸 도면이다.
도 4는 본 개시 내용의 일례로서 예시된 디스플레이 장치의 4개의 인접 화소 영역의 개략도이다.
도 5a는 종래의 디스플레이 장치의 화소 영역의 일부의 단면도이다.
도 5b는 일 실시예에 따른 디스플레이 장치의 화소 영역의 일부의 단면도이다.
도 6은 시뮬레이션 실험에서 대응 파라미터가 붙여진 단일 화소 영역의 개략도이다.
도 7은 용량 결합 효과(capacitive coupling effect)가 없는 경우의 상이한 폭 조합하에서의 시뮬레이션 실험 2에서 획득한 투과율 곡선이다.
도 8은 용량 결합 효과가 있는 경우의 상이한 폭 조합하에서의 시뮬레이션 실험 2에서 획득한 투과율 손실의 곡선이다.
도 9a는 일 실시예에 따른 단일 화소 영역에서의 회위(disclination)의 개략도이다.
도 9b는 도 9a의 단면선 I-I'를 따른 수평 거리를 따른 정규화된 광의 세기의 다이어그램이다.

본 개시 내용의 실시 형태의 디스플레이 장치가 제공된다. 소정 영역(예, 화소 영역)의 폭 변동이 있는 공통 전극의 설계를 통해, 제조되는 디스플레이 장치의 전기적 성능이 향상될 수 있는 데, 예들 들면, 용량 결합 효과가 크게 감소된다. 그러므로, 디스플레이 장치의 동작 중에, 데이터선으로부터 전송되는 비디오 신호에 의해 화소의 표시 품질이 크게 영향을 받지 않고 간섭되지 않을 것이다. 또한, 전기적 성능의 향상 이외에, 실시예에 개시된 디스플레이 장치는 우수한 투과율을 유지할 수 있다. 따라서, 디스플레이 장치는 본 개시 내용의 실시예의 설계를 적용하는 것에 의해 우수하고 안정적인 표시 품질을 달성할 수 있다.

본 개시 내용의 실시예는 수직 정렬(VA) 표시 모드의 액정 표시(LCD) 장치의 박막 트랜지스터(TFT) 기판 등의 어레이 기판과 같은 디스플레이 장치의 어레이 기판에 적용될 수 있다. 본 개시 내용의 실시예는 낮은 컬러 시프트 모드(color shift mode)의 LCD 패널의 화소들의 구조에 의해 예시된다. 즉, 단일 화소 영역은 명부와 암부를 포함하고, 디스플레이 패널을 그 측면에서 볼 때, 컬러 시프트가 감소될 수 있게 명부와 암부가 서로 보상될 것이다.

아래에는 첨부 도면을 참조로 본 개시 내용의 다수의 실시예가 개시된다. 본 개시 내용의 구조적 구성 및 기술은 본 개시 내용의 보호 범위를 한정하지 않고 단지 예시적인 목적을 위한 것이다. 본 개시 내용은 가능한 실시예 모두를 예시하지 않지만, 당업자는 본 개시 내용의 취지 및 범위를 벗어나지 않고 실제 요구에 맞도록 필요한 수정 또는 조정을 행할 수 있다. 따라서, 본 개시 내용은 본 개시 내용에 개시되지 않은 다른 실시예에도 적용될 수 있다. 더욱이, 첨부 도면은 본 개시 내용의 실시예를 더 명확하게 예시하기 위해 이미 단순화된 것이며, 첨부 도면에 이용되는 치수 비율은 제품의 실제 비율을 기초로 하지 않는다. 그러므로, 명세서 및 도면은 단지 실시예의 설명 및 기술을 위한 것으로 본 개시 내용의 보호 범위를 한정하기 위한 것이 아니다. 이전 실시예와 동일하거나 유사한 요소의 경우, 동일하거나 유사한 참조 번호를 이용하여 해당 동일하거나 유사한 요소를 지시한다.

또한, "제1", "제2", "제3" 등의 서수는 청구범위의 구성 성분을 변형시키기 위해 명세서 및 청구범위에 사용된다. 청구범위 구성 성분의 서수는 상기 구성 성분이 임의의 이전의 서수를 가지거나 특정 청구범위 구성 성분과 다른 청구범위 구성 성분 간의 순서나 제조 방법의 공정의 순서를 의미하거나 나타내는 것이 아니다. 서수는 동일하게 지정된 청구범위 구성 성분을 명확하게 구별하기 위해 사용된다.

도 1a는 본 개시 내용의 실시예에 따른 디스플레이 장치의 3개의 인접 화소 영역의 상면도이다. 도 1b는 단면선 1B-1B를 따른 도 1a의 디스플레이 장치의 화소 영역의 단면도이다. 일 실시예에서, 디스플레이 장치는 제1 기판(10), 제2 기판(20) 및 제1 기판(10)과 제2 기판(20) 사이에 배치된 액정층(LC)과 같은 표시 매체층을 포함한다(도 1b 참조). 제1 기판(10)과 제2 기판(20)은 어레이 기판(예, 박막 트랜지스터(TFT) 기판)과 컬러 필터 기판(CF 기판)에 구해 각각 구현될 수 있다. 일 실시예에서, 제1 기판(10)은 제1 베이스 플레이트(S1)를 포함하며, 제1 베이스 플레이트(S1) 위에는 복수의 교차하는 주사선(SL) 및 데이터선(DL)이 배치되어 있다. 2개의 인접한 데이터선(예, 제1 데이터선(DL1)과 제2 데이터선(DL2))과 2개의 인접한 주사선(예, 제1 주사선(SL1)과 제2 주사선(SL2))은 서로 교차되어 화소 영역 등의 영역을 형성한다. 화소 영역은 화소 전극층과 공통 전극을 포함한다. 화소 전극층은 제1 데이터선(DL1)과 제2 데이터선(DL2) 중 하나에 전기적으로 접속된다. 바람직한 실시예에서, 화소 영역의 화소 전극층(PX로 표기됨)은 제1 전극(EP1)과 제2 전극(EP2)을 포함하고, 화소 전극층은 제1 데이터선(DL1)에 전기적으로 접속된다.

도 1a에 나타낸 바와 같이, 제1 주사선(SL1)과 이에 인접한 제2 주사선(SL2)은 제1 방향(D1)을 따라 연장된다. 제1 데이터선(DL1)과 이에 인접한 제2 데이터선(DL2)은 제1 주사선(SL1)과 제2 주사선(SL2)과 교차하여 제1 영역(예, 화소 영역)(PX)을 형성한다. 제1 영역(PX)은 제1 서브-화소 영역(PX-1)과 제2 서브-화소 영역(PX-2)을 포함한다. 제1 서브-화소 영역(PX-1)은 제1 박막 트랜지스터(TFT1)와 제1 전극(EP1)을 포함한다. 제1 박막 트랜지스터(TFT1)는 제1 기판 위에 배치되고 추가로 제1 주사선(SL1)과 제1 데이터선(DL1)에 전기적으로 접속된다. 제1 전극(EP1)은 제1 박막 트랜지스터(TFT1)에 전기적으로 접속된다. 제2 서브-화소 영역(PX-2)은 제2 전극(EP2)을 포함한다. 제1 베이스 플레이트(S1) 위에는 제1 공통 전극(Ecom1)이 배치되며, 제1 부분(121)과 제1 부분(121)에 연결되는 제2 부분(122)을 포함한다. 제1 부분(121)은 제1 전극(EP1)과 제1 데이터선(DL1) 사이에 위치된다. 제2 부분(122)은 제2 전극(EP2)과 제1 데이터선(DL1) 사이에 위치된다. 상기 실시예의 설계에 따르면, 제1 부분(121)의 제1 방향(D1)의 폭(W1)은 제2 부분(122)의 제1 방향(D1)의 폭(W2)보다 크다. 다른 실시예에서, 제2 전극(EP2)은 제2 주사선(SL2)에 전기적으로 결합된다.

일 실시예에 있어서, 제2 부분(122)의 제1 방향(D1)의 폭(W2)은 1 ㎛ 내지 3 ㎛이다. 다른 실시예에 있어서, 상기 제2 부분(122)의 제1 방향(D1)의 폭(W2)에 대한 상기 제1 부분(121)의 제1 방향(D1)의 폭(W1)의 비는, 예컨대, 6 이하이고, 상기 제1 부분(121)의 제1 방향(D1)의 폭(W1)은 10 ㎛이다.

추가로, 제1 데이터선(DL1)과 제2 데이터선(DL2)은 제2 방향(D2)을 따라 연장된다. 일 실시예에서, 제1 부분(121)의 제2 방향(D2)의 길이는 제1 전극(EP1)의 제2 방향(D2)의 길이 이상이다. 제2 부분(122)의 제2 방향(D2)의 길이는 제2 전극(EP2)의 제2 방향(D2)의 길이 이상이다. 일 실시예에서, 제1 부분(121)의 제1 방향(D1)의 최소 폭(W1)은 제2 부분(122)의 제1 방향(D1)의 최소 폭(W2)보다 크다. 다른 실시예에서, 제1 부분(121)의 제1 방향(D1)을 따른 폭은 실질적으로 동일하며(즉, 제1 부분(121)은 일정한 폭(W1)을 가진다), 제2 부분(122)의 제1 방향(D1)을 따른 폭은 실질적으로 동일하다(즉, 제2 부분(122)은 일정한 폭(W2)을 가진다).

도 1b는 화소 영역의 제1 서브-화소 영역(PX-1) 내의 제1 데이터선(D1), 제2 데이터선(D2), 화소 전극층 및 공통 전극 사이의 상대 위치만을 나타내고 있으므로, 실시예의 기술이 더욱 명확해질 수 있다. 더욱이, 제1 공통 전극(Ecom1)과 화소 전극층(예, 제1 전극(EP1)과 제2 전극(EP2)) 사이에, 그리고 제1 베이스 플레이트(S1) 위로 층간절연층(ILD)이 배치된다. 일 실시예에서, 제1 전극(EP1)과 제2 전극(EP2)은, 한정의 의도는 없이, ITO(인듐 주석 산화물), IZO, ITZO 또는 IGZO로 형성된 투명 도전막으로 구현될 수 있고, 각각 제1 서브-화소 영역(PX-1)의 화소 전극과 제2 서브-화소 영역(PX-2)의 화소 전극으로서 사용될 수 있다. 또한, 제1 전극(EP1)과 제2 전극(EP2)은 ITO 구조체 구성에서 서로 분리되며, 제1 서브-화소 영역(PX-1)과 제2 서브-화소 영역(PX-2)이 각각 필요 그레이-스케일 전압을 획득할 수 있도록 다른 구성 요소를 통해 상이한 박막 트랜지스터에 전기적으로 접속될 수 있다. 제1 공통 전극(Ecom1)은 주사선 또는 박막 트랜지스터와 동시에 형성될 수 있다. 실제 적용시, 동일한 행(row) 방향으로 배치된 화소 영역(즉, 인접한 제1 영역(PX)) 내의 제1 공통 전극(Ecom1)들이 상호 접속된다.

도 1b에 예시된 바와 같이, 제2 기판(20)은 제2 베이스 플레이트(S2)와 제2 베이스 플레이트(S2) 위에 배치된 상부 전극(Eupper)을 포함한다. 제2 기판(20)에 있어서 예시되지 않은 포토레지스트 및 차광 패턴(예, 블랙 매트릭스) 등의 다른 요소들은, 여기서는 반복하지 않는다. 일 실시예에서, 상부 전극(Eupper)은 ITO의 패턴화되지 않은 투명 도전막과 같은 패턴화되지 않은 전체 표면을 갖는 전극이며, 평면 전극(planar electrode)으로서 고려될 수 있다. 제1 기판(10) 위에 배치된 화소 전극층(예, 제1 전극(EP1)과 제2 전극(EP2))은 여러 개의 연장 슬릿(도 1a에 예시되지 않음)에 의해 화소 전극이 단일 화소 영역 내에 방사 패턴을 형성하는 ITO 전극과 같은 패턴화된 ITO 전극이다. 상부 전극(Eupper)과 화소 전극층 사이에 발생되는 전기장은 액정층(LC)의 액정 분자를 회전 구동시키는 데 이용될 수 있다.

도 1a에 예시된 바와 같이, 제1 공통 전극(Ecom1)은 제3 부분(123)과 제3 부분(123)에 연결된 제4 부분(124)을 더 포함한다. 제3 부분(123)은 제1 전극(EP1)과 제2 데이터선(DL2) 사이에 위치된다. 제4 부분(124)은 제2 전극(EP2)과 제2 데이터선(DL2) 사이에 위치된다. 일 실시예에서, 제3 부분(123)의 제1 방향(D1)의 폭은 제4 부분(124)의 제1 방향(D1)의 폭과 실질적으로 동일하다. 본 실시예에서, 제3 부분(123)과 제1 부분(121)은 제1 전극(EP1)의 다른 측면들에 있고, 제4 부분(124)과 제2 부분(122)은 제2 전극(EP2)의 다른 측면들에 있다. 일 실시예에 따르면, 제1 부분(121)의 제1 방향(D1)의 폭(W1)은 제3 부분(123)의 제1 방향(D1)의 폭(W3)보다 크다.

일 실시예에서, 폭(W3)은 폭(W4)과 유사하지만 동일하지 않을 수 있고, 폭(W3)은 폭(W4)보다 다소 작거나 다소 클 수 있다. 따라서, 제3 부분(123)의 제1 방향(D1)의 폭(W3)과 제4 부분(124)의 제1 방향(D1)의 폭(W4) 사이의 차이의 절대치는 제1 부분(121)의 제1 방향(D1)의 폭(W1)과 제2 부분(122)의 제1 방향의 폭(W2) 사이의 차이보다 작을 수 있다. 이 관계는 다음과 같이 표현될 수 있다.

|(W3-W4)|<(W1-W2)

실제 적용시, 본 개시 내용은 인접 행 및/또는 인접 열에 배치된 화소 영역 내의 적절한 박막 트랜지스터의 배치를 통해 디스플레이 장치의 상이한 구조적 구성에 적용될 수 있다. 도 2a 및 도 2b를 참조하면, 본 개시 내용의 실시예에 따른 디스플레이 장치의 2개의 구성이 예시된다. 동일한 열 방향으로 배치된 여러 화소 영역 내의 박막 트랜지스터들은 동일 측면 상에 배치된다. 즉, 도 1a의 화소 영역의 구조는 화소 어레이의 각 행에 반복적으로 예시된다. 도 1a 및 그 관련 설명을 참조한다. 동일한 요소의 세부 사항은 위에 개시되므로 여기서는 반복하지 않는다. 도 2a 및 도 2b는 모두 m=2, n=3인 m×n 화소 어레이(m행 n열로 구성됨)를 예시한다. 화소 어레이는 화소 영역[PX_[1,1], PX_[1,2], PX_[1,3], PX_[2,1], PX_[2,2], PX_[2,3]]을 포함한다. 화소 영역[PX_[1,1], PX_[2,1]]의 박막 트랜지스터[TFT₁ _,1, TFT₂ _, ₁]는 제1 데이터선(DL1)에 전기적으로 접속된다. 화소 영역[PX_[1,2], PX_[2,2]]의 박막 트랜지스터[TFT_1,2, TFT₂ _, ₂]는 제2 데이터선(DL2)에 전기적으로 접속된다. 화소 영역[PX_[1,3], PX_[2,3]]의 박막 트랜지스터[TFT₁ _,3, TFT₂ _, ₃]는 제3 데이터선(DL3)에 전기적으로 접속된다. 도 2a 및 도 2b의 원형 영역을 참조한다. 각 화소 영역 내의 제1 공통 전극(Ecom1)의 경우, 제1 부분(121)의 제1 방향(D1)의 폭은 제2 부분(122)의 제1 방향(D1)의 폭보다 크다. 제1 공통 전극(Ecom1)의 제1 부분(121)과 제2 부분(122)은 2개의 접속부, 즉 관련 화소 영역으로 신호를 전송하는 제1 공통 전극(Ecom1)의 상부 및 하부를 말한다.

그러나, 본 개시 내용은 도 2a 및 도 2b의 구성에 한정되지 않으며, 다른 실시예에도 적용될 수 있다. 도 3은 본 개시 내용의 실시예에 따른 디스플레이 장치의 개략도로서, 동일한 행에 배치된 여러 화소 영역 내의 박막 트랜지스터들이 동일한 측면에 배치되지만, 동일한 열의 인접 행에 배치된 여러 화소 영역 내의 박막 트랜지스터들은 다른 측면에 배치된 것을 예시한 도면이다. 도 3에 예시된 바와 같이, 화소 영역[PX_[1,1], PX_[2,1]]의 박막 트랜지스터[TFT₁ _,1, TFT₂ _, ₁]는 제1 데이터선(DL1)과 제2 데이터선(DL2)에 각각 전기적으로 접속된다. 화소 영역[PX_[1,2], PX_[2,2]]의 박막 트랜지스터[TFT₁ _,2, TFT₂ _, ₂]는 제2 데이터선(DL2)과 제3 데이터선(DL3)에 각각 전기적으로 접속된다. 화소 영역[PX_[1,3], PX_[2,3]]의 박막 트랜지스터[TFT_1,3, TFT₂ _, ₃]는 제3 데이터선(DL3)과 제4 데이터선(DL4)에 각각 전기적으로 접속된다. 동일한 행에 배치된 화소 영역과 관련하여, 제1 공통 전극(Ecom1)들의 제1 부분들은 모두 동일 측면(즉, 각 화소 영역 내의 화소 전극의 좌측면)에 배치된다. 다음 행에 배치된 화소 영역과 관련하여, 제1 공통 전극(Ecom1)들의 제1 부분들은 다른 측면(즉, 각 화소 영역 내의 화소 전극의 우측면)에 배치된다.

본 개시 내용의 실시예의 설계의 기술은 도 3의 2개의 화소 영역[PX_[1,1], PX_[2,1]]에 의해 예시된다. 제1 주사선(SL1), 제2 주사선(SL2), 제1 데이터선(DL1) 및 제2 데이터선(DL2)에 의해 형성된 화소 영역[PX_[1,1]](즉, 제1 영역)의 구조적 상세는 이미 전술하였으므로(도 1a 및 관련 개시 내용 참조) 여기서는 장황하게 반복하지 않는다. 디스플레이 장치는 제1 기판(10) 위에 배치되고 제2 주사선(SL2)과 제2 주사선(SL2)에 인접한 제3 주사선(SL3) 사이에 위치된 제2 공통 전극(Ecom2)을 더 포함한다. 제2 주사선(SL2), 제3 주사선(SL3), 제1 데이터선(DL1) 및 제2 데이터선(DL2)은 제2 영역[즉, 화소 영역[PX_[2,1]], 제2 영역은 제1 영역에 인접함]을 형성한다. 유사하게, 제2 영역은 제3 서브-화소 영역(PX-3)과 제4 서브-화소 영역(PX-4)을 포함한다. 제2 영역은 제2 주사선(SL2)과 제2 데이터선(DL2)에 전기적으로 접속된 박막 트랜지스터(TFT₂ _, ₁)(제2 박막 트랜지스터)를 포함한다. 제2 화소 영역은 화소 전극층을 더 포함하는 데, 본 실시예에서, 화소 전극층은 제3 전극(EP3)과 제4 전극(EP4)을 포함하고, 제3 전극(EP3)은 제2 주사선(SL2)에 인접하고, 제4 전극(EP4)은 제3 주사선(SL3)에 인접하며, 제3 전극(EP3)은 박막 트랜지스터[TFT_2,1)를 통해 제2 주사선(SL2)에 전기적으로 접속된다. 제2 공통 전극(Ecom2)은 모두 제2 데이터선(DL2)에 인접한 제5 부분(125)과 제6 부분(126)을 포함한다. 제5 부분(125)은 제3 전극(EP3)과 제2 데이터선(DL2) 사이에 위치된다. 제6 부분(126)은 제4 전극(EP4)과 제2 데이터선(Dl2) 사이에 위치된다. 제5 부분(125)의 제1 방향(D1)의 폭(W5)은 제6 부분(126)의 제1 방향(D1)의 폭(W6)보다 크다.

더욱이, 일 실시예에서, 제6 부분(126)의 제1 방향(D1)의 폭(W6)은 제4 부분(124)의 제1 방향(D1)의 폭(W4)과 실질적으로 동일하다. 일 실시예에서, 제5 부분(25)의 제1 방향(D1)의 폭(W5)은 제1 부분(121)의 제1 방향(D1)의 폭(W1)과 실질적으로 동일하다.

액정 재료는, 장기간에 걸쳐 DC 전압을 받으면, 그 액정 광학 특성(예, 전압과 투과율 간의 특성)을 소실하게 된다. 액정 재료가 그 액정 광학 특성을 소실하는 것을 방지하기 위해, 액정 재료에 DC 전압 대신에 AC 전압을 인가하여 액정 분자를 구동한다. 화소 영역에 인가되는 전압의 극성에 따라, 가장 보편적으로 볼 수 있는 극성 반전은 프레임 반전, 행 반전(row inversion), 열 반전(column inversion) 및 도트 반전(dot inversion)으로 구분될 수 있다. 도 2a 및 도 2b의 구성은 열 반전에 의해 액정 분자를 구동시킨다. 프레임 반전(전체 프레임의 모든 인접 화소가 동일한 극성을 가짐)과 달리, 열 반전은 인접한 열의 액정 분자가 반대 극성을 갖도록 함으로써(예, 홀수 열의 화소는 양극 극성을 가지고 짝수 열의 화소는 음극 극성을 가짐) 프레임 깜빡거림(frame flickering)의 문제를 해결할 수 있다. 도 3의 구성은 열 반전에 의해 액정 분자를 구동시키지만, 도트 반전에 의해 생기는 것과 유사한 표시 효과를 발휘한다. 프레임 반전에 비해, 열 반전은 도트 반전에 의해 생기는 것과 유사한 표시 효과를 발휘하며, 인접한 화소가 반대 극성을 갖도록 함으로써(예, 화소의 극성이 4개의 주변 화소, 즉 화소의 상하좌우의 4개 화소의 극성과 반대임), 전력 소비를 감소시킴은 물론, 프레임 깜빡거림의 문제를 해결한다. 그러나, 도 2a, 도 2b 및 도 3의 구성은 단지 예시적이며 설명의 목적만을 위한 것이다. 본 개시 내용은 다른 많은 구성에 적용될 수 있으며, 실제 적용 요구에 따라 추가로 수정 또는 조정될 수 있다.

일 실시예에 따라 개시된 전극 설계는 디스플레이 장치의 동작 중에 화소의 표시 품질이 데이터선에 의해 전송되는 대응 비디오 신호에 의해 간섭되거나 영향을 받지 않도록 용량 결합 효과를 효과적으로 감소시킨다. 도 4는 본 개시 내용의 일례로서 예시된 디스플레이 장치의 4개의 인접 화소 영역의 개략도이다. 도 4에 예시된 4개의 인접 화소 영역은 화소 영역(P1, P2, P3, P4)이다. 화소 영역(P1, P2)의 박막 트랜지스터는 제1 데이터선(DL1)에 접속된다. 화소 영역(P3, P4)의 박막 트랜지스터는 제2 데이터선(DL2)에 접속된다. 도 5a는 종래의 디스플레이 장치의 화소 영역의 일부의 단면도이다. 도 5b는 일 실시예에 따른 디스플레이 장치의 화소 영역의 일부의 단면도이다.

도 4의 각 화소 영역에서, 제1 서브-화소 영역과 제2 서브-화소 영역(예, 낮은 컬러 시프트 표시 모드에서의 디스플레이 장치의 명부(bright region)와 암부(dark region))은 각각 A(A1, A2, A3, A4 포함)와 B(B1, B2, B3, B4 포함)로서 지시된다. 일반적으로, 디스플레이 장치가 낮은 컬러 시프트 표시 모드에 있을 때, 제1 서브-화소 영역(A1, A2, A3, A4)은 휘도를 제공하는 주요 영역이다. 도 1a와 화소 영역의 관련 구조의 설명을 참조한다. 일 실시예에 따르면, 제1 서브-화소 영역(A1)(A2)과 제1 데이터선(DL1) 사이에 위치된 공통 전극의 일부의 폭(예, 공통 전극의 제1 부분의 폭(W1))은 제2 서브-화소 영역(B1; B2)과 제1 데이터선(DL1) 사이에 위치된 공통 전극의 일부의 폭(예, 공통 전극의 제2 부분의 폭(W2))보다 크다. 디스플레이 장치의 동작 중, 제1 주사선(SL1)이 고전압을 출력하여 화소 영역(P1, P3)의 트랜지스터를 작동 온으로 하면, 제1 데이터선(DL1)과 제2 데이터선(DL2)은 각각 작동 온으로 된 트랜지스터에 신호를 전송하여 ITO 전극을 충전시킨다. 화소 영역(P1, P3)의 제1 서브-화소 영역(A1, A3)의 ITO 전극은 각각 +6V와 -6V로 충전되는 것으로 한다. 다음 차수의 타이밍 시퀀스에서, 제2 주사선(SL2)이 고전압을 출력하여 화소 영역(P2, P4)의 트랜지스터를 작동 온으로 하면, 제1 데이터선(DL1)과 제2 데이터선(DL2)이 각각 작동 온으로 된 트랜지스터에 신호를 전송하여 화소 영역(P2, P4)의 제1 서브-화소 영역(A2, A4)의 ITO 전극을 -6V와 +6V로 충전한다. 한편, 제1 데이터선(DL1)(-6V)은 화소 영역(P1)의 제1 서브-화소 영역(A1)(6V)에 영향을 미쳐 용량 결합 효과를 발생시킬 것이다. 도 5a에 예시된 바와 같이, 종래의 디스플레이 장치는 화소 영역 내의 공통 전극의 일부(예, 제1 부분)의 폭 변동의 설계를 갖지 않고, 제1 데이터선(DL1)(화소 영역의 트랜지스터를 접속)과 제1 화소 영역에 인접한 공통 전극의 에지 사이의 거리(예, Wo)가 고정되어 있다(공통 전극의 일부는 데이터선(DL)과 겹치지 않을 수 있고, 거리(Wo)는 공통 전극의 일부의 폭으로서 간주된다). 이러한 상황에서, 데이터선의 전압이 변경되면, 전기장 분포가 영향을 받아 용량 결합 효과가 더 강해져서 크로스-토크 현상이 일어나게 된다.

도 5b에 예시된 바와 같은 비교예에서, 디스플레이 장치의 용량 결합 효과는 화소 영역 내의 공통 전극의 폭 설계를 통해 감소할 수 있다. 예컨대, 제1 데이터선(DL1)(화소 영역의 트랜지스터를 접속)과 제1 화소 영역에 인접한 공통 전극의 일부의 에지 사이의 거리가 W1 등으로 증가하는 것과 같이 증가한다(다른 실시예에서, 공통 전극의 일부가 데이터선(DL)과 겹치지 않을 수 있고, 거리(W1)는 공통 전극의 일부의 폭으로 간주됨). 더욱이, 공통 전극에 인가되는 전압(Vcom)이 고정값을 가짐으로써, 상부 전극과 하부 전극 사이의 전압은 동일하게 유지될 수 있다. 명부에 대응하는 공통 전극의 부분의 폭을 증가시키는 것에 의해, 전기장 분포가 훨씬 안정적으로 될 수 있고, 용량 결합 효과가 효과적으로 감소될 수 있으며, 표시 품질이 크게 향상될 수 있다. 제1 데이터선(DL1)(제2 데이터선(DL2)과 인접함)으로부터 더 멀리 있는 공통 전극의 부분은 제2 데이터선(DL2)이 신호를 전송할 때 생기는 전압 변동에 의해 그다지 영향을 받지 않으므로, 제1 데이터선(DL1)으로부터 더 멀리 있는 공통 전극의 다른 부분의 폭은 동일하게 유지될 수 있다. 도 1a에 있어서는, 화소 영역(PX)은 2개의 인접한 주사선 및 2개의 인접한 데이터선에 의해 형성되고, 화소 영역(PX)은 제1 서브-화소 영역 및 제2 서브 화소 영역을 포함하며, 화소 영역은 이미지를 표시할 때의 화소 영역으로서 고려될 수 있으며; 다른 실시예에서는, 화소 영역은 이미지를 표시할 때의 화소 영역과 다를 수 있다는 것에 유의한다. 따라서 다른 실시예에서는, 제2 주사선(SL2)은 이미지를 표시할 때의 화소 영역으로서 고려되는 제2 서브-화소 영역(B1) 및 제1 서브-화소 영역(A2)을 제어한다. 이러한 구성도 본 개시 내용의 범위를 벗어나지 않는다.

용량 결합 효과와 공통 전극의 폭의 변동이 투과율에 영향을 미치는 방식도 본 개시 내용에서 또한 조사된다. 다수의 관련 시뮬레이션 실험을 아래에 예시한다.

도 6은 시뮬레이션 실험의 대응 파라미터를 붙인 단일 화소 영역의 개략도이다. 박막 트랜지스터(TFT)는 제1 데이터선(DL1)과 제1 서브-화소 영역(A1)에 접속된다. 공통 전극(Ecom)은 제1 부분(621)과 제1 부분(621)에 접속된 제2 부분(622)을 포함한다. 제1 부분(621)은 제1 서브-화소 영역(A1)의 ITO 전극(제1 전극과 동일)과 제1 데이터선(DL1) 사이에 위치된다. 제2 부분(622)은 제2 서브-화소 영역(B1)의 ITO 전극(제2 전극과 동일)과 제1 데이터선(DL1) 사이에 위치된다. 제1 영역(621)의 제1 방향(D1)의 폭(W1)은 제2 부분(622)의 제1 방향(D1)의 폭(W2)보다 크다. 추가로, 공통 전극(Ecom)은 제3 부분(623)과 제3 부분에 접속된 제4 부분(624)을 더 포함하고, 제3 부분(623)과 제4 부분(624)의 제1 방향(D1)의 폭들은 각각 W3과 W4이다. 제1 부분(621)과 제3 부분(623)은 제1 전극의 다른 측면들에 있고, 제2 부분(622)과 제4 부분(624)은 제2 전극의 다른 측면들에 있다.

<시뮬레이션 실험 1>

5㎛/5㎛/5㎛/5㎛(동일 폭), 2㎛/2㎛/2㎛/2㎛(동일 폭), 5㎛/2㎛/2㎛/2㎛(여러 실시예의 폭의 조합 중 하나)를 포함하는 폭(W1/W2/W3/W4)의 3개의 다른 조합을 제공함으로써 시뮬레이션 실험 1을 수행한다. 표 1은 용량 결합 효과가 없는 경우(예, 제1 데이터선의 전압=6V, ITO 전극의 전압=6V)와 용량 결합 효과가 있는 경우(예, 제1 데이터선의 전압=0V, ITO 전극의 전압=6V)의 폭의 조합이 다른 경우에 시뮬레이션 실험 1에서 얻어지는 투과율의 결과를 나타낸다.

실험 그룹	5㎛/5㎛/5㎛/5㎛	5㎛/2㎛/2㎛/2㎛	2㎛/2㎛/2㎛/2㎛
용량 결합 효과가 없는 경우(제1 데이터선의 전압=6V, ITO 전극의 전압=6V)	18.90%	19.89%	19.96%
용량 결합 효과가 있는 경우(제1 데이터선의 전압=0V, ITO 전극의 전압=6V)	18.49%	19.33%	19.36%
투과율 손실(%)	2.17%	2.82%	3%

표 1의 결과는, 용량 결합 효과가 있을 때, 다른 폭 조합하에서 얻어진 투과율이 각각 2.17%, 2.82%(실시예) 및 3%만큼 감소하는 것을 보여준다. 종래의 구성의 폭 조합이 5㎛/5㎛/5㎛/5㎛이면, 투과율은 낮은 구경비(aperture ratio)에 기인하여 감소한다. 종래의 구성의 폭 조합이 2㎛/2㎛/2㎛/2㎛이면, 투과율은 증가하지만(예, 18.90% 대 19.96%), 용량 결합 효과가 있는 경우에 3%만큼 감소된다. 실시예 중 하나에 따른 구성의 폭 조합이 5㎛/2㎛/2㎛/2㎛이면, 투과율은 용량 결합 효과가 있는 경우에만 2.82%(<3%)만큼 감소된다. 따라서, 본 개시 내용의 실시예에 개시된 공통 전극에 대한 폭 설계는 용량 결합 효과를 감소시키고 투과율을 유지시킨다.

<시뮬레이션 실험 2>

시뮬레이션 실험 2는 화소가 고압 그레이-스케일 전압에 의해 구동될 때에 상이한 폭(W1/W2/W3/W4)의 조합을 조사한다. 시뮬레이션 실험 2에서는 다수의 폭(W1/W2/W3/W4)의 조합을 조사하고, 표 2는 5㎛/2㎛/2㎛/2㎛, 4㎛/2㎛/2㎛/2㎛, 3㎛/2㎛/2㎛/2㎛, 2㎛/2㎛/2㎛/2㎛, 1㎛/2㎛/2㎛/2㎛를 포함하는 5개의 폭의 조합만을 나타낸다.

표 2는 용량 결합 효과가 있는 경우(예, 제1 데이터선의 전압=0V, ITO 전극의 전압=6V, 크로스-토크 현상 발생)와 용량 결합 효과가 없는 경우(예, 제1 데이터선의 전압=6V, ITO 전극의 전압=6V)의 상이한 폭 조합하에서 시뮬레이션 실험 2에서 얻어진 투과율과 투과율 손실(TR% loss)의 결과를 나타낸다. 투과율 손실은 다음과 같이 표현될 수 있다.

투과율 손실(TR% loss)=1-(용량 결합 효과가 있는 경우의 투과율 %)/(용량 결합 효과가 없는 경우의 투과율 %).

	제1 데이터선의 전압	6V	6V	투과율 손실(TR% loss)
	ITO 전극의 전압	6V	0V	투과율 손실(TR% loss)
실험 그룹 (㎛/㎛/㎛/㎛)	5/2/2/2	17.97%	17.36%	3.39%
	4/2/2/2	17.99%	17.37%	3.43%
	3/2/2/2	18.01%	17.38%	3.46%
	2/2/2/2	18.03%	17.39%	3.58%
	1/2/2/2	18.05%	17.39%	3.61%

도 7은 용량 결합 효과가 없는 경우의 상이한 폭 조합하에서 시뮬레이션 실험 2에서 얻어진 투과율 곡선이다. 도 8은 용량 결합 효과가 있는 경우의 상이한 폭 조합하에서 시뮬레이션 실험 2에서 얻어진 투과율 손실 곡선이다. 도 7 및 도 8의 다이어그램의 여러 지점의 값이 표 2에 예시된다. 실험 결과는 폭(W1)이 폭(W2)보다 큰 경우 더 좋은 표시 품질을 얻을 수 있음을 보여준다(도 8에 나타낸 바와 같이, 크로스-토크 현상에 의해 야기되는 투과율 손실은 감소 경향을 보인다). 그러나, 폭(W1)이 소정 레벨까지 증가된 후에는 투과율이 너무 낮아질 수 있다(도 7). 폭(W1)이 소정 레벨(예, 2㎛)까지 감소된 후에는 투과율 손실이 너무 높을 수 있어서(도 8), 크로스-토크 현상의 문제를 해결할 수 없고 라인 붕괴의 문제도 일어날 수 있다.

상기 개시 내용에 따르면, 실제 용례에 있어서는, 제품의 투과율 기준을 참조로 도 7 및 도 8의 곡선으로부터 더 양호한 값의 폭(W1)을 얻을 수 있다. 당업자는 상기 표들과 도 7 및 도 8의 곡선에 나타낸 폭 조합과 투과율이 단지 참조용일 뿐이고 본 개시 내용의 폭의 범위를 한정하는 것이 아님을 알 것이다. 예를 들면, 소정의 실시예에서, 제2 부분(122)의 제1 방향(D1)의 폭(W2)은 1~3㎛일 수 있다. 다른 실시예에서, 제2 부분(122)의 제1 방향(D1)의 폭(W2)에 대한 제1 부분(121)의 제1 방향(D1)의 폭(W1)의 비율은 6 이하일 수 있고, 제1 부분(121)의 제1 방향(D1)의 폭(W1)은 10㎛ 이하이다.

상기 개시된 설계 외에도, 실시예들은 화소의 투과율을 증가시키기 위해 회위(disclination)의 각도의 설계를 추가로 제공한다. 도 9a는 일 실시예에 따른 화소 영역의 회위의 개략도이다. 도 9b는 도 9a의 I-I' 단면선을 따른 수평 거리 상의 정규화된 광의 세기의 다이어그램이다. 본 실시예는 화소 영역에서의 동작 중에 화소 전극 패턴(즉, 화소 전극의 슬릿의 슬릿 패턴 및 틸팅 각도)에 따라 발생되는 회위에 의해 예시된다. 즉, 단일 화소 영역은 정렬 방향이 상이한 많은 정렬 영역을 가진다. 화소 영역에 소정의 전압이 인가되면, 정렬 영역의 경계에 중앙 십자형의 회위(central cross-shaped disclination)가 발생되고, 정렬 영역 내의 틀어진 회위는 화소 전극의 슬릿에 대응하며, 각각의 정렬 영역의 정렬 방향 및 전기장의 영향에 따라 각각의 정렬 영역의 에지에 미미한 회위(marginal disclination)가 발생된다.

도 9a에 예시된 바와 같이, 제1 서브-화소 영역의 회위는 십자형 회위(81)(수평부(81a)와 수직부(81b)를 포함)와 십자형 회위(81)의 외부에 위치된 복수의 파형 회위(82)를 포함한다. 파형 회위(82) 중 하나와 수평부(81a)는 각도 A를 이루고, 수평부(81a)는 제1 방향(D1)을 따라 연장된다. 소정의 실시예에 따르면, 상기 각도(A)는 다음을 만족한다.

X-4≤A≤X+4,

여기서 A는 0도보다 크고 90도보다 작고, X=-11.22-0.8826W+1.944R+4.855H+0.005155W²-0.04687H²-0.020573WR-0.026539WH+100.32Q/W

제1 전극(EP1)은 제1 데이터선(예, 도 1a의 DL1)에 평행한 2개의 측면(lateral sides)을 가지며, 2개의 측면은 서로 떨어져 있으며, 제1 전극(EP1)의 제1 방향의 2개의 측면 사이의 거리는 W이고, 제1 전극은 서로 떨어져 있고 제1 주사선에 평행한 2개의 수평 측부를 추가로 구비하며, 제1 전극의 제2 방향의 2개의 수평 측부 사이의 거리는 L이고, 제2 방향은 제1 방향에 실질적으로 수직하다. R은 상기 폭(W)에 대한 거리(L)의 비율, 즉 R=L/W이다.

H는 제1 방향으로 차폐된 제1 전극(EP1)의 일측부(좌측 또는 우측)의 폭, 즉 H=(W-Q-D)/2이다. Q는 제1 주사선(예, 도 1a의 SL1)에 평행한 제1 전극의 제1 방향의 보이는 단측(visible short side)의 절반의 폭을 나타낸다. 보다 구체적으로, Q는, 제1 전극(EP1)에 접속된 트랜지스터가 작동 온으로 된 후의, 수직부(81b)의 경계와 제1 데이터선(DL1) 인접 경계 사이의 거리(일반적으로 ㎛로 측정됨)를 나타내며, 이 거리(Q)는 제1 방향의 거리이다. 수직부(81b)는 제2 방향(예, 제1 데이터선(DL1)과 평행한 방향)으로 연장하지만 수평부(81b)와 겹치지 않는 섹션을 포함한다. D는 수직부의 제1 방향(D1)의 부분의 정규화된 광의 세기의 반치전폭(FWHM; full width at half maximum value, 일반적으로 ㎛로 측정됨)을 나타낸다.

일 실시예에서, 30㎛≤W㎛≤120㎛, 1≤R≤4, 0≤H㎛≤15㎛이다. L, W, H, Q, D, R, X는 무차원 값이라는 것을 이해할 것이다. 각도가 얻어지면, 상기 각도에 따라 화소 전극의 슬릿 패턴이 설계될 수 있다. 각도 A가 상기 수학식을 만족하면, 투과율은 45도의 통상적인 슬릿 각도에 비해 크게 향상될 것이다.

소정 영역(예, 화소 영역)에 있어서의 공통 전극의 폭 변경의 설계에 따르면, 본 개시 내용의 상기 실시예에 개시된 디스플레이 장치는 용량 결합 효과를 감소시킬 수 있고, 디스플레이 장치의 성능을 향상시킬 수 있으며, 화소 영역의 투과율을 양호하게 유지할 수 있다. 따라서 본 개시 내용의 실시예의 설계는 이를 적용한 디스플레이 장치에 우수하고 안정적인 표시 품질을 제공하고 생산 수율을 증가시킬 수 있다.

도 1a, 도 1b, 도 2a, 도 2b, 도 3 및 도 4의 구조적 구성은 본 개시 내용의 범위를 한정하지 않고 본 개시 내용의 일부 실시예만을 설명하기 위해 제공된 것이다. 제1 서브-화소 영역 및 제2 서브-화소 영역의 화소 전극의 크기, 다른 트레이스(traces)의 연결, 화소 영역 내에 다중 도메인의 형성 여부 또는 도메인의 수 및 데이터선과 주사선의 연장 방향에 의해 형성된 각도(예, 예각 또는 직각) 등의 다른 구조적 구성의 실시예들은 모두 본 개시 내용의 적용 분야 내에 속한다. 당업자는 본 개시 내용의 취지를 벗어나지 않고 실제 요구에 맞게 필요한 수정 또는 조정을 행할 수 있다.

본 개시 내용은 예로써 바람직한 실시예(들)와 관련하여 설명되었지만, 본 개시 내용은 이에 한정되지 않음을 알아야 한다. 반대로, 본 개시 내용은 다양한 변경 및 유사 구성 및 절차를 포함하도록 의도된 것이므로, 첨부된 청구범위의 범위는 이러한 변경 및 유사 구성 및 절차 모두를 포함하도록 광범위하게 해석되어야 한다.

Claims

디스플레이 장치로서:
액정층(liquid crystal layer)이 사이에 배치되어 있는 제1 기판 및 제2 기판;
제1 주사선 및 제1 주사선에 인접한 제2 주사선으로서, 이들 주사선은 상기 제1 기판 위에 배치되고 제1 방향을 따라 연장되며;
제1 데이터선과 제1 데이터선에 인접한 제2 데이터선으로서, 이들 데이터선은 상기 제1 기판 위에 배치되며;
상기 제1 기판 위에 배치된 제1 공통 전극
을 포함하고,
상기 제1 주사선, 제2 주사선, 제1 데이터선 및 제2 데이터선은 제1 영역을 형성하며, 상기 제1 영역은 제1 서브-화소 영역과 제2 서브-화소 영역을 포함하며,
상기 제1 서브-화소 영역은:
상기 제1 기판 위에 배치되고 상기 제1 주사선과 상기 제1 데이터선에 전기적으로 접속되는 제1 박막 트랜지스터;
상기 제1 박막 트랜지스터에 전기적으로 접속된 제1 전극
을 포함하며,
상기 제2 서브-화소 영역은 제2 전극을 포함하며,
상기 제1 공통 전극은 제1 부분과 제1 부분에 접속된 제2 부분을 포함하며, 상기 제1 부분은 상기 제1 전극과 상기 제1 데이터선 사이에 위치되며, 상기 제2 부분은 상기 제2 전극과 상기 제1 데이터선 사이에 위치되며, 상기 제1 부분의 상기 제1 방향의 폭은 상기 제2 부분의 상기 제1 방향의 폭보다 큰 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서, 상기 제2 부분의 상기 제1 방향의 폭은 1㎛~3㎛인 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서, 상기 제2 부분의 상기 제1 방향의 폭에 대한 상기 제1 부분의 상기 제1 방향의 폭의 비율은 6 이하이고, 상기 제1 부분의 상기 제1 방향의 폭은 10㎛ 이하인 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서, 상기 제1 공통 전극은 제3 부분과 제3 부분에 연결된 제4 부분을 더 포함하며, 상기 제3 부분은 상기 제1 전극과 상기 제2 데이터선 사이에 위치되며, 상기 제4 부분은 상기 제2 전극과 상기 제2 데이터선 사이에 위치되며, 상기 제3 부분의 상기 제1 방향의 폭(W3)과 상기 제4 부분의 상기 제1 방향의 폭(W4) 사이의 차이가 제1 차이이고, 상기 제1 부분의 상기 제1 방향의 폭(W1)과 상기 제2 부분의 상기 제1 방향의 폭(W2) 사이의 차이가 제2 차이이고, 제1 차이는 제2 차이보다 작은 것을 특징으로 하는 디스플레이 장치.
제4항에 있어서, 상기 제3 부분의 상기 제1 방향의 폭은 상기 제4 부분의 상기 제1 방향의 폭과 실질적으로 동일한 것을 특징으로 하는 디스플레이 장치.
제4항에 있어서, 상기 제1 부분의 상기 제1 방향의 폭은 상기 제3 부분의 상기 제1 방향의 폭보다 큰 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서,
상기 제2 주사선과 제2 주사선에 인접한 제3 주사선 사이에 배치된 제2 공통 전극을 더 포함하며;
상기 제2 주사선, 상기 제3 주사선, 상기 제1 데이터선 및 상기 제2 데이터선은 제2 영역을 형성하며, 상기 제2 영역은 제3 서브-화소 영역과 제4 서브-화소 영역을 포함하며,
상기 제3 서브-화소 영역은:
상기 제2 주사선과 상기 제2 데이터선에 전기적으로 접속된 제2 박막 트랜지스터;
상기 제2 박막 트랜지스터에 전기적으로 접속된 제3 전극을 포함하며;
상기 제4 서브-화소 영역은 제4 전극을 포함하며;
상기 제2 공통 전극은 상기 제1 기판 위에 배치되며, 상기 제2 데이터선에 인접한 제5 부분 및 제6 부분을 포함하며, 상기 제5 부분은 상기 제3 전극과 상기 제2 데이터선 사이에 위치되며, 상기 제6 부분은 상기 제4 전극과 상기 제2 데이터선 사이에 위치되며, 상기 제5 부분의 상기 제1 방향의 폭은 상기 제6 부분의 상기 제1 방향의 폭보다 큰 것을 특징으로 하는 디스플레이 장치.
제7항에 있어서, 상기 제1 공통 전극은 제3 부분과 제3 부분에 연결된 제4 부분을 더 포함하며, 상기 제3 부분은 상기 제1 전극과 상기 제2 데이터선 사이에 위치되며, 상기 제4 부분은 상기 제2 전극과 상기 제2 데이터선 사이에 위치되며, 상기 제6 부분의 상기 제1 방향의 폭은 상기 제4 부분의 상기 제1 방향의 폭과 실질적으로 동일한 것을 특징으로 하는 디스플레이 장치.
제7항에 있어서, 상기 제5 부분의 상기 제1 방향의 폭은 상기 제1 부분의 상기 제1 방향의 폭과 실질적으로 동일한 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서, 상기 제1 전극과 상기 제2 전극은 서로 분리된 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서, 상기 제1 데이터선과 상기 제2 데이터선은 제2 방향을 따라 연장되고, 상기 제1 부분의 상기 제2 방향의 길이는 상기 제1 전극의 상기 제2 방향의 길이 이상인 것을 특징으로 하는 디스플레이 장치.
제11항에 있어서, 상기 제2 부분의 상기 제2 방향의 길이는 상기 제2 전극의 상기 제2 방향의 길이 이상인 것을 특징으로 하는 디스플레이 장치.
제12항에 있어서, 상기 제1 부분의 상기 제1 방향의 최소 폭은 상기 제2 부분의 상기 제1 방향의 최소 폭보다 큰 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서, 상기 제1 영역에 전압이 인가되면, 상기 제1 서브-화소 영역은:
십자형 회위와 십자형 회위를 둘러싸도록 위치된 복수의 파형 회위(serrated disclination)를 더 포함하고, 상기 파형 회위 중 하나와 상기 십자형 회위의 수평부는 각도 A를 이루고, 상기 수평부는 상기 제1 방향을 따라 연장되며, 상기 각도 A는:
X-4≤A≤X+4 을 만족하며,
여기서, A는 0도보다 크고 90도보다 작으며, X=-11.22-0.8826W+1.944R+4.855H+0.005155W²-0.04687H²-0.020573WR-0.026539WH+100.32Q/W이며,
상기 제1 전극은 상기 제1 데이터선에 평행하고 서로 떨어진 2개의 측면(lateral sides)을 가지며, W는 상기 제1 전극의 상기 제1 방향의 상기 2개의 측면 사이의 폭을 나타내며; 상기 제1 전극은, 서로 떨어져 있고 상기 제1 주사선에 평행한 2개의 수평 측부(horizontal sides)를 더 포함하며, L은 상기 제1 전극의 제2 방향의 상기 2개의 수평 측부 사이의 거리를 나타내며, 상기 제2 방향은 상기 제1 방향에 실질적으로 수직하며;
R은 상기 폭(W)에 대한 거리(L)의 비율(R=L/W)을 나타내며;
H는 상기 제1 방향으로 차폐된 상기 제1 전극의 일측부의 폭을 나타내고, Q는 상기 제1 전극의 상기 제1 방향의 보이는 단측(visible short side)의 절반의 폭을 나타내며, 30㎛≤W㎛≤120㎛, 1≤R≤4, 0≤H㎛≤15㎛이고, L, W, H, Q, R, X는 무차원 값인 것을 특징으로 하는 디스플레이 장치.
제14항에 있어서, 상기 십자형 회위는 적어도 수직부를 포함하며, 상기 수직부는, 상기 제1 데이터선에 평행한 제2 방향을 따라 연장되지만 상기 수평부와 겹치지 않는 부분을 포함하며, H=(W-Q-D)/2이며, D는 상기 수직부의 상기 제1 방향의 부분의 정규화된 광의 세기의 반치전폭(FWHM; full width at half maximum value)을 나타내는 것을 특징으로 하는 디스플레이 장치.
제1항에 있어서, 상기 제2 전극은 상기 제2 주사선에 전기적으로 결합된 것을 특징으로 하는 디스플레이 장치.