KR20170074367A - 칩 저항기 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 칩 저항기는, 기판과, 기판의 일면상에 서로 분리되도록 배치된 제1 및 제2 전극과, 기판의 일면상에 배치되며 제1 전극과 제2 전극을 전기적으로 연결하는 저항체와, 저항체의 일면의 일부를 커버하는 제1 보호층과, 저항체의 일면의 다른 일부를 커버하고 제1 보호층의 열전도성보다 높은 열전도성을 가지는 제2 보호층을 포함할 수 있다.

Description

칩 저항기 및 그 제조 방법{Chip Resistor and method for manufacturing the same}
본 발명은 칩 저항기 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화 및 경량화에 대한 요구가 점점 증대함에 따라 회로 기판의 배선 밀도를 높이기 위하여 칩 형상의 저항기가 많이 사용된다.
전자기기에서의 요구성능이 높아짐에 따라, 높은 정밀도를 갖는 칩 저항기가 요구되고 있다. 그러나 통상 높은 정밀도로 설계된 칩 저항기는 나쁜 방열성을 가지고 있어서 사용 과정에서 저항값 왜곡을 유발하거나 저항체 손상을 유발할 수 있다.
공개특허공보 제10-2012-0060541호
본 발명의 일 실시 예는, 높은 정밀도를 가지면서 방열성을 개선할 수 있는 칩 저항기 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 칩 저항기는, 기판; 상기 기판의 일면상에 서로 분리되도록 배치된 제1 및 제2 전극; 상기 기판의 일면상에 배치되며, 상기 제1 전극과 상기 제2 전극을 전기적으로 연결하는 저항체; 상기 저항체의 일면의 일부를 커버하는 제1 보호층; 및 상기 저항체의 일면의 다른 일부를 커버하고 상기 제1 보호층의 열전도성보다 높은 열전도성을 가지는 제2 보호층; 을 포함할 수 있다.
본 발명의 일 실시 예에 따른 칩 저항기 제조 방법은, 기판의 일면상에 서로 분리된 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 전극과 상기 제2 전극을 전기적으로 연결하는 저항체를 형성하는 단계; 상기 저항체의 일면의 일부에 제1 보호층을 형성하는 단계; 상기 저항체의 일면의 다른 일부를 커버하고 상기 제1 보호층의 열전도성보다 높은 열전도성을 가지는 제2 보호층을 형성하는 단계; 상기 저항체의 저항값을 측정하면서 상기 제1 보호층에 홈을 형성하는 단계; 상기 저항체의 저항값과 목표 저항값간의 차이가 소정의 차이보다 작을 때 상기 홈의 형성을 중단하는 단계; 및 상기 제1 보호층 및 상기 제2 보호층을 커버하는 제3 보호층을 형성하는 단계; 를 포함할 수 있다.
본 발명의 일 실시 예에 따른 칩 저항기는, 높은 정밀도를 가지면서 방열성을 개선할 수 있다. 이에 따라, 정격전력이 높은 칩 저항기가 구현될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 칩 저항기를 나타낸 도면이다.
도 2는 본 발명의 일 실시 예에 따른 칩 저항기의 상면을 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따른 칩 저항기의 측면을 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 칩 저항기에서 보호층의 형태를 예시한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 3개의 전극을 포함하는 칩 저항기를 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 칩 저항기 제조 방법을 나타낸 순서도이다.
도 7은 본 발명의 일 실시 예에 따른 칩 저항기의 제조 과정을 나타낸 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 칩 저항기를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(110), 제1 전극(121), 제2 전극(122), 저항체(130), 제1 보호층(141) 및 제2 보호층(142)을 포함할 수 있다.
기판(110)은, 전극과 저항체의 실장을 위한 공간을 제공할 수 있다. 예를 들어, 상기 기판(110)은 세라믹 재료로 이루어진 절연성 기판일 수 있다. 상기 세라믹 재료는 알루미나(Al2O3)일 수 있으나, 절연성, 방열성, 저항체와의 밀착성이 우수한 재료이면 특별히 제한되지 않는다.
제1 전극(121)은, 기판(110)의 일면상에 배치될 수 있다.
제2 전극(122)은, 기판(110)의 일면상에서 제1 전극(121)에 대해 이격되어 배치될 수 있다.
예를 들어, 상기 제1 및 제2 전극(121, 122)은 구리, 구리 합금을 이용하여 낮은 저항값으로 구현될 수 있다.
저항체(130)는, 기판(110)의 일면상에서 제1 및 제2 전극(121, 122)을 전기적으로 연결할 수 있다. 여기서, 상기 저항체(130)는 홈(groove)을 가질 수 있다. 상기 홈(groove)의 길이는 트리밍(trimming) 작업에 의해 미세 조정될 수 있다. 이에 따라, 제1 저항체(231)의 저항값은 미세하게 조정될 수 있다.
상기 트리밍 작업은 저항체에 대해 홈(groove)을 형성해가면서 저항체의 저항값을 동시에 측정하다가 상기 저항값이 목표 저항값에 가까워진 경우에 홈의 형성을 중단시킴으로써, 저항체의 저항값을 조정하는 작업을 의미한다. 이에 따라, 본 발명의 일 실시 예에 따른 칩 저항기의 정밀도는 높아질 수 있다.
여기서, 상기 트리밍 작업은 홈의 형성과 저항값의 측정을 동반할 수 있다. 상기 저항값의 측정은 제1 및 제2 전극(221, 222)에 대해 특정 전압을 인가하여 흐르는 전류를 측정하는 과정을 포함할 수 있다. 상기 홈의 형성은 제1 저항체(231)에 대해 레이저를 조사하는 과정을 포함할 수 있다.
상기 트리밍 작업은 통상 홈을 형성하면서 열을 발생할 수 있으며, 상기 열은 저항체(130)에 열기전력을 야기시킬 수 있다. 상기 열기전력은 저항값 측정시 왜곡을 유발하므로, 상기 저항체(130)는 발생되는 열기전력의 크기를 줄이기 위해 열기전력 특성이 좋은 재료로 구현될 수 있다. 예를 들어, 상기 저항체(130)는 구리-망간-주석(Cu-Mn-Sn)을 포함할 수 있으나, 이에 한정되지 않는다.
한편, 저항체(130)와 기판(110)의 사이에는 저항체(130)의 소성시 접착력을 높이기 위한 접착제가 부착될 수 있다. 예를 들어, 상기 접착제는 에폭시(epoxy) 등의 수지 재료일 수 있으며, 구리(Cu), 니켈(Ni) 또는 구리-니켈(Cu-Ni)을 포함하여 열 방출성이 뛰어난 재료일 수 있다. 여기서, 상기 저항체(130)는 소성시 이오닉(ionic) 확산 접합에 의하여 합금화되어 기판(110)에 결합될 수 있다.
제1 보호층(141)은, 저항체(130)의 일면의 일부를 커버할 수 있다. 상기 제1 보호층(141)은 상기 트리밍 작업에 따라 유발될 수 있는 저항체(130)의 변형을 방지할 수 있다. 예를 들어, 상기 제1 보호층(141)은 에폭시(epoxy), 페놀 수지, 글래스(glass) 및 폴리머(polymer) 중 적어도 하나를 포함할 수 있으며, 저항체(130)에서 홈(groove)이 형성된 위치를 커버할 수 있다.
상기 트리밍 작업은 상기 제1 보호층(141)이 저항체(130)상에 배치된 후에 진행될 수 있다. 이때, 상기 제1 보호층(141)에는 제2 홈이 형성될 수 있다. 상기 트리밍 작업시, 상기 제1 보호층(141)의 일부분은 관통될 수 있다. 상기 제1 보호층(141)에서 관통된 일부분은 상기 제2 홈일 수 있다.
제2 보호층(142)은, 저항체(130)의 일면의 다른 일부를 커버할 수 있다. 즉, 상기 제2 보호층(142)은 저항체(130)에서 제1 보호층(141)에 의해 커버되지 않는 부분을 커버할 수 있다.
또한, 상기 제2 보호층(142)은 제1 보호층(141)의 열전도성보다 높은 열전도성을 가질 수 있다. 예를 들어, 상기 제2 보호층(142)은 Al2O3, AlN 및 BN와 같이 열전도성이 높은 세라믹 재료를 포함할 수 있다. 이에 따라, 저항체(130)에서 발생된 열은 제2 보호층(142)를 통해 효율적으로 발산될 수 있다.
보호층의 성능 관점에서, 저항체(130)에 대한 보호 성능과 열전도성은 서로 상충관계(trade-off)일 수 있다. 따라서, 제1 보호층(141)의 저항체(130)에 대한 보호 성능은 제2 보호층(142)에 비해 강할 수 있으며, 제2 보호층(142)의 열전도성은 제1 보호층(142)의 열전도성보다 높을 수 있다.
본 발명의 일 실시 예에 따른 칩 저항기는 서로 특성이 다른 제1 및 제2 보호층(141, 142)를 포함함으로써, 제조 과정에서 트리밍 작업에 따른 손상을 방지하면서 사용 과정에서 발생하는 열을 효율적으로 발산할 수 있다. 상기 트리밍 과정은 상기 칩 저항기의 저항값 정밀도를 향상시킬 수 있다. 따라서, 상기 칩 저항기는 높은 정밀도를 가지면서 방열성을 개선할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 칩 저항기의 측면을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(310), 제1 전극(321), 제2 전극(322), 저항체(330), 제1 보호층(341), 제2 보호층(342), 제3 보호층(350), 제1 연결 전극(361), 제2 연결 전극(362), 제1 금속 커버(371) 및 제2 금속 커버(372)를 포함할 수 있다.
제3 보호층(350)은 제1 및 제2 보호층(341, 342)의 일면을 커버하여 외부의 물리적/전기적 충격으로부터 보호할 수 있다. 또한, 상기 제3 보호층(350)은 제1 보호층(341)의 홈(groove)를 커버하여 저항체(330)가 외부로 노출되지 않도록 할 수 있다.
예를 들어, 상기 제3 보호층(350)은 글래스(glass)나 폴리머(polymer)를 포함하여 강한 보호 특성을 가지도록 구현될 수 있으며, Al2O3, AlN 및 BN와 같이 열전도성이 높은 세라믹 재료를 포함하여 제2 보호층(342)를 통과하는 열을 외부로 발산할 수 있다.
한편, 제1 및 제2 연결 전극(361, 362)은 각각 제1 및 제2 전극(321, 322)의 배치를 보조할 수 있다. 예를 들어, 상기 제1 및 제2 연결 전극(361, 362)은 제1 및 제2 전극(321, 322)과 동일한 형태로 구현되어 제조 과정에서 제1 및 제2 전극(321, 322)에 대한 예비 전극 역할을 수행할 수 있다. 또한, 상기 제1 및 제2 연결 전극(361, 362)은 제1 및 제2 전극(321, 322)과 함께 기판(310)의 양 측면에 배치되는 제1 및 제2 금속 커버(371, 372)를 고정시킬 수 있다.
제1 및 제2 금속 커버(451, 452)는 각각 U형태를 가지고 기판(410)의 양 측면에 배치되어 제1, 제2 전극(421, 422) 및 제1, 제2 연결 전극(441, 442)을 기판 방향으로 누를 수 있다. 이에 따라, 제1 및 제2 전극(421, 422)은 안정적으로 고정될 수 있다. 또한 제1 및 제2 금속 커버(451, 452)는 외부 회로의 도선과 전극의 사이를 전기적으로 연결시켜주는 매개체 역할을 수행할 수도 있다.
도 4는 본 발명의 일 실시 예에 따른 칩 저항기에서 보호층의 형태를 예시한 도면이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(510), 제1 전극(521), 제2 전극(522), 저항체(530), 제1 보호층(541) 및 제2 보호층(542a, 542b)을 포함할 수 있다.
저항체(530)는 양 측면에 형성된 복수의 홈(groove1, groove2)을 가질 수 있다. 이에 따라, 제1 보호층(541)은 복수의 홈(groove1, groove2)을 모두 커버할 수 있다. 또한, 제2 보호층(542a, 542b)은 제1 보호층(541)을 사이에 두고 분리될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 3개의 전극을 포함하는 칩 저항기를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(610), 제1 전극(621), 제2 전극(622), 제3 전극(623), 제1 저항체(631), 제2 저항체(632), 제1 보호층(641a, 641b) 및 제2 보호층(642a, 642b, 642c)을 포함할 수 있다.
제3 전극(623)은 기판(610)의 일면상에서 제1 및 제2 전극(621, 622)에 대해 이격되어 배치될 수 있다. 예를 들어, 상기 제3 전극(623)은 제1 및 제2 전극(621, 622)와 동일한 재료, 형태 및 방법으로 구현될 수 있다.
제3 전극(623)은 외부에서 제1 전극(621)에 전기적으로 연결되어 제1 전극(621)에 대한 예비 전극 역할을 수행할 수 있다. 만약 제1 전극(621)이 제조 과정에서 발생한 불량이나 사용 과정에서 발생한 충격에 의해 외부로부터 단절된 경우, 상기 제3 전극(623)은 제1 전극(621)의 역할을 대신 수행할 수 있다.
제1 보호층(541a, 541b)은 각각 제1 저항체(631) 또는 제2 저항체(632)를 커버하도록 분리될 수 있다.
제2 보호층(642a, 642b, 642c)은 각각 제1 전극(621), 제2 전극(622) 또는 제3 전극(623)을 커버하도록 분리될 수 있다.
한편, 제1, 제2 및 제3 전극(621, 622, 623)은 전류 통로를 제공할 뿐만 아니라 열 발산 통로를 제공하는 용도로 이용될 수도 있다. 예를 들어, 제1 전극(621)과 제3 전극(623)이 외부에서 전기적으로 연결될 경우, 제1 저항체(631) 및 제2 저항체(632)는 서로 병렬 관계일 수 있다. 여기서, 칩 저항기에서 발생되는 열은 제1 저항체(631)과 제2 저항체(632)에서 분산 발생될 수 있다. 분산 발생된 열은 제1, 제2 및 제3 전극(621, 622, 623)을 통해 발산될 수 있다. 이에 따라, 칩 저항기의 방열성은 더욱 향상될 수 있다.
만약, 제2 전극(622)이 제1 및 제2 저항체(631, 632)에 연결되지 않고 제2 보호층(642b)에 연결될 경우, 제2 전극(622)은 전류 통로를 제공하는 대신 열 발산 통로를 제공하는 용도로 이용될 수 있다. 이를 위해, 상기 제2 전극(622)은 제2 보호층(642b)상에 형성될 수 있고, 제1 및 제2 저항체(631, 632)는 서로 직접 연결될 수 있다.
이하에서는, 본 발명의 일 실시 예에 따른 칩 저항기의 제조 방법을 설명한다. 상기 칩 저항기의 제조 방법과 관련하여 도 1 내지 도 5을 참조하여 상술한 설명과 동일하거나 그에 상응하는 내용에 대해서는 중복적으로 설명하지 아니한다.
도 6은 본 발명의 일 실시 예에 따른 칩 저항기 제조 방법을 나타낸 순서도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 전극 형성 단계(S10), 저항체 형성 단계(S20), 제1 보호층 형성 단계(S30), 제2 보호층 형성 단계(S40), 홈 형성 단계(S50) 및 제3 보호층 형성 단계(S60)에 의해 제조될 수 있다.
전극 형성 단계(S10)는 기판상에 잉크 상태의 페이스트 등을 칠하거나 뿜거나 인쇄하는 단계를 의미한다. 상기 인쇄는 스트린법에 의해 수행될 수 있다. 이에 따라, 전극의 두께가 정밀하게 제어될 수 있다.
저항체 형성 단계(S20)는 기판상에 저항체를 인쇄하는 단계를 의미한다. 상기 전극 형성 단계(S10)부터 저항체 형성 단계(S20)까지의 과정은 후막공정에 의해 수행될 수 있다. 이에 따라, 800도에서 1400도 사이의 온도 및 환원 분위기에서 전극과 저항체의 소성이 진행될 수 있다. 이때, 저항체와 전극의 재결정(recrystallization)이 진행되고 입자 성장(grain growth)이 일어날 수 있다. 이때, 저항체와 전극간의 전기 전도도는 향상될 수 있다.
또한, 상기 페이스트 인쇄와 소성은 반복될 수 있다. 이에 따라, 전극과 저항체의 초기 저항값은 최적화될 수 있다.
또한, 전극 형성 후 Laser Dicing, Laser-Scriber, Sand Burst 등의 방법을 통해 칩 저항기의 저항값은 조절될 수 있다.
제1 보호층 형성 단계(S30)는 에폭시(epoxy), 페놀 수지, 글래스(glass) 및 폴리머(polymer)와 같이 저항체 보호 특성이 좋은 제1 보호층을 저항체상의 일부에 형성하는 단계를 의미한다.
제2 보호층 형성 단계(S40)는 Al2O3, AlN 및 BN와 같이 열전도성이 높은 제2 보호층을 저항체상의 다른 일부에 형성하는 단계를 의미한다.
홈 형성 단계(S50)는 레이저를 이용하여 저항체를 가장자리부터 흠을 형성시키는 단계를 의미한다. 이때, 칩 저항기의 총 저항값에 대한 측정이 함께 수행될 수 있다. 상기 홈의 길이는 칩 저항기의 총 저항값이 목표 저항값에 가까워질 때까지 연장될 수 있다.
제3 보호층 형성 단계(S60)에는 제1 및 제2 보호층상에 제3 보호층을 형성하는 단계를 의미한다.
도 7은 본 발명의 일 실시 예에 따른 칩 저항기의 제조 과정을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기의 형상은 (a), (b), (c) 및 (d)의 순으로 변화될 수 있다.
도 7의 (a)를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기의 제조 과정은 저항체(430) 형성 과정을 포함할 수 있다.
도 7의 (b)를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기의 제조 과정은 제1 및 제2 보호층(441, 442) 형성 과정을 포함할 수 있다.
도 7의 (c)를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기의 제조 과정은 홈(groove) 형성 과정을 포함할 수 있다.
도 7의 (d)를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기의 제조 과정은 제3 보호층(450) 형성 과정을 포함할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
n10: 기판
n21: 제1 전극
n22: 제2 전극
n23: 제3 전극
n30: 저항체
n31: 제1 저항체
n32: 제2 저항체
n41: 제1 보호층
n42: 제2 보호층
n50: 제3 보호층
n61: 제1 연결 전극
n62: 제2 연결 전극
n71: 제1 금속 커버
n72: 제2 금속 커버

Claims (11)

  1. 기판;
    상기 기판의 일면상에 서로 분리되도록 배치된 제1 및 제2 전극;
    상기 기판의 일면상에 배치되며, 상기 제1 전극과 상기 제2 전극을 전기적으로 연결하는 저항체;
    상기 저항체 상에 배치되어 상기 저항체의 제1 영역을 커버하는 제1 보호층; 및
    상기 저항체 상에 배치되어 상기 제1 영역과 다른 제2 영역을 커버하며, 상기 제1 보호층의 열전도성보다 높은 열전도성을 가지는 제2 보호층; 을 포함하는 칩 저항기.
  2. 제1항에 있어서,
    상기 저항체는 상기 일면에 형성된 홈(groove)을 가지는 칩 저항기.
  3. 제2항에 있어서,
    상기 제1 보호층은 상기 저항체의 일면 중 상기 홈이 형성된 부분을 커버하고,
    상기 제2 보호층은 상기 저항체의 일면 중 상기 제1 저항체가 커버하는 부분 이외의 나머지 부분을 커버하는 칩 저항기.
  4. 제3항에 있어서,
    상기 제2 보호층은 U형태를 가지고,
    상기 홈은 상기 저항체의 폭 방향 측면 가장자리부터 이어진 막대 형태를 가지는 칩 저항기.
  5. 제2항에 있어서,
    상기 제1 보호층 및 상기 제2 보호층을 커버하는 제3 보호층을 더 포함하고,
    상기 제1 보호층과 상기 제3 보호층 중 어느 하나에만 제2 홈이 형성되는 칩 저항기.
  6. 제1항에 있어서,
    상기 저항체는 구리-망간-주석(Cu-Mn-Sn)을 포함하고,
    상기 제2 보호층은 Al2O3, AlN 및 BN 중 적어도 하나를 포함하는 칩 저항기.
  7. 제1항에 있어서,
    상기 제1 보호층의 면적은 상기 제2 보호층의 면적보다 작은 칩 저항기.
  8. 제1항에 있어서,
    상기 제2 보호층은 상기 제1 전극의 일면 및/또는 상기 제2 전극의 일면을 더 커버하는 칩 저항기.
  9. 제8항에 있어서,
    상기 기판의 타면상에 배치된 제1 연결 전극;
    상기 기판의 타면상에 상기 제1 연결 전극과 분리되도록 배치된 제2 연결 전극;
    상기 기판의 일측면 상에 배치되며, 상기 제1 전극과 상기 제3 전극을 서로 연결하는 제1 금속 커버; 및
    상기 제1 금속 커버와 마주보도록 배치되며, 상기 제2 전극과 상기 제4 전극을 서로 연결하는 제2 금속 커버; 를 더 포함하는 칩 저항기.
  10. 제1항에 있어서,
    상기 기판의 일면상에 상기 제1 전극 및 상기 제2 전극과 분리되도록 배치된 제3 전극; 및
    상기 기판의 일면상에 배치되며, 상기 제3 전극과 상기 제2 전극을 전기적으로 연결하는 제3 저항체; 를 더 포함하는 칩 저항기.
  11. 기판의 일면상에 서로 분리된 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극을 전기적으로 연결하는 저항체를 형성하는 단계;
    상기 저항체의 일면의 일부에 제1 보호층을 형성하는 단계;
    상기 저항체의 일면의 다른 일부를 커버하고 상기 제1 보호층의 열전도성보다 높은 열전도성을 가지는 제2 보호층을 형성하는 단계;
    상기 저항체의 저항값을 측정하면서 상기 제1 보호층에 홈을 형성하는 단계;
    상기 저항체의 저항값과 목표 저항값간의 차이가 소정의 차이보다 작을 때 상기 홈의 형성을 중단하는 단계; 및
    상기 제1 보호층 및 상기 제2 보호층을 커버하는 제3 보호층을 형성하는 단계; 를 포함하는 칩 저항기 제조 방법.
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