KR20170073177A - 칩 저항기 - Google Patents

Abstract

본 발명의 일 실시 예에 따른 칩 저항기는, 기판과, 기판의 일면에서 서로 분리되도록 배치된 제1 및 제2 전극과, 제1 및 제2 전극 사이에 배치되어 제1 및 제2 전극 사이에서 연장되는 제1 변 및 제1 변과 평행하고 제1 변보다 짧은 제2 변을 갖는 사다리꼴 형상의 저항체를 포함하고, 저항체는 제1 변에 형셩되는 제1 홈과 제2 변에 형성되는 제2 홈을 포함하며, 제1 홈과 제2 홈을 연결하는 가상의 선은 제1 변과 제2 변에 대해 수직이 아닐 수 있다.

Description

칩 저항기{Chip Resistor}

본 발명은 칩 저항기에 관한 것이다.

최근 전자기기의 소형화 및 경량화에 대한 요구가 점점 증대함에 따라 회로 기판의 배선 밀도를 높이기 위하여 칩 형상의 저항기가 많이 사용된다.

최근 칩 저항기는 높은 정밀도가 요구되고 있다. 그러나 통상 칩 저항기는 정밀도가 낮아질수록 불량 발생률이 높아지는 특성을 가진다.

공개특허공보 제10-2014-0023819호

본 발명의 일 실시 예는, 높은 정밀도를 가지면서도 낮은 불량 발생률을 갖는 칩 저항기를 제공한다.

본 발명의 일 실시 예에 따른 칩 저항기는, 기판; 상기 기판의 일면에서 서로 분리되도록 배치된 제1 및 제2 전극; 및 상기 제1 및 제2 전극 사이에 배치되며, 상기 제1 및 제2 전극 사이에서 연장되는 제1 변 및 상기 제1 변과 평행하고 상기 제1 변보다 짧은 제2 변을 갖는 사다리꼴 형상의 저항체; 를 포함하고, 상기 저항체는 상기 제1 변에 형셩되는 제1 홈과 상기 제2 변에 형성되는 제2 홈을 포함하며, 상기 제1 홈과 상기 제2 홈을 연결하는 가상의 선은 상기 제1 변과 제2 변에 대해 수직이 아닐 수 있다.

본 발명의 일 실시 예에 따른 칩 저항기는, 높은 정밀도를 가지면서도 낮은 불량 발생률을 가질 수 있다.

도 1은 본 발명의 일 실시 예에 따른 칩 저항기를 나타낸 도면이다.
도 2는 본 발명의 일 실시 예에 따른 칩 저항기에서의 전극과 홈의 형태를 예시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 칩 저항기에서의 홈의 개수를 예시한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 칩 저항기의 측면을 나타낸 도면이다.
도 5는 저항체에 형성된 홈의 길이에 따른 레지스트를 나타낸 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 칩 저항기의 제조 방법을 나타낸 순서도이다.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시 예에 따른 칩 저항기를 나타낸 도면이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(110), 제1 전극(121), 제2 전극(122) 및 저항체(130)를 포함할 수 있다.

기판(110)은, 전극과 저항체의 실장을 위한 공간을 제공할 수 있다. 예를 들어, 상기 기판(110)은 세라믹 재료로 이루어진 절연성 기판일 수 있다. 상기 세라믹 재료는 알루미나(Al₂O₃)일 수 있으나, 절연성, 방열성, 저항체와의 밀착성이 우수한 재료이면 특별히 제한되지 않는다.

제1 전극(121)은, 기판(110)의 일면상에 배치될 수 있다.

제2 전극(122)은, 기판(110)의 일면상에서 제1 전극(121)에 대해 이격되어 배치될 수 있다. 예를 들어, 상기 제1 및 제2 전극(121, 122)은 구리, 구리 합금을 이용하여 낮은 레지스트로 구현될 수 있다.

저항체(130)는, 기판(110)의 일면상에서 제1 전극(121)과 제2 전극(122)의 사이를 전기적으로 연결시킬 수 있다. 또한, 상기 저항체(130)는 윗변과 아랫변이 평행한 사다리꼴 형태를 가지고, 상기 윗변의 일단과 상기 아랫변의 일단이 제1 전극(121)에 접하고 상기 윗변의 타단과 상기 아랫변의 타단이 제2 전극(122)에 접할 수 있다.

여기서, 제1 전극(121)의 가장자리와 상기 윗변의 제1 접점(P1)부터 제2 전극(122)의 가장자리와 상기 윗변의 제2 접점(P2)까지의 거리는 제1 전극(121)의 가장자리와 상기 아랫변의 제3 접점(P3)부터 제2 전극(122)의 가장자리와 상기 아랫변의 제4 접점(P4)까지의 거리보다 길 수 있다.

상기 저항체(130)는 서로 병렬 관계인 제1 접점(P1)부터 제2 접점(P2)까지의 저항체와 제3 접점(P3)부터 제4 접점(P4)까지의 저항체를 포함하는 것으로 이해될 수 있다. 제1 접점(P1)부터 제2 접점(P2)까지의 거리가 제3 접점(P3)부터 제4 접점(P4)까지의 거리보다 길기 때문에, 제1 접점(P1)부터 제2 접점(P2)까지의 레지스트는 제3 접점(P3)부터 제4 접점(P4)까지의 레지스트보다 클 수 있다.

또한, 상기 저항체(130)는 아랫변에 제1 홈(141)을 가지고 윗변에 제2 홈(142)을 가질 수 있다. 예를 들어, 상기 제1 및 제2 홈(141, 142)은 레이저 트리밍(trimming) 작업에 따라 형성된 홈(groove)일 수 있다.

여기서, 트리밍 작업은 저항체에 대해 홈(groove)을 형성해가면서 저항체의 레지스트를 동시에 측정하다가 상기 레지스트가 목표 레지스트에 가까워진 경우에 홈의 형성을 중단시킴으로써, 저항체의 레지스트를 조정하는 작업을 의미한다. 이에 따라, 본 발명의 일 실시 예에 따른 칩 저항기의 정밀도는 높아질 수 있다.

상기 제1 또는 제2 홈(141, 142)의 길이가 길어질수록, 저항체(130)의 레지스트는 커질 수 있다. 이하, 상기 제1 또는 제2 홈(141, 142)의 길이 증가에 따른 저항체(130)의 레지스트의 증가율을 트리밍대저항비(trimming-to-resist ratio)로 정의한다.

전술한 바와 같이 저항체(130)를 서로 병렬 관계인 복수의 저항체 조합으로 볼 경우, 저항체(130)의 레지스트의 역수는 상기 복수의 저항체 각각의 레지스트의 역수의 합일 수 있다. 여기서, 상기 복수의 저항체 중 레지스트가 큰 저항체의 레지스트가 변할 때보다 상기 복수의 저항체 중 레지스트가 작은 저항체의 레지스트가 변할 때, 상기 저항체(130)의 레지스트는 더 크게 변할 수 있다.

따라서, 상기 복수의 저항체 중 레지스트가 작은 저항체에 트리밍될 때의 저항체(130)의 트리밍대저항비는 상기 복수의 저항체 중 레지스트가 큰 저항체에 트리밍될 때의 저항체(130)의 트리밍대저항비보다 클 수 있다.

길이가 동일하다고 가정할 경우, 상기 제1 홈(141)은 상기 제2 홈(142)에 비해 저항체(130)에 대해 더 큰 레지스트 변화를 유발할 수 있다.

상기 제1 홈(141)의 길이가 너무 길 경우, 상기 제1 홈(141)과 저항체(130)의 윗변 사이의 거리는 너무 짧아질 수 있다. 이에 따라, 저항체(130)에 대한 제조 과정에서의 물리적인 불량 발생률과 저항체(130)의 사용 과정에서의 전기적인 불량 발생률은 증가할 수 있다.

그러나, 저항체(130)에서 상기 제1 홈(141)이 형성되는 변의 길이가 상기 변에 대향하는 변의 길이보다 짧을 경우, 저항체(130)의 레지스트 조정시 상기 제1 홈(141)의 필요 길이는 짧아질 수 있다. 이에 따라, 저항체(130)에 대한 물리적/전기적 불량 발생률은 감소할 수 있다.

트리밍대저항비가 크다는 것은 저항체(130)의 레지스트 조정시의 홈의 필요 길이가 짧아지는 것을 의미하면서 레지스트 조정시의 정밀도가 낮아진다는 것도 의미할 수 있다. 여기서, 상기 제2 홈(142)의 길이 조정을 통해 저항체(130)의 레지스트는 정밀하게 조정될 수 있다.

즉, 상기 제1 홈(141)을 통해 저항체(130)의 레지스트는 효율적으로 조정될 수 있고, 상기 제2 홈(142)을 통해 저항체(130)의 레지스트는 정밀하게 조정될 수 있다.

또한, 상기 제1 홈(141)의 한 점과 상기 제2 홈(142)의 한 점을 잇는 선은 저항체(130)의 아랫변과 윗변에 대해 수직이 아닐 수 있다. 즉, 저항체(130)의 아랫변에서 윗변으로 볼 때, 상기 제1 홈(141)과 상기 제2 홈(142)은 서로 겹쳐지지 않을 수 있다.

상기 제1 홈(141)과 상기 제2 홈(142)이 서로 겹쳐질 경우, 저항체(130)의 최소 폭은 상기 제1 홈(141)과 상기 제2 홈(142) 모두에 의해 짧아질 수 있다. 반면 상기 제1 홈(141)과 상기 제2 홈(142)이 서로 겹쳐지지 않을 경우, 저항체(130)의 최소 폭은 상기 제1 홈(141)과 상기 제2 홈(142) 중 하나에 의해서 짧아질 수 있다.

저항체(130)의 최소 폭이 짧아질수록 저항체(130)에 대한 물리적/전기적 불량 발생률은 증가하므로, 본 발명의 일 실시 예에 따른 칩 저항기는 저항체(130)에 대한 물리적/전기적 불량 발생률을 감소시킬 수 있다.

한편, 저항체(130)와 기판(110)의 사이에는 상기 저항체(130)의 소성시 접착력을 높이기 위한 접착제가 부착될 수 있다. 예를 들어, 상기 접착제는 에폭시(epoxy) 등의 수지 재료일 수 있으며, 구리(Cu), 니켈(Ni) 또는 구리-니켈(Cu-Ni)을 포함하여 열 방출성이 뛰어난 재료일 수 있다.

여기서, 상기 저항체(130)는 소성시 이오닉(ionic) 확산 접합에 의하여 합금화되어 기판(110)에 결합될 수 있다.

도 2는 본 발명의 일 실시 예에 따른 칩 저항기에서의 전극과 홈의 형태를 예시한 도면이다.

도 2를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(210), 제1 전극(221), 제2 전극(222), 저항체(230), 제1 및 제2 홈(241, 242)을 포함할 수 있다.

제1 홈(241)은 꺾인 막대 형태를 가질 수 있다. 이하, 상기 꺾인 막대 형태의 꺾인 지점에서 일단에 대한 방향과 타단에 대한 방향간의 각도를 트리밍 각도로 정의한다.

예를 들어, 상기 트리밍 각도는 90도일 수 있다. 이에 따라, 제1 홈(241)은 L형태를 가질 수 있다. 저항체(230)에 대한 트리밍 과정은 제3 접점(P3)에서 제4 접점(P4)까지의 변에서부터 시작될 수 있다. 상기 트리밍 과정은 제1 홈(241)에서 꺾인 지점까지 연속적으로 진행되다가 트리밍 방향 변경 후에 계속 진행될 수 있다. 트리밍 방향 변경에 따라 트리밍대저항비는 작아질 수 있다. 트리밍 방향 변경 후의 트리밍 과정을 통해, 저항체(230)의 레지스트는 정밀하게 조정될 수 있다.

예를 들어, 상기 트리밍 각도는 상기 꺾인 지점에서 일단에 대한 방향과 제3 접점(P3)에 대한 방향간의 각도보다 크고 90도 보다 작을 수 있다. 상기 트리밍 각도가 작을수록 트리밍대저항비는 작아질 수 있다. 따라서, 상기 트리밍 각도의 조정에 따라, 트리밍 과정의 정밀도는 조절될 수 있다.

또한, 제1 및/또는 제2 전극(221, 222)은, 아랫변이 윗변보다 긴 사다리꼴 형태를 가질 수 있다. 이에 따라, 제1 접점(P1)에서 제2 접점(P2)까지의 길이는 제3 접점(P3)에서 제4 접점(P4)까지의 길이보다 길 수 있다.

또한 본 발명의 일 실시 예에 따른 칩 저항기의 정밀도 조정을 위해, 제1 접점(P1)부터 제3 접점(P3)까지 향하는 방향과 제3 접점(P3)부터 제4 접점(P4)까지 향하는 방향간의 각도는 50도 이상 85도 이하일 수 있다. 이에 따라, 제1 홈(241)의 트리밍대저항비와 제2 홈(242)의 트리밍대저항비는 서로 균형을 이룰 수 있다.

도 3은 본 발명의 일 실시 예에 따른 칩 저항기에서의 홈의 개수를 예시한 도면이다.

도 3을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(310), 제1 전극(321), 제2 전극(322), 저항체(330), 제1, 제2 및 제3 홈(341, 342, 343)을 포함할 수 있다.

즉, 저항체(330)는 윗변에 제3 홈(343)을 더 가질 수 있다. 여기서, 상기 제3 홈(343)의 한 점과 제1 홈(341)의 한 점을 잇는 선은 상기 아랫변과 윗변에 대해 수직이 아닐 수 있다.

저항체(330)의 윗변은 아랫변보다 길기 때문에 넓은 홈 형성 공간을 제공할 수 있다. 따라서, 저항체(330)의 윗변에 형성된 홈의 개수는 아랫변에 형성된 홈의 개수보다 많을 수 있다. 홈의 개수가 많을수록, 홈의 필요 길이는 더 짧아질 수 있다. 따라서, 제1, 제2 및 제3 홈(341, 342, 343)의 최대 길이는 저항체(330)의 폭의 20%를 넘지 않을 수 있다.

상기 제3 홈(343)은 제2 홈(342)와 함께 저항체(330)에서 좌우 대칭을 이룰 수 있다. 여기서, 저항체(330)를 흐르는 전류는 제1 전극(321)과 제2 전극(322)의 사이에서 지그재그 형태로 흐를 수 있다.

본 발명의 일 실시 예에 따른 칩 저항기는 좌우 대칭 구조로 공정상 간소하게 제조될 수 있으며, 사용시 전기적인 불량 발생률을 감소시킬 수 있다.

도 4는 본 발명의 일 실시 예에 따른 칩 저항기의 측면을 나타낸 도면이다.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(510), 제1 전극(521), 제2 전극(522), 저항체(530), 제1 상면 전극(541), 제2 상면 전극(542), 보호층(550), 제1 하면 전극(561), 제2 하면 전극(562), 제1 금속 커버(571) 및 제2 금속 커버(572)를 포함할 수 있다.

제1 및 제2 상면 전극(541, 542)은 제1 전극(521), 제2 전극(522), 저항체(530) 중 적어도 하나의 상면에 배치될 수 있다. 만약 상기 제1 및 제2 상면 전극(541, 542)이 각각 제1 및 제2 전극(521, 522)상에 배치될 경우, 상기 제1 및 제2 상면 전극(541, 542)은 제1 및 제2 전극(521, 522)은 외부로부터 전류를 받거나 외부로 전류를 주기 위한 배선 역할을 수행할 수 있다. 만약 제1 및 제2 상면 전극(541, 542)이 저항체(530)상에 배치될 경우, 상기 제1 및 제2 상면 전극(541, 542)은 금속의 특성인 높은 열전도도를 이용하여 저항체(530)에서 발생한 열을 효율적으로 발산시킬 수 있다.

보호층(550)은 제1 전극(521), 제2 전극(522), 저항체(530), 제1 상면 전극(541) 및 제2 상면 전극(542) 중 적어도 하나의 상면을 커버할 수 있다. 예를 들어, 상기 보호층(550)은 에폭시(epoxy), 페놀 수지, 글라스(glass) 재질 등으로 구현되어 칩 저항기를 외부의 물리적 충격으로부터 보호할 수 있다.

제1 및 제2 하면 전극(561, 562)은 각각 제1 및 제2 전극(521, 522)의 배치를 보조할 수 있다. 예를 들어, 기판(510)의 양 측면에 U형태의 제1 및 제2 금속 커버(571, 572)가 끼워질 수 있다. 상기 제1 및 제2 금속 커버(571, 572)는 제1 및 제2 전극(521, 522)을 눌러서 고정시킬 수 있다. 이때, 상기 제1 및 제2 하면 전극(561, 562)은 기판(510)의 타면에 미리 형성되어 상기 제1 및 제2 금속 커버(571, 572)에 의해 눌려질 수 있다. 이에 따라, 제1 및 제2 전극(521, 522)은 안정적으로 고정될 수 있다. 또한, 상기 제1 및 제2 하면 전극(561, 562)과 제1 및 제2 전극(521, 522)의 총 면적이 넓어짐에 따라, 제1 및 제2 전극(521, 522)의 저항값은 더욱 낮아질 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 칩 저항기의 총 저항값은 더욱 낮아질 수 있다.

도 5는 저항체에 형성된 홈의 길이에 따른 레지스트를 나타낸 그래프이다.

도 5를 참조하면, A case는 저항체의 형태와 전극의 형태가 직사각형인 경우를 나타내고, B case는 저항체의 형태와 전극의 형태가 사다리꼴인 경우를 나타내고, Trimming rate는 홈의 길이에서 저항체의 폭을 나눈 비율을 %단위로 나타낸 파라미터이고, 저항값은 칩 저항기의 측정 레지스트에서 목표 레지스트를 나눈 비율을 %로 나타낸다.

A case의 칩 저항기에서, 목표 레지스트를 가지기 위한 홈의 필요 길이는 저항체 폭의 약 50% 내지 60%일 수 있다. A case의 칩 저항기의 최소 폭이 짧아짐에 따라, 불량 발생률은 커질 수 있다.

B case의 칩 저항기에서, 목표 레지스트를 가지기 위한 홈의 필요 길이는 저항체 폭의 약 10% 내지 20%일 수 있다. B case의 칩 저항기의 최소 폭은 A case의 칩 저항기의 최소 폭에 비해 길 수 있다. 이에 따라, B case의 칩 저항기의 불량 발생률은 감소할 수 있다.

도 6은 본 발명의 일 실시 예에 따른 칩 저항기의 제조 방법을 나타낸 순서도이다.

도 6을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 저항체 형성 단계(S10), 전극 형성 단계(S20), 제1 트리밍 단계(S30) 및 제2 트리밍 단계(S40)에 의해 제조될 수 있다.

저항체 형성 단계(S10)는 기판상에 저항체를 인쇄하는 단계를 의미한다.

전극 형성 단계(S10)는 기판상에 잉크 상태의 페이스트 등을 칠하거나 뿜거나 인쇄하는 단계를 의미한다. 상기 인쇄는 스트린법에 의해 수행될 수 있다. 이에 따라, 전극의 두께가 정밀하게 제어될 수 있다.

상기 저항체 형성 단계(S10)부터 전극 형성 단계(S20)까지의 과정은 후막(thin film)공정에 의해 수행될 수 있다. 이에 따라, 800도에서 1400도 사이의 온도 및 환원 분위기에서 전극과 저항체의 소성이 진행될 수 있다. 이때, 저항체와 전극의 재결정(recrystallization)이 진행되고 입자 성장(grain growth)이 일어날 수 있다. 이때, 저항체와 전극간의 전기 전도도는 향상될 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 칩 저항기는 낮은 레지스트를 가지도록 구현될 수 있다.

또한, 상기 페이스트 인쇄와 소성은 반복될 수 있다. 이에 따라, 전극과 저항체의 초기 저항값은 최적화될 수 있다.

또한, 전극 형성 후 Laser Dicing, Laser-Scriber, Sand Burst 등의 방법을 통해 칩 저항기의 레지스트는 조절될 수 있다.

제1 트리밍 단계(S30)는 레이저를 이용하여 저항체의 양 측면 중에 길이가 ?F은 측면의 가장자리부터 흠을 형성시킬 수 있다. 이때, 칩 저항기의 총 레지스트에 대한 측정이 함께 수행될 수 있다. 상기 홈의 길이는 칩 저항기의 총 레지스트가 목표 레지스트에 80% 내지 90% 정도로 가까워질 때까지 연장될 수 있다.

제2 트리밍 단계(S40)는 레이저를 이용하여 저항체의 양 측면 중에 길이가 긴 측면의 가장자리부터 흠을 형성시킬 수 있다. 이때, 칩 저항기의 총 레지스트에 대한 측정이 함께 수행될 수 있다. 상기 홈의 길이는 칩 저항기의 총 레지스트가 목표 레지스트에 도달할 때까지 연장될 수 있다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

n10: 기판
n21: 제1 전극
n22: 제2 전극
n30: 저항체
n41: 제1 상면 전극
n42: 제2 상면 전극
n50: 보호층
n61: 제1 하면 전극
n62: 제2 하면 전극
n71: 제1 금속 커버
n72: 제2 금속 커버
p1: 제1 접점
p2: 제2 접점
p3: 제3 접점
p4: 제4 접점

Claims (5)

1. 기판;
   상기 기판의 일면에서 서로 분리되도록 배치된 제1 및 제2 전극; 및
   상기 제1 및 제2 전극 사이에 배치되며, 상기 제1 및 제2 전극 사이에서 연장되는 제1 변 및 상기 제1 변과 평행하고 상기 제1 변보다 짧은 제2 변을 갖는 사다리꼴 형상의 저항체; 를 포함하고,
   상기 저항체는 상기 제1 변에 형셩되는 제1 홈과 상기 제2 변에 형성되는 제2 홈을 포함하며,
   상기 제1 홈과 상기 제2 홈을 연결하는 가상의 선은 상기 제1 변과 제2 변에 대해 수직이 아닌 칩 저항기.
   
2. 제1항에 있어서,
   상기 제1 전극 및 상기 제2 전극은 사다리꼴 형상을 가지고, 상기 저항체를 기준으로 서로 대칭되는 칩 저항기.
   
3. 제1항에 있어서,
   상기 저항체는, 상기 저항체와 상기 제1 전극의 경게로 정의되는 제3 변 및 상기 저항체와 상기 제2 전극의 경계로 정의되는 제4 변을 가지고,
   상기 제1 변과 상기 제3 변 사이의 각도는 50도 이상 85도 이하인 칩 저항기.
   
4. 제1항에 있어서,
   상기 제1 홈의 길이는 상기 저항체의 상기 제1 변과 상기 제2 변 사이의 최단거리의 0% 초과 20% 이하이고,
   상기 제2 홈의 길이는 상기 저항체의 상기 제1 변과 상기 제2 변 사이의 최단거리의 0% 초과 20% 이하인 칩 저항기.
   
5. 제1항에 있어서,
   상기 저항체는 상기 제1 변에 형성되는 제3 홈을 더 가지고,
   상기 제1 홈과 상기 제3 홈을 연결하는 가상의 선은 상기 제1 변과 제2 변에 대해 수직이 아닌 칩 저항기.

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