KR20170065728A - 반도체 소자 - Google Patents

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정현수
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Abstract

본 발명의 실시예에 따라 반도체 소자가 제공된다. 반도체 소자는 셀 영역과 주변회로 영역을 포함하는 기판, 상기 주변회로 영역에 배치된 디커플링 케패시터, 상기 디커플링 케패시터와 수직적으로 중첩되는 제 1 연결 패드, 상기 제 1 연결 패드의 일부를 노출하는 보호층 및 상기 제 1 연결 패드 상에 배치되고, 상기 보호층의 상면의 일부를 덮는 제 1 솔더 범프를 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 직접 회로와 수직적으로 중첩된 솔더 범프를 가지는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다.
반도체 소자의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되며, 읽기(read) 동작 및 쓰기(writing) 동작 시에 전원 전압 및 접지 전압에 순간적으로 잡음(fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 반도체 소자는 전원 전압 및 접지 전압과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 파워 디커플링 케패시터를 포함한다.
본 발명의 기술적 과제는 디커플링 케패시터와 수직적으로 중첩되는 연결 패드 상에 다른 솔더 범프보다 상대적으로 크기가 큰 솔더 범프가 제공된 반도체 소자를 제공하는 것이다.
본 발명의 실시예에 따라 반도체 소자가 제공된다. 반도체 소자는 셀 영역과 주변회로 영역을 포함하는 기판, 상기 주변회로 영역에 배치된 디커플링 케패시터, 상기 디커플링 케패시터와 수직적으로 중첩되는 제 1 연결 패드, 상기 제 1 연결 패드의 일부를 노출하는 보호층 및 상기 제 1 연결 패드 상에 배치되고, 상기 보호층의 상면의 일부를 덮는 제 1 솔더 범프를 포함한다.
일 실시예에 의하여, 상기 제 1 솔더 범프 및 상기 제 1 연결 패드는 전원 또는 그라운드 경로가 된다.
일 실시예에 의하여, 상기 보호층은 상기 제 1 연결 패드의 상면의 일부를 노출하는 제 1 개구부를 가지고, 상기 제 1 솔더 범프는 노출된 상기 제 1 연결 패드의 상기 상면을 완전히 덮는다.
일 실시예에 의하여, 상기 제 1 솔더 범프는 상기 제 1 개구부를 채우고, 상기 제 1 연결 패드에서 상기 보호층의 상면을 향해 연장된다.
일 실시예에 의하여, 상기 제 1 개구부는 제 1 너비를 가지고, 상기 제 1 솔더 범프의 너비는 상기 제 1 너비보다 크다.
일 실시예에 의하여, 상기 반도체 소자는, 상기 디커플링 케패시터와 옆으로 오프셋되어 배치된 제 2 연결 패드 및 상기 제 2 연결 패드 상에 배치되는 제 2 솔더 범프를 포함한다.
일 실시예에 의하여, 상기 제 1 솔더 범프의 너비는 상기 제 2 솔더 범프의 너비보다 크다.
일 실시예에 의하여, 상기 제 1 연결 패드와 상기 디커플링 케패시터는 전기적으로 연결된다.
본 발명의 실시예에 따른 반도체 소자를 제공한다. 반도체 소자는 셀 영역과 주변회로 영역을 포함하는 기판, 상기 주변회로 영역에 배치된 디커플링 케패시터, 상기 디커플링 케패시터와 수직적으로 중첩되는 제 1 연결 패드 상에 배치되는 제 1 솔더 범프 및 상기 셀 케패시터와 오프셋 구조로 제공되는 제 2 연결 패드 상에 배치되는 제 2 솔더 범프를 포함하고, 상기 제 1 솔더 범프는 상기 제 2 솔더 범프보다 너비가 크다.
일 실시예에 의하여, 상기 제 1 솔더 범프 및 상기 제 1 연결 패드는 전원 또는 그라운드 경로가 되고, 상기 제 2 솔더 범프 및 상기 제 2 연결 패드는 신호 경로가 된다.
일 실시예에 의하여, 상기 셀 영역에 배치되는 메모리 요소를 더 포함한다.
일 실시예에 의하여, 상기 제 1 연결 패드를 노출하는 제 1 개구부 및 상기 제 2 연결 패드를 노출하는 제 2 개구부를 가지는 보호층을 더 포함하고, 상기 제 1 솔더 범프는 상기 제 1 개구부를 채우고, 상기 보호층과 접촉한다.
일 실시예에 의하여, 상기 제 1 개구부는 제 1 너비를 가지고, 상기 제 1 솔더 범프는 상기 제 1 연결 패드 상에서 상기 보호층의 상면을 향해 연장되고, 상기 제 1 솔더 범프는 상기 제 1 개구부보다 큰 너비를 가진다.
일 실시예에 의하여, 상기 제 2 솔더 범프는 상기 제 2 개구부 내에 제공되고, 상기 보호층과 이격되어 배치된다.
일 실시예에 의하여, 상기 제 1 솔더 범프, 상기 제 1 연결 패드 및 상기 디커플링 케패시터는 금속 배선들에 의해 전기적으로 연결된다.
본 발명의 실시예에 따르면, 디커플링 케패시터와 수직적으로 중첩되는 연결 패드 상에 다른 솔더 범프보다 상대적으로 크기가 큰 솔더 범프를 제공하여 디커플링 케패시터에 가해지는 스트레스를 완화시킬 수 있다.
본 발명의 실시예에 따르면, 디커플링 케패시터와 수직적으로 중첩되는 연결 패드 상에 보호층이 제공되고, 상기 연결 패드와 상기 보호층의 일부를 덮도록 솔더 범프를 제공하여 솔더 범프에 가해지는 스트레스를 보호층으로 분산시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 선 A-A' 및 선 B-B'를 절단한 단면도이다.
도 3은 도 1의 선 A-A' 및 선 B-B'를 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 5는 도 4의 선 C-C' 및 선 D-D'를 절단한 단면도이다.
도 6은 도 4의 선 C-C' 및 선 E-E'를 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 1을 참조하면, 반도체 소자(1)는 셀 영역(CR)과 주변회로 영역(PR)을 포함할 수 있다. 셀 영역(CR)은 메모리 셀들이 배치되는 영역일 수 있고, 주변 회로 영역(PCR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 컬럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 셀 영역(CR)은 디램(DRAM), 에스램(SRAM), 플래시 메모리, 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등에 제공되는 메모리 셀들을 포함할 수 있다. 다른 예로, 셀 영역(CR)은 ASIC(Application Specific Integrated Circuit), GPU(Graphic Processing Unit), CPU(Central Processing Unit) 등의 로직에 내장(embedded)되는 메모리 셀을 포함할 수 있다.
주변회로 영역(PR)에는 솔더 범프들(110, 130)이 배치될 수 있다. 솔더 범프들(110, 130)은 제 1 솔더 범프(110) 및 제 2 솔더 범프(130)를 포함할 수 있다. 제 1 솔더 범프(110)와 제 2 솔더 범프(130)는 주변회로 영역(PR)의 중앙에 배치될 수 있다. 제 1 솔더 범프(110)와 제 2 솔더 범프(130)는 제 1 방향(x)으로 서로 이격되어 배치될 수 있다. 제 1 솔더 범프(110)와 제 2 솔더 범프(130)는 제 1 방향(x)과 수직하는 제 2 방향(y)을 따라 제공될 수 있고, 제 2 방향(y)으로 연장되는 복수개의 열로 배치될 수 있다. 다만, 제 1 솔더 범프(110)와 제 2 솔더 범프(130)의 배치는 특별히 제한되지 않을 수 있다.
도 2는 도 1의 선 A-A' 및 선 B-B'를 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(1)는 기판(10), 층간 절연막들(20a, 20b), 금속 배선들(30a, 30b), 비아(40), 디커플링 케패시터(DC), 연결 패드들(70a, 70b), 보호층(80) 및 솔더 범프들(110, 130)을 포함할 수 있다. 반도체 소자(1)의 설명을 돕기 위해 주변회로 영역(PR)과 셀 영역(CR)을 함께 설명한다.
기판(10)은 제 1 소자분리막(18)에 의해 정의된 제 1 활성영역(ACT1) 및 제 2 소자분리막(19)에 의해 정의된 제 2 활성영역(ACT2)을 포함할 수 있다. 제 1 소자분리막(18)과 제 1 활성영역(ACT1)은 주변회로 영역(PR)에 제공될 수 있고, 제 2 소자분리막(19)과 제 2 활성영역(ACT2)은 셀 영역(CR)에 제공될 수 있다. 제 1 활성영역(ACT1)과 제 2 활성영역(ACT2)에는 소스/드레인(미도시)이 제공될 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
기판(10) 상에 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)가 배치될 수 있다. 제 1 트랜지스터(TR1)는 주변회로 영역(PR)에 제공될 수 있고, 제 2 트랜지스터(TR2)는 셀 영역(CR)에 제공될 수 있다. 제 1 트랜지스터(TR1)는 주변회로 영역(PR)에 제공되는 제어 회로들을 구성하는 스위칭 소자일 수 있고, 제 2 트랜지스터(TR2)는 셀 영역(CR)을 구성하는 스위칭 소자일 수 있다.
제 1 층간 절연막(20a)과 제 2 층간 절연막(20b)은 기판(10) 상에 제공될 수 있다. 제 1 층간 절연막(20a)은 주변회로 영역(PR)에 제공될 수 있고, 제 1 층간 절연막(20a)은 기판(10) 상에 순차적으로 배치되는 제 1 하부 층간 절연막(21) 및 제 1 상부 층간 절연막(22a)을 포함할 수 있다. 제 2 층간 절연막(20b)은 셀 영역(CR)에 제공될 수 있고, 제 2 층간 절연막(20b)은 기판(10) 상에 순차적으로 배치되는 제 2 하부 층간 절연막(21b) 및 제 2 상부 층간 절연막(22b)을 포함할 수 있다. 제 1 층간 절연막(20a) 및 제 2 층간 절연막(20b)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
제 1 금속 배선(30a)은 제 1 상부 층간 절연막(22a)에 제공될 수 있고, 제 2 금속 배선(30b)은 제 2 상부 층간 절연막(22b)에 제공될 수 있다. 제 1 금속 배선(30a)은 제 1 하부 금속 배선(31)과 제 1 상부 금속 배선(32)을 포함할 수 있다. 제 1 하부 금속 배선(31)과 제 1 상부 금속 배선(32)은 외부로부터 입력되는 전원 전압 및/또는 데이터 신호 등을 셀 영역(CR)으로 전달할 수 있다. 제 1 금속 배선(30a)과 제 2 금속 배선(30b)은 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 타이타늄텅스텐(TiW), 니켈크롬(NiCr), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlxNy), 탄탈륨 질화물(TaNx), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 또는 그 합금을 포함할 수 있다.
비아(40)는 제 1 금속 배선(30a), 디커플링 케패시터(DC) 및 연결 패드들(70a, 70b)을 서로 전기적으로 연결할 수 있다. 비아(40)는 디커플링 케패시터(DC)와 제 1 하부 금속 배선(31)을 연결하는 제 1 비아(41), 제 1 하부 금속 배선(31)과 제 1 상부 금속 배선(32)을 연결하는 제 2 비아(42), 및 제 1 상부 금속 배선(32)과 연결 패드들(70a, 70b)을 연결하는 제 3 비아(43)를 포함할 수 있다. 제 1 비아(41), 제 2 비아(42) 및 제 3 비아(43)는 제 1 금속 배선(30a) 및 연결 패드들(70a, 70b)과 전기적으로 연결되어 외부로부터 입력되는 전원 전압 및/또는 데이터 신호 등을 셀 영역(CR)으로 전달할 수 있다. 제 1 비아(41), 제 2 비아(42) 및 제 3 비아(43)는 알루미늄(Al), 구리(Cu) 및 텅스텐(W)과 같은 도전성 금속을 포함할 수 있다.
디커플링 케패시터(DC)는 주변회로 영역(PR)의 제 1 하부 층간 절연막(21a)에 제공될 수 있다. 디커플링 케패시터(DC)는 제 1 비아(41)를 통해 제 1 하부 금속 배선(31)과 전기적으로 연결될 수 있다. 디커플링 케패시터(DC)는 제 1 콘택 플러그(55)를 통해 제 1 활성 영역(ACT1)의 소스/드레인(미도시)과 연결될 수 있다. 디커플링 케패시터(DC)는 상부 전극(51), 유전막(52) 및 하부 전극(53)을 포함할 수 있다. 유전막(52)은 상부 전극(51)과 하부 전극(53) 사이에 배치될 수 있다. 상부 전극(51) 및 상부 전극(53)은 도핑된 반도체 물질(예: 도핑된 실리콘), 도전성 금속질화물(예: 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예: 루세늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속산화물(예: 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상부 전극(51)은 하부 전극(53)과 동일한 도전 물질이거나 다른 도전 물질로 일 수 있다. 유전막(52)은 산화물(예: 실리콘 산화물), 질화물(예: 실리콘 질화물), 산화질화물(예: 실리콘 산화질화물), 고유전물 및/또는 강유전체일 수 있다.
디커플링 케패시터(DC)는 반도체 소자(1)의 주변회로 영역(PR)에 복수개로 제공될 수 있다. 반도체 소자(1)의 동작 시, 디커플링 케패시터(DC)는 전원 전압 및 접지 전압과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링할 수 있다. 따라서, 디커플링 케패시터(DC)는 반도체 소자(1)가 고속으로 동작하여도 반도체 소자(1)에 인가되는 동작 전원들의 안정성을 높일 수 있다.
메모리 요소(60)는 셀 영역(CR)의 제 2 하부 층간 절연막(21b)에 제공될 수 있다. 메모리 요소(60)는 제 2 콘택 플러그(65)를 통해 제 2 활성 영역(ACT2)의 소스/드레인(미도시)와 연결될 수 있다. 메모리 요소(60)와 제 2 트랜지스터(TR2) 사이에는 비트 라인(BL)이 배치될 수 있다. 메모리 요소(60)는 디램(DRAM)용 케패시터, 또는 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)용 저항소자일 수 있다. 이와는 달리, 셀 영역(CR)에는 플래시 메모리가 배치되거나 로직 소자가 배치될 수 있다.
연결 패드들(70a, 70b)은 제 1 상부 층간 절연막(22a) 상에 배치될 수 있다. 연결 패드들(70a, 70b)은 디커플링 케패시터(DC)와 수직적으로 중첩되도록 배치되는 제 1 연결 패드(70a)와 디커플링 케패시터(DC)와 수직적으로 중첩되지 않고 옆으로 오프셋(off-set)되어 배치되는 제 2 연결 패드(70b)를 포함할 수 있다. 제 1 연결 패드(70a) 및 제 2 연결 패드(70b)는 제 3 비아(43)와 연결될 수 있다. 연결 패드(70a, 70b)는 구리(Cu), 알루미늄(Al), 니켈(Ni) 또는 이들의 합금 등과 같은 다양한 금속 물질을 포함할 수 있다.
보호층(80)은 제 1 상부 층간 절연막(22a) 상에 배치될 수 있다. 보호층(80)은 반도체 소자(1) 외부로 노출되는 상면(80a), 제 1 연결 패드(70a)를 노출하는 제 1 개구부(81) 및 제 2 연결 패드(70b)를 노출하는 제 2 개구부(82)를 가질 수 있다. 제 1 개구부(81)는 제 1 너비(d1)를 가질 수 있고, 제 2 개구부(82)는 제 2 너비(d2)를 가질 수 있다. 보호층(80)은 제 1 연결 패드(70a) 및 제 2 연결 패드(70b)의 상면의 일부를 노출할 수 있다. 예를 들어, 보호층(80)은 폴리이미드(Polymide)를 포함할 수 있다. 보호층(80)은 외부로부터 제 1 연결 패드(70a)와 제 2 연결 패드(70b)의 오염을 방지할 수 있고, 제 1 연결 패드(70a)와 제 2 연결 패드(70b) 간의 전기적인 단락(short)을 방지할 수 있다.
솔더 범프들(110, 130)은 연결 패드들(70a, 70b) 상에 배치될 수 있다. 솔더 범프들(110, 130)은 제 1 연결 패드(70a) 상에 배치되는 제 1 솔더 범프(110) 및 제 2 연결 패드(70b) 상에 배치되는 제 2 솔더 범프(130)을 포함할 수 있다. 제 1 솔더 범프(110)는 디커플링 케패시터(DC)와 수직적으로 중첩될 수 있고, 제 2 솔더 범프(130)는 디커플링 케패시터(DC)와 수직적으로 중첩되지 않고 옆으로 오프셋(off-set)되어 배치될 수 있다. 제 1 솔더 범프(110)는 제 1 연결 패드(70a) 상에서 보호층(80)의 상면(80a)을 향해 연장되어 보호층(80)의 상면(80a)의 일부를 덮을 수 있다. 제 1 솔더 범프(110)는 보호층(80)의 제 1 개구부(81)에 배치되어 제 1 개구부(81)를 채울 수 있다. 제 2 솔더 범프(130)는 보호층(80)과 이격되어 제 2 연결 패드(70b) 상에 배치될 수 있고, 보호층(80)의 제 2 개구부(82) 내에 제공될 수 있다. 제 1 솔더 범프(110)에는 전원 전압 또는 접지 전압이 인가될 수 있고, 제 2 솔더 범프(130)에는 데이터 신호가 인가될 수 있다.
제 1 솔더 범프(110)는 제 1 필라(112)와 제 1 솔더(114)를 포함할 수 있고, 제 2 솔더 범프(130)는 제 2 필라(132)와 제 2 솔더(134)를 포함할 수 있다. 제 1 필라(112)와 제 2 필라(132)는 원기둥 형태일 수 있다. 제 1 필라(112)는 제 1 연결 패드(70a) 상에서 보호층(80)의 상면(80a)을 향해 연장되어 보호층(80)의 상면(80a)의 일부를 덮을 수 있다. 예를 들어, 제 1 필라(112)와 제 2 필라(132)는 구리(Cu)일 수 있고, 제 1 솔더(113)와 제 2 솔더(134)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다. 제 1 필라(112)는 제 3 너비(d3)을 가질 수 있고, 제 2 필라(132)는 제 4 너비(d4)를 가질 수 있다. 제 3 너비(d3)는 제 4 너비(d4)보다 클 수 있다. 제 3 너비(d3)는 제 1 개구부(81)의 제 1 너비(d1)보다 클 수 있고, 제 4 너비(d4)는 제 2 개구부(82)의 제 2 너비(d2)보다 작을 수 있다.
반도체 소자(1)가 실장될 때, 제 1 솔더 범프(110) 및 제 2 솔더 범프(130)에 압력이 가해질 수 있다. 제 1 솔더 범프(110) 및 제 2 솔더 범프(130)에 가해지는 압력에 의해 반도체 소자(1)에 내장된 디커플링 케패시터(DC)에 스트레스가 가해질 수 있다. 본 발명의 실시예에 따르면, 제 1 솔더 범프(110)를 제 2 솔더 범프(130)보다 크게 제공하여, 제 1 솔더 범프(110)와 수직적으로 중첩되도록 배치된 디커플링 케패시터(DC)에 가해지는 스트레스를 완화시킬 수 있다. 나아가, 제 1 솔더 범프(110)는 보호층(80)의 상면(80a)을 일부 덮도록 배치되므로, 제 1 솔더 범프(110)에 가해지는 스트레스를 보호층(80)으로 분산시킬 수 있다. 따라서, 제 1 솔더 범프(110)와 수직적으로 중첩되게 배치되는 디커플링 케패시터(DC)를 보호할 수 있다.
도 3은 도 1의 선 A-A' 및 선 B-B'를 절단한 단면도이다. 설명의 간략을 위해 도 2와 중복되는 내용의 기재는 생략한다.
도 1 내지 도 3을 참조하면, 제 1 연결 패드(70a) 상에 제 1 솔더 범프(110)가 배치될 수 있고, 제 2 연결 패드(70b) 상에 제 2 솔더 범프(135)가 배치될 수 있다. 제 1 솔더 범프(110) 및 제 2 솔더 범프(135)는 C4 범프일 수 있다. 제 1 솔더 범프(110)는 제 1 연결 패드(70a) 상에서 보호층(80)의 상면(80a)을 향해 연장되어 보호층(80)의 상면(80a)의 일부를 덮을 수 있다. 예를 들어, 제 1 솔더 범프(110) 및 제 2 솔더 범프(135)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
제 1 솔더 범프(110)에서 너비가 가장 넓은 곳은 제 5 너비(d5)를 가질 수 있고, 제 2 솔더 범프(135)에서 너비가 가장 넓은 곳은 제 6 너비(d6)를 가질 수 있다. 제 5 너비(d5)는 제 6 너비(d6)보다 클 수 있다. 또한, 제 5 너비(d5)는 제 1 개구부(81)의 제 1 너비(d1)보다 클 수 있고, 제 6 너비(d6)는 제 2 개구부(82)의 제 2 너비(d2)보다 작을 수 있다. 제 2 솔더 범프(135)보다 상대적으로 너비가 큰 제 1 솔더 범프(110)를 디커플링 케패시터(DC)와 수직적으로 중첩되도록 배치하여, 디커플링 케패시터(DC)에 가해지는 스트레스를 완화시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 5는 도 4의 선 C-C' 및 선 D-D'를 절단한 단면도이고, 도 6은 도 4의 선 C-C' 및 선 E-E'를 절단한 단면도이다. 설명의 간략을 위해 도 1 및 도 2와 중복되는 내용의 기재는 생략한다.
도 4 내지 도 6을 참조하면, 반도체 소자(2)는 제 1 솔더 범프(110)가 제공된 제 1 절단부(선 D-D'를 절단)와 제 2 솔더 범프(130)가 제공된 제 2 절단부(선 E-E'를 절단)를 포함할 수 있다. 제 1 솔더 범프(110) 및 제 2 솔더 범프(130)는 주변회로 영역(PR)에 하나의 열로 배열될 수 있다. 제 1 솔더 범프(110) 및 제 2 솔더 범프(130)는 서로 이격되고, 제 2 방향(y)을 따라 교차로 제공될 수 있다. 제 1 솔더 범프(110)에는 전원 전압 또는 접지 전압이 인가될 수 있고, 제 2 솔더 범프(130)에는 데이터 신호가 인가될 수 있다.
제 1 절단부(선 D-D'를 절단)는 제 1 솔더 범프(110)와 수직적으로 중첩되는 제 1 디커플링 케패시터(DC1)와 제 1 솔더 범프(110)와 수직적으로 중첩되지 않고 옆으로 오프셋(off-set)되어 배치되는 제 2 디커플링 케패시터(DC2)를 포함할 수 있다. 제 2 절단부(선 E-E'를 절단)는 제 2 솔더 범프(130)와 수직적으로 중첩되지 않고 제 2 솔더 범프(130)와 오프셋(off-set) 구조로 배치된 제 3 디커플링 케패시터(DC3)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제 1 솔더 범프(110) 아래에 배치되는 제 1 디커플링 케패시터(DC1)와 제 1 솔더 범프(110)와 옆으로 오프셋(off-set)되어 배치되는 제 2 디커플링 케패시터(DC2)를 함께 제공할 수 있다. 이에 따라, 동일한 면적의 주변회로 영역(PR)에 다수의 디커플링 케패시터를 배치시킬 수 있으므로 전원 전압 및 접지 전압과 같은 동작 전원들이 인가될 때 발생하는 노이즈를 효과적으로 필터링할 수 있다. 따라서, 복수개의 디커플링 케패시터(DC1, DC2, DC3)에 의해, 반도체 소자(3)가 고속으로 동작하여도 반도체 소자(3)에 인가되는 동작 전원들의 안정성을 높일 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 7은 본 발명의 실시예에 따른 반도체 소자가 제공된 반도체 패키지를 나타낸다.
도 7을 참조하면, 반도체 패키지(P)는 패키지 기판(100), 반도체 칩(200) 및 몰드막(300)을 포함할 수 있다.
패키지 기판(100)은 상면(100a)과 그 반대면인 하면(100b)을 가지는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(100)의 상면(100a)에는 기판 패드(102)가 배치될 수 있고, 패키지 기판(100)의 하면(100b)에는 외부 단자(104)가 배치될 수 있다. 예를 들어, 외부 단자(104)는 솔더볼일 수 있다. 외부 단자(104)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
반도체 칩(200)은 제 1 솔더 범프(110) 및 제 2 솔더 범프(130)에 의해 패키지 기판(100)의 상면(100a) 상에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 본 발명의 실시예에 따른 도 1 내지 도 6의 의 반도체 소자들(1, 2)일 수 있다. 반도체 칩(200)은 로직 칩, 메모리 칩, 혹은 이들의 조합일 수 있다. 제 1 솔더 범프(110)는 제 2 솔더 범프(130)보다 크기가 클 수 있다. 제 1 솔더 범프(110)에는 전원 전압이 인가될 수 있고, 제 2 솔더 범프(130)에는 데이터 신호가 인가될 수 있다.
몰드막(300)은 패키지 기판(100)의 상면(100a) 및 반도체 칩(200)을 덮을 수 있다. 몰드막(300)은 에폭시 몰딩 컴파운드(EMC) 같은 절연성 고분자 물질을 포함할 수 있다.
반도체 칩(200)을 패키지 기판(100) 상에 실장시킬 때, 제 1 솔더 범프(110)의 크기가 제 2 솔더 범프(130)보다 크게 제공되어 반도체 칩(200) 내부에 배치되는 디커플링 커패시터에 가해지는 스트레스를 완화시킬 수 있다. 이에 따라, 반도체 칩(200) 내부의 소자들을 보호할 수 있다.
상술한 예와 달리, 제 1 솔더 범프(110)와 제 2 솔더 범프(130)의 배치 및 개수에 특별한 제한이 없을 수 있다. 또한, 셀 영역(CR)의 구조는 다양할 수 있다.

Claims (10)

  1. 셀 영역과 주변회로 영역을 포함하는 기판;
    상기 주변회로 영역에 배치된 디커플링 케패시터;
    상기 디커플링 케패시터와 수직적으로 중첩되는 제 1 연결 패드;
    상기 제 1 연결 패드의 일부를 노출하는 보호층; 및
    상기 제 1 연결 패드 상에 배치되고, 상기 보호층의 상면의 일부를 덮는 제 1 솔더 범프를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 솔더 범프 및 상기 제 1 연결 패드는 전원 또는 그라운드 경로가 되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 보호층은 상기 제 1 연결 패드의 상면의 일부를 노출하는 제 1 개구부를 가지고,
    상기 제 1 솔더 범프는 노출된 상기 제 1 연결 패드의 상기 상면을 완전히 덮는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 솔더 범프는 상기 제 1 개구부를 채우고, 상기 제 1 연결 패드에서 상기 보호층의 상면을 향해 연장되는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제 1 개구부는 제 1 너비를 가지고,
    상기 제 1 솔더 범프의 너비는 상기 제 1 너비보다 큰 반도체 소자.
  6. 제 1 항에 있어서,
    상기 반도체 소자는:
    상기 디커플링 케패시터와 옆으로 오프셋되어 배치된 제 2 연결 패드; 및
    상기 제 2 연결 패드 상에 배치되는 제 2 솔더 범프를 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 솔더 범프의 너비는 상기 제 2 솔더 범프의 너비보다 큰 반도체 소자.
  8. 셀 영역과 주변회로 영역을 포함하는 기판;
    상기 주변회로 영역에 배치된 디커플링 케패시터;
    상기 디커플링 케패시터와 수직적으로 중첩되는 제 1 연결 패드 상에 배치되는 제 1 솔더 범프; 및
    상기 셀 케패시터와 오프셋 구조로 제공되는 제 2 연결 패드 상에 배치되는 제 2 솔더 범프를 포함하고,
    상기 제 1 솔더 범프는 상기 제 2 솔더 범프보다 너비가 큰 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 1 연결 패드를 노출하는 제 1 개구부 및 상기 제 2 연결 패드를 노출하는 제 2 개구부를 가지는 보호층을 더 포함하고,
    상기 제 1 솔더 범프는 상기 제 1 개구부를 채우고, 상기 보호층과 접촉하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 1 개구부는 제 1 너비를 가지고,
    상기 제 1 솔더 범프는 상기 제 1 연결 패드 상에서 상기 보호층의 상면을 향해 연장되고,
    상기 제 1 솔더 범프는 상기 제 1 개구부보다 큰 너비를 가지는 반도체 소자.

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