KR20170061791A - 균일한 직경을 갖는 콘택홀을 구비하는 반도체 집적 회로 장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000000463 material Substances 0.000 claims abstract description 112
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000002347 injection Methods 0.000 claims description 14
- 239000007924 injection Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000001914 filtration Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000008021 deposition Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 53
- 239000007789 gas Substances 0.000 description 22
- 235000019589 hardness Nutrition 0.000 description 21
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 238000010849 ion bombardment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000427 thin-film deposition Methods 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
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- H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H—ELECTRICITY
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- H05H1/24—Generating plasma
- H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
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- Engineering & Computer Science (AREA)
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Abstract
균일한 직경을 갖는 콘택홀을 구비하는 반도체 집적 회로 장치의 제조방법에 관한 기술이다. 본 발명의 실시예는 20 내지 70MHz 대역의 주파수로부터 생성되는 플라즈마를 이용하는 프로세스 챔버내에서, 반도체 기판상에 제 1 물질막 및 상기 제 1 물질막과 식각 선택비가 상이한 제 2 물질막을 교대로 복수 회 반복 증착하여 몰드 구조물을 형성하는 단계를 포함한다. 상기 몰드 구조물의 중심부 중 어느 한 지점을 기준으로 하부 영역 및 상부 영역으로 구분하고, 상기 하부 영역에 위치하는 상기 제 1 및 제 2 물질막들은 제 1 경도를 갖고, 상기 상부 영역에 위치하는 상기 제 1 및 제 2 물질막들에 상기 제 1 경도에 비해 높은 제 2 경도를 갖도록, 상기 챔버와 연결된 가변 캐패시터를 조절하면서 상기 몰드 구조물을 형성한다.
Description
본 발명은 반도체 디바이스의 제조방법에 관한 것으로, 보다 구체적으로는 균일한 직경을 갖는 콘택홀을 포함하는 반도체 집적 회로 장치의 제조방법에 관한 것이다.
최근 반도체 기판 상에 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 반도체 기판 상에 수직으로 셀들을 적층하는 기술이 제안되고 있다.
적층 메모리 셀의 도입에 따라, 적층 구조물을 관통하는 좁고 깊은 콘택홀을 형성할 필요가 있다. 그런데, 좁고 깊은 어스펙트비가 큰 콘택홀을 형성하는 공정시, 기판쪽으로 갈수록 식각 가스의 전달이 어려워 테이퍼진(tapered) 측벽을 갖는 콘택홀이 형성되는 문제가 있다.
본 발명은 균일한 직경을 갖는 콘택홀을 구비하는 반도체 집적 회로 장치의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법은 다음과 같다. 내부에 플라즈마를 발생시켜 기판을 처리하는 처리 공간을 구비한 챔버, 상기 챔버 내부로 공정 가스를 분사하는 가스 대향 배치되는 가스 분사 장치, 상기 가스 분사 장치에 20 내지 70MHz 주파수 파워를 제공하는 플라즈마 전원 공급 장치, 상기 가스 분사 장치에 대향되며 기판을 안착하는 기판 안착 장치, 및 상기 기판 안착 장치와 연결되며 상기 챔버 내부의 고주파 상분을 필터링하는 가변 캐패시터를 구비한 필터를 포함하는 플라즈마 장비에 반도체 기판을 로딩한다. 상기 반도체 기판상에 제 1 물질막을 형성하고, 상기 제 1 물질막 상부에 제 2 물질막을 인시튜로 형성한다. 이때, 상기 제 1 물질막은 상기 가변 캐패시터가 제 1 캐패시턴스를 갖도록 조절한 상태에서 형성되고, 상기 제 2 물질막은 상기 가변 캐패시터를 상기 제 1 캐패시턴스와 다른 제 2 캐패시턴스를 갖도록 조절한 상태에서 형성된다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법은 다음과 같다. 20 내지 70MHz 대역의 주파수로부터 생성되는 플라즈마를 이용하는 프로세스 챔버내에서, 반도체 기판상에 제 1 물질막 및 상기 제 1 물질막과 식각 선택비가 상이한 제 2 물질막을 교대로 복수 회 반복 증착하여 몰드 구조물을 형성한다. 상기 몰드 구조물의 중심부 중 어느 한 지점을 기준으로 하부 영역 및 상부 영역으로 구분하고, 상기 하부 영역에 위치하는 상기 제 1 및 제 2 물질막들은 제 1 경도를 갖고 상기 상부 영역에 위치하는 상기 제 1 및 제 2 물질막들에 상기 제 1 경도에 비해 높은 제 2 경도를 갖도록, 상기 챔버와 연결된 가변 캐패시터를 조절하면서 상기 몰드 구조물을 형성한다.
본 발명에 따르면, 후막의 두께를 갖는 물질막, 예컨대, 절연막 형성시, 하부 영역을 상부 영역보다 낮은 경도를 갖도록 형성하여, 이후 절연막내에 콘택홀 형성시, 어느 위치에서나 균일한 직경을 갖는 콘택홀을 제작할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 몰드 구조체를 형성하기 위한 플라즈마
장비의 개략적인 단면도이다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 몰드 구조체를 형성하기 위한 플라즈마
장비의 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 기판(10) 상부에 제 1 물질막(15a)을 형성하고, 상기 제 1 물질막(15a) 상부에 제 2 물질막(15b)을 형성하여, 절연 구조체(20)를 형성한다. 제 1 및 제 2 물질막(15a, 15b)은 예를 들어, PECVD(plasma enhanced chemical vapor deposition) 장치에 의해 인 시튜(in-situ) 방식으로 형성될 수 있다. 제 1 및 제 2 물질막(15a, 15b)은 동일한 물질, 예를 들어, 실리콘 질화막 또는 실리콘 산화막이 이용될 수 있다. 하지만, 제 1 및 제 2 물질막(15a, 15b)은 여기에 한정되지 않고, 서로 상이한 물질로 형성될 수 있다.
본 실시예의 제 1 및 제 2 물질막(15a,15b)은 중심 대역이 20 내지 70MHz, 예를 들어, 27.12MHz인 VHF(very high frequency)에서 플라즈마가 생성되는 PECVD 장치에서 생성될 수 있다.
이에 대해 보다 구체적으로 설명하면, 도 5에 도시된 바와 같이, 박막 증착 장치(20)는 챔버(200), 컨트롤러(201), 가스 분사 장치(230), 기판 지지 장치(240), 구동부(250), 플라즈마 전원 공급부(260), 매칭 네트워크(270), 필터(280) 및 히터 전원 공급부(290)를 포함할 수 있다.
챔버(200)는 상부가 개방된 본체(210) 및 본체(210)의 상부에 개폐 가능하게 설치되는 탑 리드(220)를 포함할 수 있다. 본체(210) 상부를 탑 리드(220)로 폐쇄함에 따라 형성되는 챔버(200) 내부 공간은 증착 공정 등 기판(W)에 대한 처리가 이루어지는 공간일 수 있다. 본체(210) 측면의 지정된 위치에는 기판(W)이 반입 및 반출되는 게이트(G)가 마련될 수 있다. 본체(210)의 저면에는 기판 지지 장치(240)의 지지축(244)이 삽입되는 관통공이 구비될 수 있다. 챔버(200) 내부는 일반적으로 진공 분위기로 형성되어야 하므로, 본체(210)의 지정된 위치, 예를 들어 저면에는 챔버(200) 내부 공간에 존재하는 가스의 배출을 위한 배기구(212)가 구비될 수 있다. 배기구(212)는 외부의 펌프(미도시)와 연결될 수 있다.
가스 분사 장치(230)는 탑 리드(220) 내측에 기판 지지 장치(240)와 대향하도록 설치될 수 있다. 가스 분사 장치(230)는 외부로부터 공급되는 다양한 가스를 가스라인(232)을 통해 공급받아 챔버(200) 내부로 분사할 수 있다. 가스 분사 장치(230)는 샤워헤드 타입, 인젝터 타입, 노즐 타입 등 다양한 방식의 가스 분사 장치 중에서 선택될 수 있다. 일 실시예에서, 가스 분사 장치(230)는 PECVD 장치의 제 1 전극으로 작용할 수 있다.
기판 지지 장치(240)는 기판 안착부(서셉터, 242) 및 지지축(244)을 포함할 수 있다. 기판 안착부(242)는 상면에 적어도 하나의 기판(W)이 안착되도록 전체적으로 평판 형상을 가지며, 챔버(200) 내부에 탑 리드(220)에 대하여 수평 방향으로 설치될 수 있다. 지지축(244)은 기판 안착부(242) 후면에 수직 결합되며, 챔버(200) 저부의 관통공을 통해 외부의 구동부(250)와 연결되어, 기판 안착부(242)를 승강 및/또는 회전시키도록 구성될 수 있다. 일 실시예에서, 기판 안착부(242)는 PECVD 장치의 제 2 전극으로 작용할 수 있다.
기판 안착부(242)의 내부에는 온도 조절 장치(246)가 구비되어, 기판(W)의 온도를 조절할 수 있다. 상기 온도 조절 장치(246)는 예를 들어 히터일 수 있다.
컨트롤러(201)는 박막 증착 장치(20)의 전반적인 동작을 제어하도록 구성된다. 일 실시예에서 컨트롤러(201)는 각 구성부(200~290)의 동작을 제어하며, 박막 증착 공정을 위한 제어 파라미터 등을 설정할 수 있다. 도시하지 않았지만, 컨트롤러(201)는 중앙처리장치, 메모리, 입출력 인터페이스 등을 포함할 수 있다.
플라즈마 전원 공급부(260)는 중심 주파수 대역이 20~70MHz인, 예를 들어, 27.12MHz인 VHF 전원을 플라즈마 전원 소스로 제공할 수 있다.
예를 들어, 기판 안착부(242)에 기판(W)을 안착시킨 상태에서, 공정 가스를 주입하고, 가스 분사 장치(230)에 VHF 고주파를 인가하면, 가스 분사 장치(230)와 기판 안착부(242) 사이에 플라즈마가 형성된다.
매칭 네트워크(270)는 플라즈마 전원 공급부(260)의 출력 임피던스와 챔버(200) 내의 부하 임피던스를 상호 매칭시켜 고주파 전원이 챔버(200)로부터 반사됨에 따른 반사 손실을 제거하도록 구성될 수 있다.
필터(280)는 플라즈마 전원 공급부(260)를 통해 가스 분사 장치(230)에 VHF 고주파 전원이 인가될 때 기판 안착부(242)을 통해 전달되는 고주파를 필터링하여, 고주파 전원이 외부로 방사되지 않도록 한다. 또한, 필터(280)는 임피던스를 가변시킬 수 있도록, 가변 캐패시터를 구비할 수 있고, 이를 통해 챔버(200)내의 플라즈마 임피던스를 변경시킬 수 있다.
히터 전원 공급부(290)는 상기 기판 지지 장치(240)내 히터(246)를 구동시킨다.
또한, 본 실시예의 배기구(212)는 챔버(200)의 저부에 형성된 경우를 예로 들어 도시하였으나, 배기구(212)는 챔버(200)의 측면에 형성될 수도 있다.
본 실시예의 제 1 및 제 2 물질막(15a, 15b)은 상기와 같은 구성을 갖는 플라즈마 장치내에서, 제 1 물질막(15a)이 제 2 물질막(15b)에 비해 낮은 경도(硬度)를 갖도록 형성될 수 있다.
제 1 및 제 2 물질막(15a,15b)의 경도는 WER(wet etching rate)으로 나타낼 수 있으며, 이러한 경도 조절은 상기 필터(280)내에 구비된 가변 캐패시터의 캐패시턴스 조절에 의해 달성될 수 있다.
이에 대해 자세히 설명하면, 플라즈마 챔버에 가변 캐패시터를 구비한 필터를 설치하는 경우, 플라즈마 장치에 전체에 인가되는 전압은 플라즈마 챔버 전압 및 필터 전압 각각으로 분배된다.
<식>
Vplasma = Vch + Vfilter (Vplasma:플라즈마 장치 인가 전압, Vch :챔버 전압, Vfilter:필터 전압)
이와 같이 가변 캐패시터를 구비한 필터(280)를 챔버(200)에 연결함에 따라, 플라즈마 챔버(200)에 제공되어야 할 인가 전압이 일부 필터(280)로 나뉘어진다. 그러므로, 실질적으로 플라즈마 챔버(200)에 인가되는 파워 전압의 크기는 필터(280)를 구비하지 않을 때 보다 상대적으로 낮은 레벨이 인가된다. 특히, 필터(280)내 가변 캐패시터의 용량이 증대되는 경우, 플라즈마 챔버에 인가되는 파워 전압은 더욱 감소하게 된다.
이와 같이 플라즈마 챔버내에 인가되는 파워 량이 감소되면, 그에 비례하여, 이온 충돌량(ion bombardment)도 감소된다. 이로 인해, 해당 플라즈마 챔버(200)내에서 형성된 물질막의 경도가 낮아지게 된다. 상기 이온 충돌량과 물질의 경도의 관계는 T. Hurkmans 외 다수가 제안한 논문 "Influence of ion bombardment on structure and properties of unbalanced magnetron grown CrNx coatings"에 자세한 실험예가 기술되어 있다.
이에 따라, 가변 캐패시터의 캐패시턴스 변경을 통해, 경도가 상이한 물질막들을 증착할 수 있다.
예를 들어, 제 1 물질막(15a)은 상대적으로 낮은 경도를 갖도록, 다시 말해, 쉽게 식각될 수 있도록, 필터(280)의 가변 캐패시터가 낮은 캐패시턴스 혹은 0에 해당하는 값을 갖도록 조절한다.
한편, 제 2 물질막(15b)은 상대적으로 높은 경도를 갖도록, 다시 말해, 제 1 물질막(15a)에 비해 덜 식각이 진행될 수 있도록, 필터(280)의 가변 캐패시턴스를 증대시킨다.
그후, 도 2에 도시된 바와 같이, 상기 제 2 물질막(15b) 상부에 콘택홀을 한정하기 위한 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴의 형태로 상기 제 2 및 제 1 물질막(15b, 15a)를 식각하여, 콘택홀(H1)을 형성한다.
이때, 하부의 제 1 물질막(15a)은 상부의 제 2 물질막(15b) 보다 낮은 경도를 갖도록 형성되었기 때문에, 상기 식각 공정시, 제 1 및 제 2 물질막(15a, 15b)의 두께로 인해, 제 1 물질막(15a)쪽으로 상대적으로 적은 양의 식각 매체(예를 들어, 가스 및 용액)가 도달되더라도, 제 2 물질막(15b)보다 쉽게 식각이 이루어진다. 이에 따라, 상기 콘택홀(H1)의 측벽면은 반도체 기판(10) 표면에 대해 거의 직각을 이루게 되어, 상기 콘택홀(H1)은 어느 위치에서나 동일한 직경을 갖게 된다.
도 3 및 도 4는 본 발명의 다른 실시예를 설명하기 위한 각 공정별 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상부에 복수의 제 1 물질막(110a, 110b, 110c) 및 제 2 물질막(120a, 120b, 120c)을 교대로 적층한다. 이때, 반도체 기판(100) 상부 표면에는 패드 절연막(205)가 형성되어 있을 수 있다. 또한, 제 1 물질막(110a, 110b, 110c, 210d) 및 제 2 물질막(120a, 120b, 120c)은 식각 선택비가 상이한 물질막일 수 있다.
제 1 물질막(110a, 110b, 110c)은 예를 들어, 실란(Silane) 소스를 기초로 하여 형성되는 실리콘 질화막 또는 폴리실리콘막이 이용될 수 있다. 제 2 물질막(120a, 120b, 120c)은 TEOS(Tetraethly orthosilicate) 소스를 기초로 하여 형성되는 실리콘 산화막일 수 있다. 본 실시예의 제 1 물질막(110a, 110b, 110c) 및 제 2 물질막(120a, 120b, 120c)은 각각 플라즈마 장비, 예컨대, PECVD(plasma enhanced chemical vapor deposition) 또는 PEALD(plasma enhanced atomic layer deposition) 방식을 이용하여 인시튜(in-situ)로 형성될 수 있다. 본 도면에서는 설명의 편의를 위해 제 1 물질막(110a, 110b, 110c) 및 제 2 물질막(120a, 120b, 120c)을 각 3층으로 적층한 예를 보여주고 있지만, 일반적인 낸드 플래시 메모리의 경우, 수 내지 수십 층이 교대로 적층되어, 몰드 구조체를 형성할 수 있다.
본 실시예의 제 1 및 제 2 물질막(110a, 110b, 110c, 120a, 120b, 120c)은 도 5에 도시된 중심 대역이 20 내지 70MHz, 예를 들어, 27.12MHz인 VHF(very high frequency) 전원을 이용하여 플라즈마가 생성되는 장치에서 형성될 수 있다. 상기 VHF 전원을 이용하므로써, 근본적으로 잔류 수소기가 적으며 가장자리 균일도가 개선된 제 1 및 제 2 물질막(110a, 110b, 110c, 120a, 120b, 120c)을 형성할 수 있다.
이때, 제 1 및 제 2 물질막(110a, 110b, 110c, 120a, 120b, 120c)으로 구성된 몰드 구조체는 하부 영역(A) 및 상부 영역(B)으로 구분될 수 있다. 하부 영역(A) 및 상부 영역(B)의 구분 지점은 예를 들어, 몰드 구조체 높이의 40% 내지 60%에 해당하는 지점일 수 있다.
여기서, 하부 영역(A)에 해당하는 제 1 및 제 2 물질막들(110a, 120a, 110b)은 각각 제 1 경도를 가질 수 있도록 필터(280)의 가변 캐패시터를 조절하면서 증착될 수 있다. 상기 하부 영역(A)의 제 1 물질막(110a, 110b)과 제 2 물질막(120a)이 각각 다른 물질이므로, 상기 제 1 및 제 2 물질막(110a, 110b, 120a)이 동일한 제 1 경도를 가질 수 있도록, 상기 제 1 물질막(110a,110b)은 상기 가변 캐패시터가 제 1 캐패시턴스를 갖도록 조절한 상태에서 형성될 수 있고, 제 2 물질막(120a)은 상기 가변 캐패시터가 제 2 캐패시턴스를 갖도록 조절한 상태에서 형성될 수 있다. 이때, 제 1 및 제 2 캐패시턴스는 동일하거나 상이할 수 있지만, 궁극적으로 상기 제 1 및 제 2 캐패시턴스는 각 물질막의 물성에 따라, 상기 챔버내에서 상기 제 1 경도를 갖는 제 1 및 제 2 물질막(110a, 110b, 120a)을 형성할 수 있을 정도의 이온 충돌량을 제공하는 값일 수 있다.
또한, 상부 영역(B)에 해당하는 제 1 및 제 2 물질막(120b, 110c, 120c)은 제 1 경도보다 큰 제 2 경도를 갖도록 필터(280)의 가변 캐패시터를 조절하면서 증착될 수 있다. 상기 상부 영역(B)의 제 1 물질막(110c)과 제 2 물질막(120b, 120c)이 각각 다른 물질이므로, 제 1 및 제 2 물질막(110c, 120b, 120c)이 모두 제 2 경도를 가질 수 있도록, 상기 제 1 물질막(110c)은 상기 가변 캐패시터가 제 3 캐패시턴스를 갖도록 조절한 상태에서 형성될 수 있고, 제 2 물질막(120b, 120c)은 상기 가변 캐패시터가 제 4 캐패시턴스를 갖도록 조절한 상태에서 형성될 수 있다. 이때, 제 3 및 제 4 캐패시턴스는 동일하거나 상이할 수 있지만, 궁극적으로 상기 제 3 및 제 4 캐패시턴스는 각 물질막의 물성에 따라, 상기 챔버(200)내에서 상기 제 2 경도를 갖는 제 1 및 제 2 물질막(110c, 120a, 120b)을 형성할 수 있을 정도의 이온 충돌량을 제공하는 값일 수 있다.
상술한 바와 같이, 물질막들의 위치에 따라 서로 다른 경도를 가질 수 있도록, 가변 캐패시터의 캐패시턴스를 물질막의 위치 및 종류에 따라 달리 설정할 수 있다.
그 후, 도 4에 도시된 바와 같이, 제 1 및 제 2 물질막(110a, 110b, 110c, 120a, 120b, 120c)의 소정 부분을 식각하여, 노드 분리 홀(H2)을 형성한다. 하부 영역(A)에 위치하는 물질막들(110a, 120a, 110b)은 상부 영역(B)에 위치하는 물질막들(120b, 110c, 120c)에 비해 식각이 용이한 경도를 갖도록 형성되었기 때문에, 몰드 구조체의 높이로 인해 식각 가스 전달량이 상대적으로 적더라도, 상부 영역(B)에 위치하는 물질막들(120b, 110c, 120c)과 거의 유사한 식각 속도를 가지고 식각이 이루어진다. 이에 따라, 상기 노드 분리 홀(H2)의 측벽면은 반도체 기판(200) 표면에 대해 거의 직각을 이루게 되어, 상기 노드 분리 홀(H2)은 어느 위치에서나 동일한 직경을 가질 수 있다. 이에 따라, 이후 형성될 셀 스트링을 구성하는 트랜지스터들이 동일한 성능을 가질 수 있다.
이때, 도면에서는 생략되었으나, 후속으로 제 2 물질막(120a, 120b, 120c)를 선택적으로 제거하고, 상기 제 2 물질막(120a, 120b, 120c)이 제거된 영역에 전하 저장 영역(도시되지 않음) 및 게이트를 형성하여, 낸드 플래시 메모리 디바이스의 셀 스트링을 완성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 중심 대역이 27.12MHz에 해당하는 VHF 주파수 파워를 이용하여 플라즈마를 발생시킴과 동시에, 챔버와 연결된 필터내 가변 캐패시터를 조절하면서 제 1 및 제 2 물질막을 순차적으로 반복 적층한다. 이때, 상기 가변 캐패시터의 조절에 의해 하부 영역에 위치하는 제 1 및 제 2 물질막은 상대적으로 낮은 경도를 갖도록 형성하고, 상부 영역에 위치하는 제 1 및 제 2 물질막은 상대적으로 높은 경도를 갖도록 형성하므로써, 노드 분리 홀 형성시, 홀 측벽면의 테이퍼 현상을 방지할 수 있다. 이에 따라, 균일한 직경을 제공할 수 있어, 낸드 플래시 메모리 디바이스의 셀 스트링을 구성하는 트랜지스터들의 성능을 균일하게 만들 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
상기 실시예에서, 몰드 구조체를 하부 영역(A) 및 상부 영역(B)로 2개의 영역으로 구분하여 영역별로 경도를 다르게 형성하는 기술에 대해 설명하였지만, 여기에 한정하지 않고, 상기 몰드 구조체를 3개 내지 복수개의 영역으로 구분하고, 하부로 갈수록 낮은 경도를 가질 수 있도록 캐패시터를 조절할 수 있다
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10, 200: 반도체 기판 15a,110a,110b,110c: 제 1 물질막
15b, 120a,120b,120c: 제 2 물질막
20: PECVD 장치 200 : 챔버
210 : 본체 220 : 탑 리드
230 : 가스 분사 장치 240 : 기판 지지 장치
270 : 매칭 네트워크 280 : 필터
15b, 120a,120b,120c: 제 2 물질막
20: PECVD 장치 200 : 챔버
210 : 본체 220 : 탑 리드
230 : 가스 분사 장치 240 : 기판 지지 장치
270 : 매칭 네트워크 280 : 필터
Claims (10)
- 내부에 플라즈마를 발생시켜 기판을 처리하는 처리 공간을 구비한 챔버, 상기 챔버 내부로 공정 가스를 분사하는 가스 대향 배치되는 가스 분사 장치, 상기 가스 분사 장치에 대향되며 기판을 안착하는 기판 안착 장치, 상기 가스 분사 장치에 20 내지 70MHz 주파수 파워를 제공하는 플라즈마 전원 공급 장치, 및 상기 기판 안착 장치와 연결되며 상기 챔버 내부의 고주파 성분을 필터링하는 가변 캐패시터를 구비한 필터를 포함하는 플라즈마 장비에 기판을 로딩하는 단계;
상기 기판상에 제 1 물질막을 형성하는 단계; 및
상기 제 1 물질막 상부에 제 2 물질막을 인시튜로 형성하는 단계를 포함하며,
상기 제 1 물질막은 상기 가변 캐패시터가 제 1 캐패시턴스를 갖도록 조절한 상태에서 형성되고,
상기 제 2 물질막은 상기 가변 캐패시터를 상기 제 1 캐패시턴스와 다른 제 2 캐패시턴스를 갖도록 조절한 상태에서 형성되는 반도체 집적 회로 장치의 제조방법. - 제 1 항에 있어서,
상기 제 1 물질막을 형성하는 단계는, 상기 제 2 물질막의 경도 보다 낮은 경도를 갖도록 상기 제 2 캐패시턴스 보다 작은 값을 갖도록 상기 제 1 캐패시턴스 값을 조절하는 반도체 집적 회로 장치의 제조방법. - 제 1 항에 있어서,
상기 제 1 물질막과 제 2 물질막은 동일한 물질로 형성하는 반도체 집적 회로 장치의 제조방법. - 제 3 항에 있어서,
상기 제 1 물질막과 제 2 물질막은 실리콘 산화막 또는 실리콘 질화막인 반도체 집적 회로 장치의 제조방법. - 제 1 항에 있어서,
상기 제 2 및 제 1 물질막의 소정 부분을 식각하여 콘택홀을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법. - 20 내지 70MHz 대역의 주파수로부터 생성되는 플라즈마를 이용하는 프로세스 챔버내에서, 기판상에 제 1 물질막 및 상기 제 1 물질막과 식각 선택비가 상이한 제 2 물질막을 교대로 복수 회 반복 증착하여 몰드 구조물을 형성하는 단계를 포함하며,
상기 몰드 구조물의 중심부 중 어느 한 지점을 기준으로 하부 영역 및 상부 영역으로 구분하고,
상기 하부 영역에 위치하는 상기 제 1 및 제 2 물질막들은 제 1 경도를 갖고, 상기 상부 영역에 위치하는 상기 제 1 및 제 2 물질막들에 상기 제 1 경도에 비해 높은 제 2 경도를 갖도록, 상기 챔버와 연결된 가변 캐패시터를 조절하면서 상기 몰드 구조물을 형성하는 반도체 집적 회로 장치의 제조방법. - 제 6 항에 있어서,
상기 하부 영역의 상기 제 1 및 제 2 물질막을 형성하는 단계는,
상기 가변 캐패시터를 제 1 캐패시턴스로 조절한 상태에서 상기 제 1 물질막을 증착하는 단계; 및
상기 가변 캐패시터를 제 2 캐패시턴스로 조절한 상태에서 상기 제 2 물질막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 7 항에 있어서,
상기 상부 영역의 상기 제 1 및 제 2 물질막을 형성하는 단계는,
상기 가변 캐패시터를 제 3 캐패시턴스로 조절한 상태에서 상기 제 1 물질막을 증착하는 단계; 및
상기 가변 캐패시터를 제 4 캐패시턴스로 조절한 상태에서 상기 제 2 물질막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 6 항에 있어서,
상기 반도체 기판은 표면에 패드 산화막을 포함하는 반도체 집적 회로 장치의 제조방법. - 제 9 항에 있어서,
상기 제 1 물질막은 실리콘 질화막 또는 폴리실리콘막이고,
상기 제 2 물질막은 실리콘 산화막인 반도체 집적 회로 장치의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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