KR20170051519A - 금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스 - Google Patents

금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스 Download PDF

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Abstract

레어 메탈인 인듐을 포함하지 않는 저가의 재료를 이용하여, 간편하게 저온에서, 또한 대기압하에서 형성 가능하며, 높은 반도체 특성을 갖는 산화물 반도체막을 형성할 수 있는 금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스를 제공한다. 용매 및 금속 성분으로서 아연과 주석을 포함하는 용액을 기판 상에 도포하여 금속 산화물 반도체 전구체막을 형성하는 금속 산화물 반도체 전구체막 형성 공정과, 금속 산화물 반도체 전구체막을 가열한 상태에서 자외선 조사를 행함으로써, 금속 산화물 반도체 전구체막을 금속 산화물 반도체막으로 전화시키는 전화 공정을 갖고, 금속 산화물 반도체 전구체막 중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비가 0.7≤Sn/(Sn+Zn)≤0.9이다.

Description

금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스{METHOD FOR PRODUCING METAL OXIDE SEMICONDUCTOR FILM, METAL OXIDE SEMICONDUCTOR FILM, THIN FILM TRANSISTOR AND ELECTRONIC DEVICE}
본 발명은, 금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스에 관한 것이다.
산화물 반도체막 또는 산화물 도체막으로서의 금속 산화물막은 진공 성막법에 의한 제조에 있어서 실용화가 이루어져, 현재 주목을 받고 있다.
또, 내열성이 낮은 수지 기판에 금속 산화물 반도체를 형성하기 위하여, 저온에서 금속 산화물 반도체막을 형성하는 것이 요구되고 있다.
따라서, 저온에서 또한, 간편하게 대기압하에서 높은 반도체 특성을 갖는 산화물 반도체막을 형성하는 것을 목적으로 한, 액상 프로세스에 의한 산화물 반도체막의 제작에 관하여 연구 개발이 활발히 행해지고 있다. 최근에는, 용액을 기판 상에 도포하고, 자외선을 이용함으로써 150℃ 이하의 저온에서 높은 수송 특성을 갖는 박막 트랜지스터(TFT: Thin Film Transistor)를 제조하는 수법이 보고되고 있다(비특허문헌 1 참조).
또, 질산염 등을 포함하는 용액을 기재 상에 도포한 후, 150℃ 정도에서 가열하여 용매를 휘발시킴으로써 금속 산화물 반도체의 전구체를 포함하는 박막을 형성하고, 그 후, 산소의 존재하에서 자외광(UV: Ultraviolet)을 조사함으로써, 금속 산화물 반도체를 제조하는 방법이 개시되어 있다(특허문헌 1 참조).
여기에서, 비특허문헌 1에서는, 높은 수송 특성을 나타낸 것은, 금속 산화물 반도체막 중에 인듐을 포함하는 것뿐이며, 인듐을 포함하지 않는 Zn-Sn-O의 계에서는 트랜지스터 동작을 확인할 수 없었다고 보고하고 있다.
또, 특허문헌 1에는, 인듐을 포함하는 금속 산화물 반도체가 기재될 뿐이다.
인듐은 생산량에 한계가 있는 레어 메탈이며, 향후, 공급량의 핍박, 원료 가격의 고등(高騰)이 예상되는 점에서, 금속 산화물 반도체의 재료로서 인듐을 이용하지 않은 재료가 요구되고 있다.
이로 인하여, 인듐을 포함하지 않는 금속 산화물 반도체를 액상 프로세스에 의하여 제작하는 것이 연구되고 있다.
예를 들면, 비특허문헌 2에는, 인듐을 포함하지 않는 금속 산화물 반도체인, Zn-Sn-O계 박막의 제작에 있어서, 자외선 조사를 병용한 어닐링 처리를 적용하는 시도가 보고되고 있다.
국제 공개공보 제2009/011224호
Nature, 489 (2012) 128. Electrochemical and Solid-State Letters, 15 (2012) H91.
그러나, 비특허문헌 2에 기재되는 Zn-Sn-O계 박막의 제조 방법에서는, 양호한 트랜지스터 동작을 실현시키기 위하여, 자외선 조사를 병용한 어닐링 처리를 행한 후에, 진공 중에서의 어닐링 처리를 실시할 필요가 있다. 이로 인하여, 생산 비용이 증가된다는 문제가 있다.
본 발명의 목적은, 이와 같은 종래 기술의 문제점을 해결하는 것에 있으며, 레어 메탈인 인듐을 포함하지 않는 저가의 재료를 이용하여, 간편하게 저온에서, 또한 대기압하에서 형성 가능하며, 높은 반도체 특성을 갖는 산화물 반도체막을 형성할 수 있는 금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스를 제공하는 것을 목적으로 한다.
본 발명자는, 상기 목적을 달성하기 위하여 예의 검토한 결과, 용매 및 금속 성분으로서 아연과 주석을 포함하는 용액을 기판 상에 도포하여 금속 산화물 반도체 전구체막을 형성하는 금속 산화물 반도체 전구체막 형성 공정과, 금속 산화물 반도체 전구체막을 가열한 상태에서 자외선 조사를 행함으로써, 금속 산화물 반도체 전구체막을 금속 산화물 반도체막으로 전화시키는 전화 공정을 갖고, 금속 산화물 반도체 전구체막 중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비가 0.7≤Sn/(Sn+Zn)≤0.9임으로써, 인듐을 포함하지 않는 저가의 재료를 이용하여, 간편하게 저온에서, 또한 대기압하에서 형성 가능하며, 높은 반도체 특성을 갖는 산화물 반도체막을 형성할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
즉, 이하의 구성에 의하여 상기 목적을 달성할 수 있는 것을 발견했다.
[1] 용매 및 금속 성분으로서 아연과 주석을 포함하는 용액을 기판 상에 도포하여 금속 산화물 반도체 전구체막을 형성하는 금속 산화물 반도체 전구체막 형성 공정과,
금속 산화물 반도체 전구체막을 가열한 상태에서 자외선 조사를 행함으로써, 금속 산화물 반도체 전구체막을 금속 산화물 반도체막으로 전화시키는 전화 공정을 갖고,
금속 산화물 반도체 전구체막 중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비가 0.7≤Sn/(Sn+Zn)≤0.9인 금속 산화물 반도체막의 제조 방법.
[2] 금속 산화물 반도체 전구체막 중에 있어서의 인듐의 성분비가 5% 미만인 [1]에 기재된 금속 산화물 반도체막의 제조 방법.
[3] 전화 공정에 있어서, 자외선 조사 중의 기판의 온도를 250℃ 이하로 유지하는 [1] 또는 [2]에 기재된 금속 산화물 반도체막의 제조 방법.
[4] 전화 공정에 있어서, 금속 산화물 반도체 전구체막에 조사되는 자외선은, 파장 300nm 이하의 조도가 30mW/cm2 이상인 [1] 내지 [3] 중 어느 하나에 기재된 금속 산화물 반도체막의 제조 방법.
[5] 전화 공정은, 산소를 1체적% 이상 포함하는 분위기 중에서 행해지는 [1] 내지 [4] 중 어느 하나에 기재된 금속 산화물 반도체막의 제조 방법.
[6] 금속 산화물 반도체 전구체막 중의 전체 금속 성분의 95% 이상이 아연 및 주석인 [1] 내지 [5] 중 어느 하나에 기재된 금속 산화물 반도체막의 제조 방법.
[7] 용액이, 아연 및 주석의 금속염 또는 금속 할로젠화물을 용매에 용해하여 이루어지는 것인 [1] 내지 [6] 중 어느 하나에 기재된 금속 산화물 반도체막의 제조 방법.
[8] 용매가, 메탄올, 메톡시에탄올, 또는 물인 [1] 내지 [7] 중 어느 하나에 기재된 금속 산화물 반도체막의 제조 방법.
[9] 용액 중의 금속 성분의 농도가 0.01mol/L~1.0mol/L인 [1] 내지 [8] 중 어느 하나에 기재된 금속 산화물 반도체막의 제조 방법.
[10] [1] 내지 [9] 중 어느 하나에 기재된 금속 산화물 반도체막의 제조 방법을 이용하여 제작된 금속 산화물 반도체막.
[11] 이차 이온 질량 분석법에 의한 막중의 탄소 농도가 1×1019atoms/cm3 이상 1×1020atoms/cm3 이하인 [10]에 기재된 금속 산화물 반도체막.
[12] 이차 이온 질량 분석법에 의한 막중의 수소 농도가 2×1022atoms/cm3 이상 4×1022atoms/cm3 이하인 [10] 또는 [11]에 기재된 금속 산화물 반도체막.
[13] [10] 내지 [12] 중 어느 하나에 기재된 금속 산화물 반도체막을 포함하는 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터.
[14] [13]에 기재된 박막 트랜지스터를 포함하는 전자 디바이스.
이하에 설명하는 바와 같이, 본 발명에 의하면, 레어 메탈인 인듐을 포함하지 않는 저가의 재료를 이용하여, 간편하게 저온에서, 또한 대기압하에서 형성 가능하며, 높은 반도체 특성을 갖는 산화물 반도체막을 형성할 수 있는 금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스를 제공할 수 있다.
도 1은 본 발명의 제조 방법에 의하여 제조되는 금속 산화물 반도체막을 이용하는 본 발명의 박막 트랜지스터의 일례(톱 게이트-톱 콘택트형)의 구성을 나타내는 개략도이다.
도 2는 본 발명의 제조 방법에 의하여 제조되는 금속 산화물 반도체막을 이용하는 본 발명의 박막 트랜지스터의 일례(톱 게이트-보텀 콘택트형)의 구성을 나타내는 개략도이다.
도 3은 본 발명의 제조 방법에 의하여 제조되는 금속 산화물 반도체막을 이용하는 본 발명의 박막 트랜지스터의 일례(보텀 게이트-톱 콘택트형)의 구성을 나타내는 개략도이다.
도 4는 본 발명의 제조 방법에 의하여 제조되는 금속 산화물 반도체막을 이용하는 본 발명의 박막 트랜지스터의 일례(보텀 게이트-보텀 콘택트형)의 구성을 나타내는 개략도이다.
도 5는 본 발명의 박막 트랜지스터를 이용하는 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 6은 도 5의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 7은 본 발명의 박막 트랜지스터를 이용하는 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 8은 도 7의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 9는 본 발명의 박막 트랜지스터를 이용하는 X선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 10은 도 9의 X선 센서 어레이의 전기 배선의 개략 구성도이다.
도 11은 실시예 1, 2 및 비교예 1, 2에서 제작한 박막 트랜지스터의 게이트 전압과 드레인 전류의 관계를 측정한 결과를 나타내는 그래프이다.
도 12는 비교예 1, 4에서 제작한 박막 트랜지스터의 게이트 전압과 드레인 전류의 관계를 측정한 결과를 나타내는 그래프이다.
이하, 본 발명에 대하여 상세하게 설명한다.
이하에 기재하는 구성 요건의 설명은, 본 발명의 대표적인 실시양태에 근거하여 이루어지는 경우가 있지만, 본 발명은 그와 같은 실시양태에 한정되는 것은 아니다.
또한, 본 명세서에 있어서, "~"를 이용하여 나타나는 수치 범위는, "~"의 전후에 기재되는 수치를 하한값 및 상한값으로서 포함하는 범위를 의미한다.
<금속 산화물 반도체막의 제조 방법>
본 발명의 금속 산화물 반도체막의 제조 방법(이하, "본 발명의 제조 방법"이라고도 함)은, 용매 및 금속 성분으로서 주석을 주성분으로 하며, 적어도 아연을 포함하는 용액을 기판 상에 도포하여 금속 산화물 반도체 전구체막을 형성하는 금속 산화물 반도체 전구체막 형성 공정과, 금속 산화물 반도체 전구체막을 가열한 상태에서 자외선 조사를 행함으로써 금속 산화물 반도체 전구체막을 금속 산화물 반도체막으로 전화시키는 전화 공정을 갖고, 금속 산화물 반도체 전구체막 중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비가 0.7≤Sn/(Sn+Zn)≤0.9인 것을 특징으로 한다.
본 발명자들의 검토에 의하면, 아연과 주석의 조성비를 적절히 선택함으로써 자외선 조사 처리에 의한 금속 산화물 반도체막의 특성 향상 효과를 매우 높게 하는 것이 가능한 것을 발견했다.
구체적으로는, 아연과 주석의 조성비를 적절히 선택함으로써, 금속 산화물 반도체막의 결정화에 따른 입계(粒界) 형성 및 표면 거칠기의 증대를 억제하고, 또한 캐리어 밀도를 적절한 범위로 제어 가능하게 되므로, 자외선 조사 처리에 의한 금속 산화물 반도체막의 특성 향상 효과를 매우 높게 할 수 있다.
본 발명의 제조 방법을 이용함으로써, 레어 메탈인 인듐을 포함하지 않는 재료를 이용하여, 대기압하 250℃ 이하의 저온 프로세스로 높은 전자 전달 특성을 갖는 금속 산화물 반도체막을 얻을 수 있다.
본 발명의 제조 방법은, 대기압하에서 금속 산화물 반도체막을 제조할 수 있으므로, 대규모의 진공 장치를 이용할 필요가 없다. 또, 250℃ 이하의 저온 프로세스로 제조할 수 있으므로, 내열성이 낮은 저가의 수지 기판을 이용할 수 있다. 레어 메탈인 인듐을 포함하지 않는 저가의 재료를 이용할 수 있다. 따라서, 금속 산화물 반도체막의 제작 비용을 큰 폭으로 저감시킬 수 있다.
또, 내열성이 낮은 저가의 수지 기판에 적용할 수 있는 점에서 플렉시블 디스플레이 등의 플렉시블 전자 디바이스를 저가로 제작하는 것이 가능하게 된다.
이하, 각 공정에 대하여 구체적으로 설명한다.
[금속 산화물 반도체 전구체막 형성 공정]
먼저, 용매 및 금속 성분으로서 주석을 주성분으로 하여 적어도 아연을 포함하는 용액(금속 산화물 반도체 전구체 용액)을 준비하고, 기판 상에 도포하여 금속 산화물 반도체 전구체막을 형성한다.
여기에서, 본 발명에 있어서는, 금속 산화물 반도체 전구체막 형성 공정에서 형성되는 금속 산화물 반도체 전구체막은, 막중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비가 0.7≤Sn/(Sn+Zn)≤0.9이다.
(기판)
기판의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판의 구조는 단층 구조여도 되고 적층 구조여도 된다.
기판으로서는 특별히 한정은 없고, 예를 들면, YSZ(Yttria-Stabilized Zirconia; 이트륨 안정화 지르코늄), 유리 등의 무기 기판, 수지 기판, 혹은, 그 복합 재료 등을 이용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 기판, 그 복합 재료가 바람직하다. 구체적으로는, 폴리뷰틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리뷰틸렌나프탈레이트, 폴리스타이렌, 폴리카보네이트, 폴리설폰, 폴리에터설폰, 폴리아릴레이트, 알릴다이글라이콜카보네이트, 폴리아마이드, 폴리이미드, 폴리아마이드이미드, 폴리에터이미드, 폴리벤즈아졸, 폴리페닐렌설파이드, 폴리사이클로올레핀, 노보넨 수지, 폴리클로로트라이플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 사이아네이트 수지, 가교 푸마르산 다이에스터, 환상 폴리올레핀, 방향족 에터, 말레이미드-올레핀, 셀룰로스, 에피설파이드 화합물 등의 합성 수지 기판, 산화 규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 유리 플레이크, 유리 파이버, 유리 비즈와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료의 사이에 적어도 1회의 접합 계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 혹은 스테인리스와 이종(異種) 금속을 적층한 금속 다층 기판, 알루미늄 기판 혹은 표면에 산화 처리(예를 들면 양극 산화 처리)를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 부착된 알루미늄 기판 등을 이용할 수 있다. 또, 수지 기판은 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다. 상기 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
또, 본 발명에 있어서의 기판의 두께에 특별히 제한은 없지만, 50μm 이상 500μm 이하인 것이 바람직하다. 기판의 두께가 50μm 이상이면, 기판 자체의 평탄성이 보다 향상된다. 또, 기판의 두께가 500μm 이하이면, 기판 자체의 가요성이 보다 향상되어, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다.
(용액)
상기 금속 산화물 반도체 전구체 용액은, 용매 및 금속 성분으로서 주석을 주성분으로 하고, 적어도 아연을 포함한다. 여기에서, 본 발명에 있어서의 주성분이란, 상기 용액 중의 전체 금속 성분의 50% 이상을 주석이 차지하는 것을 의미하고, 필요에 따라 소량의 다른 금속 성분을 포함하고 있어도 된다.
또, 형성되는 금속 산화물 반도체막의 반도체 특성의 관점에서, 아연 및 주석의 전체 금속 성분 중의 성분비는, 90% 이상이 바람직하고, 95% 이상이 보다 바람직하다.
또, 상기 용액은, 5% 미만의 소량의 인듐을 포함하고 있어도 되고, 1% 이하가 보다 바람직하다.
여기에서, 상기 용액 중의 금속 성분은, 기본적으로, 금속 산화물 반도체 전구체막 중의 금속 성분과 동일하다. 따라서, 본 발명에 있어서는, 상기 용액의 아연과 주석의 조성비는 0.7≤Sn/(Sn+Zn)≤0.9이다.
본 발명에 있어서의 용액은, 원료가 되는 용질을, 용액이 원하는 농도가 되도록 칭량하고, 용매 중에서 교반, 용해시켜 얻어진다. 교반을 행하는 시간이나 교반 중의 용액의 온도는 용질이 충분히 용해되면 특별히 제한은 없다.
상기 금속 산화물 반도체 전구체 용액은, 아연 및 주석을 함유하는 화합물을 용해하여 얻어지며, 아연 및 주석의 금속염 또는 금속 할로젠화물을 이용하는 것이 바람직하다. 금속염 또는 금속 할로젠화물을 이용함으로써, 용이하게 다양한 용매에 용질을 용해하는 것이 가능하게 되고, 또한 높은 전자 전달 특성이 얻어지기 쉽다. 금속염으로서는, 황산염, 인산염, 탄산염, 아세트산염, 옥살산염 등, 금속 할로젠화물로서는 염화물, 아이오딘화물, 브로민화물 등을 들 수 있다.
또한, 본 발명에 있어서의 용액은, 용액 중에 금속 산화물 입자 등의 불용물을 포함하지 않는 용액을 이용하는 것이 바람직하다. 용액 중에 금속 산화물 입자 등의 불용물을 포함하지 않는 용액을 이용함으로써 금속 산화물 반도체막을 형성했을 때의 표면 거칠기가 작아져, 면내 균일성이 우수한 금속 산화물 반도체막을 형성할 수 있다.
본 발명에 있어서의 용액에 이용하는 용매는, 용질로서 이용하는 아연 및 주석을 함유하는 화합물이 용해되는 것이면 특별히 제한되는 바는 아니며, 예를 들면, 물, 알코올 용매(메탄올, 에탄올, 프로판올, 에틸렌글라이콜 등), 아마이드 용매(폼아마이드, N,N-다이메틸폼아마이드 등), 케톤 용매(아세톤, N-메틸피롤리돈, 설포레인, N,N-다이메틸이미다졸리딘온 등), 에터 용매(테트라하이드로퓨란, 메톡시에탄올 등), 나이트릴 용매(아세토나이트릴 등), 복소환식 화합물(피리딘, 싸이아졸 등), 그 외 상기 이외의 헤테로 원자 함유 용매 등을 들 수 있다. 특히 용해성, 도포성의 관점에서 메탄올, 메톡시에탄올, 또는 물을 이용하는 것이 바람직하다.
상기 금속 산화물 반도체 전구체 용액 중의 금속 성분의 농도는, 점도나 얻고자 하는 막두께에 따라 임의로 선택할 수 있는데, 박막의 평탄성 및 생산성의 관점에서 0.01mol/L 이상 1.0mol/L 이하인 것이 바람직하다.
(도포)
상기 금속 산화물 반도체막 전구체 용액을 기판 상에 도포하는 방법으로서는, 예를 들면, 스프레이 코트법, 스핀 코트법, 블레이드 코트법, 딥 코트법, 캐스트법, 롤 코트법, 바 코트법, 다이 코트법, 미스트법, 잉크젯법, 디스펜서법, 스크린 인쇄법, 볼록판 인쇄법, 및 오목판 인쇄법 등을 들 수 있다. 특히, 미세 패턴을 용이하게 형성하는 관점에서, 잉크젯법, 디스펜서법, 볼록판 인쇄법, 및 오목판 인쇄법으로부터 선택되는 적어도 1종의 도포법을 이용하는 것이 바람직하다.
(건조)
상기 금속 산화물 반도체 전구체 용액을 기판 상에 도포한 후, 자연 건조하여 금속 산화물 반도체 전구체막으로 해도 되지만, 가열 처리에 의하여 도포막을 건조시켜, 금속 산화물 반도체 전구체막을 얻는 것이 바람직하다. 건조에 의하여, 도포막의 유동성을 저감시켜, 최종적으로 얻어지는 금속 산화물 반도체막의 평탄성을 향상시킬 수 있다. 또, 적절한 건조 온도(35℃ 이상 100℃ 이하)를 선택함으로써, 최종적으로, 보다 전자 전달 특성이 높은 금속 산화물 반도체막이 얻어지기 쉽다. 가열 처리의 방법은 특별히 한정되지 않고, 핫플레이트 가열, 전기로(電氣爐) 가열, 적외선 가열, 마이크로파 가열 등으로부터 선택할 수 있다.
상기 건조는 막의 평탄성을 균일하게 유지하는 관점에서, 기판 상에 용액을 도포 후, 5분 이내에 개시하는 것이 바람직하다.
또, 건조를 행하는 시간에는 특별히 제한은 없지만, 막의 균일성, 생산성의 관점에서 15초 이상 10분 이하인 것이 바람직하다.
또, 건조에 있어서의 분위기에는 특별히 제한은 없지만, 제조 비용 등의 관점에서 대기압하, 대기 중에서 행하는 것이 바람직하다.
[전화 공정]
이어서, 상기 금속 산화물 반도체 전구체막을 가열한 상태에서 자외선 조사 처리를 행함으로써 금속 산화물 반도체 전구체막을 금속 산화물 반도체막으로 전화시킨다.
여기에서, 상술과 같이, 금속 산화물 반도체 전구체막은, 막중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비가 0.7≤Sn/(Sn+Zn)≤0.9이므로, 대기압하에서, 또한 250℃ 이하의 저온에서의 자외선 조사 처리로, 금속 산화물 반도체막의 특성 향상 효과를 매우 높게 하는 것이 가능하다.
(가열 처리)
상기 금속 산화물 반도체막으로의 전화 공정에 있어서의 기판 온도는 250℃ 이하로 하는 것이 바람직하고, 120℃ 초과로 하는 것이 바람직하다. 전화 공정에 있어서의 기판 온도를 250℃ 이하로 하면, 열에너지의 증대를 억제하여 제조 비용을 낮게 억제할 수 있으며, 또 내열성이 낮은 수지 기판에 대한 적용이 용이해진다. 또, 120℃ 초과로 하면, 보다 단시간에 높은 전자 전달 특성의 금속 산화물 반도체막을 얻을 수 있다.
또, 제조 비용의 관점 및 수지 기판에 대한 적용의 관점에서, 120℃ 초과, 200℃ 이하가 보다 바람직하다.
전화 공정에 있어서의 기판에 대한 가열 수단은 특별히 한정되지 않고, 핫플레이트 가열, 전기로 가열, 적외선 가열, 마이크로파 가열 등으로부터 선택하면 된다.
(자외선 조사)
전화 공정에 있어서, 상기 금속 산화물 반도체 전구체막에 조사하는 자외선은 파장 300nm 이하의 조도가 30mW/cm2 이상인 것이 바람직하고, 50mW/cm2인 것이 보다 바람직하다. 조도를 30mW/cm2 이상으로 함으로써 높은 전자 전달 특성의 금속 산화물 반도체막을 얻을 수 있다. 또한, 조도의 상한은, 장치 비용의 관점에서 500mW/cm2 이하인 것이 바람직하다.
전화 공정에 있어서의 자외선 조사는, 금속 산화물 반도체 전구체막이 금속 산화물 반도체막으로 전화될 때까지 행하면 된다. 전구체막의 조성, 가열 온도, 자외선 조도 등에 따라서도 다르지만, 생산성의 관점에서, 자외선 조사 시간은 5분 이상 120분 이하인 것이 바람직하다.
또, 전화 공정은 대기압하, 대기 중에서 행할 수 있으며, 산소를 1체적% 이상 포함하는 분위기 중에서 행하는 것이 바람직하다. 산소를 포함하는 분위기 중이면 높은 전자 전달 특성을 나타내는 금속 산화물 반도체막이 얻어지기 쉽다. 또, 생산 비용의 관점에서 대기 중에서의 처리가 바람직하다.
전화 공정에 있어서의 가열 처리 중의 자외선 조사의 광원으로서는, UV 램프나 UV 레이저 등을 들 수 있는데, 대면적에 균일하게, 저가의 설비로 자외선 조사를 행하는 관점에서 UV 램프가 바람직하다. UV 램프로서는, 예를 들면 엑시머 램프, 중수소 램프, 저압 수은 램프, 고압 수은 램프, 초고압 수은 램프, 메탈할라이드 램프, 헬륨 램프, 카본 아크 램프, 카드뮴 램프, 무전극 방전 램프 등을 들 수 있으며, 특히 저압 수은 램프를 이용하면 용이하게 금속 산화물 반도체 전구체막으로부터 금속 산화물 반도체막으로의 전화를 행할 수 있는 점에서 바람직하다.
여기에서, 전화 공정에 의하여 형성된 금속 산화물 반도체막에 포함되는 탄소 농도는 1×1019atoms/cm3 이상 1×1020atoms/cm3 이하인 것이 바람직하고, 수소 농도가 2×1022atoms/cm3 이상 4×1022atoms/cm3 이하인 것이 바람직하다. 상기 농도 범위이면 높은 전자 전달 특성이 얻어지기 쉽다.
또한, 금속 산화물 반도체막 중의 수소 농도 및 탄소 농도는, 이차 이온 질량 분석법(SIMS(Secondary Ion Mass Spectroscopy))에 의하여 측정한 값이다. SIMS는 대상물을 구성하는 원소를 매우 고감도로 검출할 수 있는 분석법으로서 알려져 있으며, 분석 대상물에 빔 형상의 이온(일차 이온)을 충돌시키고, 충돌에 의하여 대상물을 구성하는 물질을 이온화(이차 이온)시킨다. 이 이차 이온을 질량 분석함으로써 구성 원소와 그 양을 검출하는 것이다.
또, 본 발명의 제조 방법으로 제작된 금속 산화물 반도체막 중의 금속 성분은, 기본적으로, 금속 산화물 반도체 전구체막 중의 금속 성분과 동일하다. 따라서, 금속 산화물 반도체막 중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비는 0.7≤Sn/(Sn+Zn)≤0.9이다.
금속 산화물 반도체막 중의 전체 금속 성분에 대한 아연 및 주석의 비율과, 아연과 주석의 조성비는 XPS 측정(X선 광전자 분광 측정)에 의하여, 금속 산화물 반도체막의 표면에 있어서의 아연, 주석 등의 금속의 원자수를 측정하고, 아연 및 주석의 비율, 아연과 주석의 조성비로서 산출할 수 있다. 혹은, 금속 산화물 반도체막을 절편화 가공하고, 막의 단면 TEM(투과 전자 현미경)의 EDX 측정(에너지 분산형 X선 분광법)에 의하여, 아연과 주석의 비율, 조성비를 산출할 수 있다.
<박막 트랜지스터>
본 발명의 제조 방법에 의하여 제작된 금속 산화물 반도체막은 높은 전자 전달 특성을 나타내는 점에서, 박막 트랜지스터(TFT)의 활성층에 적합하게 이용할 수 있다.
이하, 본 발명의 제조 방법을 이용하여 제작된 금속 산화물 반도체막을 박막 트랜지스터의 활성층으로서 이용했을 때의 실시형태에 대하여 설명한다. 또한, 본 발명의 금속 산화물 반도체막의 제조 방법 및 그것에 의하여 제조되는 금속 산화물 반도체막은 TFT의 활성층에 한정되는 것은 아니다.
본 발명에 관한 TFT의 소자 구조는 특별히 한정되지 않고, 게이트 전극의 위치에 근거한, 이른바 역스태거 구조(보텀 게이트형이라고도 불림) 및 스태거 구조(톱 게이트형이라고도 불림) 중 어느 양태여도 된다. 또, 활성층과 소스 전극 및 드레인 전극(적절히, "소스·드레인 전극"이라고 함)의 접촉 부분에 근거하여, 이른바 톱 콘택트형, 보텀 콘택트형 중 어느 양태여도 된다.
톱 게이트형이란, TFT가 형성되어 있는 기판을 최하층으로 했을 때에, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이며, 보텀 게이트형이란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 콘택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이며, 톱 콘택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 1은, 톱 게이트 구조이며 톱 콘택트형인 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 1에 나타내는 TFT(10)에서는, 기판(12)의 한쪽의 주면(主面) 상에 활성층(14)으로서 상술한 산화물 반도체막이 적층되어 있다. 그리고, 이 활성층(14) 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간되어 설치되고, 또한 이들 위에 게이트 절연막(20)과, 게이트 전극(22)이 순서대로 적층되어 있다.
도 2는, 톱 게이트 구조이며 보텀 콘택트형인 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 2에 나타내는 TFT(30)에서는, 기판(12)의 한쪽의 주면 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간되어 설치되어 있다. 그리고, 활성층(14)으로서 상술한 산화물 반도체막과, 게이트 절연막(20)과, 게이트 전극(22)이 순서대로 적층되어 있다.
도 3은, 보텀 게이트 구조이며 톱 콘택트형인 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 3에 나타내는 TFT(40)에서는, 기판(12)의 한쪽의 주면 상에 게이트 전극(22)과, 게이트 절연막(20)과, 활성층(14)으로서 상술한 산화물 반도체막이 순서대로 적층되어 있다. 그리고, 이 활성층(14)의 표면 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간되어 설치되어 있다.
도 4는, 보텀 게이트 구조이며 보텀 콘택트형인 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 4에 나타내는 TFT(50)에서는, 기판(12)의 한쪽의 주면 상에 게이트 전극(22)과, 게이트 절연막(20)이 순서대로 적층되어 있다. 그리고, 이 게이트 절연막(20)의 표면 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간되어 설치되고, 또한 이들 위에, 활성층(14)으로서 상술한 산화물 반도체막이 적층되어 있다.
이하의 실시형태로서는 도 1에 나타내는 톱 게이트형의 박막 트랜지스터(10)에 대하여 주로 설명하지만, 본 발명의 박막 트랜지스터는 톱 게이트형에 한정되지 않으며, 보텀 게이트형의 박막 트랜지스터여도 된다.
(활성층)
본 실시형태의 박막 트랜지스터(10)를 제조하는 경우, 먼저 기판(12) 상에 상술한 금속 산화물 반도체 전구체막 형성 공정 및 전화 공정을 거쳐 금속 산화물 반도체막을 형성하고, 상기 금속 산화물 반도체막을 활성층의 형상으로 패터닝한다. 패터닝은 상술한 잉크젯법, 디스펜서법, 볼록판 인쇄법, 및 오목판 인쇄법 중 어느 하나에 의하여 미리 활성층의 패턴을 갖는 금속 산화물 반도체 전구체막을 형성하여 금속 산화물 반도체막으로 전화시키는 것이 바람직하다.
활성층(14)의 두께는, 평탄성 및 막형성에 필요로 하는 시간의 관점에서 5nm 이상 50nm 이하인 것이 바람직하다.
또, 활성층(14) 상에는 소스·드레인 전극(16, 18)의 에칭 시에 활성층(14)을 보호하기 위한 보호막(도시하지 않음)을 형성하는 것이 바람직하다. 보호막은 성막 방법에 특별히 한정은 없으며, 금속 산화물 반도체막과 연속으로 성막해도 되고, 금속 산화물 반도체막의 패터닝 후에 형성해도 된다. 또, 보호막으로서는 금속 산화물층이어도 되고, 수지와 같은 유기 재료여도 된다. 또, 보호층은 소스·드레인 전극 형성 후에 제거해도 상관없다.
(소스·드레인 전극)
상기 활성층(14) 상에 소스·드레인 전극(16, 18)을 형성한다. 소스·드레인 전극은 각각 전극으로서 기능하도록 높은 도전성을 갖는 것을 이용하여, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO), In-Ga-Zn-O 등의 금속 산화물 도전체 박막 등을 이용하여 형성할 수 있다.
소스·드레인 전극(16, 18)의 형성은, 예를 들면 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중으로부터 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.
각 전극의 막두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10nm 이상 1000nm 이하로 하는 것이 바람직하고, 50nm 이상 100nm 이하로 하는 것이 보다 바람직하다.
소스·드레인 전극(16, 18)은, 에칭 또는 리프트 오프법에 의하여 소정의 형상으로 패터닝하여 형성해도 되고, 잉크젯법 등에 의하여 직접 패턴 형성해도 된다. 이때, 소스·드레인 전극(16, 18)의 모든 층 및 이들 전극에 접속되는 배선을 동시에 패터닝하는 것이 바람직하다.
(게이트 절연막)
소스·드레인 전극(16, 18) 및 배선을 형성한 후, 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 높은 절연성을 갖는 것이 바람직하고, 예를 들면 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 적어도 2개 이상 포함하는 절연막으로 해도 되며, 단층 구조여도 되고 적층 구조여도 된다.
게이트 절연막(20)은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중으로부터 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막할 수 있다.
또한, 게이트 절연막(20)은 누출 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연막(20)의 두께가 너무 크면 구동 전압의 상승을 초래하게 된다. 게이트 절연막(20)의 재질에 따라서도 다르지만, 게이트 절연막(20)의 두께는 10nm 이상 10μm 이하가 바람직하고, 50nm 이상 1000nm 이하가 보다 바람직하며, 100nm 이상 400nm 이하가 특히 바람직하다.
(게이트 전극)
게이트 절연막(20)을 형성한 후, 게이트 전극(22)을 형성한다. 게이트 전극(22)은 높은 도전성을 갖는 것을 이용하여, 예를 들면 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO), IGZO 등의 금속 산화물 도전막 등을 이용하여 형성할 수 있다. 게이트 전극(22)으로서는 이들 도전막을 단층 구조 또는 2층 이상의 적층 구조로서 이용할 수 있다.
게이트 전극(22)은, 예를 들면 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중으로부터 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다.
게이트 전극(22)의 막두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10nm 이상 1000nm 이하로 하는 것이 바람직하고, 50nm 이상 200nm 이하로 하는 것이 보다 바람직하다.
성막 후, 에칭 또는 리프트 오프법에 의하여 소정의 형상으로 패터닝하여, 게이트 전극(22)을 형성해도 되고, 잉크젯법 등에 의하여 직접 패턴 형성해도 된다. 이때, 게이트 전극(22) 및 게이트 전극(22)에 접속되는 배선을 동시에 패터닝하는 것이 바람직하다.
이상에서 설명한 본 발명의 박막 트랜지스터의 용도에는 특별히 한정은 없지만, 높은 수송 특성을 나타내는 점에서, 예를 들면 전기 광학 장치(예를 들면 액정 표시 장치, 유기 EL(Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등)에 있어서의 구동 소자, 내열성이 낮은 수지 기판 상에 형성한 플렉시블 디스플레이에 이용하는 경우에 적합하다.
또한 본 발명의 박막 트랜지스터는, X선 센서 등의 각종 센서, MEMS(Micro Electro Mechanical System) 등, 다양한 전자 디바이스에 있어서의 구동 소자(구동 회로)로서 적합하게 이용된다.
<액정 표시 장치>
본 발명의 박막 트랜지스터를 이용하는 액정 표시 장치의 일례에 대하여, 도 5에 그 일부분의 개략 단면도를 나타내고, 도 6에 전기 배선의 개략 구성도를 나타낸다.
도 5에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치(100)는, 도 1에 나타낸 톱 게이트 구조이며 톱 콘택트형인 TFT(10)와, TFT(10)의 패시베이션층(102)으로 보호된 게이트 전극(22) 상에 화소 하부 전극(104) 및 그 대향 상부 전극(106) 사이에 끼워진 액정층(108)과, 각 화소에 대응시켜 다른 색을 발색시키기 위한 R(적색) G(녹색) B(청색)의 컬러 필터(110)를 구비하고, TFT(10)의 기판(12)측 및 RGB 컬러 필터(110) 상에 각각 편광판(112a, 112b)을 구비한 구성이다.
또, 도 6에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치(100)는, 서로 평행한 복수의 게이트 배선(113)과, 그 게이트 배선(113)과 교차하는, 서로 평행한 데이터 배선(114)을 구비하고 있다. 여기에서 게이트 배선(113)과 데이터 배선(114)은 전기적으로 절연되어 있다. 게이트 배선(113)과 데이터 배선(114)의 교차부 부근에 TFT(10)가 구비되어 있다.
TFT(10)의 게이트 전극(22)은, 게이트 배선(113)에 접속되어 있으며, TFT(10)의 소스 전극(16)은 데이터 배선(114)에 접속되어 있다. 또, TFT(10)의 드레인 전극(18)은 게이트 절연막(20)에 마련된 콘택트 홀(116)을 통하여(콘택트 홀(116)에 도전체가 매립되어) 화소 하부 전극(104)에 접속되어 있다. 이 화소 하부 전극(104)은, 접지된 대향 상부 전극(106)과 함께 커패시터(118)를 구성하고 있다.
<유기 EL 표시 장치>
본 발명의 박막 트랜지스터를 이용하는 액티브 매트릭스 방식의 유기 EL 표시 장치의 일례에 대하여, 도 7에 일부분의 개략 단면도를 나타내고, 도 8에 전기 배선의 개략 구성도를 나타낸다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치(200)는, 도 1에 나타낸 톱 게이트 구조의 TFT(10)가, 패시베이션층(202)을 구비한 기판(12) 상에, 구동용 TFT(10a) 및 스위칭용 TFT(10b)로서 구비되고, TFT(10a, 10b) 상에 하부 전극(208) 및 상부 전극(210) 사이에 끼워진 유기 발광층(212)으로 이루어지는 유기 EL 발광 소자(214)를 구비하며, 상면도 패시베이션층(216)에 의하여 보호된 구성으로 되어 있다.
또, 도 8에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치(200)는, 서로 평행한 복수의 게이트 배선(220)과, 그 게이트 배선(220)과 교차하는, 서로 평행한 데이터 배선(222) 및 구동 배선(224)을 구비하고 있다. 여기에서, 게이트 배선(220)과 데이터 배선(222), 구동 배선(224)은 전기적으로 절연되어 있다. 스위칭용 TFT(10b)의 게이트 전극(22)은, 게이트 배선(220)에 접속되어 있으며, 스위칭용 TFT(10b)의 소스 전극(16)은 데이터 배선(222)에 접속되어 있다. 또, 스위칭용 TFT(10b)의 드레인 전극(18)은 구동용 TFT(10a)의 게이트 전극(22)에 접속됨과 함께, 커패시터(226)를 이용함으로써 구동용 TFT(10a)를 온 상태로 유지한다. 구동용 TFT(10a)의 소스 전극(16)은 구동 배선(224)에 접속되고, 드레인 전극(18)은 유기 EL 발광 소자(214)에 접속된다.
또한, 도 7에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극(210)을 투명 전극으로 하여 톱 이미션형으로 해도 되고, 하부 전극(208) 및 TFT의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
<X선 센서>
본 발명의 박막 트랜지스터를 이용하는 X선 센서의 일례에 대하여, 도 9에 그 일부분의 개략 단면도를 나타내고, 도 10에 그 전기 배선의 개략 구성도를 나타낸다.
본 실시형태의 X선 센서(300)는 기판(12) 상에 형성된 TFT(10) 및 커패시터(310)와, 커패시터(310) 상에 형성된 전하 수집용 전극(302)과, X선 변환층(304)과, 상부 전극(306)을 구비하여 구성된다. TFT(10) 상에는 패시베이션막(308)이 마련되어 있다.
커패시터(310)는, 커패시터용 하부 전극(312)과 커패시터용 상부 전극(314)으로 절연막(316)을 사이에 끼운 구조로 되어 있다. 커패시터용 상부 전극(314)은 절연막(316)에 마련된 콘택트 홀(318)을 통하여, TFT(10)의 소스 전극(16) 및 드레인 전극(18) 중 어느 한쪽(도 9에 있어서는 드레인 전극(18))과 접속되어 있다.
전하 수집용 전극(302)은, 커패시터(310)에 있어서의 커패시터용 상부 전극(314) 상에 마련되어 있으며, 커패시터용 상부 전극(314)에 접하고 있다.
X선 변환층(304)은 어모퍼스 셀레늄으로 이루어지는 층이며, TFT(10) 및 커패시터(310)를 덮도록 마련되어 있다.
상부 전극(306)은 X선 변환층(304) 상에 마련되어 있으며, X선 변환층(304)에 접하고 있다.
도 10에 나타내는 바와 같이, 본 실시형태의 X선 센서(300)는, 서로 평행한 복수의 게이트 배선(320)과, 게이트 배선(320)과 교차하는, 서로 평행한 복수의 데이터 배선(322)을 구비하고 있다. 여기에서 게이트 배선(320)과 데이터 배선(322)은 전기적으로 절연되어 있다. 게이트 배선(320)과 데이터 배선(322)의 교차부 부근에 TFT(10)가 구비되어 있다.
TFT(10)의 게이트 전극(22)은, 게이트 배선(320)에 접속되어 있으며, TFT(10)의 소스 전극(16)은 데이터 배선(322)에 접속되어 있다. 또, TFT(10)의 드레인 전극(18)은 전하 수집용 전극(302)에 접속되어 있으며, 또한 이 전하 수집용 전극(302)은 커패시터(310)에 접속되어 있다.
본 실시형태의 X선 센서(300)에 있어서, X선은 도 9 중, 상부 전극(306)측으로부터 입사하여 X선 변환층(304)에서 전자-정공쌍을 생성한다. X선 변환층(304)에 상부 전극(306)에 의하여 고전계를 인가해 둠으로써, 생성된 전하는 커패시터(310)에 축적되고, TFT(10)를 순차적으로 주사함으로써 독출된다.
또한, 상기 실시형태의 액정 표시 장치(100), 유기 EL 표시 장치(200), 및 X선 센서(300)에 있어서는, 톱 게이트 구조의 TFT를 구비하는 것으로 했지만, TFT는 이에 한정되지 않으며, 도 2~도 4에 나타내는 구조의 TFT여도 된다.
실시예
이하에 실시예에 근거하여 본 발명을 더 상세하게 설명한다. 이하의 실시예에 나타내는 재료, 사용량, 비율, 처리 내용, 처리 순서 등은, 본 발명의 취지를 일탈하지 않는 한 적절히 변경할 수 있다. 따라서, 본 발명의 범위는 이하에 나타내는 실시예에 의하여 한정적으로 해석되어야 하는 것은 아니다.
[실시예 1]
<금속 산화물 반도체막의 제작>
이하에 나타내는 용액을 기판 상에 도포하여 금속 산화물 반도체 전구체막을 형성하고, 이 금속 산화물 반도체 전구체막을 가열한 상태에서 자외선 조사를 행함으로써, 금속 산화물 반도체 전구체막을 금속 산화물 반도체막으로 전화시켜 금속 산화물 반도체막을 제작했다.
〔금속 산화물 반도체 전구체막 형성 공정〕
(용액)
염화 제2 주석(SnCl4·xH2O, 3N, 가부시키가이샤 고준도 가가쿠 겐큐쇼제) 및 아세트산 아연(Zn(CH3COO)2·2H2O, 가부시키가이샤 고준도 가가쿠 겐큐쇼제)을 각각 2-메톡시에탄올(시약 특급, 와코 준야쿠 고교 가부시키가이샤제) 중에 용해시켜, 0.3mol/L의 농도의 염화 주석 용액 및 아세트산 아연 용액을 조제하고, 그 후, 염화 주석 용액과 아세트산 아연 용액을 9:1의 비율로 혼합함으로써, 금속 산화물 반도체 전구체 용액을 조제했다.
즉, 상기 용액은, 아연 및 주석의 비율이 100%이며, 아연과 주석의 조성비 Sn/(Sn+Zn)이 0.9이다.
(기판)
기판으로서 열산화막이 부착된 p형 실리콘 기판을 이용했다. 이 기판의 열산화막을 TFT의 게이트 절연막으로서 이용하는 구성으로 했다.
(도포·건조)
열산화막이 부착된 p형 실리콘 1inch×1inch 기판 상에, 조제한 용액을 5000rpm의 회전 속도로 30초 스핀 코트한 후, 60℃로 가열된 핫플레이트 상에서 5분간 건조를 행했다.
〔전화 공정〕
얻어진 금속 산화물 반도체 전구체막을 하기 조건으로 금속 산화물 반도체막으로의 전화를 행했다.
장치로서는 저압 수은 램프를 구비한 VUV 드라이 프로세서(가부시키가이샤 오크 세이사쿠쇼사제, VUE-3400-F)를 이용했다.
시료는 장치 내의 가열되어 있지 않은 핫플레이트 상에 세팅한 후, 5분간 대기했다. 그 동안, 장치 처리실 내에 20L/min의 건조 공기를 플로시켰다.
5분간의 대기 후, 장치 내의 셔터를 열어, 30분 동안 250℃까지 승온시켜, 250℃에 도달 후, 60분간 온도를 유지하면서 자외선 조사 처리를 행함으로써 금속 산화물 반도체막을 얻었다. 가열 처리하에서의 자외선 조사 처리 동안, 20L/min의 건조 공기를 상시 플로시켰다.
시료 위치에서의 파장 254nm를 피크 파장으로 하는 자외선 조도를, 자외선 적산 광량계(하마마쓰 포토닉스 가부시키가이샤제, 컨트롤러 C9536, 센서 헤드 H9536-254, 200nm 초과 300nm 정도의 범위로 분광 감도를 가짐)를 이용하여 측정한바, 51mW/cm2였다.
〔TFT의 제작〕
상기 얻어진 금속 산화물 반도체막 상에 소스·드레인 전극을 증착에 의하여 성막하여, 간이형 TFT를 제작했다. 소스·드레인 전극 성막은 메탈 마스크를 이용한 패턴 성막으로 제작하고, Ti를 50nm 성막했다. 소스·드레인 전극 사이즈는 각각 1mm×1mm로 하고, 전극 간 거리는 0.2mm로 했다.
[실시예 2]
염화 주석 용액과 아세트산 아연 용액의 혼합의 비율을 7:3으로 하여 용액을 조제하고, 금속 산화물 반도체 전구체막의 아연과 주석의 조성비 Sn/(Sn+Zn)을 0.7로 한 것 이외에는, 실시예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
[실시예 3]
전화 공정에 있어서의 자외선 조사 처리 시의 기판 온도를 230℃로 한 것 이외에는 실시예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
[실시예 4]
전화 공정에 있어서의 자외선 조사 처리 시의 자외선광 조도를 80mW/cm2로 한 것 이외에는 실시예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
[실시예 5]
하기에 나타내는 금속 산화물 반도체 전구체 용액을 이용한 것 이외에는 실시예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
질산 갈륨(Ga(NO3)3·xH2O, 5N, 가부시키가이샤 고준도 가가쿠 겐큐쇼제) 및 질산 인듐(In(NO3)3·xH2O, 4N, 가부시키가이샤 고준도 가가쿠 겐큐쇼제)을 각각 2-메톡시에탄올(시약 특급, 와코 준야쿠 고교 가부시키가이샤제) 중에 용해시켜, 0.3mol/L의 농도의 질산 갈륨 용액 및 질산 인듐 용액을 조제하고, 그 후, 질산 갈륨 용액과 질산 인듐 용액을 1:4의 비율로 혼합함으로써, 갈륨 인듐 혼합 용액을 조정했다. 그 후, 실시예 1에서 이용한 아연과 주석의 조성비 Sn/(Sn+Zn)이 0.9인 용액과, 갈륨 인듐 혼합 용액을 4:1의 비율로 혼합함으로써, 금속 산화물 반도체 전구체 용액을 조제했다.
즉, 상기 용액은, 아연 및 주석의 비율이 80%이며, 아연과 주석의 조성비 Sn/(Sn+Zn)이 0.9이다.
[실시예 6]
실시예 1에서 이용한 아연과 주석의 조성비 Sn/(Sn+Zn)이 0.9인 용액과, 갈륨 인듐 혼합 용액의 혼합 비율을 9:1로 한 것 이외에는, 실시예 5와 동일하게 하여 금속 산화물 반도체 전구체 용액을 조제하고, 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
즉, 상기 용액은, 아연 및 주석의 비율이 90%이며, 아연과 주석의 조성비 Sn/(Sn+Zn)이 0.9이다.
[비교예 1]
용액으로서 염화 주석 용액을 이용하여, 금속 산화물 반도체 전구체막의 아연과 주석의 조성비 Sn/(Sn+Zn)을 1로 한 것 이외에는, 실시예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
[비교예 2]
염화 주석 용액과 아세트산 아연 용액의 혼합의 비율을 6:4로 하여 용액을 조제하고, 금속 산화물 반도체 전구체막의 아연과 주석의 조성비 Sn/(Sn+Zn)을 0.6으로 한 것 이외에는, 실시예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
[비교예 3]
전화 공정에 있어서 자외선의 조사를 행하지 않는 것 이외에는, 실시예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
[비교예 4]
전화 공정에 있어서 자외선의 조사를 행하지 않는 것 이외에는, 비교예 1과 동일하게 하여 금속 산화물 반도체막을 형성하여, 간이형 TFT를 제작했다.
<SIMS 분석>
실시예 1 및 비교예 3에서 제작한 금속 산화물 반도체막에 대하여, SIMS 분석(이차 이온 질량 분석법)에 의하여, 막중의 수소 농도 및 탄소 농도를 구했다.
측정 장치는, 알박·파이 가부시키가이샤제 파이 어뎁트(PHI ADEPT)-1010을 이용했다.
측정 조건으로서는, 일차 이온종은 Cs+, 일차 가속 전압은 1.0kV, 검출 영역은 140μm×140μm로 했다.
SIMS 분석에 의하여 평가된 수소 및 탄소의 농도를 표 1에 나타낸다. 또한, 깊이 방향에서 농도에 차이가 발생했기 때문에 농도 범위로 하여 나타낸다.
[표 1]
Figure pct00001
표 1의 실시예 1과 비교예 3의 대비로부터, 본 발명의 방법으로 제작한 금속 산화물 반도체막은, 자외선 조사에 의하여 막중의 수소 농도 및 탄소 농도가 저감되어 있는 것을 알 수 있다.
[평가]
<트랜지스터 특성>
제작한 각 간이형 TFT에 대하여, 반도체 파라미터·애널라이저 4156C(애질런트 테크놀로지 가부시키가이샤제)를 이용하여, 트랜지스터 특성 Vg-Id를 측정하고, 선형 이동도를 구했다.
트랜지스터 특성 Vg-Id의 측정은, 드레인 전압(Vd)을 +20V로 고정하고, 게이트 전압(Vg)을 -15V~+30V의 범위 내에서 변화시켜, 각 게이트 전압에 있어서의 드레인 전류(Id)를 측정함으로써 행했다.
또한, 비교예 1에 관해서는 온 오프 동작을 확인할 수 없어, 도체의 거동을 나타냈다.
또, 비교예 3에 관해서는 전기 전도성을 나타내지 않아, 절연체의 거동을 나타냈다.
평가 결과를 표 2에 나타낸다. 또, 실시예 1, 2 및 비교예 1, 2의 트랜지스터 특성 Vg-Id의 그래프를 도 11에 나타낸다. 또, 비교예 1, 4의 트랜지스터 특성 Vg-Id의 그래프를 도 12에 나타낸다.
[표 2]
Figure pct00002
표 2에 나타내는 바와 같이, 본 발명의 제조 방법으로 제작된 금속 산화물 반도체막을 구비하는 실시예의 간이형 TFT는, 비교예의 간이형 TFT에 비하여 선형 이동도가 크고, 높은 반도체 특성을 갖는 것을 알 수 있다.
여기에서, 실시예 1, 2 및 비교예 1, 2의 대비로부터, 금속 산화물 반도체 전구체막의 아연과 주석의 조성비를 0.7≤Sn/(Sn+Zn)≤0.9의 범위로 함으로써 선형 이동도를 크게 할 수 있는 것을 알 수 있다.
또, 실시예 1과 실시예 5, 6의 대비로부터, 전체 금속 성분 중의 주석 및 아연의 비율이 높을수록 선형 이동도를 크게 할 수 있는 것을 알 수 있다.
또, 실시예 1과 실시예 4의 대비로부터, 전화 공정에 있어서의 자외선의 조도를 크게 해도 선형 이동도는 변하지 않는 것을 알 수 있다. 이 점에서, 금속 산화물 반도체 전구체막의 전화에 필요 충분한 조도의 자외선을 조사하면 되는 것을 알 수 있다.
또, 실시예 1~4로부터 250℃ 이하의 저온의 가열로도 선형 이동도를 크게 할 수 있는 것을 알 수 있다.
또, 도 12에 나타내는 바와 같이, 비교예 1 및 비교예 4는, 모두 도체의 거동을 나타내고 있지만, 자외선 조사를 행한 비교예 1보다, 자외선 조사를 행하고 있지 않은 비교예 4가 전자 전달 특성이 높아지는 것을 알 수 있다. 이 점에서, 자외선 조사 처리의 효과를 얻기 위해서는, 아연과 주석의 조성비의 범위를 적절히 선택할 필요가 있는 것을 알 수 있다.
이상으로부터 본 발명의 효과는 명확하다.
10 박막 트랜지스터
12 기판
14 활성층(산화물 반도체층)
16 소스 전극
18 드레인 전극
20 게이트 절연막
22 게이트 전극
30, 40, 50 박막 트랜지스터
100 액정 표시 장치
102, 202, 216 패시베이션층
104 화소 하부 전극
106 대향 상부 전극
108 액정층
110 컬러 필터
112a, 112b 편광판
113, 220, 320 게이트 배선
114, 222, 322 데이터 배선
116, 318 콘택트 홀
118, 310 커패시터
200 유기 EL 표시 장치
208 하부 전극
210, 306 상부 전극
212 유기 발광층
214 유기 EL 발광 소자
224 구동 배선
300 X선 센서
302 전하 수집용 전극
304 X선 변환층
308 패시베이션막
312 커패시터용 하부 전극
314 커패시터용 상부 전극
316 절연막

Claims (14)

  1. 용매 및 금속 성분으로서 아연과 주석을 포함하는 용액을 기판 상에 도포하여 금속 산화물 반도체 전구체막을 형성하는 금속 산화물 반도체 전구체막 형성 공정과,
    상기 금속 산화물 반도체 전구체막을 가열한 상태에서 자외선 조사를 행함으로써, 상기 금속 산화물 반도체 전구체막을 금속 산화물 반도체막으로 전화시키는 전화 공정을 갖고,
    상기 금속 산화물 반도체 전구체막 중의 전체 금속 성분의 80% 이상이 아연 및 주석이며, 아연과 주석의 조성비가 0.7≤Sn/(Sn+Zn)≤0.9인 것을 특징으로 하는 금속 산화물 반도체막의 제조 방법.
  2. 청구항 1에 있어서,
    상기 금속 산화물 반도체 전구체막 중에 있어서의 인듐의 성분비가 5% 미만인 금속 산화물 반도체막의 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 전화 공정에 있어서, 자외선 조사 중의 상기 기판의 온도를 250℃ 이하로 유지하는 금속 산화물 반도체막의 제조 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 전화 공정에 있어서, 상기 금속 산화물 반도체 전구체막에 조사되는 자외선은, 파장 300nm 이하의 조도가 30mW/cm2 이상인 금속 산화물 반도체막의 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 전화 공정은, 산소를 1체적% 이상 포함하는 분위기 중에서 행해지는 금속 산화물 반도체막의 제조 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 금속 산화물 반도체 전구체막 중의 전체 금속 성분의 95% 이상이 아연 및 주석인 금속 산화물 반도체막의 제조 방법.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 용액이, 아연 및 주석의 금속염 또는 금속 할로젠화물을 용매에 용해하여 이루어지는 것인 금속 산화물 반도체막의 제조 방법.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 용매가, 메탄올, 메톡시에탄올, 또는 물인 금속 산화물 반도체막의 제조 방법.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 용액 중의 금속 성분의 농도가 0.01mol/L~1.0mol/L인 금속 산화물 반도체막의 제조 방법.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 기재된 금속 산화물 반도체막의 제조 방법을 이용하여 제작된 금속 산화물 반도체막.
  11. 청구항 10에 있어서,
    이차 이온 질량 분석법에 의한 막중의 탄소 농도가 1×1019atoms/cm3 이상 1×1020atoms/cm3 이하인 금속 산화물 반도체막.
  12. 청구항 10 또는 청구항 11에 있어서,
    이차 이온 질량 분석법에 의한 막중의 수소 농도가 2×1022atoms/cm3 이상 4×1022atoms/cm3 이하인 금속 산화물 반도체막.
  13. 청구항 10 내지 청구항 12 중 어느 한 항에 기재된 금속 산화물 반도체막을 포함하는 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터.
  14. 청구항 13에 기재된 박막 트랜지스터를 포함하는 전자 디바이스.
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