KR20170051154A - 소스/드레인 영역들 상에 금속 막을 형성하는 것을 포함하는, 반도체 소자들을 형성하는 방법들 - Google Patents

소스/드레인 영역들 상에 금속 막을 형성하는 것을 포함하는, 반도체 소자들을 형성하는 방법들 Download PDF

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Abstract

반도체 소자를 형성하는 방법들이 제공된다. 반도체 소자를 형성하는 방법은, 반도체 소자의 더미 게이트 구조체를 금속 게이트 구조체로 대체한 이후에, 반도체 구조체들 각각의 소스/드레인 영역들 상에 금속 막을 형성하는 것을 포함한다. 상기 방법은, 적어도 하나 이상, 그러나 전부는 아닌, 반도체 구조체들 상의 금속 막들과 중첩되는 컨택 구조체를 형성하는 것을 포함한다. 이에 더하여, 상기 소스/드레인 영역들 사이에는 절연 물질이 제공된다.

Description

소스/드레인 영역들 상에 금속 막을 형성하는 것을 포함하는, 반도체 소자들을 형성하는 방법들{METHODS OF FORMING SEMICONDUCTOR DEVICES, INCLUDING FORMING A METAL LAYER ON SOURCE/DRAIN REGIONS}
본 발명은 일반적으로 반도체 소자들에 관한 것으로, 더욱 구체적으로는, 소스/드레인 영역들 상의 막들을 포함하는 반도체 소자들에 관한 것이다.
반도체 소자의 성능은 기생 저항 및 기생 캐패시턴스에 의해 저하될 수 있다. 일 예로, 기생 저항 및 기생 캐패시턴스는 바람직하지 않은 요소들로서, 진보된 CMOS 소자들의 성능을 저하시킬 수 있다. 따라서, 반도체 소자들의 집적화에 따라, 기생 저항 및 기생 캐패시턴스를 감소시키는 것이 우수한 교류(AC) 성능을 갖는 소자들을 획득하는 데 도움이 될 수 있다.
본 발명은 낮은 기생 저항 및 기생 캐패시턴스를 갖고, 우수한 성능을 갖는 소자를 제공하고자 한다.
본 발명의 개념의 다양한 실시예들에 따른 반도체 소자를 형성하는 방법이 제공될 수 있다. 방법은 더미 게이트 구조체를 금속 게이트 구조체로 대체하는 것을 포함할 수 있다. 방법은 각각의 반도체 구조체들의 서로 이격된 소스/드레인 영역들 위에 오프닝을 형성하는 것을 포함할 수 있다. 방법은 상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체한 후, 상기 오프닝 내의 상기 서로 이격된 소스/드레인 영역들 상에 금속 막을 형성하는 것을 포함할 수 있다. 방법은 상기 금속 막 상에 제 1 절연 물질을 형성하는 것을 포함할 수 있다. 상기 제 1 절연 물질 및/또는 상기 금속 막을 형성하기 전에 형성된 제 2 절연 물질은 상기 서로 이격된 소스/드레인 영역들 사이에 형성될 수 있다. 더욱이 방법은 상기 제 1 절연 물질 내에 상기 금속 막과 부분적으로 중첩하는 컨택 구조체를 형성하는 것을 포함할 수 있다.
다양한 실시예들에서, 상기 오프닝을 형성하는 것은 상기 서로 이격된 소스/드레인 영역들 각각의 적어도 일 부분을 노출하는 것을 포함할 수 있다. 선택적으로, 상기 오프닝을 형성하는 것은 상기 서로 이격된 소스/드레인 영역들 각각 상의 실리사이드 막 또는 식각 정지 막의 적어도 일부분을 노출하는 것을 포함할 수 있다.
다양한 실시예들에 따르면, 서로 인접하는 상기 소스/드레인 영역들은 서로 적어도 5 nm 이격될 수 있다. 더욱이, 상기 반도체 구조체는 각각의 핀 형상의 반도체 구조체들을 포함하고, 그리고 상기 컨택 구조체를 형성하는 것은, 상기 핀 형상의 반도체 구조체들 중 어느 하나의 위에 상기 컨택 구조체를 형성하는 것을 포함할 수 있다.
다양한 실시예들에서, 상기 오프닝은 트렌치일 수 있고, 상기 금속 막을 형성하는 것은 상기 트렌치 내에 상기 금속 막을 형성하는 것을 포함할 수 있다. 방법은 상기 트렌치의 측벽들로부터 상기 금속 막의 제 1 부분들을 제거하는 것을 더 포함하는 것, 그리고 상기 제 1 절연 물질을 형성하는 것은, 상기 트렌치의 측벽들로부터 상기 금속 막의 제 1 부분들을 제거한 이후에 상기 트렌치 내에 잔류하는 상기 금속 막의 제 2 부분들 상에 상기 제 1 절연 물질을 형성하는 것을 포함할 수 있다. 상기 제 1 절연 물질의 제 1 두께는 상기 금속 막의 상기 제 2 부분들의 제 2 두께와 동일하거나 상기 제 2 두께보다 두껍고, 상기 금속 막의 상기 제 2 부분들의 상기 제 2 두깨는 약 2 nm 내지 약 20 nm일 수 있다.
다양한 실시예들에 따르면, 상기 오프닝은 트렌치인 제 1 오프닝일 수 있다. 상기 제 1 절연 물질을 형성하는 것은 상기 트렌치 내에 상기 제 1 절연 물질을 형성하는 것을 포함할 수 있다. 더욱이, 상기 컨택 구조체를 형성하는 것은, 상기 제 1 절연 물질 내에 상기 트렌치보다 작은 제 2 오프닝을 형성하는 것을 포함할 수 있다. 컨택 구조체는 상기 제 2 오프닝 내에 형성될 수 있다. 일부 실시예들에서, 상기 금속 막을 형성하는 것은 상기 트렌치 내에 상기 금속 막을 방향성있게(directionally) 증착하는 것을 포함하고, 상기 이격된 소스/드레인 영역들 상의 상기 금속 막은 상기 트렌치의 측벽들 상의 상기 금속 막보다 두꺼울 수 있다.
다양한 실시예들에서, 방법은 상기 서로 이격된 소스/드레인 영역들 상에 식각 정지막을 형성하는 것을 더 포함할 수 있다. 상기 오프닝을 형성하는 것은, 상기 금속 막을 형성하기 전에 상기 서로 이격된 소스/드레인 영역들 상에 상기 식각 정지 막이 존재할 때 상기 오프닝을 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 상기 식각 정지 막을 형성하는 것은, 상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체하기 전에, 상기 서로 이격된 소스/드레인 영역들의 상면들 및 측면들 상에 상기 식각 정지 막을 형성하는 것을 포함할 수 있다. 더욱이, 일부 실시예들에서, 상기 금속 막을 형성하는 것은, 상기 서로 이격된 소스/드레인 영역들의 상면들 및 측면들 상에 상기 금속 막을 형성하는 것을 포함할 수 있다.
다양한 실시예들에 따르면, 상기 식각 정지 막을 형성하는 것은, 상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체하기 전에, 상기 서로 이격된 소스/드레인 영역들 상에 실리사이드 막을 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 상기 실리사이드 막을 형성하는 것은, 상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체하기 전에, 상기 서로 이격된 소스/드레인 영역들의 상면들 및 측면들 상에 상기 실리사이드 막을 형성하는 것을 포함할 수 있다.
다양한 실시예들에서, 상기 오프닝을 형성하는 것은, 상기 금속 막을 형성하기 전에, 상기 서로 이격된 소스/드레인 영역들 각각의 적어도 일 부분 위의 상기 제 2 절연 물질 내에 상기 오프닝을 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 상기 제 2 절연 물질 내에 상기 오프닝을 형성하는 것은, 상기 각각의 반도체 구조체들의 상기 서로 이격된 소스/드레인 영역들 사이의 상기 제 2 절연 물질을 적어도 부분적으로 제거하는 것을 포함하고, 상기 금속 막을 형성하는 것은, 상기 서로 이격된 소스/드레인 영역들의 상면들 및 측면들 상에 상기 금속 막을 컨포말하게 형성하는 것을 포함할 수 있다.
다양한 실시예들에 따르면, 상기 제 1 절연 물질을 형성하는 것은, 상기 서로 이격된 소스/드레인 영역들의 상기 상면들 및 상기 측면들 상에 상기 금속 막을 형성한 후에, 상기 서로 이격된 소스/드레인 영역들의 상기 측면들 사이에 상기 제 1 절연 물질을 형성하는 것을 포함할 수 있다. 선택적으로, 방법은 상기 금속 막을 형성하기 전에, 상기 서로 이격된 소스/드레인 영역들의 측면들 사이에 상기 제 2 절연 물질을 형성하는 것을 더 포함하되, 상기 금속 막을 형성하는 것은, 상기 서로 이격된 소스/드레인 영역들의 상면들 및 상기 서로 이격된 소스/드레인 영역들의 측면들 사이의 상기 제 2 절연 물질 상에 상기 금속 막을 형성하는 것을 포함할 수 있다. 상기 서로 이격된 소스/드레인 영역들 사이의 공간들은 대부분 상기 제 2 절연 물질로 채워질 수 있다.
반도체 소자를 형성하는 방법은, 다양한 실시예들에 따르면, 반도체 구조체들 상에 분리되는(unmerged) 소스/드레인 영역들을 형성하는 것을 포함할 수 있다. 방법은 더미 게이트 구조체를 금속 게이트 구조체로 대체하는 것을 포함할 수 있다. 방법은 더미 게이트 구조체를 금속 게이트 구조체로 대체한 이후에, 상기 분리되는 소스/드레인 영역들을 서로 연결하는 금속 막을 형성하는 것을 포함할 수 있다. 방법은 하나 이상, 그러나 전부는 아닌, 상기 반도체 구조체들 상의 상기 금속 막과 중첩되는 컨택 구조체를 형성할 수 있다. 더욱이, 상기 분리되는 소스/드레인 영역들 사이는 절연 물질로 채워질 수 있다.
다양한 실시예들에서, 상기 분리되는 소스/드레인 영역들 상의 상기 금속 막의 두께는 약 2 nm 내지 약 20nm이고, 서로 인접하는 분리되는 소스/드레인 영역들은 서로 적어도 약 5nm 이격될 수 있다. 더욱이, 상기 컨택 구조체를 형성하는 것은, 상기 금속 막의 전체 최상부 면의 반보다 적은 영역 상에 상기 컨택 구조체를 형성하는 것을 포함할 수 있다.
다양한 실시예들에 따르면, 상기 반도체 구조체들 중 하나의 핀 구조체 상에 상기 더미 게이트 구조체를 형성하는 것을 더 포함할 수 있다. 상기 더미 게이트 구조체를 대체하는 것은 상기 더미 게이트 구조체를 제거하는 것 및 상기 더미 게이트 구조체 대신에 상기 금속 게이트 구조체를 형성하는 것을 포함할 수 있다. 방법은 상기 분리되는 소스/드레인 영역들 각각의 적어도 일부분을 가로지르는 트렌치를 형성하는 것을 포함할 수 있다. 상기 금속 막을 형성하는 것은 상기 트렌치 내에 상기 금속 막을 형성하는 것을 포함할 수 있다. 더욱이, 방법은 상기 금속 막 상에 상기 절연 물질 및/또는 또 다른 절연 물질을 형성하는 것을 포함할 수 있다.
반도체 소자를 형성하는 일 방법은, 다양한 실시예들에 따르면, 반도체 소자의 더미 게이트 구조체를 금속 게이트 구조체로 대체한 이후에, 각각의 핀 형상의 반도체 구조체들의 소스/드레인 영역들 상에 금속 막을 형성하는 것을 포함할 수 있다. 상기 서로 인접하는 소스/드레인 영역들은 서로 적어도 약 2 nm 이격될 수 있다. 방법은 상기 금속 막 상에 절연 물질을 형성하는 것을 포함할 수 있다. 상기 절연 물질, 및/또는 상기 금속 막이 형성되기 전에 형성된 고립/분리 영역은 상기 소스/드레인 영역들 사이에 형성될 수 있다. 더욱이, 방법은 상기 절연 물질 내에 상기 금속 막의 일 부분과 접촉하는 컨택 구조체를 형성할 수 있다.
다양한 실시예들에서, 상기 소스/드레인 영역들 상의 상기 금속 막의 두께는 약 2 nm 내지 약 20 nm이고, 서로 인접하는 상기 소스/드레인 영역들은 서로 약 5 nm 이격될 수 있다. 방법은 상기 방법은, 상기 소스/드레인 영역들 각각의 적어도 일 부분을 가로지르는 트렌치를 형성하는 것을 더 포함할 수 있다. 상기 금속 막을 형성하는 것은, 상기 트렌치 내의 상기 금속 막을 형성하는 것을 포함할 수 있다. 상기 금속 막 상에 상기 절연 물질을 형성하는 것은, 상기 트렌치 내의 상기 금속 막 상에 제 1 절연 물질을 형성하는 것을 더 포함할 수 있다. 상기 방법은, 상기 제 1 절연 막의 일 부분을 제거하여 상기 금속 막의 수직적으로 연장되는 부분들을 노출하는 것을 더 포함할 수 있다. 상기 방법은, 상기 노출된 상기 금속 막의 상기 수직적으로 연장된 부분들을 제거하는 것을 더 포함할 수 있다. 더욱이, 상기 방법은, 상기 금속 막의 상기 수직적으로 연장된 부분들을 제거한 이후에, 상기 금속 막 및 상기 제 1 절연 막 위에 제 2 절연 막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따른 다른 방법들 및 소자들은, 후술되는 도면들 및 기술된 설명들을 참조하여, 해당 기술 분야의 통상의 기술자들에게 명백하게 도출될 수 있다. 이러한 부가적인 방법들 및 소자들은 설명들과 함께 의도된 것일 뿐, 본 발명의 범위 내에 속하며, 기재된 청구항들에 의해 보호될 수 있다. 더욱이, 본 발명에 기술된 모든 실시예들은, 어떠한 방식 및/또는 조합으로 서로 분리되거나 결합될 수 있다.
본 발명의 개념에 따르면, 낮은 기생 저항 및 기생 캐패시턴스를 갖고, 우수한 성능을 갖는 소자를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 개념들에 의한 다양한 실시예들에 따른 반도체 소자들을 보여주는 단면도들이다.
도 2a 및 도 2b는 본 발명의 개념들의 다양한 실시예들에 따른 반도체 소자들을 형성하는 공정들을 보여주는 플로우 차트들이다.
도 3a 내지 도 5은 본 발명의 개념들의 다양한 실시예들에 따른 반도체 소자들을 형성하는 과정들을 보여주는 단면도들이다.
여기에 사용된, "분리된(unmerged)"라는 용어는, 인접하는 구조체들의 소스들(또는 드레인들)을 형성하는 반도체 물질들 사이의 갭들(대향되는 부분들 사이의 어떤한 물리한 접촉 대신)을 의미한다. 반면에, 소스/드레인 영역들이 반도체 핀들을 갖는 소자 내에서 서로 연결된(merged) 경우, 핀들의 하부에 인접한 랩 어라운드(wrap-around) 금속 컨택을 제공할 수 없다. 핀들의 높이가 높은 경우, 상부 컨택은 작은 금속 및/또는 소스/드레인 컨택 면적을 야기하고, 이에 따라 큰 접촉 저항을 가질 수 있다. 더욱이, 상부 컨택들을 사용할 때 핀의 하부에 인접한 전류 밀도가 낮아지므로, 확산 저항(spreading resistance) 및 연장 저항(extension resistance) 또한 커질 수 있다. 깊게 리세스된 컨택들을 사용할 때의 가능한 일 해결책은, 접촉 면적을 증가시키고 핀의 하부로 향하는 더 큰 전류 밀도들을 제공하는 것이다. 그러나, 깊은 리세스들은, 기판으로부터 유도된 변형을 현저하게 감소시킬 수 있다(예를 들어, 하부의 스트레인 완화된 버퍼(Strain Relaxed Buffer: SRB)가 스트레서로 사용된 경우). 따라서, 깊은 리세스들은 좋은 해결책이 아닐 수 있고, 소자 성능에 손상을 미칠 수 있다. 그러나, 여기에 기술된 다양한 실시예들은, SRB에 의해 유도된 변형 의 성능 향상의 감소없이, 낮은 기생 저항 및 낮은 기생 캐패시턴스를 공급할 수 있다. 일 예로, 여기에 기술된 다양한 실시예들은 부분적인 스트랩을 획득할 수 있는 공정들을 제공할 수 있고, 분리되는 소스/드레인 영역들을 갖는 복수의 핀들에 낮은 기생 캐패시턴스 컨택들을 제공할 수 있다.
여기에 기술된 다양한 실시예들은, 분리되는 소스들 및 드레인들을 갖는 핀 형상의 전계 효과 트랜지스터들(FinFETs), 또는 나노-시트들과 같은 구조체들에 낮은 기생 저항 및 낮은 캐패시턴스(RC) 컨택들을 획득할 수 있는 공정들을 제공할 수 있다. 공정들은, ⅰ) 랩 어라운드(wrap-around) 컨택들을 갖고, 따라서 분리되는 핀들에 기생 저항을 감소시키는 구조, 그리고 ⅱ) 부분적인 컨택 홀 오프닝 스트랩들(인접하는 핀들의 소스/드레인 영역들과 연결되는 추가적인 박막을 제공함으로써)을 갖고, 게이트-투-컨택(gate-to-contact) 캐패시턴스를 감소시키는 구조를 제공할 수 있다.
여기에 사용된, "랩 어라운드 컨택들(wrap-around contacts)"이란 용어는, 분리된 소스/드레인 영역들(예를 들어, 분리된 소스/드레인 영역들의 상면들로부터 측면들로 연속적으로 연장도록)을 둘러싸는 컨택들을 지칭할 수 있다. 특히, 여기에 기술된 다양한 실시예들의 공정들에 따르면, (a) 랩 어라운드 컨택들 및 (b) 컨택 플러그가 소스/드레인 스트랩과 부분적으로 중첩된(결과적으로 게이트 돌출부) 것을 제공할 수 있고, 따라서 더 낮은 게이트-투-컨택 기생 캐패시턴스 뿐만 아니라 더 낮은 기생 저항을 야기할 수 있다. 랩 어라운드된 분리된 소스/드레인 영역들은, 높이가 높은 핀들에서 조차 더 낮은 기생 저항을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 개념들에 의한 다양한 실시예들에 따른 반도체 소자들을 보여주는 단면도들이다. 도 1a를 참조하면, 반도체 소자는 복수의 반도체 구조체들(100)을 포함하는 구조를 포함할 수 있다. 일부 실시예들에서, 반도체 구조체들(100)은 각각의 핀 형상의 구조체들일 수 있다. 도 1a에는 4개의 핀 형상의 반도체 구조체들(100A-100D)이 도시되었으나, 본 발명의 개념들은 이에 한정되지 않고, 더 많거나 더 적은 반도체 구조체들(100)을 포함할 수 있다. 일 예로, 2개, 3개, 4개, 5개, 6개, 또는 그 이상의 반도체 구조체들(100)을 포함할 수 있다.
반도체 구조체들(100)의 각각은, 개별적인 소스/드레인 영역들(110)을 가질 수 있다. 일 예로, 도 1a는 핀 형상의 반도체 구조체들(100A-100D) 상의 각각의 소스/드레인 영역들(110A-110D)을 도시한다. 소스/드레인 영역들(110A-110D)은 핀 형상의 전계 효과 트랜지스터(FinFET)의 소스/드레인 영역들일 수 있다. 도 1a에 도시된 바와 같이, 소스/드레인 영역들(110)은 제 1 방향(D1)을 따라 서로 이격될 수 있는 바, 이하, "분리된(unmerged)" 소스/드레인 영역들로 지칭한다. 다시 말해서, 소스/드레인 영역들(110)은 그들 사이에 갭들을 포함하고, 소스/드레인 영역들(110)의 대향되는 부분들(facing portions)은 서로 접촉하지 않는다. 일 예로, 서로 인접하는 소스/드레인 영역들(110)은 서로 적어도 약 2nm 만큼 이격될 수 있다. 일부 실시예들에서, 제 1 방향(D1)을 따라, 서로 인접하는 소스/드레인 영역들(110) 사이의 가장 인접한 거리(예를 들어, 거리(d11))는 적어도 약 5 nm일 수 있다.
반도체 구조체들(100)은 또한, 제 1 방향(D1)을 따라 서로 이격될 수 있다. 서로 인접하는 반도체 구조체들(100) 사이 및/또는 서로 인접하는 소스/드레인 영역들(110) 사이에 절연 물질(105)이 제공될 수 있다. 따라서, 절연 물질(105)을 이하, 분리 영역이라 칭하여 질 수 있다. 특히, 절연 물질(105)은 제 1 방향(D1)을 따라 서로 이격된 반도체 구조체들(100A-100D)의 활성 영역들을 정의하는 분리 막/영역을 제공할 수 있다.
소스/드레인 영역들(110)은 금속 막(120)에 의해 서로 연결(예를 들어, 전기적으로 연결)될 수 있다. 금속 막(120)은 임의의 금속 박막(따라서, 실리사이드들과 같은 반도체 금속 합금들에 한정되지 않는다)일 수 있다. 일부 실시예들에서, 도 1a에 도시된 바와 같이, 금속 막(120)은 어느 하나의 소스/드레인 영역(110A)의 상면으로부터 복수의 다른 소스/드레인 영역들(110B-110D)의 개별적인 상면들까지 연속적으로 연장될 수 있다. 제 1 절연 물질(135) 및 컨택 구조체(145)가 금속 막(120) 상에 형성될 수 있다.
도 1b를 참조하면, 선택적으로, 금속 막(120)이 개별적인 소스/드레인 영역들(110)의 상면들 뿐만 아니라, 측면들 상에 형성될 수 있다. 다시 말해서, 금속 막(120)은 소스/드레인 영역들(110)을 둘러쌀 수 있다. 더욱이, 제 1 절연 물질(135)이 인접하는 소스/드레인 영역들(110)의 개별적인 측면들 사이에 선택적으로 형성될 수 있다. 일 예로, 도 1b는 소스/드레인 영역(110C)의 일 측면과 소스/드레인 영역(110D)의 일 측면 사이에 형성된 제 1 절연 물질(135)을 도시한다. 제 1 절연 물질(135) 상에 추가적으로, 제 2 절연 물질(135')이 선택적으로 형성될 수 있다. 일 예로, 제 2 방향(D2)을 따라 수직적으로 이동하면, 제 1 절연 물질(135)이 소스/드레인 영역들(110)의 상면들 상의 금속 막(120)의 상면과 인접한 위치(135TS)에서 제 2 절연 물질(135')으로 전이할 수 있다. 더욱이, 본 발명의 개념들은, 절연 물질들(105, 135, 및/또는 135')이 동일한 절연 물질의 서로 다른 막들/영역들인 경우와 서로 다른 절연 물질들인 경우를 포함한다.
다시 도 1a 및 도 1b를 참조하면, 본 발명의 개념들은 소스/드레인 영역들(110A-110D) 사이에 대부분이 절연 물질(105)을 갖고(도 1a 참조), 및/또는 대부분이 제 1 절연 물질(135)를 가지므로(도 1b 참조), 소스/드레인 영역들(110A-110D) 사이에 대부분이 금속을 포함하는 것보다 낮은 캐패시턴스를 제공할 수 있다.
도 2a 및 도 2b는 본 발명의 개념들의 다양한 실시예들에 따른 반도체 소자들을 형성하는 공정들을 보여주는 플로우 차트들이다. 도 2a 및 도 2b는 도 1a 및 도 1b에 도시된 구조체들을 형성하는 공정들을 도시한다.
도 2a를 참조하면, 도 1a 및 도 1b에 도시된 반도체 소자 구조체들을 형성하는 공정들은 더미 게이트 구조체를 금속 게이트 구조체로 대체하는 것(블록 210)을 포함한다. 특히, 블록 210의 공정(들)은 금속 게이트 대체(Replacement Metal Gate: RMG) 공정을 포함할 수 있다.
일부 실시예들에서, 금속 게이트 구조체는 복수의 반도체 구조체들(100A-100D) 상에 형성될 수 있다. 일 예로, 금속 게이트 구조체는 제 1 방향(D1)을 따라 각각의 반도체 구조체들(100A-100D)의 위로 연장될 수 있다. 예를 들어, 더미 게이트 구조체 및 금속 게이트 구조체는 미국 특허 출원번호 14/878,230(Method of forming semiconductor devices including conductive contacts on source/drains)에 기술된 공정들에 따라 형성될 수 있다. 일 예로, 미국 특허 출원번호 14/878,230의 도 4 내지 도 7에 도시된 공정들은 본 발명에 개시된 더미 게이트 구조체 및 금속 게이트 구조체들을 형성하는 것에 이용될 수 있다.
도 1a 및 도 1b에 도시된 반도체 소자 구조체들을 형성하는 공정들은 또한, 서로 이격된 복수의 소스/드레인 영역들(110) 상에 오프닝(예를 들어, 도 3a 및 도 4b를 참조하여 설명할 오프닝(130))을 형성하는 것(블록 220)을 포함할 수 있다. 일 예로, 블록 220의 공정(들)은, 도 1a 및 도 1b의 분리된 소스/드레인 영역들(110A-110D) 위에 오프닝(130)을 형성하는 것을 포함할 수 있다. 인접하는 소스/드레인 영역들(110) 사이의 최단 거리는(예를 들어, 제 1 방향(D1)을 따라, 소스/드레인 영역(110C) 및 소스/드레인 영역(110D) 사이의 가장 짧은 거리(d11)) 약 2 nm 내지 5 nm 이거나 또는 그 이상일 수 있다.
일부 실시예들에서, 오프닝(130)은 트렌치로 지칭될 수 있다. 특히, 오프닝(130)은 소스/드레인 영역들(110)을 전부 노출하는 연장된 트렌치 형상의 오프닝일 수 있다. 다시 말해서, 트렌치의 형상은 컨택이 요구되는 소스들 및/또는 드레인들의 전체 영역과 중첩될 수 있다. 일 예로, 4개의 핀 형상을 갖는 디자인에서, 트렌치는 4개의 핀들 각각의 소스 또는 드레인 영역들과 중첩될 수 있다.
더미 게이트 구조체를 대체하는 것(블록 210) 및 오프닝(130)을 형성하는 것(블록 220) 이후에, 반도체 소자 구조체들을 형성하는 공정들은 오프닝(130) 내에 금속 막(120)을 형성하는 것(블록 230)을 포함할 수 있다. 특히, 복수의 소스/드레인 영역들(110A-110D)이 서로 전기적으로 연결되도록 금속 막(120)이 형성될 수 있다. 금속 막(120)은 다른 금속 형성 기술들 중에서, 일 예로, 원자층 증착 방법(ALD)와 같은, 컨포말한 증착 기술을 통해 형성될 수 있다. 더미 게이트 구조체를 대체하는 것(블록 210) 이후에 금속 막(120)을 형성하는 것(블록 230)의 이점은, 더미 게이트 구조체를 대체하는 것(블록 210) 이전에 금속 막(120)을 형성하는 것(블록 230)에 비해, 금속 막(120)이 RMG 열 부하를 견뎌내야 하는 부담을 필요없게 할 수 있다.
금속 막(120)의 형성은, 접촉 저항을 향상시키기 위한 후술하는 다양한 공정들, 불순물들의 플라즈마 도핑(PLAD) 주입 및 분리(segregation) 공정(레이저-어닐 또는 다른 열 공정들과 같은 어닐 공정에 의해 수행되는), 또는 금속 확산 및/또는 소스/드레인 영역들(110A-110D)의 표면들에서의 반응을 제공하는 어닐 공정을 수반할 수 있다. 일 예로, 레이저 스파이크 어닐링(LSA) 공정, 또는 그와 유사한 공정은, 금속 막(120)의 형성 이후에 수행될 수 있다. 추가적 또는 선택적으로, 사전-비정질화(pre-amorphization) 주입들, 또는 낮은 접촉 저항을 야기하는 것으로 알려진 다른 기술들이 수행될 수 있다.
일부 실시예들에서, 금속 막(120)과 소스/드레인 영역들(110A-110D)의 물질 사이의 반응은, 금속 막(120)과 소스 및/또는 드레인 영역들의 물질 사이에 화합물을 형성할 수 있다. 이 반응은, 완전 반응(complete reaction) 또는 부분적 반응(partial reaction)일 수 있다. 다시 말해서, 소스/드레인 영역들(110A-110D) 상의 금속 막(120)의 전체가 반응할 수 있고, 선택적으로, 소스/드레인 영역들(110A-110D) 상의 금속 막(120)의 일부만이 반응할 수 있다.
블록 230의 공정 이후에, 오프닝(130) 내의 금속 막(120) 상에 제 1 절연 물질(135)을 형성하는 것을 포함할 수 있다. 일 예로, 제 1 절연 물질(135)은 다른 절연 물질 형성 공정들 중에서, 산화물 증착을 통해 형성될 수 있다.
더욱이, 공정들은, 금속 막(120)과 단지 부분적으로 중첩하는 컨택 구조체(145)를 형성하는 것(블록 250)을 포함할 수 있다. 일 예로, 컨택 구조체(145)는 하나 또는 그 이상의, 그러나 전부는 아닌, 소스/드레인 영역들(110) 상의 금속 막(120)의 일부와 중첩될 수 있다. 예를 들어, 컨택 구조체(145)는 금속 막(120)의 전체 최상면의 반보다 적은 영역 상에 형성될 수 있다. 일부 실시예들에서, 컨택 구조체(145)는 제 1 절연 물질(135) 내에 형성될 수 있다.
도 2b를 참조하면, 도 2a에 도시된 블록 210 공정의 세부 공정들이 도시된다. 일 예로, 도 2a의 블록 210의 공정은, 핀 구조체(예를 들어, 하나 또는 그 이상의 핀 형상의 반도체 구조체들(100A-100D)) 상에 더미 게이트 구조체를 형성하는 것(블록 210A)을 포함할 수 있다. 도 2a에 참조하여 설명된 바와 같이, 미국 특허 출원번호 14/878,230(예를 들어, 미국 특허 출원번호 14/878,230의 도 4 참조)의 공정들을 참조하여 더미 게이트 구조체가 형성될 수 있다.
도 2a의 블록 210의 공정은 또한, 복수의 핀 구조체들 상에 분리된 소스/드레인(S/D) 영역(110)들을 형성하는 것(블록 210B)을 포함할 수 있다. 일 예로, 블록 210B의 공정(들)은 핀 형상의 반도체 구조체들(100A-100D) 상에 소스/드레인 영역들(110A-110D)을 각각 형성하는 것을 포함할 수 있다. 특히, 소스/드레인 영역들(110A-110D)은 인접하는 핀들 상에 그 사이를 분리하여 형성될 수 있다. 소스/드레인 영역들(110A-110D)은, ⅰ) 제한된 소스/드레인 재성장을 수반하는 작은 소스/드레인 리세스, ⅱ) 이전의 리세스 공정 없이 핀들 주위에 얇은 에피택셜 성장, 또는 ⅲ) 리세스 공정 또는 소스/드레인 영역들(110A-110D)의 성장 없이 형성될 수 있다. RMG 공정이 완료되기 전(예를 들어, 도 2b의 블록 210E 및 블록 210F의 공정들이 수행되기 이전)에, 소스/드레인 영역들(110A-110D)이 형성될 수 있다. 일부 실시예들에서, 핀 측부들의 많은 부분(예를 들어, 70% 이상)이 절연 물질(예를 들어, 절연 물질들 105, 135)에 의해 뒤덮여지지 않는 것이 유리할 수 있다.
일부 실시예들에서, 핀 형상의 반도체 구조체들(100A-100D) 상에, 에피택셜 성장에 의해 소스/드레인 영역들(110A-110D)이 각각 형성될 수 있다. 에피택셜 막은 다양한 다른 방법들로 성장될 수 있으나, 에피택셜 막을 형성하는 일 예는, 핀을 리세싱하지 않고 핀 주위(예를 들어, 핀 형상의 반도체 구조체들(100A-100D) 중 어느 하나)에 에피택셜 막을 성장시키는 것일 수 있다. 일 예로, 소스/드레인 영역(110D)은 반도체 구조체(100D)의 상면으로부터 제 2 방향(D2)을 따라 약 3 nm 만큼 연장될 수 있다. 더욱이, 소스/드레인 영역(110D)은 반도체 구조체(100D)의 각각의 측면들로부터, 제 1 방향(D1)을 따라 수평적으로 약 8 nm 만큼 성장할 수 있다.
도 2b를 참조하면(도 2a의 블록 210을 함께 참조하면), 공정들은 분리된 소스/드레인 영역들(110) 상에 식각 정지 막(예를 들어, 도 3a 및 4b를 참조하여 이하 기술될 식각 정지 막(115))을 형성하는 것(블록 210C)을 선택적으로 포함할 수 있다. 따라서, 도 1a 및 도 1b의 구조체들은, 선택적으로 소스/드레인 영역들(110)과 금속 막(120) 사이의 식각 정지 막(115)을 포함할 수 있다. 그러므로, 오프닝(130)을 통해 노출(도 2a의 블록 220)된 이후에, 그 뒤에 형성되는 금속 막(120)(도 2a의 블록 230)은, 식각 정지 막(115) 상에 직접 형성되거나 또는 소스/드레인 영역들(110) 상에 직접 형성될 수 있다. 일부 실시예들에서, 식각 정지 막(115)은 반도체 물질(예를 들어, 블록 210B의 소스/드레인 영역들)의 에피택셜 성장 후 RMG 공정 완료 이전에 수행되는 블랭킷 실리사이드(blanket silicide) 공정에 의해 형성된 금속 실리사이드 막일 수 있다.
인접하는 소스/드레인 영역들(110) 사이의 물질을 제거할 때(예를 들어, 오프닝(130)을 형성할 때), 식각 정지 막(115)은 소스/드레인 영역들(110)을 중대한 침식(또는 식각)으로부터 보호할 수 있다. 식각 정지 막(115)은 질화 막일 수 있다. 일부 실시예들에서, 식각 정지 막(115)은 소스/드레인 영역들(110)의 물질과 증착된 물질의 반응에 의해 형성된, 반응된 금속 막일 수 있다. 일 예로, 소스/드레인 물질이 실리콘(Si)인 경우, 반응된 금속 막은 실리사이드일 수 있다. 이것은 자기 정렬 공정(예를 들어, 소스/드레인 물질이 실리콘인 경우 실리사이드 공정)에서 형성될 수 있다. 일 예로, 탄탈륨-반응 화합물(실리콘 소스/드레인의 탄탈륨 실리사이드와 같은)이 형성될 수 있다. 일부 실시예들에서, 다른 내화성 금속들의 반응된 화합물들(탄탈륨이 아닌, 예를 들어, 몰리브네늄의 화합물 등)이 대신 사용될 수 있다. 이와는 달리, 코발트 실리사이드가 형성될 수 있다.
일부 실시예들에서, 코발트 실리사이드 박막이 에피택셜 성장될 수 있다. 일 예로, 코발트 및 소스/드레인 물질 사이에 얇은 티타늄 막을 사용하는 티타늄-매개 에피택셜 공정을 이용하여, 에피택셜 코발트 실리사이드를 형성할 수 있다. 이와는 달리, 다른 종류들의 계면 막들(케미컬 옥사이드들 등과 같은)을 이용하여 에피택셜 코발트 실리사이드를 획득할 수 있다. 블록 210C에서 실리사이드가 형성되는 일부 실시예들은, 다른 기술들 중에서 ⅰ) 금속 증착 이전에 수행되는 사전-비정질화(pre-amorphization) 주입들(예를 들어, 플라즈마 도핑(PLAD) 또는 다른 주입 기술들을 이용한), 또는 ⅱ) 불순물 편석(segregation)(예를 들어, 금속 또는 실리사이드 내로 주입 및 어닐 공정 수반)과 같은, 낮은 접촉 저항을 획득하기 위한 기술들을 사용할 수 있다.
식각 정지 막(115)이 금속이고 전도성(예를 들어, Rs<150 ohm/sq)을 갖고, 핀 높이의 많은 부분(예를 들어, >70% 이상)을 이미 충분하게 감싸도록 제공된 경우, 단지/주로 분리된 소스/드레인 영역들(110)의 상부 부분들(반도체 구조체들(100) 상의)을 덮지 않도록 오프닝(130)이 형성될 수 있다. 이와는 달리, 오프닝(130)은 소스/드레인 영역들(110)의 측면들을 부분적으로 덮지 않을 수 있다. 일부 실시예들에서, 오프닝(130)은 소스/드레인 영역들(110)의 측면들의 많은 부분을 덮지 않을 수 있다.
일 예로, 식각 정지 막(115)이 금속이 아니거나 소스/드레인 영역들(110)의 측면들의 많은 부분(예를 들어, 70% 이상)을 둘러싸지 않거나 또는 충분한 전도성을 갖지 않는 경우(예를 들어, Rs>150 ohm/sq), 분리된 소스/드레인 영역들(110) 사이의 산화물(또는 또 다른 절연 물질)을 식각하여 분리된 소스/드레인 영역들(110)을 덮지 않도록 함으로써, 소스/드레인 영역들(110)의 측면들을 노출하는(예를 들어, 핀 높이의 70% 이상) 오프닝(130)을 형성할 수 있다. 식각 정지 막(115)이 절연 막인 경우, 또는 충분한 컨택을 제공하지 않는 경우, 식각 정지 막(115)은 금속 막(120)을 형성하기 전에 분리된 소스/드레인 영역들(110)의 상면 및 노출된 측면들로부터 제거될 수 있다.
식각 정지 막(115)이 실리사이드를 포함하는 일부 실시예들의 경우, 금속 막(120)은 실리사이드를 통해 상호 확산하여 소스/드레인 영역들(110)에 새로운 계면을 형성할 수 있는 금속(예를 들어, 니켈, 또는 실리사이드를 형성하는데 사용되는 동일한 금속)을 포함할 수 있다. 이러한 점은, 접촉 저항을 감소시키는 데 유용할 수 있다.
더욱이, 도 2b를 참조하면(도 2a의 블록 210을 함께 참조하면), 공정들은 분리된 소스/드레인 영역들(110)의 상면 및 측면들 상에 절연 물질(105)을 형성하는 것(블록 210D)을 포함할 수 있다. 공정들은 또한, 더미 게이트 구조체 대신 금속 게이트 구조체를 형성하는 것(블록 210F) 뿐만 아니라, 더미 게이트 구조체를 제거하는 것(블록 210E)을 더 포함할 수 있다. 도 2a를 참조하여 설명된 바와 같이, 금속 게이트 구조체는 미국 특허 출원번호 14/878,230의 공정들(예를 들어, 미국 특허 출원번호 14/878,230의 도 6 및 도 7 참조)을 따라 형성될 수 있다. 일부 실시예들에서, 반도체 소자 내에 복수의 금속 게이트 구조체들이 형성될 수 있고, 복수의 금속 게이트 구조체들은 제 1 방향(D1) 및 제 2 방향(D2)에 수직한 방향(예를 들어, 도 1a의 페이지를 뚫고 들어가는 방향)을 따라 서로 이격될 수 있다. 도 2a 및 도 2b를 함께 참조하면, 본 발명의 실시예들은, 도 2b의 블록들 210A 내지 210F의 공정들은, 도 2a의 금속 막(120)을 형성하는 것(블록 230) 이전에 수행될 수 있다.
도 3a 내지 도 5는 본 발명의 개념들의 다양한 실시예들에 따른 반도체 소자들을 형성하는 공정들을 보여주는 단면도들이다. 특히, 도 3a 내지 도 3g는 도 2a 및 2b들의 공정들의 일부 실시예들에 따른 도 1a의 구조체를 형성하는 것을 보여주는 단면도들이다. 더욱이, 도 4a 내지 도 4j는 도 2a 및 2b의 공정들의 일부 실시예들에 따른 도 1b의 구조체를 형성하는 것을 보여주는 단면도들이다. 도 5는 도 4c의 변형예를 도시한다.
도 3a(도 2a의 블록 220에 대응)를 참조하면, 소스/드레인 영역들(110A-110D) 위에 오프닝(130)(예를 들어, 트렌치)이 형성된다. 절연 물질(105)의 일 부분들을 제거하여, 소스/드레인 영역들(110A-110D)의 상면들 각각의 적어도 일 부분을 노출하는 오프닝(130)을 형성할 수 있다. 이와는 달리, 소스/드레인 영역들(110A-110D) 상에 식각 정지 막(115)이 형성된 경우, 오프닝(130)은 소스/드레인 영역들(110A-110D)의 각각의 상면들의 적어도 일 부분 상의 식각 정지 막(115)을 노출할 수 있다.
도 3b(도 2a의 블록 230에 대응)를 참조하면, 오프닝(130) 내에 금속 막(120)이 형성될 수 있다. 금속 막(120)은 소스/드레인 영역들(110A-110D) 상에 약 2 nm 내지 20 nm 의 두께를 갖도록 형성될 수 있다. 금속 막(120)이 상대적으로 얇은 금속 막(게이트의 관점에서 볼 때, 작은 단면을 갖는)이므로, 금속 막(120)을 포함하는 반도체 소자들은 매우 작은 기생 저항들을 가질 수 있다.
일부 실시예들에서, 금속 막(120)은 오프닝(130) 내에 방향성 있게 증착되어, 소스/드레인 영역들(110A-110D) 상의 금속 막(120)은 오프닝(130)의 측벽들 상의 금속 막(120)보다 두꺼울 수 있다. 방향성 증착으로 인해, 금속 막(120)의 수직적으로 연장된(예를 들어, 측벽) 부분들(120s)의 제 1 방향(D1)을 따른 두께는, 소스/드레인 영역들(110A-110D) 상의 금속 막(120)의 부분들의 제 2 방향(D2)에 따른 두께보다 얇을 수 있다. 일 예로, 금속 막(120)은 소스/드레인 영역(110C) 상에 제 2 방향(D2)을 따라 약 2 nm 내지 20 nm 두께를 갖고, 금속 막(120)의 제 2 방향(D2)에 따른 두께는 금속 막(120)의 수직적으로 연장된 부분들(120s)의 제 1 방향(D1)에 따른 두께보다 두꺼울 수 있다. 특히, 소스/드레인 영역들(110A-110D)의 상부들만이 노출된 경우(또는 노출되는 측면들의 부분들이 매우 깊지 않은 경우), 방향성 증착은 오프닝(130) 하부 내 형성되는 금속 필름/막(120)(소스/드레인 영역들(110A-110D)의 상부와 전기적으로 연결된)이 오프닝(130)의 측벽들 상에 형성되는 금속 필름/막(120s)보다 두껍게 형성하는 것에 유리할 수 있다. 비록 방향성 금속 증착은 금속 막(120)을 형성하기 위한 하나의 방법일 뿐, 본 발명의 개념에 따르면, 금속 막(120)을 형성하기 위해 다른 종류의 금속 증착 공정이 사용될 수 있다.
도 3c를 참조하면, 금속 막(120)의 수직적으로 연장된 일 부분(120s)(예를 들어, 측벽)이 제거될 수 있다(예를 들어, 식각에 의해). 제거 공정은 소스/드레인 영역들(110A-110D) 너머 제 2 방향(D2)을 따라 연장된 절연 물질(105)의 측벽 부분들을 노출할 수 있다. 특히, 제거 공정은 오프닝(130)의 하부, 그러나 오프닝(130)의 상부 측면들 상은 아닌 곳에 금속 막(120)을 남길 수 있다. 다시 말해서, 오프닝(130)의 상부 부분으로부터 금속 막(120s)을 제거할 수 있고, 소스/드레인 영역들(110A-110D)의 상부 부분들의 금속 막(120)이 잔존할 수 있다. 금속 막(120)을 형성하기 위해 방향성 금속 증착이 사용되는 실시예들에서, 이방성 식각을 사용하여 오프닝(130)의 측벽들 상의 더 얇은 금속 막(120s)을 제거할 수 있고, 오프닝(130)의 하부에 더 두꺼운 금속 막(120)의 많은 부분들이 잔존할 수 있다.
도 3d(도 2a의 블록 240에 대응)를 참조하면, 도 3c의 제거 공정 이후에 오프닝(130) 내에 잔존하는 금속 막(120)의 부분들 상에 제 1 절연 물질(135)이 형성될 수 있다. 일부 실시예들에서, 제 1 절연 물질(135)은 도 3c의 제거 공정 이후에 오픈되는 오프닝(130)의 부분을 채울 수 있다.
도 3e를 참조하면, 제 1 절연 물질(135) 내에 컨택 오프닝(140)을 형성할 수 있다. 컨택 오프닝(140)의 제 1 방향(D1)으로의 두께는, 도 3a의 오프닝(130)의 제 1 방향(D1)으로의 두께보다 좁을 수 있다. 특히, 오프닝(130)이 소스/드레인 영역들(110A-110D) 각각의 적어도 일부와 중첩되는 반면에, 컨택 오프닝(140)은 하나 또는 그 이상의, 그러나 전부는 아닌, 소스/드레인 영역들(110A-110D) 상의 금속 막(120)과 중첩할 수 있다. 일 예로, 도 3e는 컨택 오프닝(140)이 금속 막(120)의 최상면의 적어도 일부분(전체 영역이 아닌)과 중첩/노출하는 것을 도시한다.
일부 실시예들에서, 컨택 오프닝(140)과 중첩/노출되는 금속 막(120)의 최상면의 일 부분은, 소스/드레인 영역들(110A-110D) 중 오직 어느 하나 상에 있을 수 있다. 다시 말해서, 컨택 오프닝(140)은 단지 하나의 핀(100)의 소스/드레인 영역(110) 상에 선택적으로 제공될 수 있다. 이와는 달리, 컨택 오프닝(140)과 중첩/노출되는 금속 막(120)의 최상면의 일 부분은, 소스/드레인 영역들(110A-110D) 중의 2개 또는 3개 (4개는 아닌) 상에 있을 수 있다. 컨택 오프닝(140)이 핀들(100A-100D)에 대해 수직한 제 1 방향(D1)에 따른 풀 스트랩 트렌치 컨택 오프닝(예를 들어, 오프닝(130))보다 짧은 길이를 가지므로, 이하, 컨택 오프닝(140)은 부분적 트렌치 컨택 오프닝으로 지칭될 수 있다. 더욱이, 컨택 오프닝(140)은 제 2 방향(D2)을 따라 아래로 연장되어, 각각의 소스/드레인 영역들(110A-110D)과 전기적으로 연결되는 어느 지점(예를 들어, 금속 막(120)의 및/또는 식각 정지 막(115)의 금속 실리사이드의 일 부분)에 도달할 수 있다.
도 3f 및 도 3g(도 2a의 블록 250에 대응)를 참조하면, 컨택 오프닝(140) 내에 컨택 구조체가 형성될 수 있다. 도 3g에 도시된 바와 같이, 컨택 구조체는 금속 컨택(145)을 포함할 수 있다. 더욱이, 도 3f를 참조하면, 컨택 구조체는 선택적으로 금속 컨택(145)을 형성하기 이전에 컨택 오프닝(140) 내에 형성된 라이너 금속 및/또는 배리어 금속(142)을 포함할 수 있다. 특히, 금속 컨택(145)을 형성하는 것은, 컨택 오프닝(140) 내에 라이너 금속 및/또는 배리어 금속(142)을 형성한 이후 금속으로 컨택 오프닝(140)을 채우는 것을 포함할 수 있다. 컨택 오프닝(140)이 오프닝(130)보다 좁은 폭을 가지므로, 컨택 오프닝(140) 내에 형성된 컨택 구조체(142/145)는 금속 막(120)과 부분적으로 중첩한다.
도 4a(도 2b의 블록 210D에 대응)를 참조하면, 소스/드레인 영역들(110A-110D)의 상면 및 측면들 상에 절연 물질(105)이 형성될 수 있다. 일부 실시예들에서, 도 4a에 도시된 공정(들)은 또한, 도 3a에 도시된 공정(들) 이전에 수행될 수 있다. 다시 말해서, 본 발명의 실시예들에 따르면, 소스/드레인 영역들(110A-110D)의 상면 및 측면들 상에 절연 물질(105)을 형성하는 것이 도 3a의 오프닝(130)이 형성되는 것보다 선행될 수 있다.
도 4b(도 2a의 블록 220에 대응)를 참조하면, 소스/드레인 영역들(110A-110D) 위에 오프닝(130)(예를 들어, 트렌치)가 형성된다. 도 4b의 오프닝(130)은 도 3a의 오프닝(130)보다 더 깊을 수 있다. 특히, 도 4b의 오프닝(130)의 형성은, 소스/드레인 영역들(110A-110D) 사이로부터 절연 물질(105)을 적어도 부분적으로 제거하는 것을 포함할 수 있다.
오프닝(130)은 소스/드레인 영역들(110A-110D)의 각각의 상면들의 적어도 일 부분을 노출할 수 있다. 선택적으로, 식각 정지 막(115)이 소스/드레인 영역들(110A-110D) 상에 형성된 경우, 오프닝(130)은 각각의 소스/드레인 영역들(110A-110D)의 상면들 상의 식각 정지 막(115)의 부분들을 노출할 수 있다. 더욱이, 도 4b에 도시된 바와 같이, 오프닝(130)은 각각의 소스/드레인 영역들(110A-110D)의 적어도 일 측면을 노출할 수 있다(또는 식각 정지 막(115)이 형성된 경우, 식각 정지 막(115)의 측면들을 노출할 수 있다).
일부 실시예들에서, 도 4a의 절연 물질(105)의 식각(예를 들어, 옥사이드 식각을 통해)하여 오프닝(130)을 형성할 수 있다. 식각의 결과로서, 소스/드레인 영역들(110A-110D)의 날카로운 코너들은 라운드될 수 있고, 소스/드레인 영역들(110A-110D)의 각각의 측면들은 제 1 방향(D1)을 따라 약 1.5 nm 짧아질 수 있다. 따라서, 도 1b 및 도 4b를 참조하면, 식각 전의 거리(도 1b의 d11)는 약 7 nm인 반면, 식각 후의 거리(도 4b의 d11)는 약 10 nm로 증가될 수 있다.
도 4c(도 2a의 블록 230에 대응)를 참조하면, 도 4b의 오프닝(130) 내에 금속 막(120)이 형성된다. 특히, 소스/드레인 영역들(110A-110D)의 측면들이 오프닝(130)에 의해 현저하게 노출되고/덮이지 않은 실시예들에서, 금속 필름/막(120)에 의해 우수한 커버리지를 확보하고 분리된 소스/드레인 영역들(110A-110D)을 감싸기 위해, 컨포말한 금속 증착이 사용될 수 있다. 일 예로, 금속-절연체-반도체(MIS) 기술이 선택적으로 사용될 수 있다.
도 4c는 금속 막(120)이 소스/드레인 영역들(110A-110D)의 상면 및 측면들(및/또는 식각 정지 막(115)이 형성되고 금속인 경우, 식각 정지 막(115)의 상면 및/또는 측면들) 상에 컨포말하게 형성된 것을 도시한다. 식각 정지 막(115)이 형성되나 금속이 아닌 경우, 비금속 식각 정지 막(115)은 금속 막(120)이 형성되기 전에 제거될 수 있다. 도 3b를 참조하여 기술된 바와 같이, 소스/드레인 영역들(110A-110D) 상의 금속 막(120)은 약 2 nm 내지 20 nm의 두께를 가질 수 있다. 도 3b를 참조하여 기술된 바와 같이, 금속 막(120)이 상대적으로 얇은 금속 막으로 제공되어, 금속 막(120)을 포함하는 반도체 소자들은 매우 작은 기생 저항들(예를 들어, 매우 낮은 게이트-투-소스/드레인 저항)을 가질 수 있다.
도 4d(도 2a의 블록 240에 대응)를 참조하면, 도 4c의 오프닝(130) 내의 금속 막(120)의 상면 및 측면들 상에 제 1 절연 물질(135)이 형성될 수 있다. 따라서, 도 4d의 제 1 절연 물질(135)은 인접하는 소스/드레인 영역들(110A-110D)의 측면들 사이의 금속의 일 부분들 상에 형성될 수 있다. 더욱이, 제 1 절연 물질(135)은 도 4c의 오프닝(130)을 부분적으로 채울 수 있다. 특히, 도 4d는 오프닝(130)의 일 부분이 오픈되어 있는 것을 도시한다. 일 예로, 컨포말 금속 증착을 사용하여 금속 막(120)(예를 들어, 소스/드레인 영역들(110A-110D)의 노출된 측벽들을 둘러싸는)을 형성하는 실시예들에서, 부분적으로 컨포말한 산화물 채움(예를 들어, ALD)을 사용하여 트렌치 컨택 오프닝(130)의 하부를 채울 수 있다.
금속 막(120)의 상면과 제 1 절연 물질(135)의 상면 사이에 적어도 약 2 nm 내지 10 nm의 마진(d21)을 갖는 것이 유리할 수 있다. 일 예로, 금속 막(120)의 상부 상에 적어도 약 2 nm 내지 10 nm의 옥사이드를 갖는 것이, 소스/드레인 영역들(110A-110D)의 상면들 상의 금속 막(120)의 부분들이 식각되는 것으로부터 보호할 수 있다. 비록 마진(d21)이 약 2 nm 내지 10 nm 인 것을 예로 들어 설명하였으나, 이에 제한되지 않고, 일부 실시예들에서의 마진(d21)은 약 10 nm 이상일 수 있다. 더욱이, 반도체 구조체들(100A-100D) 사이의 절연 물질(105)의 두께(d22)는 적어도 약 25 nm일 수 있다. 도면들에 도시된 거리들/두께들(예를 들어, 도 4d의 d21 및 d22)은 실제 비율과 동일하지 않을 수 있다. 일 예로, 일부 실시예들에서, 두께(d22)는 거리(d21)의 적어도 2배일 수 있다.
도 4e를 참조하면, 도 4d의 제 1 절연 물질(135)이 부분적으로 제거되어, 금속 막(120)의 수직적으로 연장된 면들(120s)(예를 들어, 측면)을 노출할 수 있다. 그러나, 소스/드레인 영역들(110A-110D)의 상면 및 측면들 상의 금속 막(120)의 일 부분들 상에 제 1 절연 물질(135)의 일 부분들이 잔류할 수 있다. 일 예로, 컨포말 금속 증착을 사용하여 금속 막(120)을 형성한 실시예들에서, 부분적으로 컨포말한 산화물 채움(예를 들어, 제 1 절연 물질(135)을 이용한)에 이어 오프닝(130)의 상부 부분들의 측벽들에서 산화물 박막을 제거할 수 있다.
도 4f를 참조하면, 금속 막(120)의 수직적으로 연장된 면들(120s)이 제거될 수 있다. 일 예로, 도 4f의 제거 공정은, 도 3c를 참조하여 상술된 제거 공정과 유사할 수 있다. 더욱이, 소스/드레인 영역들(110A-110D)의 상면 및 측면들 상의 금속 막(120)의 일 부분들은, 금속 막(120)의 수직적으로 연장된 면들(120s)이 제거될 때 제 1 절연 물질(135)에 의해 보호될 수 있다. 일 예로, 컨포말 금속 증착을 이용하여 금속 막(120)을 형성하는 실시예들에서, 부분적으로 컨포말한 산화물 채움에 이어 오프닝(130)의 상부 부분들의 산화물 박막의 제거가 수반되고, 나아가 오프닝(130)의 상부 부분들의 측벽들의 금속 막들(120s)의 제거가 수반될 수 있다. 선택적으로, 오프닝(130)의 완전한 산화물 채움(예를 들어, 제 1 절연 물질(135)을 이용하여)은 오프닝(130)의 상부로부터 부분적인 산화물의 제거를 수반할 수 있다. 부분적인 제거는 산화물에 의해 덮인 소스/드레인 영역들(110A-110D)의 상부들을 남길 수 있고, 트렌치 컨택 오프닝(130)의 상부 부분들의 측벽들로부터 금속 막(120s)의 제거가 수반될 수 있다.
도 4g를 참조하면, 제 1 절연 물질(135) 상에 제 2 절연 물질(135')이 형성될 수 있다. 일부 실시예들에서, 제 2 절연 물질(135')은 도 4f에 도시된 오프닝(130)의 채워지지 않은 부분들을 채울 수 있다. 절연 물질들(105,135,135')은 동일한 물질(예를 들어, 동일한 옥사이드)의 서로 다른 개별적인 막들/영역들일 수 있고, 또는 서로 다른 절연 물질들을 포함할 수 있다. 일부 실시예들에서, 각각의 절연 물질들(105,135,135')은 유전체(예를 들어, 옥사이드 또는 또다른 유전체)로 정의될 수 있다.
도 4h를 참조하면, 절연 물질들(135,135') 내에 컨택 오프닝(140)이 형성될 수 있다. 도 3e를 참조하여 상술된 바와 같이, 컨택 오프닝(140)의 제 1 방향(D1)에 따른 폭은, 오프닝(130)의 제 1 방향(D1)에 따른 폭보다 좁을 수 있다.
도 4i 및 도 4j들(도 2a의 블록 250과 대응되는)을 참조하면, 도 4h의 컨택 오프닝(140) 내에 컨택 구조체가 형성될 수 있다. 도 3f 및 도 3g를 참조하여 상술된 바와 같이, 컨택 구조체는 금속 컨택(145)을 포함할 수 있고, 선택적으로 라이너 금속 및/또는 배리어 금속(142)을 포함할 수 있다. 도 4h의 컨택 오프닝(140)이 오프닝(130)보다 좁으므로, 컨택 오프닝(140) 내에 형성된 컨택 구조체(142/145)는 금속 막(120)과 단지 부분적으로 중첩할 수 있다.
도 5를 참조하면, 도 4c의 금속 형성의 변형예가 도시된다. 특히, 도 5에 도시된 금속 막(120)은 인접하는 소스/드레인 영역들(110A-110D) 사이의 공간들을 실질적으로 채울 수 있다. 따라서, 도 4d에서 인접하는 소스/드레인 영역들(110A-110D) 사이에 제 1 절연 물질(135)이 형성되는 반면(도 4c의 금속 막(120)이 형성된 이후에), 도 5의 공정(들)을 이용하여 반도체 소자를 형성하는 공정들은 이후에, 도 3d에 도시된 절연 물질을 형성하는 것과 유사한 방법으로 금속 막(120)의 상면 상에 제 1 절연 물질(135)을 형성하는 것을 포함할 수 있다. 다시 말해서, 도 5의 공정(들)을 사용하는 경우, 소스/드레인 영역들(110A-110D) 사이의 공간들은 대부분 제 1 절연 물질(135) 대신 금속 막(120)에 의해 채워질 수 있다. 도 5에 따라 형성된 금속 막(120) 상에 제 1 절연 물질(135)을 형성한 이후에(예를 들어, 도 5에 도시된 오프닝(130)을 채우는 것), 공정들은 도 4e 내지 도 4j에 도시된 공정들과 유사한 방식으로 수행될 수 있다.
더욱이, 도 5에 도시된 금속 막(120)의 측면들(120s)을 제거할 때, 금속 막(120)의 상면 및 제 1 절연 물질(135)의 상면 사이에 적어도 약 2 nm 내지 10 nm의 마진을 갖는 것이 유리할 수 있다. 일 예로, 금속 막(120)의 상부 상에 적어도 약 2 nm 내지 10 nm의 산화물을 갖는 것은, 소스/드레인 영역들(110A-110D)의 상면들 상의 금속 막(120)의 부분들이 식각되는 것으로부터 보호하는 데 유리할 수 있다.
따라서, 도 2a 내지 도 5에 도시된 다양한 실시예들은, 주어진 소자(예를 들어, 멀티플-핀 소자 상의 인접하는 핀들)의 인접한 구조체들의 소스들(또는 드레인들)이 분리된(unmerged) 반도체 소자들(FinFETs, 나노와이어 MOSFETs 또는 나노-시트 MOSFETs과 같은)의 소스들 및/또는 드레인들에 컨택들을 형성하는 공정들을 제공할 수 있다. 다시 도 2a의 블록 220을 참조하면, 공정들은, 접촉되어야 하는 주어진 소자의 소스들 또는 드레인들(예를 들어, 소스/드레인 영역들(110))의 각각 및 전부와, 적어도 부분적으로 중첩되는 트렌치 컨택 오프닝(예를 들어, 오프닝(130))을 형성하는 것을 포함할 수 있다. 다시 말해서, 트렌치 컨택 오프닝이 형성되고, 접촉되어야 하는 소스 또는 드레인 영역들 각각 및 전부는, 오프닝을 통해 적어도 부분적으로 노출될 수 있다.
일부 실시예들에서, 소스들 및/또는 드레인들 상에 식각 정지 막(예를 들어, 식각 정지 막(115))이 형성되어, 트렌치 컨택 오프닝이 형성될 때 소스 및/또는 드레인 물질의 침식(또는 식각)으로부터 보호할 수 있다. 일 예로, 식각 정지 막은, 트렌치 컨택 오프닝의 형성 이전에 형성된 소스들 및/또는 드레인들 상의 실리사이드 막일 수 있다. 일부 실시예들에서, 실리사이드 막은 소스들 및/또는 드레인들을 둘러싸고, 소스들 및 드레인들의 측면들의 적어도 일 부분을 덮을 수 있다.
도 2a의 블록 230을 다시 참조하면, 공정들은 트렌치 컨택 오프닝을 통해 얇은 금속 박막(예를 들어, 금속 막(120))을 형성하는 것을 포함할 수 있고, 연결되어야 하는 구조체들(100)의 소스 또는 드레인들 사이에 연결 통로를 제공할 수 있다. 일부 실시예들에서, 금속 막은 소스들 및/또는 드레인들의 측면들을 적어도 부분적으로 감쌀 수 있다. 도 2a의 블록 240을 다시 참조하면, 공정들은 트렌치 컨택 오프닝을 유전 물질(예를 들어, 제 1 절연 물질(135))로 부분적으로 또는 완전하게 채우는 것을 포함할 수 있다. 더욱이, 공정들은 본래의 트렌치 컨택 오프닝보다 적은 면적을 갖는 제 2 컨택 오프닝(예를 들어, 오프닝(130))을 형성하는 것/오픈하는 것을 포함하여, 금속 박막의 일 부분을 노출할 수 있다. 제 2 컨택 오프닝 내에 컨택 구조체(145)가 형성될 수 있다.
따라서, 다른 이점들 중에서, 본 발명에 기술된 공정들은, 더 낮은 기생 저항을 갖고 더 높은 고유 AC 퍼포먼스를 갖는 반도체 소자를 형성할 수 있고, 예를 들어, 부분적인 스트랩 형성을 통해, 분리되는 소스/드레인 영역들의 멀티플 핀들과 접촉하는 낮은 기생 저항을 갖는 반도체 소자를 형성할 수 있다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 도면들에서, 층들 및 영역들의 사이즈들 및 상대적인 사이즈들은, 명확성을 위해 과장될 수 있다. 명세서 전반에서, 동일한 참조 번호들은 동일한 구성요소들을 의미한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 반도체 소자를 형성하는 방법에 있어서:
    더미 게이트 구조체를 금속 게이트 구조체로 대체하는 것;
    각각의 반도체 구조체들의 서로 이격된 소스/드레인 영역들 위에 오프닝을 형성하는 것;
    상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체한 후, 상기 오프닝 내의 상기 서로 이격된 소스/드레인 영역들 상에 금속 막을 형성하는 것;
    상기 금속 막 상에 제 1 절연 물질을 형성하는 것; 그리고
    상기 제 1 절연 물질 내에 상기 금속 막과 부분적으로 중첩하는 컨택 구조체를 형성하는 것을 포함하되,
    상기 제 1 절연 물질 및/또는 상기 금속 막을 형성하기 전에 형성된 제 2 절연 물질은 상기 서로 이격된 소스/드레인 영역들 사이에 형성되는, 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 오프닝을 형성하는 것은:
    상기 서로 이격된 소스/드레인 영역들 각각의 적어도 일 부분을 노출하는 것; 또는
    상기 서로 이격된 소스/드레인 영역들 각각 상의 실리사이드 막 또는 식각 정지 막의 적어도 일부분을 노출하는 것을 포함하는, 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    서로 인접하는 상기 소스/드레인 영역들은 서로 적어도 5 nm 이격되고,
    상기 반도체 구조체는 각각의 핀 형상의 반도체 구조체들을 포함하고, 그리고
    상기 컨택 구조체를 형성하는 것은, 상기 핀 형상의 반도체 구조체들 중 어느 하나의 위에 상기 컨택 구조체를 형성하는 것을 포함하는, 반도체 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 오프닝은 트렌치를 포함하고;
    상기 금속 막을 형성하는 것은 상기 트렌치 내에 상기 금속 막을 형성하는 것을 포함하고;
    상기 방법은 상기 트렌치의 측벽들로부터 상기 금속 막의 제 1 부분들을 제거하는 것을 더 포함하는 것; 그리고
    상기 제 1 절연 물질을 형성하는 것은, 상기 트렌치의 측벽들로부터 상기 금속 막의 상기 제 1 부분들을 제거한 이후에 상기 트렌치 내에 잔류하는 상기 금속 막의 제 2 부분들 상에 상기 제 1 절연 물질을 형성하는 것을 포함하되,
    상기 제 1 절연 물질의 제 1 두께는 상기 금속 막의 상기 제 2 부분들의 제 2 두께와 동일하거나 상기 제 2 두께보다 두껍고, 상기 금속 막의 상기 제 2 부분들의 상기 제 2 두깨는 약 2 nm 내지 약 20 nm인, 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 오프닝은 트렌치를 포함하는 제 1 오프닝을 포함하고,
    상기 제 1 절연 물질을 형성하는 것은 상기 트렌치 내에 상기 제 1 절연 물질을 형성하는 것을 포함하고, 그리고
    상기 컨택 구조체를 형성하는 것은:
    상기 제 1 절연 물질 내에 상기 트렌치보다 작은 제 2 오프닝을 형성하는 것; 및
    상기 제 2 오프닝 내에 상기 컨택 구조체를 형성하는 것을 포함하는, 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 서로 이격된 소스/드레인 영역들 상에 식각 정지막을 형성하는 것을 더 포함하고,
    상기 오프닝을 형성하는 것은, 상기 서로 이격된 소스/드레인 영역들 상에 상기 식각 정지 막이 존재할 때 상기 금속 막을 형성하기 전에 상기 오프닝을 형성하는 것을 포함하는, 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 식각 정지 막을 형성하는 것은, 상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체하기 전에, 상기 서로 이격된 소스/드레인 영역들의 상면들 및 측면들 상에 상기 식각 정지 막을 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  8. 제 6 항에 있어서,
    상기 식각 정지 막을 형성하는 것은, 상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체하기 전에, 상기 서로 이격된 소스/드레인 영역들 상에 실리사이드 막을 형성하는 것을 포함하는, 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 오프닝을 형성하는 것은, 상기 금속 막을 형성하기 전에, 상기 서로 이격된 소스/드레인 영역들 각각의 적어도 일 부분 위의 상기 제 2 절연 물질 내에 상기 오프닝을 형성하는 것을 포함하는, 반도체 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 금속 막을 형성하기 전에, 상기 서로 이격된 소스/드레인 영역들의 측면들 사이에 상기 제 2 절연 물질을 형성하는 것을 더 포함하되,
    상기 금속 막을 형성하는 것은, 상기 서로 이격된 소스/드레인 영역들의 상면들 및 상기 서로 이격된 소스/드레인 영역들의 측면들 사이의 상기 제 2 절연 물질 상에 상기 금속 막을 형성하는 것을 포함하되, 그리고
    상기 서로 이격된 소스/드레인 영역들 사이의 공간들은 대부분 상기 제 2 절연 물질로 채워진, 반도체 소자의 형성 방법.
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