KR20170031723A - 직렬 측파대 시그널링 링크 - Google Patents

직렬 측파대 시그널링 링크 Download PDF

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Abstract

임베딩된 고속 직렬 인터페이스 방법들에 대한 기술들이 본원에 설명된다. 상기 기술들은 제 1 직렬 측파대 링크 모듈 및 제 2 직렬 측파대 링크 모듈을 포함하는 측파대 시그널링을 위한 장치를 포함한다. 제 1 직렬 측파대 링크 모듈은 패킷들을 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키고, 제 2 직렬 측파대 링크 모듈은 패킷들을 제 2 시그널링 레인을 통해 다운스트림 포트로부터 업스트림 포트로 전파시킨다.

Description

직렬 측파대 시그널링 링크{SERIAL SIDEBAND SIGNALING LINK}
본 개시는 일반적으로 측파대 시그널링에 관한 것이다. 구체적으로, 본 개시는 직렬 측파대 시그널링 링크(serial sideband signaling link)에 관한 것이다.
오늘날의 컴퓨팅 산업에서, 시그널링 링크 기술들은 메인 시그널링 링크를 갖고, 메인 시그널링 링크를 통해 전파시키도록 구성되지 않은 측파대 신호들과 연관될 수 있다. 측파대 링크 입/출력(I/O) 기술들은, 메인 시그널링 링크 상에서 전파되지 않고서, 측파대 신호가 컴퓨팅 디바이스 내의 하나의 컴포넌트로부터 다른 컴포넌트로 제공되는 방법을 제공한다. 예를 들면, PCIe(Peripheral Component Interconnect Express) 메인 시그널링 링크 기술에서, 측파대 신호들은 CEM(Card Electromechanical) 측파대 링크, 미니 CEM, SMBus(System Management Bus) 등과 같은 다수의 상이한 측파대 I/O 기술들을 통해 전파될 수 있다. 그러나, 여러 번 마더보드 제조자들은 글루 로직(glue logic)을 사용함으로써 기존의 측파대 기술들을 수정하기를 원할 수 있다. 글루 로직은, 본원에 언급된 바와 같이, 측파대 시그널링 링크에 대해 이루어지는 하나 이상의 커스텀 로직 수정들이다. 일부 경우들에서, 글루 로직은 기존의 측파대 I/O 기술들로 구현하기에 어려운데, 이들 기술들의 설계 또는 운영이 글루 로직과 비교하여 정교할 수 있기 때문이다.
도 1은 업스트림 포트 및 다운스트림 포트 사이의 직렬 측파대 링크들의 블록도를 예시한다.
도 2는 직렬 측파대 링크가 측파대 신호들을 통합(consolidate)하는 다수의 시나리오들을 예시한다.
도 3은 비동기식 핸드쉐이크의 타이밍을 예시한 도면이다.
도 4는 직렬 측파대 링크의 다양한 패킷 포맷들을 예시한 도면이다.
도 5는 프로파일 협상 패킷을 예시한 도면이다.
도 6은 CEM 프로파일에 대한 예시적인 패킷 포맷을 예시한 도면이다.
도 7a 및 도 7b는 직렬 측파대 링크 상의 프로파일 협상을 예시한 도면들이다.
도 8은 직렬 측파대 링크의 직렬 비트 스트림을 예시한 도면이다.
도 9는 직렬 측파대 링크 상의 패킷 교환을 예시한 도면이다.
도 10은 직렬 측파대 링크 모듈의 샘플 구현을 예시한 도면이다.
도 11은 직렬 측파대 링크에서 사용되는 PWM(pulse width modulation) 인코딩을 예시한 도면이다.
도 12는 직렬 측파대 링크들로 구현되는 연쇄 스위치 계층(cascaded switch hierarchy)을 예시한 도면이다.
도 13은 직렬 측파대 링크에 의해 구성 가능한 직렬 측파대 링크 내의 리타이머를 예시한 도면이다.
도 14는 직렬 측파대 링크 상에 표시된 LISSM(Link Training and Status State Machine)의 전환들을 예시한 도면이다.
도 15는 직렬 측파대 링크에 의해 구성 가능한 직렬 측파대 링크 내의 리타이머를 예시한 도면이다.
도 16은 직렬 측파대 시그널링이 데이지 체인 방식(daisy chain fashion)으로 배열될 수 있는 다양한 방식들을 예시한 도면들이다.
도 17은 직렬 측파대 링크 시그널링의 방법을 예시한 블록도이다.
일부 경우에서, 동일한 숫자들은 명세서와 도면 전반에 걸쳐 유사한 컴포넌트들 및 기능들을 지칭하는데 사용된다. 100 시리즈의 숫자들은 도 1에서 처음 나타나는 특징들을 지칭하고, 200 시리즈의 숫자들은 도 2에서 처음 나타나는 특징들을 지칭하는 식으로 되어 있다.
본원에 설명된 기술들은 직렬 측파대 링크를 포함한다. 직렬 측파대 링크는 신호들을 하나의 방향으로 전파시키도록 구성된 제 1 직렬 측파대 링크 모듈, 및 신호들을 다른 방향으로 전파시키도록 구성된 제 2 직렬 측파대 링크 모듈을 포함한다. 실시예들에서, 직렬 측파대 링크는 CEM, 미니 CEM 등과 같은 다른 측파대 링크 I/O 기술들을 단일 직렬 측파대 링크로 통합하는데 사용될 수 있고, 이로써 임의의 주어진 연결된 컴포넌트들에 대한 핀 카운트를 잠재적으로 감소시킨다. 직렬 측파대 링크는 또한, 핀 카운트를 부가하지 않고서, 스케일링 가능한 수의 측파대 신호들이 부가되는 것을 가능하게 할 수 있다.
도 1은 업스트림 포트 및 다운스트림 포트 사이의 직렬 측파대 링크들의 블록도를 예시한다. 업스트림 포트(102)는 메인 시그널링 링크(106)를 통해 다운스트림 포트(104)에 통신 가능하게 연결될 수 있다. 측파대 신호들은 직렬 측파대 시그널링 링크(108)를 통해 전파될 수 있다. 도 1에 예시된 바와 같이, 측파대 신호들은 제 1 직렬 측파대 링크 모듈(110)에 의해 하나의 방향으로 전파되고, 제 2 직렬 측파대 링크 모듈(112)에 의해 반대 방향으로 전파될 수 있다.
예를 들면, 메인 시그널링 링크(106)는 PCIe 패브릭일 수 있고, 측파대 신호들은 직렬 측파대 시그널링 링크(108) 상에서 전파된다. 실시예들에서, 다운스트림 포트(104)는 SoC(system on chip)와 같은 제어기이고, 업스트림 포트(102)는 SoC에 통신 가능하게 연결된 확장 카드와 같은 디바이스일 수 있다.
어떠한 경우에도, 제 1 직렬 측파대 링크 모듈(110)은 제 1 시그널링 레인(114) 상에서 업스트림 포트(102)로부터 다운스트림 포트(104)로 신호들을 전파시킨다. 제 2 직렬 측파대 링크 모듈(112)은 제 2 시그널링 레인(116)을 통해 다운스트림 포트(104)로부터 업스트림 포트(102)로 신호들을 전파시킨다.
도 2는 직렬 측파대 링크가 측파대 신호들을 통합하는 다수의 시나리오들을 예시한다. (202)에서, SoC(204)는 직렬 측파대 링크(108)를 통해 디바이스(206)에 통신 가능하게 연결된다. 그러나, 직접적으로 접속되기보다는, 디바이스(206)는 커넥터(208)를 통해 하나 이상의 측파대 링크 I/O 기술들에 접속될 수 있다. 커넥터(208)는 CEM, 미니 CEM, SMBus 등과 같은 측파대 링크 기술들과 연관된 커넥터일 수 있다. 다시 말해서, 직렬 측파대 링크(108)는 다른 레거시 측파대 기술들뿐만 아니라 임의의 추가의 측파대 기술들과 백워드 호환 가능하다. 점선으로 표시된 바와 같이, 직렬 측파대 링크(108)는 전압들을 글루 로직(210)에서 SoC(204)와 호환 가능한 1.8 볼트(V) 도메인으로 변환할 수 있다. (212)에서, 글루 로직(210)은 커넥터(208)의 어느 한 측 상에 배치될 수 있고, 직렬 측파대 링크(108)는 글루 로직(210)의 어느 한 측 상에서 사용될 수 있다.
일부 경우들에서, 글루 로직은, (214)에서 표시된 바와 같이, 커넥터를 직렬 측파대 링크(108)에 접속하는데 사용되지 않을 수 있다. 이러한 시나리오에서, 직렬 측파대 링크(108)는 커넥터(208)와 직접적으로 인터페이스할 수 있다. 또 다른 경우들에서, 직렬 측파대 링크(108)는, (216)에서 표시된 바와 같이, SoC(204) 및 디바이스(206) 내의 직렬 측파대 링크(108)의 통합된 컴포넌트들을 통해 SoC(204)를 디바이스(206)에 통신 가능하게 연결할 수 있다.
도 3은 비동기식 핸드쉐이크의 타이밍을 예시한 도면이다. 직렬 측파대 링크(108)는 유휴 상태에 있을 수 있고, 어느 한 측은 클록 및/또는 전력 게이팅될 수 있다. 링크의 어느 한 측 상에서 수행되는 비동기식 핸드쉐이크는 원격 측을 웨이크 업하는데 사용될 수 있다. 어느 한 측이 클록 및/또는 전력 게이팅되면, 이러한 비동기식 핸드쉐이크는 PLL들(phase locked loops)을 시작하고, 직렬 측파대 링크(108) 상에서 직렬 비트 스트림을 정확히 수신하기 위해 안정된 전력 및 클록들을 수립하는데 사용되어야 한다.
도 3에 예시된 바와 같이, 비동기식 핸드쉐이크를 개시하는 측은 (302)에 표시된 바와 같이 본원에서 개시자로 지칭될 수 있고, 비동기식 핸드쉐이크를 수신하는 측은 (304)에 표시된 바와 같이 본원에서 응답자로 지칭될 수 있다. 개시자(302) 및 응답자(304)는 도 1에 관련하여 앞서 논의된 포트들(102 및 104)과 같이 업스트림 포트들 또는 다운스트림 포트들 중 어느 하나일 수 있다.
개시자(302)는 미리 결정된 하이(high) 전압의 측파대 신호를 선언함으로써 비동기식 핸드쉐이크를 개시한다. 응답자(304)는 미리 결정된 하이 전압의 측파대 신호를 선언함으로써 비동기식 핸드쉐이크의 시작을 확인응답한다. 개시자(302)는, 도 3에서 TMIN _ACTIVE로 표시된 바와 같이, 제 1 시간 기간 동안에 선언된 신호를 유지한다. 개시자(302) 및 응답자(304) 양자는 TMIN _ACTIVE 후의 임의의 시간에 그들의 측파대 신호들을 선언해제(de-assert)하도록 구성된다. 모든 요구된 클록들이 활성이고 안정일 때에만, 어느 한 측이 그들 각각의 미리 결정된 하이 전압을 선언해제한다고 가정된다.
바이트 값은, (306)에 표시된 바와 같이, 응답자(304)가 클록을 회복하는 것을 돕기 위해 PWM(pulse width modulation) 인코딩을 사용하여 송신된다. 실시예들에서, 바이트 값은 8 비트 값이고, 여기서 첫 번째 7 개의 비트들은 1의 값을 갖고, 마지막 비트는 0의 값을 갖는다. 이러한 간단한 값은 비교적 빠른 클록 회복을 가능하게 할 수 있다. 프로파일 협상 및/또는 직렬 측파대 신호 패킷은, (308)에 표시된 바와 같이, 따라갈 수 있다. 직렬 측파대 링크가 도 3에서 TMAX _IDLE로 표시된 제 2 시간 기간 동안에 유휴이고, 측파대 패킷이 송신되어야 하면, 비동기식 핸드쉐이크가 반복된다.
일부 시나리오들에서, 양자 측들은 동시에 핸드쉐이크를 개시할 수 있다. 이러한 경우에, 도 1의 업스트림 포트(102)와 같은 업스트림 포트, 및 도 1의 다운스트림 포트(104)와 같은 다운스트림 포트는 각각의 포트와 연관된 직렬 측파대 링크 상의 미리 결정된 하이 전압을 각각 선언함으로써 핸드쉐이크를 개시한다. 포트들(102 및 104) 양자는 TMIN _ACTIVE 동안에 신호를 선언된 상태로 유지된다. 다운스트림 포트(104) 및 업스트림 포트(102) 양자는 TMIN _ACTIVE 후의 임의의 시간에 그들의 측파대 신호들을 선언해제하도록 구성된다. 각각의 포트의 클록들 모두가 개별적인 기준 클록 또는 공통 클록 구성들 중 어느 하나에서 활성이고 안정될 때에만, 어느 한 측이 선언해제한다는 것이 가정된다.
바이트 값은, (310)에 표시된 바와 같이, 어느 한 측이 클록을 회복하는 것을 돕기 위해 PWM 인코딩을 사용하여 송신된다. 실시예들에서, 바이트 값은 8 비트 값이고, 여기서 첫 번째 7 개의 비트들은 1의 값을 갖고, 마지막 비트는 0의 값을 갖는다. 프로파일 협상 및/또는 직렬 측파대 신호 패킷은, (312)에 표시된 바와 같이, 따라갈 수 있다. 직렬 측파대 링크가 도 3에서 TMAX _ DLE로 표시된 제 2 시간 기간 동안에 유휴(idle)이고, 측파대 패킷이 송신되면, 비동기식 핸드쉐이크가 반복된다.
도 4는 직렬 측파대 링크의 다양한 패킷 포맷들을 예시한 도면이다. 다양한 패킷 포맷들은 프로파일 협상(402), 고정된 프로파일에 대한 측파대 신호들(404), 동적 프로파일에 대한 측파대 신호들(406), ACK(acknowledgement) 패킷(408), NAK(non-acknowledgement) 패킷(410) 등을 포함한다. 패킷 포맷 필드들이 아래의 표 1에 표시될 수 있다.
Figure pct00001
일부 시나리오들에서, 비동기식 핸드쉐이크는, 앞서 논의된 바와 같이, 파워 온 리셋(power on reset), 핫 플러그 이벤트들(hot plug events) 등 동안에 사용될 수 있다. 핫 플러그 이벤트는 또한 핫 언플러그 이벤트를 포함할 수 있다. 핫 플러그 및 핫 언플러그 이벤트들은, 이전 표시 없이 다운스트림 포트(104)와의 접속으로부터, 확장 카드의 업스트림 포트(102)와 같은 컴포넌트들을 부가 또는 제거하는 것을 포함한다. 이러한 시나리오들에서, 비동기식 핸드쉐이크가 수행될 수 있고, 프로파일 협상은, 아래에 더 상세히 논의되는 바와 같이, 따라갈 수 있다. 어느 한 측이 주어진 프로파일 내의 특정 비트들을 지원하지 않는다면, 수신 측에 의해 그들이 무시된다.
직렬 측파대 링크(108)는, 핫 플러그 이벤트, 상태 변화들 또는 이들의 임의의 조합이 존재할 때마다 프로파일 협상을 수행하도록 구성될 수 있다. 이러한 상황들에서, 이러한 이벤트들 후에 바로 첫 번째 비동기식 핸드쉐이크 다음에, 프로파일 협상이 수행된다.
도 5는 프로파일 협상 패킷을 예시한 도면이다. 도 1의 직렬 측파대 링크(108)와 같은 직렬 측파대 링크의 각각의 엔드는 각각의 엔드에 의해 지원될 수 있는 다양한 프로파일들에 대한 지원을 표시하는 16 비트 레지스터를 유지하도록 구성된다. 프로파일들은 상이한 폼 팩터들(form factors), I/O 기술들, SoC 설계들 등과 같은 다양한 사용 경우들에 걸친 동작을 가능하게 하는데 사용된다. 각각의 프로파일은 특정 세트의 측파대 신호들을 정의한다. 직렬 측파대 링크 동작 동안에 사용될 하나 이상의 프로파일들은 리셋의 초기화(initialization out of reset) 동안에 단지 한번 협상될 수 있다. 프로파일 협상은 도 7a 및 도 7b에 관련하여 아래에 논의된다.
도 5에 예시된 바와 같이, 프로파일 협상 패킷은 또한 포트가 지원되는 복수의 프로파일들 중 마지막 프로파일을 송신하는지를 표시하는, (502)에 표시된 "L" 값을 포함할 수 있다. 레지스터 내의 필드들의 예가 아래의 표 2에 표시된다.
Figure pct00002
표 2에 예시된 바와 같이, 기존의 측파대 링크 I/O 기술들은 직렬 측파대 링크(108)의 프로파일 레지스터에서 식별될 수 있다. 실시예들에서, 식별은, 도 1에 관련하여 앞서 논의된 직렬 측파대 링크 모듈들(110 및 112) 중 하나 이상의 로직에 의해 수행된다. 표 2에 추가로 예시된 바와 같이, 본원에 논의된 직렬 측파대 링크 기술들은 프로파일 ID 필드들(6-15)에서 부가적인 측파대 링크 I/O 기술들을 부가하도록 스케일링 가능할 수 있다.
도 6은 CEM 프로파일에 대한 예시적인 패킷 포맷을 예시한 도면이다. 도 5에 관련하여 앞서 논의된 바와 같이, 기존의 측파대 링크 I/O 기술들은 직렬 측파대 링크(108)에 의해 식별될 수 있다. 예를 들면, 도 1의 직렬 측파대 링크(108)는 직렬 측파대 링크(108)에 통신 가능하게 연결된 기존의 측파대 링크 기술로서 CEM을 식별할 수 있다. CEM은 단일 핀의 OBFF(Optimized Buffer Flush/Fill) 토글 메커니즘들을 사용할 수 있다. 직렬 측파대 링크(108)는, CEM 정보가 직렬 측파대 링크(108)를 통해 2 비트 코드로서 전송되도록, 직렬 측파대 링크 모듈(110, 112)을 통해, CEM으로부터의 임의의 신호들을 인코딩할 수 있다.
직렬 측파대 링크(108)의 패킷 포맷(602)이 도 6에 예시된다. CEM 프로파일 세부사항들이 아래의 표 3에 예시될 수 있다.
Figure pct00003
표 3에 예시된 바와 같이, OBFF 메시지들은 상승 에지 및 하강 에지들에 의존하는 대신에 2 비트 코드로서 인코딩되었다. 프로파일 비트들 내의 상이한 값들은 상이한 측파대 신호들로 하여금 직렬 측파대 링크(108) 상에서 전파되게 하는 상이한 수의 비트들로 이어질 수 있다.
도 7a 및 도 7b는 직렬 측파대 링크 상의 프로파일 협상을 예시한 도면들이다. 앞서 논의된 바와 같이, 비동기식 핸드쉐이크 후에, 프로파일 협상이 발생할 수 있다. 프로파일 협상은 도 1의 업스트림 포트(102) 및 다운스트림 포트(104)와 같은 각각의 포트에서 이용 가능한 하나 이상의 프로파일들을 결정한다. 프로파일 결정은 교환되는 패킷들 내의 측파대 신호들을 정의한다. 도 3에 관련하여 앞서 논의된 바와 같이 전파되는 바이트 값(306)과 같은 바이트 값 바로 다음에, 프로파일 협상이 발생한다.
도 7a에 예시된 바와 같이, 도 1의 다운스트림 포트(104)와 같은 다운스트림 포트는, (702)에 표시된 바와 같이, 자신이 지원하는 프로파일들 모두에 설정된 1의 값을 갖는 프로파일 협상 패킷을 전송한다. 패킷은 도 1의 업스트림 포트(102)와 같은 업스트림 포트에서 수신된다. 업스트림 포트(102)는, 프로파일 협상 패킷을 성공적으로 수신할 때, (704)에 표시된 바와 같이, ACK(acknowledgement) 패킷을 송신한다.
일부 실시예들에서, 다운스트림 포트(104)는, 그가 (702)에서 송신한 마지막 프로파일 협상 패킷에 대한 ACK 패킷을 그가 수신할 때까지, 다른 프로파일 협상 패킷을 송신하는 것을 삼가도록 구성될 수 있다. 다운스트림 포트(104)가 NAK(non-acknowledgement) 패킷을 수신하면, 또는 2 밀리초 후에, 동일한 프로파일 협상 패킷이 재송신될 것이다.
일부 경우들에서, 다운스트림 포트(104)는 도 5에 표시된 L 필드와 같은 "L" 필드에서 0의 값을 송신하도록 구성된다. 다운스트림 포트(104)는, 송신될 더 많은 세트들이 존재하면, L 필드에서 1의 값을 송신하도록 구성된다. 다운스트림 포트(104)는, (706)에 표시된 바와 같이, 그가 다운스트림 포트(104)에 의해 지원되는 복수의 프로파일들 중 마지막 프로파일을 송신하는 필드 L 필드에서 1의 값을 설정한다.
다운스트림 포트(104)로부터 복수의 프로파일들 중 마지막 프로파일을 수신한 후에, 업스트림 포트는 (708)에 표시된 바와 같이 ACK 패킷을 송신하도록 구성될 수 있다. 업스트림 포트(102)는 또한 (710)에 표시된 바와 같이, 업스트림 포트(102)에 의해 지원되는 하나 이상의 프로파일들을 표시하는 프로파일 협상 패킷을 송신하도록 추가로 구성될 수 있다. (712)에서, 다운스트림 포트(104)는 ACK 패킷을 전송하도록 구성될 수 있다. 다운스트림 포트(104)와 마찬가지로, 업스트림 포트는 복수의 프로파일 협상 패킷들을 전송하도록 구성될 수 있고, 여기서 1의 값은, (714)에 표시된 바와 같이, 업스트림 포트(102)에 의해 지원되는 마지막 프로파일을 표시할 것이다.
프로파일 협상이 도 7b에서 계속되고, (716)에서, 다운스트림 포트(104)는, 업스트림 포트(102)에 의해 지원되는 마지막 프로파일을 수신할 때, ACK 패킷을 전송하도록 구성될 수 있다. 다운스트림 포트(104)는, (718)에 표시된 바와 같이, 송신을 위해 어떠한 프로파일 또는 프로파일들을 사용할지를 결정하도록 구성될 수 있다. 다운스트림 포트(104)는 (720)에서 프로파일 협상 패킷을 송신하거나, (722)에서 마지막 프로파일 협상 패킷까지 복수의 프로파일 협상 패킷들을 송신할 수 있고, 1의 값은 직렬 측파대 링크 동작에 대해 사용되는 그러한 프로파일들에만 설정되고, 그 결과 업스트림 포트(102)는 단일 프로파일 패킷의 경우에 (724)에 표시된 바와 같이 또는 다운스트림 포트(104)로부터 송신되는 다수의 프로파일 패킷들의 경우에 (726)에 표시된 바와 같이, ACK 패킷을 다시 다운스트림 포트로 송신하도록 구성된다.
다시 도 5를 참조하면, 프로파일 지원 패키지가 아래의 표 4에 예시될 수 있다.
Figure pct00004
표 4에 예시된 바와 같이, 프로파일들의 세트는 8 개의 세트들을 정의하는 3 비트 필드에서 식별될 수 있고, 여기서 각각의 세트는 최대 12 개의 프로파일들을 가질 수 있다.
도 8은 직렬 측파대 링크의 직렬 비트 스트림을 예시한 도면이다. 도 1의 직렬 측파대 링크(108)와 같은 직렬 측파대 링크는 직렬 측파대 링크(108) 상에서 개별적인 클록 신호를 전송하지 않는다. 이것은 시그널링을 간소화하고, 측파대 시그널링 기술들의 통합을 가능하게 한다. 대신에, PWM 인코딩은 클록 회복 및 비트들의 정확한 디코딩을 돕기 위해 사용된다. PWM 인코딩 및 PWM 디코딩은 작은 하드웨어 자원들을 요구하고, NRZ(Non-Return to Zero) 인코딩과 같이 포워딩되는 클록을 요구하는 시그널링 기술들보다 더 강인할 수 있다.
직렬 측파대 링크(108)는, 어떠한 신호도 전송되지 않을 때, 유휴이다. 시작 심볼, 또는 SOP(start of packet)는 다른 측파대 신호들과 비교하여 높은 레이턴시 감도를 갖는 측파대 신호들이 후속되는 송신을 시작하도록 전송된다. 선택된 프로파일에 기초하여, 비트들 중 일부는 미리 정의된 의미를 가질 것이다. 예를 들면, SOP는 (802)에 표시된 2'b01의 값을 가질 수 있다. 그후, 비트들(b0 내지 bn01)은 미리 정의된 의미를 갖도록 구성된다. 그후, 패킷은, (804)에 표시된 바와 같이, 2'b10의 값을 갖는 정지 심볼로 종료될 수 있다.
도 9는 직렬 측파대 링크 상의 패킷 교환을 예시한 도면이다. 실시예들에서, 직렬 측파대 신호들을 간단하면서도 신뢰할 수 있도록 유지하기 위해, 하나의 비트 패리티 비트가 각각의 패킷에 포함된다. 이러한 비트는 SOP 및 EOP(end of packet) 필드들을 배제한 전체 패킷에 대한 홀수 또는 짝수 패리티를 유지한다. 예를 들면, 패리티 비트가 홀수 패리티로 설정되고, 그후 수신 엔드가 홀수인 패리티 비트를 갖는 패킷을 수신하면, 수신 엔드는 ACK(acknowledgement) 패킷을 전송할 것이다. 수신 엔드가 짝수인 패리티 비트를 수신하면, 수신 엔드는 다시 송신 엔드로의 NAK(non-acknowledgement) 패킷을 수신할 것이다. NAK를 수신할 때, 송신 엔드는 직렬 측파대 신호들의 최근 값을 갖는 새로운 패킷을 전송할 것이다.
예를 들면, 송신 엔드는 도 1의 다운스트림 포트(104)와 같은 다운스트림 포트일 수 있고, 수신 엔드는 도 1의 업스트림 포트와 같은 업스트림 포트일 수 있다. 다운스트림 포트(104)는, (902)에 표시된 바와 같이, 패킷 0을 업스트림 포트(102)로 전송할 수 있다. 패리티 값이 2 개의 포트들 사이의 미리 결정된 패리티를 매칭시키지 않는다면, 업스트림 포트는, (904)에 표시된 바와 같이, NAK 패킷을 반환할 것이다. (906)에서, 다운스트림 포트(104)는 직렬 측파대 신호들의 최근 값을 갖는 새로운 패킷을 업스트림 포트(102)로 전송할 것이다. 정확한 패리티 값을 결정할 때, 업스트림 포트(104)는 ACK 패킷을 다시 다운스트림 포트(104)로 전송할 것이다.
도 10은 직렬 측파대 링크 모듈의 샘플 구현을 예시한 도면이다. 직렬 측파대 링크 모듈(1002)은, (1004)에 표시된 바와 같이, 기존의 커넥터(이제 도시됨)로부터 신호들을 수신하고, (1006)에 표시된 바와 같이, 신호들을 기존의 커넥터를 송신하도록 구성된다. 이러한 예시적인 예시에서, SIPO(Serial In Parallel Out) 아키텍처를 갖는 직렬 측파대 링크 모듈(1002)이 구현된다. 블록들(1008 및 1010)은 2 개의 안정 상태들을 갖는 전기 플롭들, 또는 래치들이다. 블록(1012)은 도 9에 관련하여 앞서 논의된 ACK 및 NAK 시그널링을 구현하도록 구성된, 하드웨어 로직을 적어도 부분적으로 포함하는 결합 로직을 포함할 수 있다.
도 10에 예시된 바와 같이, 직렬 측파대 링크 모듈(1002)은 PWM 디코딩 모듈(1014), 송신(TX) 멀티플렉싱(MUX) 모듈(1016) 및 PWM 인코딩 모듈(1018)을 포함하는 부가적인 서브모듈들을 가질 수 있다. PWM 디코딩 모듈(1014), TX MUX 모듈(1016) 및 PWM 디코딩 모듈(1018) 각각은 결합 로직 및 전기 플롭들 또는 래치들 양자의 혼합으로서 구현될 수 있다.
도 11은 직렬 측파대 링크에서 사용되는 PWM(pulse width modulation) 인코딩을 예시한 도면이다. 위의 많은 참조들에서 논의된 바와 같이, 본원에 설명된 기술들은 2 개의 로직 레벨들을 사용하여 1 비트를 전달하기 위한 PWM 인코딩의 사용을 포함한다. 어느 한 로직 레벨의 폭들의 비율에 의존하여, 단위 간격은 1 또는 0 중 어느 하나로서 디코딩된다.
예를 들면, 각각의 비트는 2 개의 기간들: 도 11에 예시된 바와 같이, 네거티브 전압 기간 및 후속하는 포지티브 전압 기간으로 구성된다. 상승 에지는 점선(1102)에 표시된 바와 같이 간격의 1/3, 또는 점선(1104)에 표시된 바와 같이 간격의 2/3 중 어느 하나에 있을 수 있다. 상승 에지가 1/3 간격(1102)에 있다면, 비트 기간은 이진 1로서 인코딩된다. 상승 에지가 2/3 간격(1104)에 있다면, 비트 기간은 이진 0으로서 인코딩된다.
본원에 설명된 PWM 인코딩이 자체-클로킹 특성을 포함한다는 것을 주목하는 것이 중요할 수 있다. 상승 시간 및 하강 시간은 신호가 차동 출력 신호의 약 20 % 및 80 % 신호 레벨들 사이에서 전환하는데 걸리는 시간으로서 정의된다. PWM에 대한 전기 파라미터들이 아래의 표 5에 예시될 수 있다.
Figure pct00005
일부 경우들에서, 앞서 설명된 직렬 측파대 링크는 19.2 MT/s(MegaTransfers per second)에서 동작하도록 구성된다. 이러한 시나리오에서, 하나의 단위 간격은 52 나노초(ns)일 것이다. 인코드/디코드 로직이 100 MHz(Megahertz) 클록을 실행하면, 1 클록 사이클은 약 10 ns일 것이다. 송신 측뿐만 아니라 수신 측 상의 하나의 플립 스테이지를 가정하면, 1 비트를 인코딩, 송신 및 디코딩하기 위한 총 레이턴시는 아래의 수학식 1에 정의된 약 TLAT _ BIT일 수 있다.
Figure pct00006
도 12는 직렬 측파대 링크들로 구현된 연쇄 스위치 계층을 예시한 도면이다. 직렬 측파대 링크들(1202, 1204, 1206, 1208, 1210, 및 1212)은 엔드포인트들(1214, 1216 및 1218)뿐만 아니라 스위치들(1220 및 1222) 및 PCIe 구현에서 루트 콤플렉스(root complex)(1224) 사이에서 구현된다.
초기 파워 온 동안에, 직렬 측파대 링크들(1202-1212) 중 어느 하나와 같은 측파대 링크는, 다운스트림 포트로부터의 신호 레인 및 업스트림 포트로부터의 신호 레인이 레거시 PCIe 패킷들을 전파시키는데 사용되는 레거시 모드에서 초기화하도록 구성될 수 있다. 예를 들면, 다운스트림 포트로부터의 신호 레인은 PERST#으로서 사용되고, 업스트림 포트로부터의 신호 레인은 CLKREQ#으로서 사용된다. BIOS(Basic Input Output System)(미도시) 또는 도 12에 예시된 스위치 계층과 연관된 다른 소프트웨어는 직렬 측파대 링크들(1202-1212)에 대한 지원을 검출하고 그들을 가능하게 하도록 구성될 수 있다. BIOS는, 예를 들면, 구성 비트로부터 직렬 측파대 링크 능력을 검출하도록 구성될 수 있다. 계층과 연관된 LTSSM(Link Training and Status State Machine)이 검출, 디스에이블, L1, L2 또는 파워 온 리셋 후로 진행할 때, 앞서 설명된 직렬 측파대 링크에 대한 비동기식 핸드쉐이크가 수행된다. 일부 시나리오들에서, 프로파일 협상이 검출 및 파워 온 리셋 후에서 수행된다.
도 12의 예시적인 예시에서, 엔드포인트(1214) 및 스위치(1222) 사이의 비동기식 핸드쉐이크는 스위치(1222)의 업스트림 포트(1228) 및 스위치(1220)의 다운스트림 포트(1226) 사이의 핸드쉐이크를 트리거링한다. 그후, 스위치(1220) 및 스위치(1222) 사이에서 트리거링되는 핸드쉐이크는, 정보가 업스트림으로 전달될 필요가 있다면 스위치(1220) 및 루트 콤플렉스(1224) 사이의 비동기식 핸드쉐이크를 트리거링할 수 있다. OBFF 메시지들을 송신하기 위한 레이턴시들은 각각의 링크에 대한 레이턴시들의 합과 동일할 수 있다.
도 13은 직렬 측파대 시그널링을 위한 핀들을 갖는 AIC(add-in card)를 예시한 도면이다. AIC(1302)는 직렬 측파대 신호들을 전파시키도록 동작 가능한 물리적 핀들(1304 및 1306)을 가질 수 있다. 본원에 지칭되는 애드-인 카드 또는 AIC는, 시스템 보드 커넥터(1308)에서 수신될 때, 기능을 컴퓨팅 시스템에 부가하도록 구성된 확장 컴포넌트이다. 비동기식 핸드쉐이크는, 앞서 논의된 바와 같이, 링크의 다른 엔드에서 AIC(1302)와 같은 로직 엔티티의 존재를 표시할 수 있다.
일부 경우들에서, AIC(1302)는 도 4에 관련하여 앞서 논의된 핫 플러그 및 언플러그 이벤트들에 민감할 수 있다. 본원에 기재된 실시예들에서, 핀들(1304 및 1306)은 (1310)에 표시된 메인 대역 시그널링 핀들보다 더 짧을 수 있다. 이러한 경우에, 직렬 측파대 시그널링의 핀들(1304 및 1306)은, AIC(1302)가 시스템 보드 커넥터(1308)에 물리적으로 플러깅될 때, 시스템 보드 커넥터(1308)의 핀들과 마지막으로 물리적으로 접촉한다. 또한, AIC(1302)가 물리적으로 제거될 때, 직렬 측파대 시그널링과 연관된 핀들(1304 및 1306)은 시스템 보드 커넥터(1308)의 핀들로부터 처음에 제거된다. 이것은 시스템 보드 커넥터(1308)가 연관된 컴퓨팅 시스템의 핫 플러그 및 언플러그 로직(1312)에서 유용할 수 있다. 구체적으로, 핀들(1304 및 1306)이 핫 플러그 이벤트에서 시스템 보드 커넥터(1308)에서 물리적으로 수용될 때, 메인 대역 핀들(1310)은 시스템 보드 커넥터(1308)에서 물리적으로 이미 수신될 가능성이 더 높고, 메인 대역 시그널링이 개시될 수 있다. 마찬가지로, 핫 언플러그 이벤트 동안에, 제거는 핫 언플러그 이벤트가 발생하였고 메인 대역 시그널링이 중단되어야 한다는 것을 선제적으로 표시할 수 있다.
도 14는 직렬 측파대 링크 상에 표시된 LTSSM(Link Training and Status State Machine)의 전환들을 예시한 도면이다. 도 12에 관련하여 앞서 논의된 바와 같이, LTSSM의 상태 변화들은 직렬 측파대 링크 상의 전환들을 통해 통신될 수 있다. LTSSM 상태가 변할 때마다, (1402 및 1404)에 표시된 바와 같이, 직렬 측파대 링크에서 비동기식 핸드쉐이크가 발생할 수 있다. 이것은, PCIe 리타이머들이 강인하지 않을 때, 저전력 상태들 내외로의 전환들을 추론하는 것을 가능하게 할 수 있다.
도 15는 직렬 측파대 링크에 의해 구성 가능한 직렬 측파대 링크 내의 리타이머를 예시한 도면이다. 리타이머(1502)는 컴퓨팅 시스템(1504) 내의 소프트웨어에 대해 가시적이지 않을 수 있다. 다시 말해서, 소프트웨어는 중간에 리타이머(1502) 없이 컴퓨팅 시스템(1504) 및 AIC(1508) 사이에 가상 링크(1506)만을 인지할 수 있다. 그러나, 리타이머(1502)는 직렬 측파대 링크(108)에 대해 가시적이고, 따라서 리타이머(1502)를 구성할 수 있다.
도 16은 직렬 측파대 시그널링이 데이지 체인 방식으로 배열될 수 있는 다양한 방식들을 예시한 도면들이다. 데이지 체인은, 본원에서 지칭되는 바와 같이, 다수의 디바이스들이 차례 차례로 또는 링으로 함께 배선되는 배선 방식이다. 예를 들면, (1602)에서, 직렬 측파대 링크들은 단일 방향 링으로 데이지 체인이 되도록 구성 가능하다. (1604)에서, 직렬 측파대 링크들은 양방향 링으로 데이지 체인이 되도록 구성 가능하다. 이러한 방식으로, 직렬 측파대 링크가 열거될 수 있고, 복합 시스템 계층들에서 디버그 테스트 가능성이 인에이블될 수 있다.
도 17은 직렬 측파대 링크 시그널링의 방법을 예시한 블록도이다. 방법(1700)은, 블록(1702)에서, 제 1 직렬 측파대 링크 모듈의 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 패킷들을 전파시키는 것을 포함할 수 있다. 블록(1704)에서, 패킷들은 제 2 직렬 측파대 링크 모듈의 제 2 시그널링 레인을 통해 다운스트림 포트로부터 업스트림 포트로 전파된다.
다른 방법 단계들이 고려된다. 예를 들면, 방법(1700)은 직렬 측파대 링크를 웨이크 업하기 위해 제 1 직렬 측파대 링크 모듈, 제 2 측파대 링크 모듈 또는 양자의 측파대 링크 모듈들을 통해 비동기식 핸드쉐이크를 개시하는 것, 및 측파대 시그널링이 연관된 메인 시그널링 링크에 대해 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행하는 것을 포함할 수 있다. 방법(1700)은 또한 개별적인 클록 신호의 전파 없이 PWM(pulse width modulation)을 사용하여 전파되는 패킷들을 인코딩하는 것을 포함할 수 있다. 일부 경우들에서, 방법(1700)은 하나 이상의 측파대 링크 입/출력(I/O) 기술과 직렬 측파대 링크 모듈들을 인터페이스하는 것을 포함한다.
예 1은 측파대 시그널링을 위한 장치를 포함한다. 상기 장치는 패킷들을 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키기 위한 제 1 직렬 측파대 링크 모듈을 포함한다. 상기 장치는 또한 패킷들을 제 2 시그널링 레인을 통해 다운스트림 포트로부터 업스트림 포트로 전파시키기 위한 제 2 직렬 측파대 링크 모듈을 포함한다.
예 1은 부가적인 청구 대상을 통합할 수 있다. 예를 들면, 직렬 측파대 링크를 웨이크 업하기 위해 제 1 직렬 측파대 링크 모듈, 제 2 측파대 링크 모듈 또는 양자의 측파대 링크 모듈들에 의해 비동기식 핸드쉐이크가 개시된다. 다른 예로서, 패킷들은 개별적인 클록 신호의 전파 없이 PWM(pulse width modulation) 인코딩을 사용하여 전파된다. 일반적으로, 측파대 시그널링은 직렬 측파대 링크 상에서 비동기식이다. 직렬 측파대 링크 모듈들은 하나 이상의 측파대 링크 입/출력(I/O) 기술과 인터페이스하도록 구성된다. 일부 경우들에서, 시그널링 레인들은 USB(Universal Serial Bus) 미래 사용 핀들에 접속된다. 또한, 상기 장치는 직렬 측파대 시그널링을 위한 하나 이상의 장치들에 데이지 체인 구성으로 접속 가능하다. 제 2 직렬 측파대 링크 모듈에서 수신되는 비동기식 핸드쉐이크는 다른 포트에서 로직 엔티티의 존재를 표시한다. 측파대 링크 시그널링은 커넥터를 통해 통신될 수 있고, 커넥터는 커넥터의 다른 핀들보다 짧은, 측파대 링크와 연관된 핀들을 포함한다. 측파대 링크 모듈들은, 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행함으로써, 측파대 시그널링이 연관된 메인 시그널링 링크에 대한 상태 변화들을 통신한다.
예 2는 측파대 시그널링을 위한 방법을 포함한다. 상기 방법은 패킷들을 제 1 직렬 측파대 링크 모듈의 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키는 단계를 포함한다. 상기 방법은 또한 패킷들을 제 2 직렬 측파대 링크 모듈의 제 2 시그널링 레인을 통해 다운스트림 포트로부터 업스트림 포트로 전파시키는 단계를 포함한다.
예 2는 부가적인 청구 대상을 통합할 수 있다. 예를 들면, 상기 방법은 직렬 측파대 링크를 웨이크 업하기 위해 제 1 직렬 측파대 링크 모듈, 제 2 측파대 링크 모듈 또는 양자의 측파대 링크 모듈들을 통해 비동기식 핸드쉐이크를 개시하는 단계를 포함할 수 있다. 상기 방법은 또한 개별적인 클록 신호의 전파 없이 PWM(pulse width modulation)을 사용하여 전파되는 패킷들을 인코딩하는 단계를 포함할 수 있다. 측파대 시그널링은 일반적으로 비동기식이다. 상기 방법은 또한 하나 이상의 측파대 입/출력(I/O) 기술과 직렬 측파대 링크 모듈들을 인터페이스하는 단계를 포함할 수 있다. 일부 경우들에서, 시그널링 레인들은 USB(Universal Serial Bus) 미래 사용 핀들에 접속된다. 상기 방법은 시그널링 레인들 각각을 하나 이상의 부가적인 직렬 측파대 시그널링 링크들에 데이지 체인 구성으로 접속하는 단계를 더 포함할 수 있다. 일부 경우들에서, 상기 방법은 다른 포트에서 로직 엔티티의 존재를 표시하는 비동기식 핸드쉐이크를 제 2 직렬 측파대 링크 모듈에서 수신하는 단계를 포함할 수 있다. 또한, 일부 시나리오들에서, 측파대 링크 시그널링은 커넥터를 통해 통신되고, 커넥터는 커넥터의 다른 핀들보다 짧은, 측파대 링크와 연관된 핀들을 포함한다. 또한, 상기 방법은 측파대 시그널링이 연관된 메인 시그널링 링크에 대해 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행하는 단계를 포함할 수 있다.
예 3은 측파대 시그널링을 위한 시스템을 기술한다. 상기 시스템은 제 1 시그널링 레인과, 패킷들을 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키기 위한 제 1 직렬 측파대 링크 모듈과, 제 2 시그널링 레인과, 패킷들을 제 2 시그널링 레인을 통해 다운스트림 포트로부터 업스트림 포트로 전파시키기 위한 제 2 직렬 측파대 링크 모듈을 포함한다.
예 3은 예 1의 청구 대상과 유사한 부가적인 청구 대상을 통합할 수 있다. 예를 들면, 직렬 측파대 링크를 웨이크 업하기 위해 제 1 직렬 측파대 링크 모듈, 제 2 측파대 링크 모듈 또는 양자의 측파대 링크 모듈들에 의해 비동기식 핸드쉐이크가 개시된다. 다른 예로서, 패킷들은 개별적인 클록 신호의 전파 없이 PWM(pulse width modulation) 인코딩을 사용하여 전파된다. 일반적으로, 측파대 시그널링은 직렬 측파대 링크 상에서 비동기식이다. 직렬 측파대 링크 모듈들은 하나 이상의 측파대 링크 입/출력(I/O) 기술과 인터페이스하도록 구성된다. 일부 경우들에서, 시그널링 레인들은 USB(Universal Serial Bus) 미래 사용 핀들에 접속된다. 또한, 상기 시스템은 직렬 측파대 시그널링을 위한 하나 이상의 다른 시스템들에 데이지 체인 구성으로 접속 가능하다. 제 2 직렬 측파대 링크 모듈에서 수신되는 비동기식 핸드쉐이크는 다른 포트에서 로직 엔티티의 존재를 표시한다. 측파대 링크 시그널링은 커넥터를 통해 통신될 수 있고, 커넥터는 커넥터의 다른 핀들보다 짧은, 측파대 링크와 연관된 핀들을 포함한다. 측파대 링크 모듈들은, 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행함으로써, 측파대 시그널링이 연관된 메인 시그널링 링크에 대한 상태 변화들을 통신한다.
예 4는 측파대 시그널링을 위한 장치를 포함한다. 상기 장치는 패킷들을 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키기 위한 제 1 수단과, 패킷들을 제 2 시그널링 레인을 통해 다운스트림 포트로부터 업스트림 포트로 전파시키기 위한 제 2 수단을 포함한다.
일부 경우들에서, 제 1 및 제 2 수단은 예 4에 기재된 방식으로 패킷들을 전파시키도록 구성된, 전기 회로들과 같은 임의의 타입의 로직을 포함한다. 다른 수단은, 프로세싱 디바이스에 의해 실행될 때, 상기 장치로 하여금 예 2의 방법에 따라 동작들을 수행하게 할 수 있는 컴퓨터-판독 가능 매체 명령어들을 포함할 수 있다.
예 4는 예 1의 청구 대상과 유사한 부가적인 청구 대상을 통합할 수 있다. 예를 들면, 직렬 측파대 링크를 웨이크 업하기 위해 제 1 수단, 제 2 수단 또는 양자의 수단에 의해 비동기식 핸드쉐이크가 개시된다. 다른 예로서, 패킷들은 개별적인 클록 신호의 전파 없이 PWM(pulse width modulation) 인코딩을 사용하여 전파된다. 일반적으로, 측파대 시그널링은 직렬 측파대 링크 상에서 비동기식이다. 직렬 측파대 링크 모듈들은 하나 이상의 측파대 링크 입/출력(I/O) 기술과 인터페이스하도록 구성된다. 일부 경우들에서, 시그널링 레인들은 USB(Universal Serial Bus) 미래 사용 핀들에 접속된다. 또한, 상기 시스템은 직렬 측파대 시그널링을 위한 하나 이상의 다른 시스템들에 데이지 체인 구성으로 접속 가능하다. 제 2 수단에서 수신되는 비동기식 핸드쉐이크는 다른 포트에서 로직 엔티티의 존재를 표시한다. 측파대 링크 시그널링은 커넥터를 통해 통신될 수 있고, 커넥터는 커넥터의 다른 핀들보다 짧은, 측파대 링크와 연관된 핀들을 포함한다. 제 1 및 제 2 수단은, 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행함으로써, 측파대 시그널링이 연관된 메인 시그널링 링크에 대한 상태 변화들을 통신한다.
예 5는 패킷들을 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키기 위한 제 1 직렬 측파대 링크 모듈을 포함하는 측파대 시그널링 링크를 포함한다. 측파대 시그널링 링크는 또한 패킷들을 제 2 시그널링 레인을 통해 다운스트림 포트로부터 업스트림 포트로 전파시키기 위한 제 2 직렬 측파대 링크 모듈을 포함한다.
예 5는 부가적인 청구 대상을 통합할 수 있다. 일부 경우들에서, 예 5는 예 1의 부가적인 청구 대상을 통합할 수 있다.
실시예들은 일 구현 또는 예이다. "실시예", "일 실시예", "일부 실시예들", "다양한 실시예들", 또는 "다른 실시예들"에 대한 명세서의 지칭은 실시예들과 관련하여 설명된 특정한 특징, 구조, 또는 특성은 적어도 일부 실시예들에 포함되지만 본 기술들의 모든 실시예들에 필수적이지는 않다는 것을 의미한다. "실시 예", "일 실시예", 또는 "일부 실시예들"의 다양한 모습들은 반드시 모두 동일한 실시예들을 지칭하지 않는다.
본 명세서에 도시되고 설명된 모든 구성 요소들, 특징들, 구조들, 특성 등은 특정 실시예 또는 실시예들에 포함될 필요는 없다. 본 명세서에 예를 들어 "할 수 있다", "할 수도 있다", "가능하다" 또는 "가능할 수 있다"가 포함되는 컴포넌트, 특징, 구조, 또는 특성을 명시하는 경우, 특정 컴포넌트, 특징, 구조, 또는 특성이 포함되어야 할 필요는 없다. 명세서 또는 청구범위가 "일" 또는 "하나" 요소를 지칭하는 경우, 단지 하나의 요소가 있다는 것을 의미하지 않는다. 명세서 또는 청구범위가 "추가" 요소를 지칭하는 경우, 첨가 요소 중 하나 이상이 되는 것을 배제하지 않는다.
특정 구현들을 참조하여 일부 실시예를 설명하였지만, 다른 구현들은 일부 실시예들에 따라 가능하다는 것에 유의해야 한다. 또한, 도면에서 도시되거나 및/또는 본 명세서에서 설명된 배치 및/또는 회로 요소들의 순서 또는 다른 특징들은 도시되고 설명된 특정 방식으로 배열될 필요는 없다. 다수의 다른 배열들이 일부 실시예들에 따라 가능하다.
도면에 나타낸 각각의 시스템에서, 일부 경우, 각 요소는 표시되는 요소들이 다른 및/또는 유사할 수 있다는 것을 제안하는 동일한 참조번호 또는 다른 참조번호를 가질 수 있다. 그러나, 요소는 다른 구현들을 가지고 충분히 유연할 수 있으며, 본 명세서에 도시되거나 설명된 시스템들의 일부 또는 전부로 동작할 수도 있다. 도면들에 예시된 다양한 요소들은 동일하거나 다를 수 있다. 어느 것이 제 1 요소로 지칭될지, 제 2 요소로 지칭될지는 임의적인 것이다.
상기 예들에서의 특성은 하나 이상의 실시예들에서 어디서나 사용될 수 있음을 이해해야 한다. 예를 들어, 전술한 컴퓨팅 디바이스의 모든 옵션 특징들은 또한 본 명세서에 설명된 방법들 또는 컴퓨터-판독 가능 매체 중 어느 하나에 대하여 구현될 수 있다. 또한, 흐름도 및/또는 상태도가 실시예들을 설명하기 위해 본 명세서에 사용될 수 있지만, 본 기술들은 명세서에서의 이러한 도면들 또는 대응하는 설명에 한정되지 않는다. 예를 들어, 본 명세서에 예시되고 설명된 바와 같이, 흐름은 각각의 예시를 통해 박스 또는 상태 또는 정확히 동일한 순서로 이동될 필요는 없다.
본 기술은 본 명세서에 기재된 특정 세부사항으로 제한되지 않는다. 실제로, 본 발명의 이점을 갖는 당업자는 전술한 설명 및 도면으로부터 다양한 다른 변형이 본 기술의 범위 내에서 이루어질 수 있다는 것을 이해할 것이다. 따라서, 임의의 보정을 포함하는 다음의 청구항들이 본 발명의 범위를 규정하는 것이다.

Claims (25)

  1. 측파대 시그널링(sideband signaling)을 위한 장치로서,
    패킷들을 제 1 시그널링 레인(signaling lane)을 통해 업스트림 포트(upstream port)로부터 다운스트림 포트(downstream port)로 전파시키기 위한 제 1 수단과,
    패킷들을 제 2 시그널링 레인을 통해 상기 다운스트림 포트로부터 상기 업스트림 포트로 전파시키기 위한 제 2 수단을 포함하는
    측파대 시그널링 장치.
  2. 제 1 항에 있어서,
    직렬 측파대 링크(serial sideband link)를 웨이크 업(wake up)하기 위해 상기 제 1 수단, 상기 제 2 수단 또는 양자의 측파대 링크 모듈들에 의해 비동기식 핸드쉐이크(asynchronous handshake)가 개시되는
    측파대 시그널링 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 패킷들은 개별적인 클록 신호의 전파 없이 PWM(pulse width modulation) 인코딩을 사용하여 전파되는
    측파대 시그널링 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 측파대 시그널링은 비동기식인
    측파대 시그널링 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 수단 및 상기 제 2 수단은 하나 이상의 측파대 링크 입/출력(I/O) 기술과 인터페이스하는
    측파대 시그널링 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 시그널링 레인들은 USB(Universal Serial Bus) 미래 사용 핀들(future use pins)에 접속되는
    측파대 시그널링 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 장치는 측파대 시그널링을 위한 하나 이상의 장치들에 데이지 체인 구성(daisy chain configuration)으로 접속하는
    측파대 시그널링 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 수단에서 수신된 비동기식 핸드쉐이크는 다른 포트에서 로직 엔티티(logical entity)의 존재를 표시하는
    측파대 시그널링 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    측파대 링크 시그널링은 커넥터를 통해 통신되고,
    상기 커넥터는 상기 커넥터의 다른 핀들보다 짧은, 상기 측파대 링크와 연관된 핀들을 포함하는
    측파대 시그널링 장치.

  10. 제 1 항 또는 제 2 항에 있어서,
    측파대 링크 모듈들은, 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행함으로써, 상기 측파대 시그널링이 연관되는 메인 시그널링 링크에 대한 상태 변화들을 통신하는
    측파대 시그널링 장치.
  11. 측파대 시그널링을 위한 방법으로서,
    패킷들을 제 1 직렬 측파대 링크 모듈의 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키는 단계와,
    패킷들을 제 2 직렬 측파대 링크 모듈의 제 2 시그널링 레인을 통해 상기 다운스트림 포트로부터 상기 업스트림 포트로 전파시키는 단계를 포함하는
    측파대 시그널링 방법.
  12. 제 11 항에 있어서,
    직렬 측파대 링크를 웨이크 업하기 위해 상기 제 1 직렬 측파대 링크 모듈, 상기 제 2 직렬 측파대 링크 모듈 또는 양자의 측파대 링크 모듈들을 통해 비동기식 핸드쉐이크를 개시하는 단계를 포함하는
    측파대 시그널링 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    개별적인 클록 신호의 전파 없이 PWM(pulse width modulation)을 사용하여 전파되는 패킷들을 인코딩하는 단계를 포함하는
    측파대 시그널링 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 측파대 시그널링은 비동기식인
    측파대 시그널링 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    하나 이상의 측파대 링크 입/출력(I/O) 기술과 상기 직렬 측파대 링크 모듈들을 인터페이스하는 단계를 포함하는
    측파대 시그널링 방법.

  16. 제 11 항 또는 제 12 항에 있어서,
    상기 시그널링 레인들은 USB(Universal Serial Bus) 미래 사용 핀들에 접속되는
    측파대 시그널링 방법.
  17. 제 11 항 또는 제 12 항에 있어서,
    상기 시그널링 레인들 각각을 하나 이상의 부가적인 측파대 시그널링에 데이지 체인 구성으로 접속하는 단계를 포함하는
    측파대 시그널링 방법.
  18. 제 11 항 또는 제 12 항에 있어서,
    다른 포트에서 로직 엔티티의 존재를 표시하는 비동기식 핸드쉐이크를 상기 제 2 직렬 측파대 링크 모듈에서 수신하는 단계를 포함하는
    측파대 시그널링 방법.
  19. 제 11 항 또는 제 12 항에 있어서,
    측파대 링크 시그널링은 커넥터를 통해 통신되고,
    상기 커넥터는 상기 커넥터의 다른 핀들보다 짧은, 상기 측파대 링크와 연관된 핀들을 포함하는
    측파대 시그널링 방법.
  20. 제 11 항 또는 제 12 항에 있어서,
    상기 측파대 시그널링이 연관된 메인 시그널링 링크에 대해 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행하는 단계를 포함하는
    측파대 시그널링 방법.
  21. 측파대 시그널링을 위한 시스템으로서,
    제 1 시그널링 레인과,
    패킷들을 상기 제 1 시그널링 레인을 통해 업스트림 포트로부터 다운스트림 포트로 전파시키기 위한 제 1 직렬 측파대 링크 모듈과,
    제 2 시그널링 레인과,
    패킷들을 상기 제 2 시그널링 레인을 통해 상기 다운스트림 포트로부터 상기 업스트림 포트로 전파시키기 위한 제 2 직렬 측파대 링크 모듈을 포함하는
    측파대 시그널링 시스템.
  22. 제 21 항에 있어서,
    상기 측파대 시그널링은 비동기식이고,
    직렬 측파대 링크를 웨이크 업하기 위해 상기 제 1 직렬 측파대 링크 모듈, 상기 제 2 직렬 측파대 링크 모듈 또는 양자의 측파대 링크 모듈들에 의해 비동기식 핸드쉐이크가 개시되고,
    상기 제 2 직렬 측파대 링크 모듈에서 수신되는 비동기식 핸드쉐이크는 다른 포트에서 로직 엔티티의 존재를 표시하는
    측파대 시그널링 시스템.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 패킷들은 개별적인 클록 신호의 전파 없이 PWM(pulse width modulation) 인코딩을 사용하여 전파되는
    측파대 시그널링 시스템.
  24. 제 21 항 또는 제 22 항에 있어서,
    상기 직렬 측파대 링크 모듈들은 하나 이상의 측파대 링크 입/출력(I/O) 기술과 인터페이스하는
    측파대 시그널링 시스템.
  25. 제 21 항 또는 제 22 항에 있어서,
    상기 측파대 링크 모듈들은, 상태 변화가 표시될 때마다 비동기식 핸드쉐이크를 수행함으로써, 상기 측파대 시그널링이 연관된 메인 시그널링 링크에 대한 상태 변화들을 통신하는
    측파대 시그널링 시스템.
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