CN106796568A - 具有内建流控制的无时钟双数据率链路 - Google Patents

具有内建流控制的无时钟双数据率链路 Download PDF

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CN106796568A CN201580052786.4A CN201580052786A CN106796568A CN 106796568 A CN106796568 A CN 106796568A CN 201580052786 A CN201580052786 A CN 201580052786A CN 106796568 A CN106796568 A CN 106796568A
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R·D·韦斯特费尔特
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Abstract

提供了一种双数据率接口，其包括发射机驱动耦合至接收机的接收引脚的发射引脚。该接收机使用获取时钟的循环来驱动其接收引脚。该发射机通过在发射引脚上向接收机传送比特来响应每个获取时钟边沿。

Description

具有内建流控制的无时钟双数据率链路
L·米什拉、R·韦斯特费尔特和J·帕尼安
相关申请的交叉引用
本申请要求于2015年9月24日提交的美国非临时专利申请号14/864,586的权益，该申请要求于2014年10月3日提交的美国临时申请号62/059,798的权益，这两篇申请均通过援引整体纳入于此。
技术领域
本申请涉及数据通信，尤其涉及具有内建流控制的双数据率通信。
背景
常规微处理器通常包括用于与其他实体进行通信的通用异步接收机/发射机(UART)接口。UART接口需要发射引脚(TX)、接收引脚(RX)、请求发送(RTS)引脚、以及清除发送(CTS)引脚。UART接口使用16倍比特率的过采样时钟。因此每个收到比特由十六个样本表示。UART传输是非常直接了当的：为了发送二进制一，传送UART接口将其TX引脚驱动至电源电压VDD达如由其过采样时钟的十六个循环决定的比特时段历时。接收UART接口使用其自己的过采样时钟来对其比特时段进行计数。二进制零的传输正好是补：传送UART接口使其发射引脚接地达如通过其过采样时钟循环适当次数决定的比特时段历时。UART接口将请求发送(RTS)引脚和清除发送(CTS)引脚用于流控制。具体而言，接收UART接口通过将其RTS引脚断言为在其CTS引脚上在传送UART接口处接收的电源电压VDD来指示其准备好接收数据。因此，传送UART接口仅在它看到其CTS引脚上的电压被断言时传送。所得到的数据传输是以8比特帧的形式。
尽管UART接口是简单且相对稳健的，但是其过采样时钟消耗相当大的功率，因为其必须振荡而不论UART接口在传送还是接收数据。另外，UART的帧大小固定为八比特。如果帧大小增大，则对过采样时钟的定时要求(关于保持发射机的时钟与接收机的时钟充分对准)变得越来越严格。相应地，在本领域中存在对容适灵活帧长度而无需使用过采样时钟的低功率同步数据接口的需求。
概述
提供了一种双数据率接口，其避免了对过采样时钟的需求。如由该接口传送的，帧开始于初始标志码元，其中发射机将其发射引脚拉低至地并且释放发射引脚，于是发射引脚被微弱地向电源电压VDD拉回。该发射引脚通过传输线(总线)(诸如电路板迹线)耦合至接收机上的接收引脚。作为响应，接收机将其接收引脚放电为低至地以指示接收机准备好接收帧的第一比特。发射机随后传送该比特并且将总线释放至其先前低状态。对于每个后续比特，接收机将总线转变成如由接收机用来触发前一比特的传输的互补二进制状态。如果接收机已经通过对总线放电来触发帧中的先前比特的传输，则接收机由此将总线驱动为高至电源电压VDD以触发当前比特的传输。相反，如果接收机已经通过将总线驱动至电源电压VDD来触发帧中的先前比特的传输，则接收机通过将总线放电至地来触发帧中的当前比特的传输。接收机作出的每个总线转变可由此被认为包括或接收机获取时钟的上升沿(如果接收机将总线转变为高至电源电压)、或接收机获取时钟的下降沿(如果接收机将总线转变为低至地)。发射机仅响应于接收机获取时钟边沿转变而传送帧的当前比特。以此方式，流控制对于发射机的发射引脚与接收机上的对应接收引脚之间的单导线总线是“内建”的。
附图简述
图1是包括一对各自具有如本文所公开的双数据率接口的集成电路的系统的框图。
图2A是用于图1的系统中的每个发射机的默认总线状态的时序图。
图2B是图2A的总线在帧传输期间的时序图。
图2C是包括其中接收机未准备好进行传输的时段的图2A的总线的时序图。
图3是图2B的总线的更详细时序图以及接收机中的获取时钟的对应经延迟版本。
图4是根据本公开的各方面的双数据率接口中的发射机和接收机的更详细框图。
图5是包括具有根据本公开的一方面的双数据率接口的集成电路的系统的示图。
图6是根据本公开的一方面的一种双数据率接口中的接收机的操作方法的流程图。
本公开的各方面及其优势通过参考以下详细描述而被最好地理解。应当领会，相同参考标记被用来标识在一个或多个附图中所解说的相同元件。
详细描述
提供了一种不需要过采样时钟的集成电路异步双数据率数据接口。该接口包括用于在第一引脚上发送数据的发射机并且还包括用于在第二引脚上接收数据的接收机。由于内建流控制，该接口无需附加引脚(诸如由常规UART接口使用的RTS和CTS引脚)。这些接口可位于单个集成电路内或者位于分开的集成电路内。现在转到附图，图1中示出了示例系统100。集成电路(设备A)包括双数据率接口105。类似地，另一集成电路(设备B)包括对应的双数据率接口105。每个接口105包括通过发射引脚125进行传送的发射机110以及通过接收引脚130进行接收的接收机115。双导线全双工链路135将接口中的每一者的发射引脚125耦合到接口中的剩余一者的接收引脚130。如本文所使用的，“引脚”是涵盖集成电路用来耦合到电路板上的引线或其他合适的传输线的结构(诸如焊盘或实际引脚)的通用术语。在链路135中，导线或迹线140耦合在设备A的发射引脚125与设备B的接收引脚130之间。类似地，链路135包括另一导线或迹线140以耦合在设备B的发射引脚125与设备B的接收引脚130之间。每个导线140还可被记为总线140。
为了提供仅使用双导线链路135的嵌入式流控制，每个发射机110仅响应于来自对应的接收机115的获取时钟而进行传送。双导线链路135中的每个导线的就绪状态或空闲总线状态为逻辑高(具有电源电压VDD)，如图2A中所示。该空闲状态发信号通知图1的接收机115准备好接收数据帧。为了开始帧传输，在初始标志时段200上，图1的发射机110将耦合到其发射引脚125的总线140放电为低至地，如图2B中所示，并且随后使总线140返回至其默认高状态。初始标志时段200的历时可由接收机115与发射机110事先议定。例如，每个接收机115和发射机110可包括存储各种参数(诸如初始标志时段200的历时)的配置存储器(未解说)。发射机110可随后行进至按照接收机115驱动总线140来使用获取时钟205的边沿(也在图2B中示出)传送随后帧的比特。与初始标志时段200的历时一样，帧大小由每个发射机110与对应的接收机115事先议定(诸如通过对应配置存储器(未解说)的配置)。对于图2B的获取时钟205，帧大小为8比特(数据比特D0到D7)，继之以奇偶校验比特(PB)和停止比特(SB)。因为总线140的默认状态为逻辑高，所以接收机115通过将总线140拉低来传送获取时钟205的第一下降沿210。响应于获取时钟205的该第一下降沿210，发射机110发送初始比特D0，初始比特D0可以取决于其数据值而为或逻辑高或逻辑低信号。初始比特D0(与剩余比特一样)由此被解说为交叉影线列，因为初始比特D0可以取决于其二进制值而为或逻辑低或逻辑高。一旦初始比特D0结束，发射机110就使总线140返回至由前一时钟边沿210确立的二进制状态，该二进制状态在此示例中为逻辑低(放电至地)。
每个后续获取时钟边沿为前一获取时钟边沿的二进制补。例如，因为初始获取时钟边沿210是下降沿，所以后续获取时钟边沿215是上升沿。作为响应，发射机110传送数据比特D1并且使总线140返回至由上升时钟边沿215确立的逻辑高(电源电压VDD)状态。以此方式，如果前一边沿是下降沿，则接收机115通过传送获取时钟205的上升沿来发信号通知其对帧中的每个后续比特作好准备。相反，如果前一边沿是上升沿，则接收机110通过传送获取时钟205的下降沿来发信号通知其对帧中的每个后续比特作好准备。对于每个数据比特传输，发射机110通过使总线140返回至其如由先前获取时钟边沿决定的原始状态来结束传输。因为初始比特D0响应于下降沿210，所以发射机110在初始比特D0被传送之后将总线140复位回至地。类似地，因为比特D1响应于获取时钟的上升沿215，所以发射机110在比特D1被传送之后将总线140复位至电源电压VDD。
在每个比特传输之后，接收机115通过在总线140上传送恰适的获取时钟边沿来指示其准备好接收后续比特。以此方式，接收机115保持改变总线140的状态以指示其对下一比特作好准备。发射机110随后传送对应比特并且使总线140返回至由接收机115为了发起当前比特传输而设置的状态。接收机115将使总线140循环为或高或低的次数取决于帧中的比特数目—帧大小对于发射机110和接收机115是事先已知的。在图2B中，帧大小为8比特，因此接收机115使总线循环为低和高四次(总线的8个二进制转变)。每个比特仅在接收机115将总线140转变成互补二进制状态时被传送。
将领会，流控制在总线140上是固有的，因为发射机110仅能在接收机115将总线140从其用于触发先前比特的传输的二进制状态转变成互补二进制状态的情况下发送一比特。如果总线140已通过获取时钟205的先前下降沿循环为低，则接收机115通过使总线140循环为高以形成获取时钟205的上升沿来发信号通知其准备好接收下一比特。相反，如果总线140已通过获取时钟205的前一上升沿循环为高，则接收机115通过使总线140循环为低以形成获取时钟205的下降沿来发信号通知其准备好接收后续比特。注意到，传输是“波特率独立”的。例如，如果接收机115是繁忙的且不能够处理帧中的后续比特，则接收机115可简单地延迟直至其在使总线140翻转成总线140的互补状态之前准备好。此类延迟对于发射机110而言是不成问题的，因为发射机110仅响应于由接收机115将总线140翻转成其互补状态而传送帧中的每个后续比特。除了可发生在各比特之间以允许接收机115有足够处理时间的可变延迟之外，接收机115还可通过将总线140拉低至地来阻止发射机110甚至传送初始标志200，如图2C中所示。只要接收机115以此方式保持总线140放电，接收机115就可发信号通知发射机110其未对帧作好准备。发射机110由此不能在接收机115保持总线140接地时使用初始标志200来开始帧传输。当接收机115准备好接收帧时，接收机115使总线140返回至其默认(空闲)高状态。
接收机115处关于获取时钟的一组上升和下降沿305、315和325的数据接收可参照图3来更好地理解。为了采样来自发射机110的收到比特，接收机115可生成作为总线140的二进制状态的经延迟版本的采样时钟300。接收机115可将采样时钟300相对于总线140的对应上升和下降沿延迟达时延T6。获取时钟的每个上升或下降沿需要时间T1来完成(将总线140从电源电压VDD放电至地或者从地充电至电源电压VDD所需的时间T1)，继之以稳定时间T2以允许总线140的电压在每个获取时钟转变305之后稳定下来。发射机驱动窗跟随每个获取时钟转变(时间T1)和稳定时间T2组合。在每个发射机驱动窗中，发射机110通过或对总线140充电为高(以传送二进制一)或将总线140放电为低(以传送二进制零)来传送对应的数据比特。一旦每个发射机驱动窗完成，发射机110就使总线140返回至因先前获取时钟转变305导致其处于的那个二进制状态。
在图3中，初始获取时钟转变305将总线140拉低(获取时钟的下降沿)。发射机110随后在初始驱动窗310中传送对应数据比特。由此，如果初始驱动窗310被用来传送二进制零，则发射机110可简单地让总线140在初始获取时钟转变305之后放电。在图3中，发射机110使用初始驱动窗310来传送二进制一，因此总线140在初始驱动窗310期间转变为高至电源电压VDD。初始驱动窗310中的该总线转变(类似于初始获取时钟转变305)需要上升时间T1。接收机115随后响应于采样时钟300的下降沿(因为初始获取时钟转变305也是下降沿)而采样总线140在初始驱动窗中的二进制状态。在初始驱动窗310之后，发射机310使总线140返回至如通过获取时钟的初始获取时钟转变305确立的其接地状态。该转变花费下降时间T1，继之以另一稳定时间T2。可变循环拉伸时间T5可随后期满。循环拉伸时间T5的历时取决于接收机115何时准备好接收另一比特。
当接收机115准备好接收另一比特时，接收机115触发获取时钟的第一上升沿315。上升沿315需要上升时间T1来完成，继之以另一稳定时间T2，于是发射机110可在第二驱动窗320中传送。在此示例中，发射机110在第二驱动窗320中传送二进制零以使得发射机110在第二驱动窗320期间将总线140放电至地。接收机115随后根据采样时钟300的上升沿来采样总线140的该二进制零状态。在每个采样窗310和320中，用于接收机115的采样时间延迟T6应当被定时，以使得存在足够的设立时间T3和足够的保持时间T4。
总线140的循环时间(例如，从第一获取时钟转变305至第二获取时钟转变315的时间)等于2*(T1+T2+T1+T3+T4+T1+T2+T5)＝6T1+4T2+2*(T3+T4+T5)。因为响应于每个获取时钟转变而传送一个比特，数据率由此为1/(3T1+2T2+T3+T4+T5)。所得到的数据传输速率取决于变量T1到T5。关于总线上升和下降时间T1的非常保守的估计为1ns。类似地，关于总线设置时间T2的非常保守的估计为1ns。如果假定总线设立时间T3和总线设立时间T4两者均为2ns并且循环拉伸时间T5为5ns，则数据传输率变为71.4Mbps。注意到，此类数据率涉及关于总线稳定和上升时间的相当保守的估计。相应地，在实践中可实现快得多的数据率。此外，如果双导线总线135包括集成电路封装中的互连(或者完全在单个集成电路内的导体)，则此类稳定时间可以数十皮秒或者更小来测量。
图4中示出了示例发射机110和接收机115。关于发射机110，系统总线435供应要传送的数据帧，该数据帧可初始地存储在接收机缓冲器440中。该数据帧在定时和控制电路460的控制下从接收机缓冲器440串行地移位到并-串移位寄存器455中。定时和控制电路460监视如由来自接收机110的如在输入缓冲器410上接收到的获取时钟转变305(图3)决定的总线140的状态。在每个获取时钟转变之后，发射机110中的保持器电路(诸如锁存器405)存储总线140的状态(高或低)。响应于每个获取时钟转变，定时和控制电路460将来自移位寄存器455的帧中的每个相继比特移位出通过复用器450至输出缓冲器445，输出缓冲器445将相继比特驱动至总线140上给接收机115。一旦驱动窗310(图3)完成，定时和控制电路460就使总线140返回至如存储在锁存器405中的由先前获取时钟转变决定的状态。复用器450选择如由定时和控制电路460控制的该保持的二进制状态，以使得输出缓冲器445可将总线140驱动至该先前二进制状态。一旦总线140被返回至其先前二进制状态，输出缓冲器445就允许总线140浮动以使得总线140将不与任何后续获取时钟转变对抗。一旦输出缓冲器445使总线140浮动，发射机110中的锁存器405就可被配置成微弱地保持总线状态。耦合至系统总线435的控制寄存器490可被配置成存储用于定时和控制电路460的配置参数。发射引脚125(T1)是双向的，以使得发射机110可接收获取时钟转变。就此而言，发射机110包括将获取时钟转变驱动至定时和控制电路460的输入缓冲器495。
接收机115的接收引脚130也是双向的，以使得接收机115可在总线140上将获取时钟转变驱动至发射机110。接收机115中的锁存器405保持总线140的二进制电压状态，以使得定时和控制电路420可通过驱动总线140的二进制电压状态通过输出缓冲器425来反转总线140的二进制电压状态以将获取时钟边沿驱动至发射机110。在等待如关于图3所讨论的恰适的时间量之后，定时和控制电路420将如通过输入缓冲器410接收到的总线140的二进制电压状态移位到并-串寄存器415中。在(诸)完整帧由此被逐位移位到移位寄存器415中之后，所得到的完整帧可被并行移位到接收(RX)缓冲器440中。接收缓冲器440可随后将收到帧呈现给系统总线435以使得其可被处理器(未解说)或者纳入接收机115的集成电路(未解说)中的其他接收引擎接收。该处理器可通过一组对应的控制寄存器430来配置定时和控制电路420。再次参照图2B，帧可包括构成帧的议定数目的数据比特之后的奇偶校验比特(PB)。该帧结束于不能与默认总线状态区分开的停止位(SB)。换言之，一旦发射机110传送奇偶校验比特(PB)，发射机110就将总线140驱动回至其默认高电压状态。
为了提供按需改变帧大小的能力，每个帧可包括报头(未解说)，该报头可包括例如两个功能比特(fn_bit_0)和(fn_bit_1)。如果发射机想要改变帧大小，则它通过藉由报头发信号通知来实现这一点。例如，在报头的两功能比特实施例中，发射机可断言fn_bit_0并且解除断言fn_bit_1以指示后续帧对帧大小编码。相反，如果帧大小将保持不变，则发射机可解除断言fn_bit_0并且断言fn_bit_1。
本文所讨论的消息接发独立于正被传达的数据类型。然而，在一个实施例中，该数据可以是虚拟GPIO状态。换言之，并非在其对应的GPIO引脚上传送GPIO信号，而是信号变为在发射引脚125和接收引脚130上在本文所讨论的帧中传送的“虚拟GPIO信号”。例如，如在2015年9月10日提交的共同转让的美国专利申请号14/850,809中所公开的用于改变帧长度的虚拟GPIO协议可容易地适配成使用本文所讨论的双数据率协议。美国专利申请号14/850,809由此通过援引被全部纳入于此。
定时和控制电路420和460可各自使用软件、固件或硬件来实现。例如，在硬件实现中，定时和控制电路420和460可各自包括有限状态机。在替换实现中，定时和控制电路460可被认为包括用于响应于在发射引脚125上接收到一系列获取时钟转变中的相继获取时钟转变而移位出数据帧的相继比特以及用于响应于从锁存器405取回的前一获取时钟转变的二进制状态而在每个相继比特传输之后恢复发射引脚125的二进制电压状态的装置。
示例系统500在图5中示出，其中SOC 505被配置成在如本文所公开的双数据率接口(未解说)上与多个外围设备510进行通信。每个外围设备510由此还包括如本文所公开的双数据率接口(未解说)。为了解说清楚，SOC 505与每个外围设备510之间的对应双导线链路135(图1)也未示出。系统500可包括蜂窝电话、智能电话、个人数字助理、平板计算机、膝上型计算机、数码相机、手持式游戏设备、或其他合适设备。除了使用其双数据率接口以外，SoC 505还在系统总线515上与外围设备510(诸如传感器)进行通信，系统总线515还耦合至存储器(诸如DRAM 1520)和显示控制器525。显示控制器525进而耦合至驱动显示器535的视频处理器530。
现在将关于图6的流程图来讨论一种接收机115的操作方法。该方法包括通过驱动将接收机耦合至发射机的总线进入当前二进制电压状态来将获取时钟的当前边沿驱动至发射机的动作600，该当前二进制电压状态为用于获取时钟的先前边沿的先前二进制电压状态的补。以上关于图2B中所示的获取时钟的上升沿215讨论了动作600的示例。因为先前获取时钟转变为下降沿210，所以接收机115生成上升沿215以触发发射机110传送帧的当前比特(在此示例中，D1)。
该方法还包括在驱动获取时钟的当前边沿之后并且在驱动获取时钟的后续边沿之前在该总线上从该发射机接收当前数据比特的动作605。以上所讨论的在第二驱动窗320期间在接收机115中对从发射机110传送的零的采样是动作605的示例。另外，该方法包括通过将该总线驱动至作为当前二进制电压状态的补的后续二进制电压状态来将获取时钟的后续边沿驱动至该发射机的动作610。在图2B的比特D1之后的获取时钟的下降沿的传输是动作610的示例。
最后，该方法包括在驱动获取时钟的后续边沿之后在该总线上从该发射机接收后续数据比特的动作615。如图2B中所示，在比特D1的传输之后的获取时钟的下降沿之后的接收机115处的比特D2的接收是动作620的示例。
如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变动而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (22)

1.一种用于集成电路的双数据率接口，包括：
发射引脚；
第一存储器，其被配置成存储在所述发射引脚上接收到的第一获取时钟转变，其中所述第一获取时钟转变对应于多个第一数据比特，并且其中所述第一存储器被进一步配置成将每个第一获取时钟转变存储为二进制状态；以及
第一定时和控制电路，其被配置成响应于所述发射引脚上对应第一获取时钟转变的接收而在所述发射引脚上驱动每个第一数据比特，其中所述第一定时和控制电路被进一步配置成响应于存储在所述存储器中的所述对应第一获取时钟转变的二进制状态而恢复所述发射引脚的电压。
2.如权利要求1所述的双数据率接口，其特征在于，进一步包括：
耦合至所述发射引脚的第一输入缓冲器，其中所述第一输入缓冲器被配置成将所述发射引脚上接收到的每个第一获取时钟转变驱动至所述第一定时和控制电路。
3.如权利要求1所述的双数据率接口，其特征在于，进一步包括：
第一移位寄存器，其被配置成存储所述多个第一数据比特，并且其中所述第一定时和控制电路被进一步配置成响应于所述发射引脚上所述对应第一获取时钟转变的所述接收而从所述第一移位寄存器移位出每个第一数据比特。
4.如权利要求1所述的双数据率接口，其特征在于，所述第一存储器包括锁存器。
5.如权利要求1所述的双数据率接口，其特征在于，进一步包括配置成在存储在所述第一存储器中的所述二进制状态与每个第一数据比特之间进行选择的复用器。
6.如权利要求5所述的双数据率接口，其特征在于，进一步包括配置成使用来自所述复用器的输出信号来驱动所述发射引脚的第一输出缓冲器。
7.如权利要求1所述的双数据率接口，其特征在于，进一步包括：
接收引脚；
第二存储器，其被配置成存储在所述发射引脚上传送的第二获取时钟转变，其中所述第二存储器被进一步配置成将每个第二获取时钟转变存储为二进制状态；以及
第二定时和控制模块，其中所述第二定时和控制模块被配置成传送一系列所述第二获取时钟转变，并且其中所述第二定时和控制模块被进一步配置成响应于确定所述双数据率接口准备好在所述接收引脚上接收数据帧中的第二数据比特而在所述接收引脚上传送所述系列中的每个第二获取时钟转变；并且其中所述第二定时和控制模块被进一步配置成将所述系列中的每个第二获取时钟转变驱动为二进制值，所述二进制值为所述第二存储器中关于所述系列中的所述第二获取时钟转变中的前一获取时钟转变所存储的二进制状态的补。
8.如权利要求7所述的双数据率接口，其特征在于，所述第二定时和控制模块被进一步配置成采样在所述接收引脚上接收到的每个第二数据比特并将采样出的第二数据比特加载到第二移位寄存器中。
9.如权利要求7所述的双数据率接口，其特征在于，所述第二存储器包括锁存器。
10.如权利要求7所述的双数据率接口，其特征在于，所述双数据率接口被包括在片上系统(SoC)中。
11.如权利要求10所述的双数据率接口，其特征在于，所述SoC被包括在选自包括以下各项的组的系统中：蜂窝电话、智能电话、个人数字助理、平板计算机、膝上型计算机、数码相机、以及手持式游戏设备。
12.一种通信方法，包括：
通过驱动将接收机耦合至发射机的总线进入当前二进制电压状态来将获取时钟的当前边沿驱动至发射机，所述当前二进制电压状态为所述总线用于所述获取时钟的先前边沿的先前二进制电压状态的补；
在所述接收机中，在驱动所述获取时钟的所述当前边沿之后并且在驱动所述获取时钟的后续边沿之前在所述总线上从所述发射机接收当前数据比特；
通过将所述总线驱动至作为所述当前二进制电压状态的补的后续二进制电压状态来将所述获取时钟的所述后续边沿驱动至所述发射机；以及
在所述接收机中，在驱动所述获取时钟的所述后续边沿之后在所述总线上从所述发射机接收后续数据比特。
13.如权利要求12所述的方法，其特征在于，通过驱动将所述接收机耦合至所述发射机的总线来驱动所述获取时钟的所述当前边沿包括驱动将所述接收机上的接收引脚耦合至所述发射机上的发射引脚的单导线总线。
14.如权利要求12所述的方法，其特征在于，通过驱动将所述接收机耦合至所述发射机的总线来驱动所述获取时钟的所述当前边沿包括驱动单个集成电路内的总线。
15.如权利要求12所述的方法，其特征在于，通过驱动将所述接收机耦合至所述发射机的总线来驱动所述获取时钟的所述当前边沿包括驱动将第一集成电路耦合至第二集成电路的总线。
16.一种通信方法，包括：
对于将发射机上的发射引脚耦合至接收机上的接收引脚的总线的总线电压的一系列二进制转变，响应于检测到所述总线电压的所述系列二进制转变中的每个二进制转变而在所述发射引脚上向所述接收引脚传送一系列比特中的相继比特；以及
在每个比特传输之后，将所述总线电压恢复至所述总线电压的所述二进制转变中的前一个二进制转变的二进制状态。
17.如权利要求16所述的方法，其特征在于，所述系列比特包括帧。
18.如权利要求17所述的方法，其特征在于，进一步包括在传送所述帧之前对所述总线电压放电。
19.一种集成电路，包括：
发射引脚；
存储器，其被配置成存储在所述发射引脚上接收到的获取时钟转变，其中所述获取时钟转变对应于多个数据比特，并且其中所述存储器被进一步配置成将每个获取时钟转变存储为二进制状态；以及
用于响应于在所述发射引脚上接收到所述获取时钟转变中的相继获取时钟转变而移位出数据帧的相继比特以及用于响应于从所述存储器检索到的前一获取时钟转变的所述二进制状态而在每个相继比特传输之后恢复所述发射引脚的二进制电压状态的装置。
20.如权利要求19所述的集成电路，其特征在于，所述存储器包括锁存器。
21.如权利要求19所述的集成电路，其特征在于，进一步包括被配置成存储所述多个数据比特的移位寄存器，并且其中所述装置被进一步配置成响应于所述发射引脚上对应获取时钟转变的接收而从所述第一移位寄存器移位出每个第一数据比特。
22.如权利要求21所述的集成电路，其特征在于，所述集成电路被包括在选自包括以下各项的组的系统中：蜂窝电话、智能电话、个人数字助理、平板计算机、膝上型计算机、数码相机、以及手持式游戏设备。
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