KR20170027450A - 발광 소자 및 이를 구비한 발광 소자 패키지 - Google Patents

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KR20170027450A
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Abstract

실시예는 발광소자에 관한 것이다.
실시 예에 개시된 발광 소자는, 제1도전형의 도펀트를 갖는 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 배치된 전자 차단층; 상기 전자 차단층 상에 제2도전형의 도펀트를 갖는 제2도전성 반도체층; 및 상기 활성층의 위 및 아래 중 적어도 하나에 캐리어를 충전하는 캐리어 충전 구조를 포함하며, 상기 캐리어 충전 구조는 서로 다른 도전형 도펀트를 갖고 서로 대응하는 적어도 2층의 페어를 포함한다.

Description

발광 소자 및 이를 구비한 발광 소자 패키지{LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE HAVING THEREOF}
실시 예는 발광소자에 관한 것이다.
발광 소자, 예컨대 발광 다이오드(Light Emitting Diode)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종으로, 기존의 형광등, 백열등을 대체하여 차세대 광원으로서 각광받고 있다.
발광 다이오드는 반도체 소자를 이용하여 빛을 생성하므로, 텅스텐을 가열하여 빛을 생성하는 백열등이나, 또는 고압 방전을 통해 생성된 자외선을 형광체에 충돌시켜 빛을 생성하는 형광등에 비해 매우 낮은 전력만을 소모한다.
발광 다이오드는 실내 및 실외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등, 지시등과 같은 조명 장치의 광원으로서 사용이 증가하고 있다.
실시 예는 발광 구조물 내에 캐리어 충전 구조를 갖는 발광 소자를 제공한다.
실시 예는 활성층과 제2도전성 반도체층 사이에 캐리어 충전 구조를 갖는 발광 소자를 제공한다.
실시 예는 활성층과 전자 차단층 사이에 정공을 충전 및 펌프하기 위한 캐리어 충전 구조를 갖는 발광 소자를 제공한다.
실시 예는 활성층과 제1도전성 반도체층 사이에 전자를 충전 및 펌프하기 위한 캐리어 충전 구조를 갖는 발광 소자를 제공한다.
실시 예는 내부 양자 효율이 개선된 발광 소자를 제공한다.
실시 예에 따른 발광 소자는, 제1도전형의 도펀트를 갖는 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 배치된 전자 차단층; 상기 전자 차단층 상에 제2도전형의 도펀트를 갖는 제2도전성 반도체층; 및 상기 활성층의 위 및 아래 중 적어도 하나에 캐리어를 충전하는 캐리어 충전 구조를 포함하며, 상기 캐리어 충전 구조는 서로 다른 도전형 도펀트를 갖고 서로 대응하는 적어도 2층의 페어를 포함한다.
실시 예에 의하면, 발광 소자의 내부 양자 효율이 개선될 수 있다.
실시 예에 의하면, 발광 소자의 동작 전압을 낮추어 줄 수 있다.
실시 예는 발광 소자의 발광 효율을 개선시켜 줄 수 있다.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광 소자를 나타낸 도면이다.
도 2는 도 1의 발광 소자에서 캐리어 충전 구조의 일 예를 나타낸 도면이다.
도 3은 도 1의 발광 소자의 활성층 및 캐리어 충전 구조의 에너지 밴드 갭 다이어그램을 나타낸 도면이다.
도 4는 도 1의 발광 소자에서 캐리어 충전 구조의 다른 예를 나타낸 도면이다.
도 5는 제2실시 예에 따른 발광 소자를 나타낸 도면이다.
도 6은 도 5의 발광 소자에서 캐리어 충전 구조의 일 예를 나타낸 도면이다.
도 7은 도 5의 발광 소자에서 캐리어 충전 구조의 다른 예를 나타낸 도면이다.
도 8은 도 5의 발광 소자의 다른 예이다.
도 9는 제3실시 예에 따른 발광 소자를 나타낸 도면이다.
도 10은 도 1의 발광 소자에 전극이 배치된 일 예를 나타낸 도면이다.
도 11은 도 1의 발광 소자에 전극이 배치된 다른 예를 나타낸 도면이다.
도 12의 (A)(B)는 비교 예 및 실시 예에 따른 활성층에서의 방사 재 결합을 비교한 도면이다.
도 13의 (A)(B)은 비교 예 및 실시 예에 따른 발광 소자의 동작 전압을 비교한 도면이다.
도 14의 (A)(B)는 비교 예 및 실시 예에 따른 발광 소자로부터 방출된 파장 스펙트럼을 비교한 도면이다.
도 15는 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지의 측 단면도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
<발광소자>
도 1는 제1실시예에 따른 발광소자의 측 단면도이다.
도 1을 참조하면, 실시예에 따른 발광소자는 제1도전성 반도체층(31), 상기 제1도전성 반도체층(31) 상에 활성층(51), 상기 활성층(51) 위에 캐리어 충전 구조(61), 상기 캐리어 충전 구조(61) 위에 전자 차단층(71), 및 상기 전자 차단층(71) 상에 배치된 제2 도전성 반도체층(73)을 포함할 수 있다.
상기 발광 소자는 상기 제1도전성 반도체층(31)과 활성층(51) 사이에 제1클래드층(41), 및 상기 전자 차단층(71)과 제2도전성 반도체층(73) 사이에 배치된 제2클래드층 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 발광 소자는 제1도전성 반도체층(31) 아래에 기판(21)이 배치될 수 있다.
상기 발광 소자는 자외선 내지 가시광선 내에서 피크 파장을 발광할 수 있다. 상기 발광 소자는 자외선, 청색, 녹색, 적색, 또는 백색 중 적어도 하나를 발광할 수 있다.
상기 기판(21)은 예를 들어, 투광성 기판, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며, 그 배열 형태는 스트라이프(stripe) 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다. 상기 기판(21)은 제거될 수 있다.
상기 기판(21) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 소자는 상기 제1도전성 반도체층(31)과 상기 기판(21) 사이에 반도체층 예컨대, 버퍼층(buffer layer) 및 하부 반도체층 중 하나 또는 모두를 포함할 수 있다.
상기 버퍼층은 상기 기판(21) 위에 배치될 수 있다. 상기 버퍼층은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다. 상기 버퍼층은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 상기 버퍼층은 상기 기판과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층일 수 있다. 상기 버퍼층의 격자 상수는 상기 기판과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층은 형성하지 않을 수 있다.
상기 하부 반도체층은 상기 기판(21)과 상기 제1도전성 반도체층(31) 사이에 배치되거나, 상기 버퍼층과 제1도전성 반도체층(31) 사이에 배치될 수 있다. 상기 하부 반도체층은 예컨대, 언도프드(undoped) 반도체층일 수 있으며, 제1도전성 반도체층(31) 보다 낮은 전도성을 가질 수 있다. 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트(dopant)를 도핑하지 않더라도 제1도전형 특성을 가질 수 있다. 상기 하부 반도체층은 II족 내지 VI족 화합물 반도체 예컨대, III족-V족 화합물 반도체로 구현될 수 있으며, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 하부 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전성 반도체층(31)은 상기 기판(21), 상기 버퍼층, 상기 하부 반도체층 중 적어도 하나와 상기 활성층(51) 사이에 배치될 수 있다. 상기 제1도전성 반도체층(31)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 제1도전성 반도체층(31)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전성 반도체층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전성 반도체층(31)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 제1도전성 반도체층(31)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전성 반도체층(31)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전성 반도체층(31)은 전극이 접촉된 전극 접촉층이 될 수 있다.
상기 제1클래드층(gladding layer, 41)은 III족-V족 또는 II족-VI족의 화합물 반도체로 배치될 수 있다. 상기 제1클래드층(41)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(41)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1클래드층(41)은 서로 다른 적어도 두 층이 교대로 적층된 초격자 구조를 포함할 수 있다. 상기 제1클래드층(41)은 형성하지 않을 수 있다.
상기 활성층(51)은 상기 제1클래드층(41) 또는 상기 제1도전성 반도체층(31) 위에 배치될 수 있다. 상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(51)은 화합물 반도체로 구현될 수 있으며, 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(51)은 상기 제1도전성 반도체층(31)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전성 반도체층(73)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(51)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.
상기 활성층(51)은 다중 우물 구조로 구현된 경우, 도 3과 같이 복수의 우물층(53)과 복수의 장벽층(55)을 포함한다. 상기 활성층(51)은 우물층(53)과 장벽층(55)이 교대로 배치되며, 상기 우물층(53)과 상기 장벽층(55)의 페어는 2주기 내지 30주기를 가질 수 있다. 상기 우물층(53)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(55)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
상기 우물층/장벽층(53/55)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다. 상기 장벽층(55)은 상기 우물층(53)의 밴드 갭(G1)보다 넓은 밴드 갭(G2)을 갖는 물질을 포함할 수 있다. 상기 우물층(53)이 InGaN계 반도체인 경우, 상기 우물층(53)의 인듐(In) 조성은 상기 장벽층(55)의 인듐 조성보다 높은 조성을 갖는다. 상기 장벽층(55)은 인듐 조성이 없을 수 있으며, 이에 대해 한정하지는 않는다. 상기 장벽층(55)이 AlGaN계 반도체인 경우, 상기 장벽층(55)의 알루미늄(Al)의 조성은 상기 우물층(53)의 알루미늄(Al) 조성보다 높은 조성을 가질 수 있으며, 상기 우물층(53)은 알루미늄 조성이 없을 수 있으며, 이에 대해 한정하지는 않는다.
상기 복수의 장벽층(55) 중 적어도 하나는 도펀트를 포함할 수 있으며, 예컨대 n형 및 p형 도펀트 중 적어도 하나를 포함할 수 있다. 상기 장벽층(55)은 n형 도펀트가 첨가된 경우, n형의 반도체층이 될 수 있다. 상기 장벽층(55)이 n형 반도체층인 경우, 활성층(51)으로 주입되는 전자의 주입 효율이 증가될 수 있다. 예를 들면, 상기 복수의 장벽층(55) 중 제1클래드층(41)에 인접한 적어도 하나의 장벽층에 n형 도펀트를 첨가할 수 있고, 또는/및 전자 차단층(71)에 인접한 적어도 하나의 장벽층(B1)에 p형 도펀트를 첨가할 수 있다. 상기 활성층(51)은 마지막 층이 장벽층(B1)으로 배치될 수 있으며, 상기 마지막 장벽층(B1) 상에는 캐리어 충전 구조(61)가 배치될 수 있다.
상기 제2도전성 반도체층(73)을 통해서 주입되는 정공은 전자에 비해 무겁고 이동 속도가 느리다. 이로 인해 제2도전성 반도체층(73)을 통해 주입되는 일부 정공이 활성층(51)으로 전달되지 못하는 경우, 상기 제2도전성 반도체층(73) 또는 상기 활성층(51) 위의 반도체층 내에서 국부적으로 정체되어 상기 활성층(51)을 지난 전자와 결합되어 포논(Phonon)으로 여기되어 열적으로 소실될 수 있다. 이로 인해 활성층(51) 내에서는 전자와 정공의 캐리어의 밸런스가 편향될 수 있다. 실시 예는 활성층(51) 내에서의 캐리어의 밸런스를 개선하기 위해 캐리어 충전 구조(61)를 제공한다.
상기 캐리어 충전 구조(61)는 상기 활성층(51) 위에 배치된다. 상기 캐리어 충전 구조(61)는 상기 활성층(51)과 상기 전자 차단층(71) 사이에 배치될 수 있다. 상기 캐리어 충전 구조(61)는 상기 활성층(51)의 상면에 접촉될 수 있다. 상기 캐리어 충전 구조(61)는 상기 활성층(51)의 마지막 장벽층(도 3의 B1)에 접촉될 수 있다.
상기 캐리어 충전 구조(61)는 서로 다른 도전형 도펀트를 갖고 서로 대응하는 적어도 2층의 페어를 포함할 수 있다. 상기 캐리어 충전 구조(61)는 상기 제2도전성 반도체층(73)을 통해 주입되는 정공 중 상기 활성층(51)으로 전달되지 않는 일부 정공에 대해 충전하고 펌프하게 된다. 상기 캐리어 충전 구조(61)는 병렬 기생 캐패시터(Capacitor)로 구현될 수 있어, 상기 정공을 증배시켜 제공할 수 있다.
상기 전자 차단층(71)은 상기 캐리어 충전 구조(61) 위에 배치된다. 상기 전자 차단층(71)은 상기 활성층(51)로부터 이격될 수 있고 상기 캐리어 충전 구조(61)에 접촉될 수 있다. 상기 전자 차단층(71)은 GaN계 반도체를 포함할 수 있다. 상기 전자 차단층(71)은 AlGaN계 반도체로 형성되어, 상기 활성층(51)을 통해 오버플로우(overflow)되는 전자를 차단하게 된다. 이에 따라 상기 전자 차단층(71)를 넘지 못하는 전자들은 상기 캐리어 충전 구조(61) 내에서 전공과 대전할 수 있다.
상기 전자 차단층(71)의 밴드 갭(도 3의 G3)은 상기 장벽층(55)의 밴드 갭(G2)보다 넓을 수 있다. 상기 전자 차단층(71)의 알루미늄(Al)의 조성은 상기 장벽층(55)의 알루미늄의 조성보다 높을 수 있다. 상기 전자 차단층(71)은 단층 또는 다층 구조를 포함할 수 있으며 이에 대해 한정하지는 않는다. 상기 전자 차단층(71)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다.
상기 제2도전성 반도체층(73)은 상기 전자 차단층(71) 상에 배치될 수 있다. 상기 제2도전성 반도체층(73)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제2도전성 반도체층(73)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba 중 적어도 하나를 포함할 수 있다.
발광 구조물은 제1도전성 반도체층(31)부터 제2도전성 반도체층(73)까지를 포함할 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 2 및 도 3을 참조하면, 상기 캐리어 충전 구조(61)는 복수의 반도체층(11,12,13)을 포함할 수 있다. 상기 캐리어 충전 구조(61)는 서로 다른 도전성 도펀트를 갖는 복수의 반도체층을 포함할 수 있다. 상기 캐리어 충전 구조(61)은 II족-VI족 내지 III족-V족 화합물 반도체 중 적어도 하나를 포함할 수 있다.
상기 캐리어 충전 구조(61)는 예컨대, 상기 활성층(51) 위에 제1반도체층(11), 상기 제1반도체층(11) 위에 배치된 제2반도체층(13), 및 상기 제1반도체층(11)과 상기 제2반도체층(13) 사이에 배치된 제3반도체층(12)을 포함한다. 상기 제1 내지 제3반도체층(11,13,12) 중 적어도 하나 또는 모두는 III족-V족 화합물 반도체를 포함할 수 있으며, 상기 전자 차단층(71)의 밴드 갭(G3)보다 좁은 밴드 갭을 가질 수 있다.
상기 캐리어 충전 구조(61)는 상기 활성층(51) 위부터 제1반도체층(11), 제3반도체층(12) 및 제2반도체층(13)의 순서로 적층될 수 있다.
상기 제1반도체층(11), 상기 제3반도체층(12) 및 상기 제2반도체층(13)의 충전 페어(62)는 교대로 반복되며, 예컨대 2주기 이상 예컨대, 3주기 내지 9주기를 포함할 수 있다. 상기 충전 페어(62)가 3주기 미만이면 캐리어의 충전 및 펌프 효과가 미미하며, 상기 충전 페어(62)가 9주기를 초과할 경우 캐리어 밸런스의 개선 효과가 작을 수 있다. 상기 충전 페어(62) 각각은 캐패시터(capacitor)일 수 있으며, 상기 복수의 충전 페어(62)는 병렬 기생 캐패시터(Capacitor)로 구현되어, 충전된 용량을 증배시켜 줄 수 있다.
상기 제1반도체층(11)은 상기 활성층(51)의 마지막 장벽층(도 3의 B1)에 접촉될 수 있다. 상기 제1반도체층(11)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1반도체층(11)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에 어느 하나로 형성될 수 있다. 상기 제1반도체층(11)은 제2전도성 반도체층일 수 있으며, 예컨대 p형 도펀트를 갖는 p형 반도체층을 포함하며, 상기 p형 도펀트의 농도는 1×1019/cm3 내지 1×1022/cm3 범위일 수 있으며, 상기 p형 도펀트 농도가 상기 범위를 벗어날 경우 전자를 유도하는 개선 효과가 미미할 수 있다.
상기 제2반도체층(13)은 상기 제1반도체층(11)의 밴드 갭보다 좁은 밴드 갭을 가질 수 있다. 상기 제2반도체층(13)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2반도체층(13)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나로 형성될 수 있다. 상기 제2반도체층(13)은 제1전도성 반도체층 예컨대, n형 도펀트를 갖는 n형 반도체층을 포함하며, 상기 n형 도펀트의 농도는 1×1018/cm3 내지 1×1021/cm3 범위일 수 있으며, 상기 n형 도펀트의 농도가 상기 범위를 벗어날 경우 전공을 유도하는 개선 효과가 미미할 수 있다. 상기 충전 페어(62) 중 마지막 페어의 제2반도체층(13)은 상기 전자 차단층(71)에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제3반도체층(12)은 상기 제1 및 제2반도체층(11,13) 사이의 영역에 배치될 수 있다. 상기 제3반도체층(12)은 상기 제1 및 제2반도체층(11,13) 사이에 접촉될 수 있다. 상기 제3반도체층(12)은 언도프드(undoped) 반도체층을 포함하며, 상기 언도프드 반도체층은 상기 제1 및 제2반도체층(11,13) 사이에 배치된다. 상기 제3반도체층(12)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제3반도체층(12)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나로 형성될 수 있다.
상기 제1반도체층(11)의 두께는 p형 반도체층 또는 정공을 유도할 수 있는 두께로서, 5nm 이상 예컨대, 5nm 내지 10nm 범위일 수 있다. 상기 제1반도체층(11)의 두께가 상기 범위보다 작은 경우 정공의 유도 효율이 낮아질 수 있으며, 상기 범위보다 큰 경우 활성층(51) 위의 두께가 두꺼워지는 문제가 있다.
상기 제2반도체층(13)은 상기 제1 및 제3반도체층(11,12)의 두께보다 얇을 수 있다. 상기 제2반도체층(13)은 1nm 이하 또는 상기 제1반도체층(11)의 두께의 1/20배 이하 예컨대, 1/5 내지 1/20배 범위의 두께를 가질 수 있으며, 전류가 터널링될 수 있다. 이러한 제2반도체층(13)의 두께는 주입되는 전자를 일시로 유도할 수 있을 정도의 범위일 수 있으며, 상기 두께 범위를 초과하게 되면 밴드 갭이 휘어질 수 있고 전자 유도 효과가 저하될 수 있다.
상기 제3반도체층(12)의 두께는 재질 특성, 면적 및 유전 상수를 고려하여 형성될 수 있으며, 5nm 이상 예컨대, 5nm 내지 10nm 범위일 수 있다. 이러한 제3반도체층(12)의 두께는 상기 제2반도체층(13)의 두께와 상이한 두께 또는 동일한 두께일 수 있으며, 이에 대해 한정하지는 않는다.
상기 제3반도체층(12)은 상기 제1반도체층(11)의 전자와 제2반도체층(13)의 정공이 유도되는 유전체 즉, 언도프드 반도체층일 수 있다. 이러한 제3반도체층(12) 내에는 상기 정공이 축적될 수 있다. 상기 제1반도체층(11)은 정 극성을 띠며, 상기 제2반도체층(13)은 부 극성을 띠며, 상기 제3반도체층(12)은 정 극성과 부 극성이 유도될 때, 상기 정공이 축적될 수 있다. 상기 제3반도체층(12)의 정전 용량에 따라 초기 전원 공급시의 축적 시간이 달라질 수 있고, 상기 초기 축적 시간 후 상기 제3반도체층(12)은 상기 제1 및 제2반도체층(11,13) 사이에서 충전 및 펌프를 반복하여 증배하여 제공하게 된다.
이러한 캐리어 충전 구조(61)는 제2도전성 반도체층(73)을 통해 주입된 정공 중 상기 활성층(51)으로 주입되지 않은 일부 정공을 상기 제3반도체층(12)에 축적하고, 이후 상기 축적된 정공은 재 주입된 정공과 함께 상기 활성층(51)으로 주입될 수 있다. 이에 따라 상기 활성층(51)으로 주입되는 정공 주입 효율은 증가될 수 있고, 상기 활성층(51) 내에서의 전자와 정공의 캐리어 밸런스는 개선될 수 있다. 또한 상기 충전 페어 구조가 3주기 이상으로 배치되므로, 상기 축적된 정공의 용량은 3배 이상이 될 수 있어, 정공 주입 효율은 개선될 수 있고, 상기 캐리어 밸런스를 맞추어 줄 수 있다.
또한 활성층(51)으로 주입되는 정공의 주입 효율이 개선되고 캐리어 밸런스가 유지됨으로써, 내부 양자 효율은 개선될 수 있다.
도 4는 도 1의 발광 소자의 캐리어 충전 구조를 나타낸 도면이다.
도 4를 참조하면, 캐리어 충전 구조(61)는 제1반도체층(11)과 제2반도체층(13)의 적층 구조를 포함한다. 상기 제1 및 제2반도체층(11,13)의 페어(63)는 교대로 반복될 수 있다. 상기 페어(63)는 충전 페어로서, 2주기 이상 예컨대, 3내지 9주기를 포함한다.
상기 캐리어 충전 구조(61)는 상기 활성층(51) 위부터 제1반도체층(11) 및 제2반도체층(13)의 순서로 적층될 수 있다.
상기 제1반도체층(11)은 상기 활성층(51)의 마지막 장벽층(도 3의 B1)에 접촉될 수 있다. 상기 제1반도체층(11)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1반도체층(11)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에 어느 하나로 형성될 수 있다. 상기 제1반도체층(11)은 제2전도성 반도체층일 수 있으며, 예컨대 p형 도펀트를 갖는 p형 반도체층을 포함하며, 상기 p형 도펀트의 농도는 1×1019/cm3 내지 1×1022/cm3 범위일 수 있으며, 상기 p형 도펀트 농도가 상기 범위를 벗어날 경우 전자를 유도하는 개선 효과가 미미할 수 있다.
상기 제2반도체층(13)은 상기 제1반도체층(11)의 밴드 갭보다 좁은 밴드 갭을 가질 수 있다. 상기 제2반도체층(13)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2반도체층(13)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나로 형성될 수 있다. 상기 제2반도체층(13)은 제1전도성 반도체층 예컨대, n형 도펀트를 갖는 n형 반도체층을 포함하며, 상기 n형 도펀트의 농도는 1×1018/cm3 내지 1×1021/cm3 범위일 수 있으며, 상기 n형 도펀트의 농도가 상기 범위를 벗어날 경우 전공을 유도하는 개선 효과가 미미할 수 있다. 상기 충전 페어(62) 중 마지막 페어의 제2반도체층(13)은 상기 전자 차단층(71)에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1반도체층(11)의 두께는 p형 반도체층 또는 정공을 유도할 수 있는 두께로서, 5nm 이상 예컨대, 5nm 내지 10nm 범위일 수 있다. 상기 제1반도체층(11)의 두께가 상기 범위보다 작은 경우 정공의 유도 효율이 낮아질 수 있으며, 상기 범위보다 큰 경우 활성층(51) 위의 두께가 두꺼워지는 문제가 있다.
상기 제2반도체층(13)은 1nm 이하 또는 상기 제1반도체층(11)의 두께의 1/20배 이하 예컨대, 1/5 내지 1/20배 범위의 두께를 가질 수 있으며, 전류가 터널링될 수 있다. 이러한 제2반도체층(13)의 두께는 주입되는 전자를 일시로 유도할 수 있을 정도의 범위일 수 있으며, 상기 두께 범위를 초과하게 되면 밴드 갭이 휘어질 수 있고 전자 유도 효과가 저하될 수 있다. 이러한 제1반도체층(11)과 제2반도체층(13)은 도 3의 제1 및 제2반도체층(11,13)을 참조하기로 한다.
상기 제1반도체층(11)과 제2반도체층(13) 사이의 계면(11A)에서 전자와 정공이 유도되어, 상기 계면(11A)에 정공이 축적될 수 있다. 상기 축적된 정공은 재 주입된 정공과 함께 상기 활성층(51)으로 주입될 수 있다. 이에 따라 상기 활성층(51)으로 주입되는 정공 주입 효율은 증가될 수 있고, 상기 활성층(51) 내에서의 전자와 정공의 캐리어 밸런스는 개선될 수 있다. 또한 상기 충전 페어 구조가 3주기 이상으로 배치되므로, 상기 축적된 정공의 양은 3배 이상이 될 수 있어, 정공 주입 효율은 개선될 수 있고, 상기 캐리어 밸런스를 맞추어 줄 수 있다.
또한 활성층(51)으로 주입되는 정공의 주입 효율이 개선되고 캐리어 밸런스가 유지됨으로써, 내부 양자 효율은 개선될 수 있다.
이러한 제1실시 예는 캐리어 충전 구조(61)을 활성층(51) 상에 예컨대, 활성층(51)과 제2도전성 반도체층(73) 사이에 배치하여, 상기 활성층(51)으로의 정공 주입 효율을 증가시켜 주고 내부 양자 효율을 개선시켜 줄 수 있다.
도 12의 (A)(B)는 비교 예 및 실시 예에 따른 활성층에서의 방사 재 결합을 비교한 도면으로서, 비교 예(A)의 방사 재 결합(radiant recombination) 효율에 비해 실시 예(B)의 방사 재 결합 효율이 개선됨을 알 수 있다.
도 13의 (A)(B)은 비교 예 및 실시 예에 따른 발광 소자의 동작 전압을 비교한 도면으로서, 비교 예(A)의 동작 전압(contact voltage)에 비해 실시 예(B)의 동작 전압이 낮아짐을 알 수 있다.
도 14의 (A)(B)는 비교 예 및 실시 예에 따른 발광 소자로부터 방출된 파장 스펙트럼을 비교한 도면으로서, 비교 예(A)의 스펙트럼 비율(total spectrum ratio)에 비해 실시 예의 스펙트럼 비율이 증가됨을 알 수 있다.
도 5는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이고, 도 6은 도 5의 캐리어 충전 구조의 일 예이며, 도 7은 도 5의 캐리어 충전 구조의 다른 예이다.
도 5 및 도 6을 참조하면, 발광 소자는 제1도전성 반도체층(31), 상기 제1도전성 반도체층(31) 위에 캐리어 충전 구조(45), 상기 캐리어 충전 구조(45) 위에 활성층(51), 상기 활성층(51) 위에 전자 차단층(71), 상기 전자 차단층(71) 위에 배치된 제2 도전성 반도체층(73)을 포함할 수 있다.
상기 발광 소자는 상기 제1도전성 반도체층(31)과 캐리어 충전 구조(45) 사이에 제1클래드층(41), 및 상기 전자 차단층(71)과 제2도전성 반도체층(73) 사이에 배치된 제2클래드층 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 캐리어 충전 구조(45)는 상기 활성층(51) 아래에서 주입되는 전자를 충전하여 제공할 수 있다. 다른 예로서, 상기 캐리어 충전 구조(45)는 상기 제1도전성 반도체층(31)이 p형 반도체층인 경우, 상기 캐리어 충전 구조(45)는 도 2와 같이 정공을 충전하여 펌프(pump)할 수 있다.
상기 캐리어 충전 구조(45)는 제1반도체층(15), 상기 제1반도체층(15) 위에 제2반도체층(17) 및 상기 제1 및 제2반도체층(15,17) 사이에 제3반도체층(16)을 포함할 수 있다. 상기 캐리어 충전 구조(45)는 상기 활성층(51) 아래부터 제2반도체층(17), 제3반도체층(16) 및 제1반도체층(15)의 순서로 적층될 수 있다. 상기 캐리어 충전 구조(45)는 상기 활성층(51)의 하면에 접촉될 수 있다.
상기 제1반도체층(15)은 n형 도펀트를 포함하는 n형 반도체층을 포함할 수 있으며, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1반도체층(15)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나로 형성될 수 있다.
상기 제2반도체층(17)은 p형 도펀트를 갖는 p형 반도체층을 포함할 수 있으며, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2반도체층(17)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나로 형성될 수 있다.
상기 제3반도체층(16)은 상기 제1 및 제2반도체층(15,17) 사이에 배치된 언도프드 반도체층 또는 비전도성 반도체층일 수 있다. 상기 제3반도체층(16)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제3반도체층(16)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나로 형성될 수 있다.
상기 캐리어 충전 구조(45)는 복수의 페어(46)를 포함하며, 각각의 페어(46)는 제1반도체층(15), 제3반도체층(16) 및 제2반도체층(17)의 적층 구조를 포함한다. 상기 각 페어(46)는 캐패시터로 구현될 수 있다. 상기 제3반도체층(16)은 제1반도체층(15)의 전자와 제3반도체층(16)의 정공이 유도되어, 상기 전자가 축적될 수 있다. 상기 축적된 전자는 유도 펌프되어 상기 활성층(51)으로 주입될 수 있다. 이러한 유도된 전자는 상기 충전 페어(46)의 수에 비례하여 증배될 수 있다. 상기 충전 페어(46)의 수는 3페어 내지 9페어의 범위일 수 있으며, 상기 3페어 미만인 경우 전자의 축적 용량이 미미할 수 있고 상기 9페어 초과일 경우 전자의 축적 용량이 너무 많아질 수 있다.
상기 제1반도체층(15)의 n형 도펀트의 농도는 1×1018/cm3 내지 1×1021/cm3 범위일 수 있으며, 상기 n형 도펀트 농도가 상기 범위를 벗어날 경우 전공과의 대전 효과가 미미할 수 있다. 상기 제2반도체층(17)의 p형 도펀트의 농도는 1×1019/cm3 내지 1×1022/cm3 범위일 수 있으며, 상기 p형 도펀트의 농도가 상기 범위를 벗어날 경우 전자와의 대전 효과가 미미할 수 있다.
상기 제1반도체층(15)의 두께는 n형 반도체층 또는 전자를 유도할 수 있는 두께로서, 5nm 이상 예컨대, 5nm 내지 10nm 범위일 수 있다. 상기 제1반도체층(15)의 두께가 상기 범위보다 작은 경우 전자의 유도 효율이 낮아질 수 있으며, 상기 범위보다 큰 경우 캐리어 충전 구조(45)의 전체 두께가 두꺼워질 수 있고 전자 유도 효율의 증가도 미미할 수 있다.
상기 제2반도체층(17)은 1nm 이하 또는 상기 제1반도체층(15)의 두께의 1/20배 이하 예컨대, 1/5 내지 1/20배 범위의 두께를 가질 수 있다. 이러한 제2반도체층(17)의 두께는 주입되는 정공을 일시로 유도할 수 있을 정도의 범위일 수 있으며, 상기 두께 범위를 초과하게 되면 밴드 갭이 휘어질 수 있고 정공 유도 효과가 저하될 수 있다.
상기 제3반도체층(16)의 두께는 재질 특성, 면적 및 유전 상수를 고려하여 형성될 수 있으며, 5nm 이상 예컨대, 5nm 내지 10nm 범위일 수 있다. 이러한 제3반도체층(16)의 두께는 상기 제2반도체층(17)의 두께와 동일한 두께일 수 있으며, 이에 대해 한정하지는 않는다.
상기 제3반도체층(16)은 상기 제1반도체층(15)의 전자와 제2반도체층(17)의 정공이 유도되는 유전체 즉, 언도프드 반도체층 또는 비전도성 반도체층일 수 있다. 이러한 제3반도체층(16) 내에는 상기 전자가 축적될 수 있다. 상기 제1반도체층(15)에는 부 극성을 띠며, 상기 제2반도체층(17)은 정 극성을 띠며, 상기 제3반도체층(16)은 정 극성과 부 극성이 유도될 때, 상기 전자가 축적될 수 있다. 상기 제3반도체층(16)의 정전 용량에 따라 초기 전원 공급시의 축적 시간이 달라질 수 있고, 상기 초기 축적 시간 후 상기 제3반도체층(16)은 상기 제1 및 제2반도체층(15,17) 사이에서 충전 및 펌프를 반복하게 된다.
이러한 캐리어 충전 구조(45)는 제1도전성 반도체층(73)을 통해 주입된 전자 중 상기 활성층(51)으로 주입되지 않은 일부 전자를 상기 제3반도체층(16)에 축적하고, 이후 상기 축적된 전자는 재 주입된 전자와 함께 상기 활성층(51)으로 주입될 수 있다. 이에 따라 상기 활성층(51)으로 주입되는 전자의 주입 효율은 증가될 수 있고, 상기 활성층(51) 내에서의 전자와 정공의 캐리어 밸런스는 개선될 수 있다. 또한 상기 충전 페어 구조가 3주기 이상으로 배치되므로, 상기 축적된 정공의 양은 3배 이상이 될 수 있어, 정공 주입 효율은 개선될 수 있고, 상기 캐리어 밸런스를 맞추어 줄 수 있다.
도 7은 도 5의 캐리어 충전 구조의 다른 예이다.
도 5 및 도 7을 참조하면, 캐리어 충전 구조(45)는 제1반도체층(15)과 제2반도체층(17)을 갖는 페어(47)들의 적층 구조를 포함한다. 상기 제1 및 제2반도체층(15,17)의 페어(47)는 2주기 이상 예컨대, 3내지 9주기를 포함한다. 상기 제1반도체층(15)은 n형 도펀트를 포함하는 n형 반도체층이며, 상기 제2반도체층(17)은 p형 도펀트를 포함하는 p형 반도체층일 수 있다.
상기 캐리어 충전 구조(45)는 상기 활성층(51) 아래부터 제2반도체층(17) 및 제1반도체층(15)의 순서로 적층될 수 있다.
상기 제1반도체층(15)의 n형 도펀트의 농도는 1×1018/cm3 내지 1×1021/cm3 범위일 수 있으며, 상기 n형 도펀트의 농도가 상기 범위를 벗어날 경우 전공과의 분극 현상을 형성하는 데 어려울 수 있다. 상기 제2반도체층(17)의 p형 도펀트 농도는 1×1019/cm3 내지 1×1022/cm3 범위일 수 있으며, 상기 p형 도펀트 농도가 상기 범위를 벗어날 경우 전자와의 분극 현상을 형상하는 데 어려울 수 있다.
상기 제1반도체층(15)의 두께는 n형 반도체층 또는 전자를 유도할 수 있는 두께로서, 5nm 이상 예컨대, 5nm 내지 10nm 범위일 수 있다. 상기 제1반도체층(15)의 두께가 상기 범위보다 작은 경우 전자의 유도 효율이 낮아질 수 있으며, 상기 범위보다 큰 경우 활성층(51) 위의 두께가 두꺼워지는 문제가 있다.
상기 제2반도체층(17)은 1nm 이하 또는 상기 제1반도체층(15)의 두께의 1/20배 이하 예컨대, 1/5 내지 1/20배 범위의 두께를 가질 수 있다. 이러한 제2반도체층(17)의 두께는 주입되는 정공을 일시로 유도할 수 있을 정도의 범위일 수 있다.
이러한 제1반도체층(15)과 제2반도체층(17)은 도 3의 제1 및 제2반도체층(15,17)을 참조하기로 한다. 상기 제1 및 제2반도체층(15,17)의 페어(47)는 충전 페어로서, 상기 제1반도체층(15)과 제2반도체층(17) 사이의 계면(15A)에서 전자와 정공이 유도되어, 상기 계면에 전자가 축적될 수 있다. 이러한 축적된 전자는 활성층(51)로 제공될 수 있다.
도 8의 도 5의 발광 소자의 다른 예이다.
도 8을 참조하면, 발광 소자는 제1도전성 반도체층(31)과 활성층(51) 사이에 제1클래드층(41)을 포함할 수 있다. 상기 제1클래드층(41)은 인듐 조성이 서로 다른 InGaN/InGaN의 페어를 갖는 초격자 구조를 포함할 수 있다. 상기 제1클래드층(41)의 초격자 구조에 의해 광이 발생될 수 있다. 실시 예는 상기 활성층(51) 아래에 광을 발생하는 초격자 구조를 갖는 제1클래드층(41)이 배치된 경우, 상기 제1클래드층(41)과 상기 제1도전성 반도체층(31) 사이에 캐리어 충전 구조(45A)를 포함할 수 있다. 상기 캐리어 충전 구조(45A)는 도 6 또는 도 7과 같은 충전 페어를 포함할 수 있다. 이러한 캐리어 충전 구조(45A)를 상기 제1클래드층(41) 아래에 배치해 줌으로써, 상기 제1클래드층(41)과 상기 활성층(51)으로 주입되는 전자의 주입 효율을 개선시켜 줄 수 있다. 이에 따라 상기 제1클래드층(41)의 서브 광과 상기 활성층(51)의 메인 광에 대한 내부 양자 효율이 개선될 수 있다.
도 9는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제3실시 예를 설명함에 있어서, 상기 실시 예에 개시된 구성들의 설명은 상기 실시 예의 구성들의 설명을 참조하기로 한다.
도 9를 참조하면, 발광 소자는 활성층(51)과 제2도전성 반도체층(73) 사이에 제1캐리어 충전 구조(61)와, 상기 활성층(51)과 제1도전성 반도체층(31) 사이에 제2캐리어 충전 구조(45)를 포함할 수 있다.
상기 제1캐리어 충전 구조(61)는 상기 활성층(51)과 전자 차단층(71) 사이에 배치될 수 있다. 상기 제1캐리어 충전 구조(61)는 도 1, 도 2, 도 4의 캐리어 충전 구조와 동일한 구성이므로, 상기에 개시된 설명을 참조하기로 한다.
상기 제2캐리어 충전 구조(45)는 상기 활성층(51)과 제1클래드층(41) 사이에 배치될 수 있다. 상기 제2캐리어 충전 구조는 도 5 내지 도 8의 캐리어 충전 구조와 동일한 구성으로, 상기한 설명을 참조하며, 상세한 설명은 생략하기로 한다.
상기 제1캐리어 충전 구조(61)의 페어 수는 정공 주입 효율을 개선하기 위해, 상기 제2캐리어 충전 구조(45)의 페어 수보다 많을 수 있다. 이에 따라 전자의 이동 속도와 정공의 이동 속도 차이에 따라 상기 정공의 주입 량을 더 증가시켜 줄 수 있다. 또한 활성층(51) 내에서의 캐리어의 밸런스를 유지시켜 줄 수 있어, 활성층(51) 내에서의 내부 양자 효율이 개선될 수 있다.
다른 예로서, 상기 제2캐리어 충전 구조(45)는 도 8과 같이 상기 제1클래드층(41)과 상기 제1도전성 반도체층(31) 사이에 배치될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 제1캐리어 충전 구조(61)의 페어 수는 정공 주입 효율을 개선하기 위해, 상기 제2캐리어 충전 구조(45)의 페어 수보다 많을 수 있다. 이러한 제1 및 제2캐리어 충전 구조(61,45)에 의해 제1클래드층(41)로부터 방출된 서브 광과 상기 활성층(51)으로부터 방출된 메인 광의 효율이 개선될 수 있다.
실시 예는 발광 구조물 내에 전하(+,-) 밸런스를 맞추어 줄 수 있는 캐리어 충전 구조를 제공해 줌으로써, 활성층에서의 광 효율이 개선될 수 있다. 또한 발광 구조물 내에서 포논(phonon)으로 여기되어 열적으로 손실되는 캐리어를 줄여줌으로써, 발열 문제를 개선시켜 줄 수 있다.
도 10은 도 1의 발광소자에 전극을 배치한 예를 나타낸다. 도 10을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 10을 참조하면, 발광소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전성 반도체층(31)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전성 반도체층(73)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전성 반도체층(31) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전성 반도체층(73) 위에 배치될 수 있다.
상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2전극(95)과 상기 제2도전성 반도체층(73) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택되어 단층 또는 다층으로 형성될 수 있다.
상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 11은 도 1의 전자 차단층을 갖는 발광소자를 이용한 수직형 발광소자의 예를 나타낸 도면이다. 도 11을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 11을 참조하면, 발광소자(102)는 제1도전성 반도체층(31) 위에 제1전극(91) 및 제2도전성 반도체층(73) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다.
상기 제2전극은 상기 제2도전성 반도체층(73) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전성 반도체층(73)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있으며 단층 또는 다층으로 형성할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전성 반도체층(73) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함하여 단층 또는 다층으로 형성할 수 있다.
상기 제2도전성 반도체층(73)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다.
상기 채널층(83)은 상기 제2도전성 반도체층(73)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함하여 단층 또는 다층으로 형성할 수 있다. 상기 채널층(83)의 내측부는 상기 제2도전성 반도체층(73) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다. 상기 채널층(83)은 발광 구조물을 보호하는 보호층일 수 있다.
상기 전류 블록킹층(85)은 제2도전성 반도체층(73)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(85)은 상기 발광 구조물 위에 배치된 제1전극(91)과 상기 발광 구조물의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(85)은 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 1의 기판은 제거하게 된다. 상기 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전성 반도체층(31)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전성 반도체층(31) 상에 제1전극(91)을 형성하게 된다.
상기 제1도전성 반도체층(31)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광소자(102)가 제조될 수 있다.
<발광소자 패키지>
도 15는 도 10의 발광소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 15를 참조하면, 발광 소자 패키지는 캐비티(215)를 갖는 몸체(211), 상기 몸체(211) 상에 배치된 제1리드 프레임(221) 및 제2리드 프레임(223), 발광 소자(101), 와이어들(231,233) 및 몰딩 부재(241)를 포함한다.
상기 몸체(211)는 전도성 또는 절연성의 재질을 포함할 수 있다. 상기 몸체(211)는 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 몸체(211)는 폴리프탈아미드(PPA: Polyphthalamide), 또는 에폭시와 같은 수지 재질로 이루어질 수 있다.
상기 몸체(211)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(cavity)(215)를 갖는다. 상기 캐비티(215)는 상기 몸체(211)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1리드 프레임(221)은 상기 캐비티(215)의 바닥 영역 중 제1영역에 배치되며, 상기 제2리드 프레임(223)은 상기 캐비티(215)의 바닥 영역 중 제2영역에 배치된다. 상기 제1리드 프레임(221)과 상기 제2리드 프레임(223)은 상기 캐비티(215) 내에서 서로 이격된다.
상기 제1리드 프레임(221), 제2리드 프레임(223)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다.
상기 발광 소자(101)는 상기 제1 및 제2리드 프레임(221,223) 중 적어도 하나의 위에 배치될 수 있으며, 예컨대 제1리드 프레임(221)위에 배치되고, 와이어(231,233)로 제1 및 제2리드 프레임(221,223)과 연결된다.
상기 발광 소자(101)는 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있으며, 예컨대 레드 LED 칩, 블루 LED 칩, 그린 LED 칩, 엘로우 그린(yellow green) LED 칩 중에서 선택될 수 있다. 상기 발광 칩(101)은 III족 내지 V족 원소의 화합물 반도체 발광소자를 포함한다.
상기 몸체(211)의 캐비티(215)에는 몰딩 부재(241)가 배치되며, 상기 몰딩 부재(241)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 몰딩 부재(241) 또는 상기 발광 소자(101) 상에는 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수 있으며, 상기 형광체는 발광 소자(101)에서 방출되는 광의 일부를 여기시켜 다른 파장의 광으로 방출하게 된다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩 부재(241)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(211)의 상부에는 렌즈가 더 형성될 수 있으며, 상기 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 발광 소자(101)가 방출하는 광의 배광(light distribution)을 조절할 수 있다.
상기 발광 소자 패키지 내에는 보호 소자가 배치될 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
또한 상기 발광 소자 패키지 상에는 광학 렌즈, 또는 형광체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 또는 발광 소자 패키지는, 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 하나 또는 복수의 발광소자 또는 발광소자 패키지를 갖는 표시 장치와 같은 어셈블리일 수 있다. 실시 예에 개시된 발광 소자 또는/및 발광 소자 패키지는 조명 장치에 적용될 수 있으며, 상기 조명 장치는 실내등, 실외등, 가로등, 자동차 램프, 이동 또는 고정장치의 전조등 또는 후미등, 지시등와 같은 장치를 포함한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
11,15: 제1반도체층 12,16: 제3반도체층
13,17: 제2반도체층 21: 기판
31: 제1도전성 반도체층 41: 제1클래드층
45,45A,61: 캐리어 충전 구조
51: 활성층 53: 우물층
55: 장벽층 71: 전자 차단층
73: 제2도전성 반도체층

Claims (16)

  1. 제1도전형의 도펀트를 갖는 제1도전성 반도체층;
    상기 제1도전성 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층;
    상기 활성층 상에 배치된 전자 차단층;
    상기 전자 차단층 상에 제2도전형의 도펀트를 갖는 제2도전성 반도체층; 및
    상기 활성층의 위 및 아래 중 적어도 하나에 캐리어를 충전하는 캐리어 충전 구조를 포함하며,
    상기 캐리어 충전 구조는 서로 다른 도전형 도펀트를 갖고 서로 대응하는 적어도 2층의 페어를 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 캐리어 충전 구조는 p형 도펀트를 갖는 제1반도체층 및 n형 도펀트를 갖는 제2반도체층의 페어를 복수개 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 캐리어 충전 구조의 각 페어는 상기 제1반도체층과 상기 제2반도체층 사이에 제3반도체층을 포함하며, 상기 제3반도체층은 언도프드 반도체층 또는 비전도성 반도체층을 포함하는 발광 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐리어 충전 구조는 상기 활성층과 상기 전자 차단층 사이에 배치되는 발광 소자.
  5. 제4항에 있어서,
    상기 캐리어 충전 구조는 상기 활성층의 상면에 접촉되는 발광 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐리어 충전 구조는 상기 활성층과 상기 제1도전성 반도체층 사이에 배치된 발광 소자.
  7. 제6항에 있어서,
    상기 캐리어 충전 구조는 상기 활성층의 하면에 접촉되는 발광 소자.
  8. 제2항 또는 제3항에 있어서,
    상기 제1도전성 반도체층은 n형 도펀트를 포함하며,
    상기 제2도전성 반도체층은 p형 도펀트를 포함하며,
    상기 캐리어 충전 구조는 상기 활성층 위부터 상기 제1반도체층 및 상기 제1반도체층 위에 제2반도체층의 적층 구조로 배치되는 발광 소자.
  9. 제2항 또는 제3항에 있어서,
    상기 제1도전성 반도체층은 n형 도펀트를 포함하며,
    상기 제2도전성 반도체층은 p형 도펀트를 포함하며,
    상기 캐리어 충전 구조는 상기 활성층 아래부터 상기 제1반도체층 및 상기 제2반도체층 아래에 제1반도체층의 적층 구조로 배치되는 발광 소자.
  10. 제8항에 있어서,
    상기 제1반도체층은 상기 제2반도체층의 두께보다 얇은 두께를 갖는 발광 소자.
  11. 제2항 또는 제3항에 있어서,
    상기 제1반도체층 및 제2반도체층 중 적어도 하나는 III족-V족 화합물 반도체를 포함하는 발광 소자.
  12. 제2항 또는 제3항에 있어서,
    상기 캐리어 충전 구조는 상기 전자 차단층의 밴드 갭보다 좁은 밴드 갭을 갖는 발광 소자.
  13. 제2항 또는 제3항에 있어서,
    상기 제1반도체층은 상기 제2반도체층의 밴드 갭보다 좁은 밴드 갭을 갖는 발광 소자.
  14. 제6항에 있어서,
    상기 캐리어 충전 구조와 상기 활성층 사이에 초격자 구조의 제1클래드층을 포함하며,
    상기 초격자 구조는 InGaN/InGaN 페어를 갖는 발광 소자.
  15. 제2항 또는 제3항에 있어서,
    상기 캐리어 충전 구조는 상기 활성층과 전자 차단층 사이에 제1캐리어 충전 구조와, 상기 활성층과 제1도전성 반도체층 사이에 제2캐리어 충전 구조를 포함하며,
    상기 제1캐리어 충전 구조의 페어 수는 상기 제2캐리어 충전 구조의 페어 수보다 많은 발광 소자.
  16. 캐비티를 갖는 몸체;
    상기 몸체 상에 복수의 리드 전극; 및
    상기 복수의 리드 전극 중 적어도 하나의 발광 소자를 포함하며,
    상기 발광 소자는 청구항 제1항 내지 제3항 중 어느 하나의 발광 소자를 포함하는 발광 소자 패키지.
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