KR20170026177A - 촬상 장치 및 그 제조 방법 - Google Patents

촬상 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20170026177A
KR20170026177A KR1020160106851A KR20160106851A KR20170026177A KR 20170026177 A KR20170026177 A KR 20170026177A KR 1020160106851 A KR1020160106851 A KR 1020160106851A KR 20160106851 A KR20160106851 A KR 20160106851A KR 20170026177 A KR20170026177 A KR 20170026177A
Authority
KR
South Korea
Prior art keywords
insulating layer
pixel
region
light receiving
semiconductor substrate
Prior art date
Application number
KR1020160106851A
Other languages
English (en)
Inventor
요따로 고또
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20170026177A publication Critical patent/KR20170026177A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

수소 확산 방지막과 같은 새로운 층을 형성하지 않고, 옵티컬 블랙 화소에 있어서의 암전류의 레벨을 저감할 수 있는 촬상 장치 및 그 제조 방법을 제공한다. 유효 화소 영역 EPR에 배치된 포토다이오드 PD 위의 절연층 SL2와, OB 화소 영역 OBR에 배치된 포토다이오드 PD 위의 절연층 SL2의 양쪽이 질화실리콘을 포함하고, 동일한 층을 포함하며, 또한 서로 접속되어 있다.

Description

촬상 장치 및 그 제조 방법{IMAGING DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 촬상 장치 및 그 제조 방법에 관한 것이다.
촬상 장치는, 유효 화소와, 옵티컬 블랙(OB) 화소를 화소 영역에 포함하고 있다. 유효 화소는, 입사광을 받아 광전 효과에 의해 전하를 얻는 화소이다. 또한 OB 화소는 차광됨으로써, 입사광에 의존하지 않는 화소 신호를 출력하는 차광 화소이다.
촬상 장치에 있어서는, 약간의 계면 준위의 잔존에 의해, 센서부에 전혀 광이 도달하지 않은 상태라도 전하가 발생한다. 이 전하에 의한 전류는 암전류라 부르고 있다. 상기의 유효 화소에 의해 얻어진 정보로부터 OB 화소에 의해 얻어진 정보를 감산함으로써, 암전류에 의한 노이즈를 제거할 수 있다.
한편, 상기의 암전류를 저감하기 위해, 최상층의 배선층 형성 후에 수소 신터 처리를 행하는 경우가 있다. 이 수소 신터 처리에 의해, 게이트 절연층 등에 발생한 미결합수로서의 댕글링 본드가 수소에 의해 종단되어, 계면 준위가 낮아져 있다.
이때, OB 화소는 최상층의 배선층인 차광 부재로 덮여 있다. 이 때문에, 수소 신터 처리의 효과가 유효 화소보다도 얻어지지 않는 경우가 있다. 그 때문에, OB 화소에서는, 유효 화소보다도 계면 준위가 낮아지기 어려워, 유효 화소에 비해 암전류의 레벨이 높아지기 쉽다.
OB 화소에 있어서의 암전류 레벨을 억제하는 기술은, 예를 들어 일본 특허 공개 제2010-16128호 공보에 개시되어 있다. 이 공보에서는, OB 화소에 있어서 수소 공급막과 차광 부재 사이에 수소 확산 방지막이 형성되어 있다. 수소 확산 방지막에 의해 수소 공급막으로부터 공급되는 수소의 외측 확산이 방지된다. 이에 의해, OB 화소의 광전 변환 소자의 표면이나 게이트 절연층 등에의 수소 공급이 충분히 행해진다.
일본 특허 공개 제2010-16128호 공보
그러나, 상기 공보에 기재된 방법에서는 수소 확산 방지막을 형성하는 공정이 필요로 되어, 제조 공정이 번잡해진다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 의하면, 유효 화소 영역에 배치된 제1 수광부 위의 제1 절연층 부분과, 옵티컬 블랙 화소 영역에 배치된 제2 수광부 위의 제2 절연층 부분의 양쪽이 질화실리콘을 포함하고, 동일한 층을 포함하며, 또한 서로 접속되어 있다.
상기 일 실시 형태에 의하면, 수소 확산 방지막과 같은 새로운 층을 형성하지 않고, 옵티컬 블랙 화소에 있어서의 암전류의 레벨을 저감할 수 있다.
도 1은 실시 형태 1에 있어서의 촬상 장치의 구성을 개략적으로 도시하는 평면도.
도 2는 도 1에 있어서의 촬상 장치의 화소 영역 내에서의 OB 화소 영역의 배치예를 도시하는 평면도.
도 3은 도 1에 있어서의 촬상 장치의 화소 영역 내에서의 OB 화소 영역의 다른 배치예를 도시하는 평면도.
도 4는 도 1에 도시된 촬상 장치에 있어서의 1개의 화소의 회로 구성을 도시하는 회로도.
도 5는 도 1에 도시된 촬상 장치에 있어서의 화소 영역 내의 일부의 구성을 확대하여 도시하는 개략 평면도.
도 6은 도 5의 VI-VI선을 따르는 개략 단면도.
도 7은 도 5의 VII-VII선을 따르는 개략 단면도.
도 8은 도 5의 VIII-VIII선을 따르는 개략 단면도.
도 9는 실시 형태 1에 있어서의 촬상 장치의 제조 방법의 제1 공정을 개략적으로 도시하는 단면도.
도 10은 실시 형태 1에 있어서의 촬상 장치의 제조 방법의 제2 공정을 개략적으로 도시하는 단면도.
도 11은 실시 형태 1에 있어서의 촬상 장치의 제조 방법의 제3 공정을 개략적으로 도시하는 단면도.
도 12는 실시 형태 1에 있어서의 촬상 장치의 제조 방법의 제4 공정을 개략적으로 도시하는 단면도.
도 13은 실시 형태 1에 있어서의 촬상 장치의 제조 방법의 제5 공정을 개략적으로 도시하는 단면도.
도 14는 실시 형태 1에 있어서의 촬상 장치의 제조 방법의 제6 공정을 개략적으로 도시하는 단면도.
도 15는 UV(Ultra Violet) 큐어에 의한 암시 특성의 변화의 검증에 사용한 촬상 장치의 구성을 개략적으로 도시하는 평면도.
도 16은 UV 큐어에 의한 암시 특성의 변화의 검증 방법을 설명하기 위한 사시도.
도 17은 도 16의 영역 XVII에 있어서의 암시 특성의 결과를 도시하는 도면.
도 18은 도 16의 영역 XVIII에 있어서의 암시 특성의 결과를 도시하는 도면.
도 19는 실시 형태 2에 있어서의 촬상 장치에서의 화소 영역 내의 일부의 구성을 확대하여 도시하는 개략 평면도.
도 20은 실시 형태 3에 있어서의 촬상 장치에서의 화소 영역 내의 일부의 구성을 확대하여 도시하는 개략 평면도.
도 21은 도 20의 XXI-XXI선을 따르는 개략 단면도.
도 22는 도 20의 XXII-XXII선을 따르는 개략 단면도.
도 23은 도 20의 XXIII-XXIII선을 따르는 개략 단면도.
도 24는 유효 화소와 OB 화소의 배치의 다른 제1 예를 도시하는 평면도.
도 25는 유효 화소와 OB 화소의 배치의 다른 제2 예를 도시하는 평면도.
도 26은 유효 화소와 OB 화소의 배치의 다른 제3 예를 도시하는 평면도.
도 27은 유효 화소와 OB 화소의 배치의 다른 제4 예를 도시하는 평면도.
이하, 실시 형태에 대하여 도면에 기초하여 설명한다.
(실시 형태 1)
먼저 본 실시 형태의 촬상 장치에 있어서의 반도체 기판의 주표면에 배치된 각 영역에 대하여 도 1∼도 3을 사용하여 설명한다.
도 1에 도시된 바와 같이, 본 실시 형태에 있어서의 촬상 장치 IS는, 예를 들어 칩의 상태이다. 단 본 실시 형태에 있어서의 촬상 장치 IS는, 웨이퍼의 상태이어도 되고, 수지 밀봉된 패키지의 상태이어도 된다. 본 실시 형태에 있어서의 촬상 장치 IS는, 반도체 기판 SUB의 표면에, 예를 들어 화소 영역 PIR과, 주변 회로 영역 PC를 주로 갖고 있다.
화소 영역 PIR은, 반도체 기판 SUB의 주표면에 있어서 직사각형의 형상을 갖고 있다. 여기서 주표면에 있어서 직사각형의 형상이란, 평면에서 보아 직사각형의 형상을 갖는 것을 의미한다. 또한 평면에서 보아란, 반도체 기판 SUB의 주표면에 대하여 직교하는 방향으로부터 본 시점을 의미한다.
주변 회로 영역 PC는, 화소 영역 PIR의 외부로서, 화소 영역 PIR의 주변에 배치되어 있다. 주변 회로 영역 PC는, 직사각형의 화소 영역 PIR의 외형의 변을 따라서 배치되어 있다. 주변 회로 영역 PC는, 예를 들어 아날로그 디지털 회로(ADC) 또는 수직 주사 회로(VSCAN)를 포함하고 있다.
화소 영역 PIR에는, 복수의 화소(광전 변환 소자)가 행렬 형상으로 배치되어 있다. 복수의 화소의 각각에는 신호선(또는 제어선)이 전기적으로 접속되어 있다. 복수의 신호선은, 행 방향으로 연장되는 신호선과, 열 방향으로 연장되는 신호선을 포함하고 있다. 이들 신호선은, 직사각형의 화소 영역 PIR의 내부로부터 외부로 직선 형상으로 연장되어 있어, 주변 회로 영역 PC에 도달하고 있다.
도 2에 도시된 바와 같이, 화소 영역 PIR은, 유효 화소 영역 EPR과, OB 화소 영역 OBR을 포함하고 있다. 유효 화소 영역 EPR에는, 복수의 유효 화소(광전 변환 소자)가 행렬 형상으로 배치되어 있다. 복수의 유효 화소의 각각은, 광을 수광 가능하게 구성되어 있다. 유효 화소는, 입사광을 받아 광전 효과에 의해 전하를 얻을 수 있도록 구성되어 있다.
OB 화소 영역 OBR에는, 복수의 OB 화소(광전 변환 소자)가 행렬 형상으로 배치되어 있다. OB 화소는, 최상층의 배선층인 차광 부재에 의해 덮여 있다. 이 이외는, OB 화소는 유효 화소와 거의 동일한 구성을 갖고 있다. 복수의 OB 화소의 각각은, 상기 차광 부재에 의해 차광되어, 입사광에 의존하지 않는 화소 신호를 출력 가능하게 구성되어 있다.
유효 화소 영역 EPR은, 반도체 기판 SUB의 주표면에 있어서 직사각형의 형상을 갖고 있다. OB 화소 영역 OBR은, 유효 화소 영역 EPR의 주변에 배치되어 있다. OB 화소 영역 OBR은, 직사각형의 화소 영역 PIR의 외형의 1변(긴 변)을 따라서 배치되어 있다. 단 도 3에 도시된 바와 같이, OB 화소 영역 OBR은, 직사각형의 화소 영역 PIR의 외형의 2변(긴 변과 짧은 변)의 각각을 따라서 배치되어 있어도 된다. OB 화소 영역 OBR은, 직사각형의 화소 영역 PIR의 외형의 3변의 각각에 배치되어 있어도 되고, 또한 4변의 각각에 배치되어 있어도 된다.
다음에, 화소 영역 PIR 내에 배치된 복수의 화소(광전 변환 소자)의 각각의 회로 구성에 대하여 도 4를 사용하여 설명한다.
도 4에 도시된 바와 같이, 유효 화소 및 OB 화소의 각각의 화소 PX는, 예를 들어 2개의 포토다이오드(광전 변환부) PD와, 2개의 전송용 트랜지스터 TT와, 리셋용 트랜지스터 RST와, 증폭용 트랜지스터 AMI와, 선택용 트랜지스터 SEL을 주로 갖고 있다.
2개의 포토다이오드 PD의 각각은 광전 변환부이다. 2개의 포토다이오드 PD의 각각은, 서로 pn 접합을 구성하는 p형 영역과 n형 영역을 갖고 있다. 이 포토다이오드 PD의 광의 입사측에는 반사 방지막 AR(도 6, 도 7)이 형성되어 있다. 이 반사 방지막 AR은, 촬상하는 광의 색에 따라 상이한 구조(막 두께, 막질 등)를 갖고 있는 것이 바람직하다.
2개의 전송용 트랜지스터 TT, 리셋용 트랜지스터 RST, 증폭용 트랜지스터 AMI 및 선택용 트랜지스터 SEL의 각각은, 절연 게이트형 전계 효과 트랜지스터이다. 이들 트랜지스터 TT, RST, AMI의 각각은, 예를 들어 n채널 MOS(Metal Oxide Semiconductor) 트랜지스터로 이루어져 있다.
이들 트랜지스터 TT, RST, AMI의 각각은, 1쌍의 n형 소스/드레인 영역과, 게이트 절연층과, 게이트 전극층을 갖고 있다. 1쌍의 n형 소스/드레인 영역은, 반도체 기판 SUB의 표면에 형성되어 있다. 게이트 전극층은, 1쌍의 소스/드레인 영역 사이에 끼워지는 반도체 기판의 영역 위에 게이트 절연층(예를 들어 실리콘 산화층)을 개재하여 형성되어 있다.
2개의 포토다이오드 PD의 각각의 p형 영역은, 예를 들어 접지 전위에 접속되어 있다. 포토다이오드 PD의 n형 영역과 전송용 트랜지스터 TT의 n형 소스 영역은 전기적으로 접속되어 있고, 예를 들어 공통의 n형 영역에 의해 형성되어 있다.
2개의 전송용 트랜지스터 TT의 각각의 n형 드레인 영역은 서로 전기적으로 접속되어 있고, 예를 들어 공통의 n형 영역에 의해 형성되어 있다. 2개의 전송용 트랜지스터 TT의 양쪽의 n형 드레인 영역은, 예를 들어 배선층에 의해 리셋용 트랜지스터 RST의 n형 소스 영역과 전기적으로 접속되어 있다.
리셋용 트랜지스터 RST의 n형 드레인 영역과 증폭용 트랜지스터 AMI의 n형 소스 영역은 전기적으로 접속되어 있고, 예를 들어 공통의 n형 영역에 의해 형성되어 있다. 리셋용 트랜지스터 RST의 n형 드레인 영역 및 증폭용 트랜지스터 AMI의 n형 소스 영역에는 전원선 PWS가 전기적으로 접속되어 있다.
증폭용 트랜지스터 AMI의 게이트 전극층은, 예를 들어 배선층에 의해, 2개의 전송용 트랜지스터 TT의 양쪽의 n형 드레인 영역 및 리셋용 트랜지스터 RST의 n형 소스 영역에 전기적으로 접속되어 있다.
증폭용 트랜지스터 AMI의 n형 드레인 영역과 선택용 트랜지스터 SEL의 n형 소스 영역은 전기적으로 접속되어 있고, 예를 들어 공통의 n형 영역에 의해 형성되어 있다. 선택용 트랜지스터 SEL의 n형 드레인 영역은 수직 신호선 VS에 전기적으로 접속되어 있다.
다음에, 본 실시 형태에 있어서의 촬상 장치의 유효 화소 영역과 OB 화소 영역의 평면 구성에 대하여 도 5를 사용하여 설명한다.
도 5에 도시된 바와 같이, 유효 화소 영역 EPR에는, 복수의 유효 화소 EPX가 행렬 형상으로 배치되어 있다. OB 화소 영역 OBR에는, 복수의 OB 화소 OBPX가 행렬 형상으로 배치되어 있다. OB 화소 OBPX는, 차광 부재로서 최상층의 배선층이 형성되어 있는 점을 제외하고, 유효 화소 EPX와 동일한 구성을 갖고 있다.
유효 화소 EPX 및 OB 화소 영역 OBR의 각각은, 상기와 같이 2개의 포토다이오드 PD를 갖고 있다. 2개의 포토다이오드 PD의 각각은, 반도체 기판 SUB의 주표면에 있어서 직사각형의 형상을 갖고 있다.
유효 화소 EPX 및 OB 화소 영역 OBR의 각각에 있어서, 1개의 포토다이오드 PD의 대변의 일변측에 리셋용 트랜지스터 RST가 배치되어 있다. 또한 상기의 포토다이오드 PD의 대변의 타변측에 증폭용 트랜지스터 AMI 및 선택용 트랜지스터 SEL이 배치되어 있다. 증폭용 트랜지스터 AMI 및 선택용 트랜지스터 SEL은, 1개의 화소를 구성하는 2개의 포토다이오드 PD의 사이에 배치되어 있다. 직사각형의 포토다이오드 PD의 변 중, 상기 트랜지스터 RST, AMI, SEL이 배치되어 있지 않은 변측에, 전송용 트랜지스터 TT가 배치되어 있다.
반도체 기판 SUB의 주표면 위에는, 반사 방지막 AR이 형성되어 있다. 이 반사 방지막 AR은, 예를 들어 절연층 SL1과 절연층 SL2의 적층 구조로 이루어져 있다. 절연층 SL1은 산화실리콘을 포함하는 재질로 이루어져 있다. 절연층 SL2는 질화실리콘을 포함하는 재질로 이루어져 있다.
절연층 SL1은, 유효 화소 EPX 및 OB 화소 영역 OBR의 각각의 포토다이오드 PD 위에서 반도체 기판 SUB의 주표면에 접하고 있다. OB 화소 OBPX 내의 포토다이오드 PD(제1 수광부)의 바로 위에 위치하는 절연층 SL1의 부분(제1 절연층)과, 유효 화소 EPX 내의 포토다이오드 PD(제2 수광부)의 바로 위에 위치하는 절연층 SL1의 부분(제2 절연층)은, 예를 들어 동일한 절연층 SL1로부터 일체적으로 형성되어 있다.
OB 화소 OBPX 내의 포토다이오드 PD(제1 수광부)의 바로 위에 위치하는 절연층 SL2의 부분(제1 절연층 부분)은, 그 포토다이오드 PD(제1 수광부) 위에서 절연층 SL1의 부분(제1 절연층)에 접하고 있다.
유효 화소 EPX 내의 포토다이오드 PD(제2 수광부)의 바로 위에 위치하는 절연층 SL2의 부분(제2 절연층 부분)은, 그 포토다이오드 PD(제2 수광부) 위에서 절연층 SL1의 부분(제2 절연층)에 접하고 있다.
상기 OB 화소 OBPX 내의 절연층 SL2의 부분(제1 절연층 부분)과 유효 화소 EPX 내의 절연층 SL2의 부분(제2 절연층 부분)은 서로 접속되어 있고, 또한 동일한 절연층 SL2로부터 일체적으로 구성되어 있다. 절연층 SL2는, 예를 들어 1층의 실리콘 질화층이다.
또한 상기 OB 화소 OBPX 내의 절연층 SL1의 부분(제1 절연층)과 유효 화소 EPX 내의 절연층 SL1의 부분(제2 절연층)은 서로 접속되어 있고, 또한 동일한 절연층 SL1을 포함하고 있다. 절연층 SL1은, 예를 들어 1층의 실리콘 산화층이다.
반사 방지막 AR(절연층 SL1, SL2)은 각 화소의 포토다이오드 PD의 바로 위의 영역에 위치하고, 또한 각 화소의 바로 위에 위치하는 부분끼리가 접속되어 있다. 반사 방지막 AR(절연층 SL1, SL2)은 각 화소의 리셋용 트랜지스터 RST, 증폭용 트랜지스터 AMI 및 선택용 트랜지스터 SEL 위에는 형성되어 있지 않고, 이들 부분 위에 있어서 개구되어 있다.
다음에, 본 실시 형태에 있어서의 촬상 장치의 유효 화소 영역과 OB 화소 영역의 단면 구성에 대하여 도 6∼도 8을 사용하여 설명한다.
도 6 및 도 7에 도시된 바와 같이, 유효 화소 영역 EPR 및 OB 화소 영역 OBR의 각각에 있어서, 반도체 기판 SUB 내에 n형 영역 SBR이 형성되어 있다. 반도체 기판 SUB 내로서 n형 영역 SBR 위에 p형 웰 영역 WL1이 형성되어 있다. 반도체 기판 SUB는, 예를 들어 단결정 실리콘으로 이루어져 있다.
반도체 기판 SUB의 주표면에는 소자 분리 절연층 SI가 형성되어 있다. 소자 분리 절연층 SI는, 예를 들어 STI(Shallow Trench Isolation)이다. 소자 분리 절연층 SI는, 반도체 기판 SUB의 주표면 MSU에 형성된 홈과, 그 홈 내를 매립하는 절연층을 갖고 있다. 이 소자 분리 절연층 SI의 하측에는, 소자 분리 영역으로서 p+영역 DS가 형성되어 있다.
p형 웰 영역 WL1의 표면(반도체 기판 SUB의 주표면)에 포토다이오드 PD, 전송용 트랜지스터 TT 등이 형성되어 있다.
또한 도 6 및 도 7에 있어서는 설명의 편의상, 포토다이오드 PD 및 전송용 트랜지스터 TT 이외의 다른 트랜지스터 등의 소자는 생략되어 있다. 도 6 및 도 7에 있어서의 포토다이오드 PD는 도 4, 도 5에 도시된 포토다이오드 PD에 대응하고 있다. 도 6에 있어서의 전송용 트랜지스터 TT는 도 4, 도 5에 도시된 전송용 트랜지스터 TT에 대응하고 있다.
도 6 및 도 7에 도시된 바와 같이, 포토다이오드 PD는, p+ 영역 PR과, n+ 영역 NR을 갖고 있다. p+ 영역 PR은, 유효 화소 영역 EPR 및 OB 화소 영역 OBR의 각각에 있어서 반도체 기판 SUB의 주표면에 형성되어 있다. n+ 영역 NR은, p+ 영역 PR의 하측을 덮고 있어, p+ 영역 PR과 pn 접합을 구성하고 있다.
포토다이오드 PD를 덮도록 반도체 기판 SUB의 주표면 위에는 반사 방지막 AR이 형성되어 있다. 반사 방지막 AR은, 절연층 SL1과, 절연층 SL2의 적층 구조로 이루어져 있다. 절연층 SL1은 예를 들어 실리콘 산화층이다. 절연층 SL2는 예를 들어 실리콘 질화층이다.
절연층 SL1은, 포토다이오드 PD 위에 있어서 반도체 기판 SUB의 주표면에 접하도록 형성되어 있다. 절연층 SL2는 포토다이오드 PD의 바로 위에 있어서 절연층 SL1 위에 형성되어 있다. 절연층 SL2는 절연층 SL1과 접하도록 실리콘 산화층 SL1 위에 형성되어 있다.
전송용 트랜지스터 TT는, n형 소스 영역 NR과, n형 드레인 영역 LIR, HIR과, 게이트 절연층 GI와, 게이트 전극층 GT를 갖고 있다. n형 소스 영역 NR은, 반도체 기판 SUB의 주표면에 형성되어 있다. n형 소스 영역 NR은, 포토다이오드 PD의 n형 영역 NR과 공통의 n형 영역에 의해 형성되어 있다.
n형 드레인 영역 LIR, HIR은, n형 소스 영역 NR과 거리를 두고 반도체 기판 SUB의 주표면에 형성되어 있다. n형 드레인 영역 LIR, HIR은, LDD(Lightly Doped Drain) 구조를 갖고 있으며, n- 영역 LIR과, n+ 영역 HIR을 갖고 있다. n- 영역 LIR 및 n+ 영역 HIR의 양쪽은 반도체 기판 SUB의 주표면에 형성되어 있다. n- 영역 LIR은 n+ 영역 HIR의 n형 영역 NR측에 접하고 있다.
게이트 전극층 GT는, n형 소스 영역 NR과 n형 드레인 영역 LIR, HIR 사이에 끼워지는 반도체 기판 SUB의 주표면 위에 게이트 절연층 GI를 개재하여 형성되어 있다. 상기의 반사 방지막 AR의 한쪽 단은, 게이트 전극층 GT 위에 얹혀 있다. 이에 의해 반사 방지막 AR은 게이트 전극층 GT의 측벽 절연층을 겸하고 있어도 된다.
또한 게이트 전극층 GT의 반사 방지막 AR과는 반대측의 측벽에는, 측벽 절연층 SW가 형성되어 있다. 이 측벽 절연층 SW는, 반사 방지막 AR과 마찬가지로, 예를 들어 절연층 SL1과, 절연층 SL2의 적층 구조로 이루어져 있다.
도 8에 도시된 바와 같이, 유효 화소 영역 EPR 및 OB 화소 영역 OBR의 각각에 있어서, 리셋용 트랜지스터 RST는, 1쌍의 n형 소스/드레인 영역 LIR, HIR과, 게이트 절연층 GIR과, 게이트 전극층 GTR을 갖고 있다. 1쌍의 n형 소스 영역 LIR, HIR은, 서로 거리를 두고 반도체 기판 SUB의 주표면에 형성되어 있다.
1쌍의 n형 소스 영역 LIR, HIR의 각각은 LDD 구조를 갖고 있고, n- 영역 LIR과, n+ 영역 HIR을 갖고 있다. n- 영역 LIR 및 n+ 영역 HIR의 양쪽은 반도체 기판 SUB의 주표면에 형성되어 있다. n- 영역 LIR과 n+ 영역 HIR은 서로 접하고 있다. 게이트 전극층 GTR은, 1쌍의 n형 소스 영역 LIR, HIR 사이에 끼워지는 반도체 기판 SUB의 주표면 위에 게이트 절연층 GIR을 개재하여 형성되어 있다.
게이트 전극층 GTR의 측벽에는 측벽 절연층 SW가 형성되어 있다. 이 측벽 절연층 SW는, 상기의 반사 방지막 AR과 마찬가지로, 예를 들어 절연층 SL1과, 절연층 SL2의 적층 구조로 이루어져 있다.
또한 상기의 반사 방지막 AR은, 2개의 리셋용 트랜지스터 RST의 사이에 위치하는 소자 분리 절연층 SI 위에 형성되어 있어, 2개의 리셋용 트랜지스터 RST 위를 덮고 있지 않다.
도 6∼도 8에 도시된 바와 같이, 유효 화소 영역 EPR 및 OB 화소 영역 OBR의 각각에 있어서, 반도체 기판 SUB의 주표면을 덮도록 층간 절연층 II1이 형성되어 있다. 층간 절연층 II1은, 예를 들어 실리콘 산화층으로 이루어져 있다. 이 층간 절연층 II1에는, 각 트랜지스터의 소스/드레인 영역, 게이트 전극층 등에 도달하는 콘택트 홀 CH가 복수개 형성되어 있다. 이들 콘택트 홀 CH의 각각의 내부를 매립하도록 매립 도전층 CL이 형성되어 있다.
이 층간 절연층 II1의 표면 위에는, 층간 절연층 II2가 형성되어 있다. 층간 절연층 II2는, 예를 들어 실리콘 산화층으로 이루어져 있다. 층간 절연층 II2에는 배선용 홈 TR1이 형성되어 있다. 이 배선용 홈 TR1 내에, 배선층 IC1이 형성되어 있다. 이 배선층 IC1은, 구리를 포함하는 재질로 이루어져 있고, 예를 들어 구리(Cu), 구리·알루미늄(CuAl) 등의 재질로 이루어져 있다.
이 배선층 IC1을 덮도록 층간 절연층 II2 위에 라이너 절연층 LL1이 형성되어 있다. 이 라이너 절연층 LL1은, 배선층 IC1에 포함되는 구리의 확산을 방지하기 위한 것이다. 라이너 절연층 LL1은, 질소를 포함하는 재질로 이루어져 있고, 예를 들어 질화실리콘(SiN), 탄질화실리콘(SiCN) 등의 재질로 이루어져 있다.
라이너 절연층 LL1에는 개구 LL1a가 형성되어 있다. 개구 LL1a는, 포토다이오드 PD의 바로 위 영역에서 라이너 절연층 LL1이 제거된 부분이다. 즉 개구 LL1a는, 화소 영역 EPR, OBR 내에서 광전 변환 소자의 광전 변환부의 바로 위 영역에서 라이너 절연층 LL1이 제거된 부분이다. 또한 개구 LL1a는 포토다이오드 PD의 바로 위 영역뿐만 아니라, 다른 영역(예를 들어 전송용 트랜지스터 TT의 형성 영역)의 바로 위 영역 위에도 개구되어 있어도 된다.
라이너 절연층 LL1을 덮도록, 층간 절연층 II3이 형성되어 있다. 층간 절연층 II3은, 예를 들어 실리콘 산화층으로 이루어져 있다. 이 층간 절연층 II3은, 라이너 절연층 LL1의 개구 LL1a를 매립하고 있다. 층간 절연층 II3에는, 각 배선층 IC1 등에 도달하는 스루홀(도시하지 않음)이 복수개 형성되어 있다. 이들 스루홀의 각각의 내부를 매립하도록 매립 도전층(도시하지 않음)이 형성되어 있다.
이 층간 절연층 II3의 표면 위에는, 층간 절연층 II4가 형성되어 있다. 층간 절연층 II4는, 예를 들어 실리콘 산화층으로 이루어져 있다. 층간 절연층 II4에는 배선용 홈 TR2가 형성되어 있다. 이 배선용 홈 TR2 내에, 배선층 IC2가 형성되어 있다. 이 배선층 IC2는, 구리를 포함하는 재질로 이루어져 있고, 예를 들어 구리, 구리ㆍ알루미늄 등의 재질로 이루어져 있다.
이 배선층 IC2를 덮도록 층간 절연층 II4 위에 라이너 절연층 LL2가 형성되어 있다. 이 라이너 절연층 LL2는, 배선층 IC2에 포함되는 구리의 확산을 방지하기 위한 것이다. 라이너 절연층 LL2는, 질소를 포함하는 재질로 이루어져 있고, 예를 들어 질화실리콘, 탄질화실리콘 등의 재질로 이루어져 있다.
라이너 절연층 LL2에는, 개구 LL2a가 형성되어 있다. 개구 LL2a는, 화소 영역 GAR 내에서 포토다이오드 PD의 바로 위 영역에서 라이너 절연층 LL2가 제거된 부분이다. 즉 개구 LL2a는, 화소 영역 EPR, OBR 내에서 광전 변환 소자의 광전 변환부의 바로 위 영역에서 라이너 절연층 LL2가 제거된 부분이다. 또한 개구 LL2a는 포토다이오드 PD의 바로 위 영역뿐만 아니라, 다른 영역(예를 들어 전송용 트랜지스터 TT의 형성 영역)의 바로 위 영역 위에도 개구되어 있어도 된다.
라이너 절연층 LL2 위에는, 층간 절연층 II5, II6, 배선용 홈 TR3, 배선층 IC3, 라이너 절연층 LL3 등이 형성되어 있다. 층간 절연층 II5는 층간 절연층 II3과 거의 동일하고, 층간 절연층 II6은 층간 절연층 II4와 거의 동일하다. 배선용 홈 TR3은 배선용 홈 TR2와 거의 동일하고, 배선층 IC3은 배선층 IC2와 거의 동일하고, 라이너 절연층 LL3은 라이너 절연층 LL2와 거의 동일하다. 상기로부터, 층간 절연층 II5, II6, 배선용 홈 TR3, 배선층 IC3, 라이너 절연층 LL3의 설명은 반복하지 않는다.
또한 라이너 절연층 LL3 위에는, 층간 절연층 II7, II8, 배선용 홈 TR4, 배선층 IC4, 라이너 절연층 LL4 등이 형성되어 있다. 층간 절연층 II7은 층간 절연층 II3과 거의 동일하고, 층간 절연층 II8은 층간 절연층 II4와 거의 동일하다. 배선용 홈 TR4는 배선용 홈 TR2와 거의 동일하고, 배선층 IC4는 배선층 IC2와 거의 동일하고, 라이너 절연층 LL4는 라이너 절연층 LL2와 거의 동일하다. 상기로부터, 층간 절연층 II7, II8, 배선용 홈 TR4, 배선층 IC4, 라이너 절연층 LL4의 설명은 반복하지 않는다.
라이너 절연층 LL4를 덮도록, 층간 절연층 II9가 형성되어 있다. 층간 절연층 II9는, 예를 들어 실리콘 산화층으로 이루어져 있다. OB 화소 영역 OBR에 있어서는, 층간 절연층 II9 위에 차광층 LBL이 형성되어 있다. 이 차광층 LBL은, 예를 들어 구리, 알루미늄 등의 재질로 이루어져 있다.
유효 화소 영역 EPR 및 OB 화소 영역 OBR에 있어서, 층간 절연층 II9 및 차광층 LBL 위에는 컬러 필터 CF를 개재하여 마이크로렌즈 LE이 형성되어 있다.
또한 유효 화소 영역 EPR 및 OB 화소 영역 OBR에 있어서, 복수층의 라이너 절연층 LL1∼LL4의 각각에 형성된 개구 LL1a∼LL4a는, 포토다이오드 PD의 바로 위 영역에 위치하고, 평면에서 보아 서로 중첩되어 있다. 복수의 개구 LL1a∼LL4a에 의해 화소 내 관통부 OPB가 구성되어 있다. 즉 복수의 개구 LL1a∼LL4a가 평면에서 보아 서로 중첩된 영역이 화소 내 관통부 OPB를 구성하고 있다.
라이너 절연층 LL1∼LL4의 각각은, 유효 화소 영역 EPR 및 OB 화소 영역 OBR 내에서는, 개구 LL1a∼LL4a의 형성 영역과 비아 홀의 형성 영역의 영역 이외는 제거되어 있지 않다. 즉 개구 LL1a∼LL4a의 형성 영역 및 비아 홀의 형성 영역 이외의 화소 영역 GAR 내의 영역은, 라이너 절연층 LL1∼LL4의 각각에 의해 덮여 있다.
다음에, 본 실시 형태의 촬상 장치의 제조 방법에 대하여 도 9∼도 14를 사용하여 설명한다.
도 9에 도시된 바와 같이, 주표면 MSU를 갖는 반도체 기판 SUB가 준비된다. 반도체 기판 SUB는, 예를 들어 단결정 실리콘에 의해 준비된다. 반도체 기판 SUB의 주표면 MSU에, 예를 들어 STI로 이루어지는 소자 분리 절연층 SI가 형성된다.
도 10에 도시된 바와 같이, 반도체 기판 SUB 내에, n형 영역 SBR, p형 웰 영역 WL1, p+ 영역 DS, p+ 영역 PR 등이 형성된다. p형 웰 영역 WL1은, n형 영역 SBR 위에 형성된다. p+ 영역 DS는, p형 웰 영역 WL1 내로서 소자 분리 절연층 SI의 하측에 형성된다. p+ 영역 PR은, 반도체 기판 SUB의 주표면 MSU로서, 소자 분리 절연층 SI의 옆에 형성된다.
도 11에 도시된 바와 같이, 반도체 기판 SUB의 주표면 MSU 위에 게이트 절연층 GI를 개재하여 게이트 전극층 GT가 형성된다. 이온 주입 등에 의해, 반도체 기판 SUB 내에 전송용 트랜지스터 TT의 드레인 및 포토다이오드 PD의 n형 영역으로서의 n+ 영역 NR이 형성된다. 그 후에 이온 주입 등에 의해, 반도체 기판 SUB의 주표면 MSU에 p+ 영역 PR이 형성되고, 먼저 형성되어 있던 소자 분리 절연층 SI의 옆의 p+ 영역 PR과 일체화된다. 이에 의해, 포토다이오드 PD의 p형 영역 PR이 형성된다.
이후, 이온 주입 등에 의해, 반도체 기판 SUB의 주표면 MSU에 n- 영역 LIR이 형성된다.
이후, 게이트 전극층 GT를 덮도록, 또한 반도체 기판 SUB의 주표면 MSU에 접하도록 절연층 SL1이 형성된다. 절연층 SL1은, 예를 들어 실리콘 산화층으로 형성된다. 이후, 절연층 SL1에 접하도록 절연층 SL1 위에 절연층 SL2가 형성된다. 절연층 SL2는, 예를 들어 실리콘 질화층으로 형성된다.
도 12에 도시된 바와 같이, 절연층 SL2 위에 포토레지스트 PR1이 도포된다. 이 포토레지스트 PR1은, 통상의 사진 제판 기술에 의해 패터닝된다. 이 포토레지스트 PR1의 패턴을 마스크로 하여 절연층 SL1, SL2에 이방성의 에칭이 실시된다.
이 에칭에 의해 절연층 SL1, SL2가 패터닝된다. 이에 의해 절연층 SL1, SL2를 포함하는 반사 방지막 AR과, 측벽 절연층 SW가 형성된다. 반사 방지막 AR은, 도 5에 도시된 바와 같이, 적어도 포토다이오드 PD 위를 덮도록, 또한 각 화소의 포토다이오드 PD 위의 부분이 서로 접속되도록 형성된다. 또한 측벽 절연층 SW는, 게이트 전극층 GT 등의 측벽을 덮도록 절연층 SL1, SL2가 잔존함으로써 형성된다.
이후, 포토레지스트 PR1의 패턴은, 예를 들어 애싱 등에 의해 제거된다.
도 13에 도시된 바와 같이, 상기의 포토레지스트 PR1의 제거에 의해, 반사 방지막 AR의 상면이 노출된다.
도 14에 도시된 바와 같이, 이후, 반도체 기판 SUB의 주표면 MSU 위에 층간 절연층 II1∼II9, 라이너 절연층 LL1∼LL4, 배선층 IC1∼IC4 등이 적절히 형성된다.
층간 절연층 II9 위에는, 차광층 LBL이 형성된다. 이 차광층 LBL은, 통상의 사진 제판 기술 및 에칭 기술에 의해 패터닝된다. 이에 의해, 차광층 LBL은, OB 화소 영역 OBR 위에만 잔존된다. 이 차광층 LBL 및 층간 절연층 II9 위를 덮도록 컬러 필터 CF가 형성된다.
이 상태에서, 암전류의 발생을 억제하기 위해 UV 큐어가 실시된다. 이 UV 큐어는, 촬상 장치에 UV광을 조사한 후에, 저압, 고온의 조건에서의 열처리를 실시함으로써 행해진다. 이 열처리는, 예를 들어 400℃의 온도를 10분간 유지함으로써 행해진다. 또한 UV 큐어에 의해 암전류의 발생이 억제되는 원리는 이하와 같이 생각된다.
UV광의 조사에 의해, 반도체 기판 SUB의 주표면 MSU 근방의 전자가 여기된다. 여기된 전자는, 예를 들어 산화실리콘으로 이루어지는 절연층 SL1을 뛰어넘는다. 절연층 SL1을 뛰어넘은 전자는, 절연층 SL1과 절연층 SL2의 계면 또는 예를 들어 질화실리콘으로 이루어지는 절연층 SL2의 막 중에 포획된다.
절연층 SL1과 절연층 SL2의 계면 또는 절연층 SL2의 막 중에 전자가 포획되어 축적되는 결과, 반도체 기판 SUB의 주표면 MSU에 정공 축적층이 유기된다. 이 결과, 반도체 기판 SUB의 주표면 MSU에 있어서의 포텐셜이 낮아지는 방향으로 시프트하여, 주표면 MSU 부근에 전위의 웰이 형성되지 않는다.
이와 같이 반도체 기판 SUB의 주표면 MSU에 전위의 웰(전위가 높은 부분)이 형성되어 있지 않기 때문에, 광전 변환에 의해 발생한 전자는, 가장 전위가 높은 n+ 영역 NR에 유효하게 축적된다. n+ 영역 NR에 축적된 전자는, 완전히 판독하거나, 배출하거나 할 수 있다. 이 때문에, 암전류의 발생을 억제할 수 있고, 또한 양자 효율을 향상시킬 수 있다.
UV 큐어 후, 마이크로렌즈 LE가 형성되어, 도 5∼도 8에 도시된 본 실시 형태의 촬상 장치가 제조된다.
다음에, 본 발명자가 반사 방지막 AR의 구성과 암시(暗時) 특성의 관계에 대하여 검토한 결과에 대하여 도 15∼도 18을 사용하여 설명한다.
먼저 암시 특성의 검토 시에, 도 15에 도시된 바와 같은 구성의 촬상 장치 IS가 사용되었다. 이 촬상 장치 IS는, 도면 중 A 방향 및 B 방향의 양쪽을 따라서 행렬 형상으로 배치된 복수의 화소 PX를 포함하는 화소 어레이 PXA를 갖고 있다. 이 촬상 장치 IS에 있어서는, 도 15에 도시된 바와 같이 도면 중 화살표 A 방향으로 배열된 화소 PX끼리에 있어서는, 반사 방지막 AR(절연층 SL1, SL2)은 서로 분리되어 있다. 한편, 도면 중 화살표 B 방향으로 배열된 화소 PX끼리에 있어서는, 반사 방지막 AR(절연층 SL1, SL2)은 서로 접속되어 있다.
또한, 이 촬상 장치 IS에 있어서는, 설명을 간이하게 하기 위해, 화소 PX에 포함되는 1개의 포토다이오드 PD만이 일점쇄선으로 도시되어 있고, 다른 포토다이오드, 트랜지스터 등의 도시는 생략되어 있다.
도 16에 도시된 바와 같이, 차광 패턴 BPA를 사용하여, 도 15에 도시한 촬상 장치 IS의 일부의 화소 PX에 선택적으로 UV광이 조사된다. 차광 패턴 BPA는, A 방향으로 길게 연장되는 슬릿 SLA와, B 방향으로 길게 연장되는 슬릿 SLB를 갖고 있다.
이 차광 패턴 BPA 너머로 촬상 장치 IS에 UV광이 조사됨으로써, A 방향으로 배열된 복수의 화소 PX와, B 방향으로 배열된 복수의 화소 PX에 UV광이 조사된다. 도 16 중에 있어서 해칭이 행해진 화소 PX는, UV광이 조사된 화소를 나타내고 있다.
본 발명자는, UV광이 조사된 화소 PX 부근의 암시 특성의 변화를 조사하기 위해, 도 16 중의 영역 XVII와 영역 XVIII에 있어서의 암시 특성을 조사하였다. 그 결과가 도 17 및 도 18에 도시된다.
또한 영역 XVII는, 반사 방지막 AR이 서로 분리된 방향(A 방향)으로 배열된 복수의 화소 PX를 포함하고 있다. 또한 영역 XVIII는, 반사 방지막 AR이 서로 접속된 방향(B 방향)으로 배열된 복수의 화소 PX를 포함하고 있다.
도 17 및 도 18의 각각에 있어서, 실선은 UV광을 조사하지 않은 상태에서의 암시 특성, 파선은 UV광을 조사하였지만 그 후의 열처리를 행하지 않은 상태에서의 암시 특성, 일점쇄선은 UV광을 조사한 후에 열처리를 행한(UV 큐어를 행한) 상태에서의 암시 특성을 나타내고 있다.
도 17에 도시된 바와 같이, 반사 방지막 AR이 분리된 방향(A 방향)으로 배열된 복수의 화소 PX에 있어서는, UV 큐어가 행해진 화소 PX만의 암시의 출력이 저하되어 있는 것을 알 수 있다. 즉 UV 큐어가 행해진 화소 PX에 있어서만 암전류가 저하되어 있다.
한편, 도 18에 도시된 바와 같이, 반사 방지막 AR이 서로 접속된 방향(B 방향)으로 배열된 복수의 화소 PX에 있어서는, UV 큐어가 행해진 화소 PX뿐만 아니라, 그 주위의 화소 PX에 있어서도 암시의 출력이 저하되어 있는 것을 알 수 있다. 즉 UV 큐어가 행해진 화소 PX와 그 주위의 화소 PX에 있어서 암전류가 저하되어 있다.
또한 도 18의 결과는, 반사 방지막 AR 중의 적어도 질화실리콘을 포함하는 층이 각 화소 PX에 있어서 접속되어 있으면 얻어지는 것도 알 수 있었다.
이들 결과로부터, 각 화소 PX의 반사 방지막 AR 중의 적어도 질화실리콘을 포함하는 층이 각 화소 PX에 있어서 접속되어 있음으로써, UV 큐어가 행해진 화소 PX뿐만 아니라, 그 주위의 화소 PX에 있어서도 암시 특성이 개선되어, 암전류를 저감할 수 있는 것을 알 수 있었다.
다음에, 본 실시 형태에 있어서의 작용 효과에 대하여 설명한다.
도 5에 도시된 바와 같이 본 실시 형태에 있어서는, 유효 화소 EPX와 OB 화소 OBPX의 각각에 있어서의 질화실리콘을 포함하는 절연층 SL2가 서로 접속되어 있다. 이 때문에, 도 14에 도시한 공정에서 UV광이 유효 화소 영역 EPR의 화소 EPX에 조사되면, 그 화소 EPX뿐만 아니라, 그 화소 EPX와 절연층 SL2가 접속된 OB 화소 영역 OBR의 화소 OBPX의 암전류도 저감하는 것이 가능해진다.
이와 같이 기존의 반사 방지막을 이용하여 OB 화소 OBPX의 암전류를 저감할 수 있기 때문에, OB 화소 OBPX의 암전류를 저감하기 위해 새로운 층을 형성할 필요가 없다. 이 때문에, 종래 기술의 방법과 같은 수소 확산 방지막을 형성하는 공정이 불필요하게 되어, 제조 공정이 간이해진다.
또한 본 실시 형태에 있어서는, 절연층 SL2가 1층의 실리콘 질화층을 포함하고 있다. 이 때문에 상기한 바와 같이, 실리콘 질화층에 의해 UV 큐어의 전파 효과가 얻어져, UV 큐어 시에 UV광이 조사되지 않는 OB 화소 OBPX에 있어서도 암전류를 저감하는 것이 가능해진다.
또한 본 실시 형태에 있어서는, 유효 화소 EPX와 OB 화소 OBPX의 각각에 있어서의 절연층 SL1도 서로 접속되어 있고, 동일한 층을 포함하고 있다. 이 때문에 도 12에 도시된 바와 같이 절연층 SL1과 절연층 SL2를 동일한 포토레지스트 PR1을 마스크로 하여 패터닝할 수 있다.
또한 본 실시 형태에 있어서는, 차광층 LBL이 형성됨으로써, OB 화소 영역 OBR의 OB 화소 OBPX를 차광할 수 있다. 이에 의해 OB 화소 OBPX로부터 입사광에 의존하지 않는 화소 신호를 출력할 수 있다.
또한 차광층 LBL이 형성된 후에 UV 큐어가 행해짐으로써, OB 화소 OBPX에는 UV광은 조사되지 않는다. 그러나, OB 화소 OBPX와 유효 화소 EPX의 각각에 있어서의 절연층 SL2가 서로 접속되어 있다. 이 때문에, 도 14에 도시한 공정에서 UV광이 유효 화소 영역 EPR의 화소 EPX에 조사되면, 그 화소 EPX뿐만 아니라, 그 화소 EPX와 절연층 SL2가 접속된 OB 화소 영역 OBR의 화소 OBPX의 암전류도 저감하는 것이 가능해진다.
(실시 형태 2)
도 19에 도시된 바와 같이, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 반사 방지막 AR의 구성에 있어서 상이하다.
본 실시 형태에 있어서는, 평면에서 보아 X 방향으로 배치된 복수의 OB 화소 OBPX의 각각의 반사 방지막 AR이 서로 접속되어 있다. 또한 평면에서 보아 X 방향으로 배치된 복수의 유효 화소 EPX의 각각의 반사 방지막 AR도 서로 접속되어 있다.
또한 평면에서 보아 Y 방향으로 배치된 복수의 OB 화소 OBPX의 각각의 반사 방지막 AR이 서로 접속되어 있다. 또한 평면에서 보아 Y 방향으로 배치된 복수의 유효 화소 EPX의 각각의 반사 방지막 AR도 서로 접속되어 있다. 상기의 구성을 이하에 구체적으로 설명한다.
구체적으로는, 하나의 OB 화소 OBPX(제1 옵티컬 블랙 화소)와 하나의 유효 화소 EPX(제1 유효 화소)가 도면 중 X 방향에 있어서 서로 인접하여 배치되어 있다. 상기 하나의 OB 화소 OBPX의 포토다이오드 PD(제1 수광부)와, 상기 하나의 유효 화소 EPX의 포토다이오드 PD(제2 수광부)의 각각의 바로 위에 위치하는 반사 방지막 AR은 서로 접속되어 있고, 동일한 막을 포함하고 있다.
또한 상기 하나의 OB 화소 OBPX와 서로 인접하는 다른 OB 화소 OBPX(제2 옵티컬 블랙 화소)의 포토다이오드(제3 수광부)와, 상기 하나의 OB 화소 OBPX의 포토다이오드 PD(제1 수광부)의 각각의 바로 위에 위치하는 반사 방지막 AR은 서로 접속되어 있고, 동일한 막을 포함하고 있다.
상기 다른 OB 화소 OBPX의 반사 방지막 AR은, 절연층 SL1(제3 절연층)과, 절연층 SL2(제3 절연층 부분)를 갖고 있다. 절연층 SL1(제3 절연층)은 상기 포토다이오드(제3 수광부) 위에서 반도체 기판 SUB의 주표면 MSU에 접하고, 산화실리콘을 포함하는 재질로 이루어져 있다. 절연층 SL2(제3 절연층 부분)는 상기 포토다이오드(제3 수광부) 위에서 절연층 SL1(제3 절연층)에 접하고, 질화실리콘을 포함하는 재질로 이루어져 있다.
상기 절연층 SL1(제3 절연층)은 상기 하나의 OB 화소 OBPX의 포토다이오드 PD(제1 수광부)의 바로 위에 위치하는 상기 절연층 SL1(제1 절연층) 및 상기 하나의 유효 화소 EPX의 포토다이오드 PD(제2 수광부)의 바로 위에 위치하는 상기 절연층 SL1(제2 절연층)과 접속되어 있고, 또한 동일한 층을 포함하고 있다.
또한 상기 절연층 SL2(제3 절연층 부분)와, 상기 하나의 OB 화소 OBPX의 포토다이오드 PD(제1 수광부)의 바로 위에 위치하는 상기 절연층 SL2(제1 절연층 부분) 및 상기 하나의 유효 화소 EPX의 포토다이오드 PD(제2 수광부)의 바로 위에 위치하는 상기 절연층 SL2(제2 절연층 부분)와 접속되어 있고, 또한 동일한 층을 포함하고 있다.
상기 다른 OB 화소 OBPX는, 평면에서 보아, 상기 하나의 OB 화소 OBPX와 상기 하나의 유효 화소 EPX가 배열되는 방향(X 방향)을 따라서 상기 하나의 OB 화소 OBPX와 인접하도록 배치되어 있어도 된다.
또한 상기 다른 OB 화소 OBPX는, 평면에서 보아, 상기 하나의 OB 화소 OBPX와 상기 하나의 유효 화소 EPX가 배열되는 방향(X 방향)과 교차하는(예를 들어 직교하는) 방향(Y 방향)을 따라서 상기 하나의 OB 화소 OBPX와 인접하도록 배치되어 있어도 된다.
또한 상기 하나의 유효 화소 EPX와 서로 인접하는 다른 유효 화소 EPX(제2 유효 화소)의 포토다이오드 PD(제4 수광부)와, 상기 하나의 유효 화소 EPX의 포토다이오드 PD(제2 수광부)의 각각의 바로 위에 위치하는 반사 방지막 AR도 서로 접속되어 있고, 동일한 막을 포함하고 있다.
상기 다른 유효 화소 EPX의 반사 방지막 AR은, 절연층 SL1(제4 절연층)과, 절연층 SL2(제4 절연층 부분)를 갖고 있다. 절연층 SL1(제4 절연층)은 상기 포토다이오드(제4 수광부) 위에서 반도체 기판 SUB의 주표면 MSU에 접하고, 산화실리콘을 포함하는 재질로 이루어져 있다. 절연층 SL2(제4 절연층 부분)는 상기 포토다이오드(제4 수광부) 위에서 절연층 SL1(제4 절연층)에 접하고, 질화실리콘을 포함하는 재질로 이루어져 있다.
상기 절연층 SL1(제4 절연층)은 상기 하나의 OB 화소 OBPX의 포토다이오드 PD(제1 수광부)의 바로 위에 위치하는 상기 절연층 SL1(제1 절연층) 및 상기 하나의 유효 화소 EPX의 포토다이오드 PD(제2 수광부)의 바로 위에 위치하는 상기 절연층 SL1(제2 절연층)과 접속되어 있고, 또한 동일한 층을 포함하고 있다. 또한 상기 절연층 SL1(제4 절연층)은 상기 다른 OB 화소 OBPX의 포토다이오드 PD(제3 수광부)의 바로 위에 위치하는 상기 절연층 SL1(제3 절연층)과도 접속되어 있고, 또한 동일한 층을 포함하고 있다.
또한 상기 절연층 SL2(제4 절연층 부분)와, 상기 하나의 OB 화소 OBPX의 포토다이오드 PD(제1 수광부)의 바로 위에 위치하는 상기 절연층 SL2(제1 절연층 부분) 및 상기 하나의 유효 화소 EPX의 포토다이오드 PD(제2 수광부)의 바로 위에 위치하는 상기 절연층 SL2(제2 절연층 부분)와 접속되어 있고, 또한 동일한 층을 포함하고 있다. 또한 상기 절연층 SL2(제4 절연층 부분)는 상기 다른 OB 화소 OBPX의 포토다이오드 PD(제3 수광부)의 바로 위에 위치하는 상기 절연층 SL2(제3 절연층 부분)와도 접속되어 있고, 또한 동일한 층을 포함하고 있다.
상기 다른 유효 화소 EPX는, 평면에서 보아, 상기 하나의 OB 화소 OBPX와 상기 하나의 유효 화소 EPX가 배열되는 방향(X 방향)을 따라서 상기 하나의 유효 화소 EPX와 인접하도록 배치되어 있어도 된다.
또한 상기 다른 유효 화소 EPX는, 평면에서 보아, 상기 하나의 OB 화소 OBPX와 상기 하나의 유효 화소 EPX가 배열되는 방향(X 방향)과 교차하는(예를 들어 직교하는) 방향(Y 방향)을 따라서 상기 하나의 유효 화소 EPX와 인접하도록 배치되어 있어도 된다.
또한, 상기 이외의 본 실시 형태의 구성은, 도 1∼도 8에 도시한 실시 형태 1의 구성과 거의 동일하기 때문에, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
본 실시 형태에 의하면, X 방향으로 배치된 복수의 OB 화소 OBPX의 반사 방지막 AR끼리가 접속되고, 또한 X 방향으로 배치된 복수의 유효 화소 EPX의 반사 방지막 AR끼리가 접속되어 있기 때문에, 화소 어레이 PXA 전체에 걸쳐 암시 특성의 균일화를 도모할 수 있다.
(실시 형태 3)
도 20∼도 23에 도시된 바와 같이, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 반사 방지막 AR이 화소 어레이 PXA의 전체 위에 배치되어 있는 점에 있어서 상이하다. 단, 콘택트 홀이 반사 방지막 AR을 관통하는 부분에 있어서는 반사 방지막 AR은 제거되어 있다. 이 콘택트 홀이란, 반도체 기판 SUB의 주표면 MSU, 게이트 전극층 GT 등에 도달하는 콘택트 홀이다.
이 때문에 반사 방지막 AR은, OB 화소 OBPX의 전체 위와 유효 화소 EPX의 전체 위를 덮고 있다. 또한 절연층 SL1은, 콘택트 홀의 부분 이외의 화소 어레이 PXA의 전체 위에 위치하고 있다. 또한 절연층 SL2는, 콘택트 홀의 부분 이외의 화소 어레이 PXA의 전체 위에 있어서 절연층 SL1과 접하고 있다.
이에 의해 화소 어레이 PXA 내의 모든 화소의 포토다이오드 PD 위의 반사 방지막 AR은 서로 접속되어 있고, 또한 동일한 막을 포함하고 있다. 즉 화소 어레이 PXA 내의 모든 화소의 포토다이오드 PD 위에 위치하는 절연층 SL1은, 서로 접속되어 있고, 또한 동일한 막을 포함하고 있다. 또한 화소 어레이 PXA 내의 모든 화소의 포토다이오드 PD 위에 위치하는 절연층 SL2도, 서로 접속되어 있고, 또한 동일한 막을 포함하고 있다.
또한 본 실시 형태에서는, 도 21 및 도 23에 도시된 바와 같이, 화소에 포함되는 각 트랜지스터 TT, RST, AMI, SEL의 소스/드레인 영역은, LDD 구조가 아니라, n형 불순물 영역의 단일 영역을 포함하고 있다.
또한, 상기 이외의 본 실시 형태의 구성은, 도 1∼도 8에 도시한 실시 형태 1의 구성과 거의 동일하기 때문에, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
본 실시 형태의 제조 방법은, 우선은 도 9∼도 11에 도시한 실시 형태 1의 공정과 마찬가지의 공정을 거친다. 이후, 본 실시 형태의 제조 방법은, 반사 방지막 AR이 패터닝되지 않고, 실시 형태 1과 마찬가지의 후공정을 거친다. 이에 의해 도 20∼도 23에 도시한 본 실시 형태의 촬상 장치가 제조된다.
본 실시 형태에 의하면, 반사 방지막 AR을 화소 어레이 PXA 내에서 패터닝할 필요가 없다. 이 때문에 반사 방지막 AR의 패터닝에 사용하는 마스크의 구성을 간략화할 수 있어, 그 마스크의 설계가 용이해진다.
또한 본 실시 형태에 의하면, 화소 어레이 PXA 내의 모든 화소의 포토다이오드 PD 위에 위치하는 반사 방지막 AR끼리가 접속되어 있기 때문에, 화소 어레이 PXA 전체에 걸쳐 암시 특성의 균일화를 도모할 수 있다.
(기타)
도 24에 도시된 바와 같이, 평면에서 보아 직사각형의 포토다이오드 PD의 대변의 1변측에 전송용 트랜지스터 TT가 배치되고, 타변측에 그 이외의 트랜지스터 OT(리셋용 트랜지스터 RST, 증폭용 트랜지스터 AMI, 선택용 트랜지스터 SEL)가 배치되어도 된다.
이 구성에 있어서는, 전송용 트랜지스터 TT는, 평면에서 보아, 1개의 화소를 구성하는 2개의 포토다이오드의 사이에 배치되어 있다. 한편, 다른 트랜지스터 OT는, 전송용 트랜지스터 TT와의 사이에서 포토다이오드 PD를 사이에 두도록 배치되어 있다.
또한 도면 중 X 방향으로 배치되는 복수의 화소 OBPX, EPX에 있어서, 전송용 트랜지스터 TT의 각각은, 포토다이오드 PD에 대하여 동일한 측에 배치되어 있어도 된다. 구체적으로는, 도면 중 X 방향으로 배치되는 복수의 화소 OBPX, EPX에 있어서, 전송용 트랜지스터 TT의 각각은, 1개의 화소를 구성하는 2개의 포토다이오드 PD의 사이에 배치되어 있다.
또한 도면 중 X 방향으로 배치되는 복수의 화소 OBPX, EPX에 있어서, 다른 트랜지스터 OT의 각각도, 포토다이오드 PD에 대하여 동일한 측에 배치되어 있어도 된다.
도 25에 도시된 바와 같이, 도 24의 구성에 있어서, 도면 중 Y 방향으로 배치된 OB 화소 OBPX의 반사 방지막 AR이 서로 접속되어 있어도 된다.
도 26에 도시된 바와 같이, 평면에서 보아 직사각형의 포토다이오드 PD의 대변의 1변측에 전송용 트랜지스터 TT가 배치되고, 타변측에 그 이외의 트랜지스터 OT(리셋용 트랜지스터 RST, 증폭용 트랜지스터 AMI, 선택용 트랜지스터 SEL)가 배치되어도 된다.
또한 도면 중 X 방향으로 배치되는 복수의 화소 OBPX, EPX에 있어서, 전송용 트랜지스터 TT의 각각은, 포토다이오드 PD에 대하여 화소마다 교대로 반대측에 배치되어 있어도 된다. 구체적으로는, 어떤 화소에 있어서 전송용 트랜지스터 TT가 1개의 화소를 구성하는 2개의 포토다이오드 PD의 사이에 배치되어 있는 경우, 그 화소에 X 방향으로 인접하는 다른 화소에 있어서는 다른 트랜지스터 OT가 1개의 화소를 구성하는 2개의 포토다이오드 PD의 사이에 배치되어 있어도 된다.
도 27에 도시된 바와 같이, 도 26의 구성에 있어서, 도면 중 Y 방향으로 배치된 OB 화소 OBPX의 반사 방지막 AR이 서로 접속되어 있어도 된다.
또한 상기에 있어서의 절연층 SL2는, 질화실리콘에 한정되는 것은 아니고, 탄질화실리콘, 산질화실리콘 등의 질화실리콘을 포함하는 재질이면 된다.
또한 상기의 실시 형태에 있어서는, 1개의 화소가 2개의 포토다이오드를 포함하는 구성에 대하여 설명하였지만, 1개의 화소가 1개의 포토다이오드만을 갖고 있어도 되고, 또한 3개 이상의 포토다이오드를 갖고 있어도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
AMI : 증폭용 트랜지스터
AR : 반사 방지막
BPA : 차광 패턴
CF : 컬러 필터
CH : 콘택트 홀
CL : 도전층
DS, PR : p+ 영역
EPR : 유효 화소 영역
EPX : 유효 화소
GI, GIR : 게이트 절연층
GT, GTR : 게이트 전극층
HIR : n+ 영역
IC1∼IC4 : 배선층
II1∼II9 : 층간 절연층
IS : 촬상 장치
LBL : 차광층
LE : 마이크로렌즈
LIR : n- 영역
LIR : n형 소스 영역
LIR, NR : n형 소스 영역
LIR : n형 드레인 영역
LL1∼LL4 : 라이너 절연층
LL1a∼LL4a : 개구
MSU : 주표면
NR : n+ 영역
OBPX : OB 화소
OPB : 화소 내 관통부
OT : 다른 트랜지스터
PC : 주변 회로 영역
PD : 포토다이오드
PIR : 화소 영역
PR1 : 포토레지스트
PWS : 전원선
PXA : 화소 어레이
RST : 리셋용 트랜지스터
SBR : n형 영역
SEL : 선택용 트랜지스터
SI : 소자 분리 절연층
SL1, SL2 : 절연층
SLA, SLB : 슬릿
SUB : 반도체 기판
SW : 측벽 절연층
TR1, TR2, TR3, TR4 : 배선용 홈
TT : 전송용 트랜지스터
VS : 수직 신호선
WL1 : p형 웰 영역

Claims (12)

  1. 유효 화소 영역과, 옵티컬 블랙 화소 영역을 갖는 촬상 장치로서,
    주표면을 갖는 반도체 기판과,
    상기 옵티컬 블랙 화소 영역에 배치되며, 상기 반도체 기판에 형성된 제1 수광부를 포함하는 제1 옵티컬 블랙 화소와,
    상기 유효 화소 영역에 배치되며, 상기 반도체 기판에 형성된 제2 수광부를 포함하는 제1 유효 화소와,
    상기 제1 수광부 위에서 상기 반도체 기판의 상기 주표면에 접하고, 산화실리콘을 포함하는 제1 절연층과,
    상기 제2 수광부 위에서 상기 반도체 기판의 상기 주표면에 접하고, 산화실리콘을 포함하는 제2 절연층과,
    상기 제1 수광부 위에서 상기 제1 절연층에 접하고, 질화실리콘을 포함하는 제1 절연층 부분과,
    상기 제1 수광부 위에서 상기 제2 절연층에 접하고, 질화실리콘을 포함하는 제2 절연층 부분
    을 구비하고,
    상기 제1 절연층 부분과 상기 제2 절연층 부분은 서로 접속되어 있고, 또한 동일한 층을 포함하고 있는 촬상 장치.
  2. 제1항에 있어서,
    상기 제1 절연층 부분과 상기 제2 절연층 부분은, 1층의 실리콘 질화층을 포함하고 있는 촬상 장치.
  3. 제1항에 있어서,
    상기 제1 절연층과 상기 제2 절연층은 서로 접속되어 있고, 또한 동일한 층을 포함하고 있는 촬상 장치.
  4. 제1항에 있어서,
    상기 제1 옵티컬 블랙 화소와 인접하여 배치되고, 또한 상기 반도체 기판에 형성된 제3 수광부를 포함하는 제2 옵티컬 블랙 화소와,
    상기 제3 수광부 위에서 상기 반도체 기판의 상기 주표면에 접하고, 산화실리콘을 포함하는 제3 절연층과,
    상기 제3 수광부 위에서 상기 제3 절연층에 접하고, 질화실리콘을 포함하는 제3 절연층 부분을 더 구비하고,
    상기 제3 절연층 부분은, 상기 제1 절연층 부분 및 상기 제2 절연층 부분과 접속되어 있고, 또한 상기 제1 절연층 부분 및 상기 제2 절연층 부분과 동일한 피복층을 포함하고 있는 촬상 장치.
  5. 제4항에 있어서,
    상기 제2 옵티컬 블랙 화소는, 평면에서 보아, 상기 제1 옵티컬 블랙 화소와 상기 제1 유효 화소가 배열되는 방향을 따라서 상기 제1 옵티컬 블랙 화소와 인접하도록 배치되어 있는 촬상 장치.
  6. 제4항에 있어서,
    상기 제2 옵티컬 블랙 화소는, 평면에서 보아, 상기 제1 옵티컬 블랙 화소와 상기 제1 유효 화소가 배열되는 방향과 교차하는 방향을 따라서 상기 제1 옵티컬 블랙 화소와 인접하도록 배치되어 있는 촬상 장치.
  7. 제4항에 있어서,
    상기 제1 유효 화소와 인접하여 배치되고, 또한 상기 반도체 기판에 형성된 제4 수광부를 포함하는 제2 유효 화소와,
    상기 제4 수광부 위에서 상기 반도체 기판의 상기 주표면에 접하고, 산화실리콘을 포함하는 제4 절연층과,
    상기 제4 수광부 위에서 상기 제4 절연층에 접하고, 질화실리콘을 포함하는 제4 절연층 부분을 더 구비하고,
    상기 제4 절연층 부분은, 상기 제1 절연층 부분, 상기 제2 절연층 부분 및 상기 제3 절연층 부분과 접속되어 있고, 또한 상기 제1 절연층 부분, 상기 제2 절연층 부분 및 상기 제3 절연층 부분과 동일한 층을 포함하고 있는 촬상 장치.
  8. 제7항에 있어서,
    상기 제2 유효 화소는, 평면에서 보아, 상기 제1 옵티컬 블랙 화소와 상기 제1 유효 화소가 배열되는 방향을 따라서 상기 제1 유효 화소와 인접하도록 배치되어 있는 촬상 장치.
  9. 제7항에 있어서,
    상기 제2 유효 화소는, 평면에서 보아, 상기 제1 옵티컬 블랙 화소와 상기 제1 유효 화소가 배열되는 방향과 교차하는 방향을 따라서 상기 제1 유효 화소와 인접하도록 배치되어 있는 촬상 장치.
  10. 제1항에 있어서,
    상기 제1 절연층 부분과 상기 제2 절연층 부분을 구성하는 상기 층은, 상기 제1 옵티컬 블랙 화소의 전체 위와 상기 제1 유효 화소의 전체 위를 덮고 있는 촬상 장치.
  11. 유효 화소 영역과, 옵티컬 블랙 화소 영역을 갖는 촬상 장치의 제조 방법으로서,
    주표면을 갖는 반도체 기판을 준비하는 공정과,
    상기 옵티컬 블랙 화소 영역에서 상기 반도체 기판에 제1 수광부를 형성하고, 상기 유효 화소 영역에서 상기 반도체 기판에 제2 수광부를 형성하는 공정과,
    상기 제1 수광부 위에서 상기 반도체 기판의 상기 주표면에 접하고 또한 산화실리콘을 포함하는 제1 절연층을 형성하고, 상기 제2 수광부 위에서 상기 반도체 기판의 상기 주표면에 접하고 또한 산화실리콘을 포함하는 제2 절연층을 형성하는 공정과,
    상기 제1 수광부 위에서 상기 제1 절연층에 접하고 또한 질화실리콘을 포함하는 제1 절연층 부분과, 상기 제2 수광부 위에서 상기 제2 절연층에 접하고 또한 질화실리콘을 포함하는 제2 절연층 부분을, 서로 접속하도록 동일한 피복층으로 형성하는 공정과,
    상기 피복층의 적어도 일부에 자외선을 조사하는 공정
    을 구비한 촬상 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 피복층을 형성한 후로서 상기 자외선을 조사하기 전에, 상기 옵티컬 블랙 화소 영역을 덮고, 또한 상기 유효 화소 영역을 개구한 차광층을 형성하는 공정을 더 구비하고,
    상기 자외선을 조사하는 공정에 있어서는, 상기 차광층 너머로 상기 자외선이 조사되는 촬상 장치의 제조 방법.
KR1020160106851A 2015-08-26 2016-08-23 촬상 장치 및 그 제조 방법 KR20170026177A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015166804A JP2017045838A (ja) 2015-08-26 2015-08-26 撮像装置およびその製造方法
JPJP-P-2015-166804 2015-08-26

Publications (1)

Publication Number Publication Date
KR20170026177A true KR20170026177A (ko) 2017-03-08

Family

ID=58104357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160106851A KR20170026177A (ko) 2015-08-26 2016-08-23 촬상 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US10032820B2 (ko)
JP (1) JP2017045838A (ko)
KR (1) KR20170026177A (ko)
CN (1) CN106486507A (ko)
TW (1) TW201709496A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200033856A (ko) * 2017-08-03 2020-03-30 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 장치 및 전자 기기

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201725900A (zh) * 2016-01-06 2017-07-16 原相科技股份有限公司 影像感測器及使用其的影像擷取裝置
US9887225B2 (en) * 2016-05-27 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Pixel with spacer layer covering photodiode
JP2019012739A (ja) * 2017-06-29 2019-01-24 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
JP7381223B2 (ja) 2019-05-27 2023-11-15 キヤノン株式会社 光電変換装置
CN112436026A (zh) * 2020-12-06 2021-03-02 联合微电子中心有限责任公司 减少背照式图像传感器暗电流的方法及其传感器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016128A (ja) 2008-07-02 2010-01-21 Canon Inc 固体撮像装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4530747B2 (ja) * 2004-07-16 2010-08-25 富士通セミコンダクター株式会社 固体撮像装置及びその製造方法
JP2012182426A (ja) * 2011-02-09 2012-09-20 Canon Inc 固体撮像装置、固体撮像装置を用いた撮像システム及び固体撮像装置の製造方法
TWI595637B (zh) * 2012-09-28 2017-08-11 Sony Corp 半導體裝置及電子機器
CN102945852A (zh) * 2012-12-07 2013-02-27 豪威科技(上海)有限公司 背照式cmos影像传感器及其形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016128A (ja) 2008-07-02 2010-01-21 Canon Inc 固体撮像装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200033856A (ko) * 2017-08-03 2020-03-30 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 장치 및 전자 기기

Also Published As

Publication number Publication date
US10032820B2 (en) 2018-07-24
JP2017045838A (ja) 2017-03-02
TW201709496A (zh) 2017-03-01
CN106486507A (zh) 2017-03-08
US20170062497A1 (en) 2017-03-02

Similar Documents

Publication Publication Date Title
KR20170026177A (ko) 촬상 장치 및 그 제조 방법
US8395194B2 (en) Solid-state imaging device
US8384178B2 (en) Solid-state image pickup device
US10170517B2 (en) Method for forming image sensor device
KR101909754B1 (ko) 후면 조사 센서에 대한 방법 및 장치
JP6234173B2 (ja) 固体撮像素子の製造方法
JP6671864B2 (ja) 撮像装置の製造方法および撮像装置
CN109285848B (zh) 图像传感器
US20200395397A1 (en) Image sensor and image-capturing device
JP2008118142A (ja) イメージセンサーおよびその製造方法
US9412778B2 (en) Semiconductor device, solid-state image sensor, methods of manufacturing the same, and camera
US10068941B2 (en) Image pickup device and method for manufacturing the same
KR20170088294A (ko) 반도체 장치
KR20190124963A (ko) 후면 조사형 이미지 센서 및 그 제조 방법
JP4479729B2 (ja) 固体撮像装置、電子モジュール及び電子機器
KR102524998B1 (ko) 후면 조사형 이미지 센서 및 그 제조 방법
JP2016103615A (ja) 撮像装置の製造方法、撮像装置および撮像システム
JP2007294540A (ja) 固体撮像装置及びその製造方法
US8629482B2 (en) Method for manufacturing semiconductor device
JP2013162077A (ja) 固体撮像装置
KR20100037211A (ko) 이미지 센서 및 그 제조 방법
JP2016103614A (ja) 半導体装置の製造方法
JP2018207049A (ja) 固体撮像素子およびその製造方法
JP2010171042A (ja) 半導体装置及びその製造方法
KR20100078275A (ko) 이미지 센서 및 그 제조 방법