KR20170015281A - Lc 병렬회로 이전 고장의 계전 보호 방법 및 장치 - Google Patents

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Abstract

본 발명은 LC 병렬회로 이조 고장의 계전 보호 방법에 관한 것으로서, 계전 보호 장치가 병렬 LC, 즉 리액터와 커패시터의 전류에 대해 샘플을 수집하고, 전체 LC를 통과한 총 전류에 대해 샘플을 수집하는 단계; 리액터 전류를 등가 커패시터 전류로 변환하는 단계; 등가 커패시터 전류와 실제 커패시터 전류의 진폭값을 계산하고 LC를 통과한 총 전류 진폭값을 계산하는 단계; 등가 커패시터와 실제 커패시터의 전류 진폭값 비율을 계산하는 단계; 및 LC를 통과한 총 전류 진폭 값이 충분히 클 때 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호를 송신 및 트리핑 계전기 놀림 접점을 출력하는 단계를 포함한다. 또한, 본 발명은 이에 상응하는 계전 보호 장치를 더 제안한다. LC 병렬회로 이조 고장의 계전 보호 방법과 장치는 전류 비율 계산 결과의 안정성을 개선하고 보호의 민감도와 신속성을 향상시킬 수 있다.

Description

LC 병렬회로 이전 고장의 계전 보호 방법 및 장치 {RELAY PROTECTION METHOD AND DEVICE AGAINST LC PARALLEL CIRCUIT DETUNING FAULTS}
본 발명은 전력 시스템 분야에 관한 것으로서, 더욱 상세하게는 LC 병렬회로 이전 고장의 계전 보호 방법 및 장치에 관한 것이다.
고압 직류 송전 시스템 중 컨버터는 직류 시스템 및 그 연결된 교류 시스템에 대량의 조파를 생성할 수 있으며, 컨버터 직류측 조파 출력을 억제하기 위하여 통상적으로 직류측에 고압 패시브 직류 필터를 설치한다. 통상적으로 사용하는 패시브 필터에는 단일 동조 필터(single tuned filter), 이중 동조 필터(double tuned filter), 삼중 동조 필터(triple tuned filter) 및 고역 필터(high pass filter)가 있다. 이중 동조 필터, 삼중 동조 필터 회로에는 병렬 LC(리액터와 커패시터) 회로가 있다. 종래의 이중 동조 필터, 삼중 동조 필터 회로의 보호는 주로 커패시터 불균형 보호, 필터 차동 보호, 파라미터가 동일한 2개 필터의 불균형 보호, 임피던스 보호, 전압비 보호이며, 그 중에는 전문적인 LC 병렬회로의 이조 보호 방법은 없다. 관련 내용은 《고압/특고압 삼중 동조 직류 필터 이조 고장 부품 검출 방법 연구》(뤄후이후이, 화남이공대학, 석사학위논문, 2011년), 《초고압 직류 시스템 중의 직류 필터 보호》(원지펑, 전력시스템자동화, 제28권 제21기, 제69~72페이지, 2004년)을 참조한다.
또한, 장거리 송전과 송전 선로에 직렬 커패시터 보상 등 설비를 장착한 송전 모드의 경우, 파라미터가 적절하지 않을 경우 발전기 유닛의 비동기 발진 현상이 일어날 수 있으며, 심각할 경우 발전기 유닛 대형 샤프트를 손상시켜 대형 샤프트가 비틀어질 수 있다. 비동기 발진을 억제하기 위해 사용하는 방법 중 하나로 주 변압기 고압측에 블로킹 필터를 설치할 수 있는데, 상기 블로킹 필터에는 LC 병렬회로가 있다. 블로킹 필터의 LC 이조 보호 방법은 주로 커패시터 불균형 보호와 LC 전류 비율 역치 보호가 있는데, LC 전류 비율 역치의 보호방법의 경우 특허 201310032991.7에서 기술방안을 공개하였으나 상기 방법은 시스템 간섭 또는 발진 시 보호 오작동을 피하기 위하여 부득이하게 전류 비율 상한, 하한의 범위 및 지연 D보호의 지연시간값을 확대해야 하므로, 이러한 방법은 보호의 민감도가 떨어져 신속한 보호가 어렵다.
본 발명의 목적은 LC 병렬회로 이조 고장의 계전 보호의 개선된 방법 및 장치를 제안함으로써, 종래 방법의 선로 연결이 간단하고 방법이 신뢰할 수 있다는 장점을 유지하는 동시에, 전류비율 계산 결과의 안정성을 개선하고 보호의 민감성과 신속성을 향상시키는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 아래와 같은 기술방안을 채택하였다.
LC 병렬회로 이조 고장의 계전 보호방법에 있어서,
계전 보호 장치의 병렬 LC(리액터와 커패시터)에 대한 전류 샘플을 수집하고, 전체 LC를 통과한 총 전류에 대한 샘플을 수집하는 단계 (1);
리액터 전류를 등가 커패시터 전류로 변환하는 단계 (2);
등가 커패시터와 실제 커패시터 전류의 진폭을 계산하고, LC를 통과한 전류 진폭을 계산하는 단계 (3);
등가 커패시터와 실제 커패시터 전류 진폭의 비율을 계산하는 단계 (4);
LC를 통과한 총 전류 진폭이 충분히 클 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하는 단계 (5)를 포함한다.
더 나아가, 상기 단계 (2)의 자세한 내용은 다음과 같은데, 즉 계차를 통해 리액터 전류를 등가 커패시터 전류로 변환하며 그 공식은 아래와 같다.
Figure pct00001
식 1
여기에서 i L은 리액터 전류이고, i Ceq는 등가 커패시터 전류이고, nCT,L과 nCT,C는 각각 병렬 LC회로 중 리액터 분기, 커패시터 분기의 변류기(CT)의 변류비이고, L은 리액터의 인덕턴스이고, R은 리액터 분기의 등가 저항이고(통상적으로 R은 아주 작으므로 생략 가능), C는 커패시터의 정전용량이고, TS는 샘플 수집 시간 간격이고, n은 표유 전류 신호의 시퀀스 번호이다.
더 나아가, 상기 단계 (3)은 구체적으로 블로킹 필터의 LC 병렬회로 이조 보호의 경우, 전력 주파수 기본파 전류 진폭 값만 계산하는데 수집하는 주파수 fs는 통상적으로 1200Hz 내지 2400Hz 범위 내의 값이고; 이중 동조, 삼중 동조 직류 필터의 LC 병렬 회로 이조 보호의 경우, 제12차, 제24차 및 제36차의 고차 조화파 전류 진폭값을 계산해야 하며, 수집하는 주파수 fs는 반드시 더욱 높아야 하는데 통상적으로 fs는 4800Hz 내지 10kHz 범위 내의 값을 취하고; Ts=1/fs이다.
더 나아가, 상기 전력 주파수 기본파 전류 진폭 값을 계산하는 방법은 풀사이클(full cycle), 쇼트 데이터 윈도(short data window) 푸리에 수치 알고리즘 또는 협대역 통과 필터 후 정현파 피크 검출 알고리즘을 채택한다.
더 나아가, 상기 단계 (5)는 구체적으로 LC를 통과한 총 전류 진폭이 충분히 클 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력한다. 상기 전류비율 상한값 Ratio set.max는 Ratio nrml+(2%~10%)Ratio nrml이고, 상기 전류비율 하한값 Ratio set.min은 Ratio nrml-(2%~10%) Ratio nrml이고, 여기에서 상기 Ratio nrml은 정상적인 상황에서의 전류비율이며 이론상 Ratio nrml=1.0이다.
더 나아가, 상기 지연의 값 범위는 0s 내지 60s이고; 신속 보호 시 지연 디폴트 범위는 0.1s 내지 5s이다.
본 발명은 LC 병렬회로 이조 고장의 계전 보호 장치를 더 제안하며, 샘플링 모듈, 변환 모듈, 계산 모듈, 판단 및 동작 모듈을 포함하는 것으로 특징으로 하며,
여기에서 상기 샘플링 모듈은 계전 보호 장치의 병렬 LC(리액터와 커패시터)에 대한 전류를 대상으로 샘플을 수집하며, LC를 통과한 총 전류에 대하여 샘플을 수집하고;
상기 변환 모듈은 샘플링 모듈에서 얻은 리액터 전류를 등가 커패시터 전류로 변환하는 데 사용되고;
상기 계산 모듈은 샘플링 모듈과 변환 모듈의 결과를 기반으로 등가 커패시터와 실제 커패시터 전류의 진폭값과 LC를 통과한 전류 진폭값을 계산하고, 등가 커패시터와 실제 커패시터 전류 진폭값의 비율을 계산하는 데 사용되고;
상기 판단 및 동작 모듈은 계산 모듈의 결과를 기반으로 LC를 통과한 총 전류 진폭값이 충분히 크다고 판단될 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하는 데 사용된다.
더 나아가, 상기 변환 모듈에 있어서, 계차를 통해 리액터 전류를 등가 커패시터 전류로 변환하며 그 공식은
Figure pct00002
식 1
이고,
여기에서 i L은 리액터 전류이고, i Ceq는 등가 커패시터 전류이고, nCT,L과 nCT,C는 각각 병렬 LC 회로 중 리액터 분기, 커패시터 분기의 변류기(CT)의 변류비이고, L은 리액터의 인덕턴스이고, R은 리액터 분기의 등가 저항이고(통상적으로 R은 아주 작으므로 생략 가능), C는 커패시터의 정전용량이고, TS는 샘플 수집 시간 간격이고, n은 표유 전류 신호의 시퀀스 번호이다.
더 나아가, 상기 계산 모듈에 있어서 LC를 통과한 전류 진폭값 계산은 구체적으로 블로킹 필터의 LC 병렬회로 이조 보호의 경우, 전력 주파수 기본파 전류 진폭 값만 계산하는데 수집하는 주파수 fs는 통상적으로 1200Hz 내지 2400Hz 범위 내의 값이고; 이중 동조, 삼중 동조 직류 필터의 LC 병렬 회로 이조 보호의 경우, 제12차, 제24차 및 제36차의 고차 조화파 전류 진폭값을 계산해야 하며, 수집하는 주파수 fs는 반드시 더욱 높아야 하는데 통상적으로 fs는 4800Hz 내지 10kHz 범위 내의 값을 취하고; Ts=1/fs이다.
더 나아가, 상기 계산 모듈에 있어서 전력 주파수 기본파 전류 진폭값을 계산하는 방법은 풀사이클, 쇼트 데이터 윈도 푸리에 수치 알고리즘 또는 협대역 통과 필터 후 정현파 피크 검출 알고리즘을 채택한다.
더 나아가, 상기 판단 및 동작 모듈에 있어서, LC를 통과한 총 전류 진폭이 충분히 클 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력한다. 전류비율 상한값 Ratio set.max는 Ratio nrml+(2%~10%)Ratio nrml이고, 전류비율 하한값 Ratio set.min은 Ratio nrml-(2%~10%)Ratio nrml이고, 여기에서 상기 Ratio nrml은 정상적인 상황에서의 전류비율이며 이론상 Ratio nrml=1.0이다.
더 나아가, 상기 지연의 값 범위는 0.5s 내지 5s이다.
상기 방안을 채택한 후, 본 발명은 계차 계산 방법을 이용해 리액터 전류를 등가 커패시터 전류로 변환한 후, 다시 전류 진폭값 비율을 계산하여 종래 이조 보호--전류 비율 역치 보호 방법--의 선로 연결이 간단하고 방법이 신뢰할 만한 장점을 그대로 유지하는 동시에, 전류 비율 계산 결과의 안정성을 개선하고 보호의 민감도와 신속성을 향상시켰다.
도 1은 고압 직류 송전 시스템의 이중 동조 직류 필터이고;
도 2는 고압 직류 송전 시스템의 이중 동조 직류 필터이고, 도면에서 리액터(L2)와 커패시터(C2)는 병렬회로를 구성하고, 도면에서 리액터(L3)와 커패시터(C3)는 병렬회로를 구성하고;
도 3은 발전기, 주 변압기 및 블로킹 필터의 회로도이고;
도 4는 A상 블로킹 필터 내부 회로 및 변류기 선로 연결도이고;
도 5는 본 발명 실시예의 보호 논리도이고; 및
도 6은 본 발명 실시예의 장치 구조도이다.
이하에서는, 본 발명의 예시적인 실시형태들을 도면을 통해 보다 상세히 설명한다.
본 발명 실시예는 LC 병렬회로 이조 고장의 계전 보호 방법에 관한 것으로서,
계전 보호 장치의 병렬 리액터에 대한 전류 샘플 i L을 수집하고, 병렬 커패시터에 대한 전류 i C를 수집하고, LC 병렬회로를 통과한 총 전류 i LC를 수집하는 단계 (1);
계차(또는 미분)를 통하여 전류 iL를 등가 커패시터 전류 i Ceq로 변환하는 단계 (2);
풀사이클(full cycle), 쇼트 데이터 윈도(short data window) 푸리에 수치 알고리즘을 거치거나, 또는 협대역 통과 필터 후 정현파 피크 검출 알고리즘을 채택하여 전류 i Ceq, i C와 i LC의 진폭값을 계산하며 이는 각각 I Ceq, I C와 I LC 인 단계 (3);
I Ceq와 I C의 비율을 계산하는 단계 (4);
LC 병렬회로를 통과한 전류 진폭 I LC가 충분히 클 때, 전류 비율이 소정의 동조 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하는 단계 (5)를 포함한다.
본 발명은 종래 기술을 기반으로 개선된 방법을 제안하였다. 그러나 본 특허 방법의 응용 범위는 블로킹 필터에 제한되지 않으며 직류 송전 시스템의 이중 동조 직류 필터, 삼중 동조 직류 필터 등 LC 병렬회로의 계전 보호에도 응용할 수 있다.
이는 다음 실시예를 통해 설명한다. 한 대의 600MW 발전기 유닛에 있어서, 정격 출력은 600MW이고, 정격 전압은 22kV이고, 정격 역률은 0.9이고; 주 변압기 정격 용량은 750MVA이고, 정격 전압 변동비율 500kV/22kV, Yd-11 선로 연결 방식, 단락 임피던스 13.5%이고; 도 3에서 도시하는 바와 같이 여기에서 a는 발전기, b는 주 변압기, c는 A상 블로킹 필터이다. B상, C상 블로킹 필터와 A상 블로킹 필터의 회로가 동일하다.
주 변압기 고압측 중성점을 열고, 3상 정적 블로킹 필터(SBF)를 연속 접속한 후 접지하고, SBF는 인덕터와 커패시터에서 서로 직병렬로 형성된다. 회로 토폴로지는 도 4에서 도시하는 바와 같다. 도 4에 있어서,
PSW1은 바이패스 스위치이고, L0은 0단계 리액터이고, C1, L1은 제1유닛 병렬 커패시터와 리액터이고, C2, L2는 제2유닛 병렬 커패시터와 리액터이고, C3, L3는 제3유닛 병렬 커패시터와 리액터이고, CTC1은 C1의 변류기이고, CTL1은 L1의 변류기이고, CTLC는 전체 블로킹 필터의 변류기이다. 도면에서 C2, L2, C3, L3의 변류기는 생략하여 도시하지 않았다.
SBF의 기본 파라미터는 아래와 같다.
L0의 저항 Z L0=28.25O, 제1유닛 병렬 리액터 L1의 저항 Z L1=9.457O, 제1유닛 병렬 커패시터 C1의 용량 리액턴스 X C1=5.272O, 제2유닛 병렬 리액터 L2의 저항 Z L2=39.578O, 제2유닛 병렬 커패시터 C2의 용량 리액턴스 X C2=9.326O, 제3유닛 병렬 리액터 L3의 저항 Z L3=20.054O, 제3유닛 병렬 커패시터 C3의 용량 리액턴스 X C3=3.368O, 변류기 CTL1의 전류 변동비율은 nCT,L1=1200A/5A, 변류기 CTC1의 전류 변동비율은 nCT,C1=2500A/5A, 변류기 CTLC의 전류 변동비율은 nCT,SBF=1000A/5A이다. 도 2의 제1유닛 병렬 리액터, 커패시터를 예로 들어 이조 고장 보호의 구체적인 실시방법을 설명하였다. 제2유닛, 제3유닛의 병렬 리액터, 커패시터 이조 보호의 실시방법은 이와 동일하며, B상, C상의 이조 보호와 A상 이조 보호의 실시방법은 동일하다.
A상 제1유닛 병렬 리액터, 커패시터 이조 보호의 구체적인 실시단계는 아래와 같다.
(1) 단계 1: 계전 보호 장치는 제1유닛의 병렬 리액터에 대한 전류를 대상으로 샘플을 수집하여 전류 i L을 얻고; 병렬 커패시터의 전류를 대상을 샘플을 수집하여 전류 i C를 얻고, LC 병렬회로를 통과한 총 전류에 대해 샘플을 수집하여 전류 i LC를 얻는다. 디폴트 샘플링 주파수 fs=1200Hz이다. 계전기 보호 장치는 전류량만 접속하면 선로 연결이 간단하다. 블로킹 필터의 LC 이조 보호의 경우, 전력 주파수 기본파 전류 진폭 값만 계산하는데, 수집하는 주파수 fs는 통상적으로 1200Hz 내지 2400Hz 범위 내의 값이고; 이중 동조, 삼중 동조 직류 필터의 이조 보호의 경우, 제12차, 제24차 및 제36차의 고차 조화파 전류 진폭값을 계산해야 하며, 수집하는 주파수 fs는 반드시 더욱 높아야 하는데, 통상적으로 fs는 4800Hz 내지 10kHz 범위 내의 값을 취한다.
(2) 단계 2: 계차(또는 미분)를 통하여 전류 iL를 등가 커패시터 전류 iCeq로 변환하며, 구체적인 공식은 아래와 같다.
Figure pct00003
식 1
여기에서, nCT,L과 nCT,C는 각각 병렬 LC 회로 중 리액터 분기, 커패시터 분기의 변류기(CT)의 변류비이고, L은 리액터의 인덕턴스이고, R은 리액터 분기의 등가 저항이고(통상적으로 R은 아주 작으므로 생략 가능), C는 커패시터의 정전용량이고, TS는 샘플 수집 시간 간격이고, n은 표유 전류 신호의 시퀀스 번호이다. TS=1/fs. 본 실시예에 있어서,
Figure pct00004
Figure pct00005
(3) 단계 3: 풀사이클, 쇼트 데이터 윈도 푸리에 수치 알고리즘을 거치거나, 또는 협대역 통과 필터 후 정현파 피크 검출 알고리즘을 채택하여 전류 i Ceq, i C와 i LC의 진폭값을 계산하며 이는 각각 I Ceq, I C와 I LC이고, 본 실시예에서는 풀사이클 푸리에 수치 알고리즘을 채택하며 공식은 아래와 같다.
Figure pct00006
식 2
여기에서 m=Ceq,C,LC는 "등가 커패시터", "커패시터", "병렬 LC"를 나타내고; I Ceq, I C, I LC는 각각 등가 커패시터 전류 i Ceq, 커패시터 전류 iC, LC 병렬회로를 통과한 전류 i LC의 진폭값을 나타내고; N은 푸리에 필터 계산 시의 데이터 윈도 길이이고 디폴트 값은 N=24이고; P는 조파 횟수이다. 블로킹 필터의 LC 이조 보호의 경우, P=1이고 기본파를 취해서만 계산이 가능하고; 이중 동조 직류 필터의 이조 보호의 경우 필터의 작업 기준에 의거하여 P=12, 24 또는 36을 취하는데, 즉 제12차, 24차, 36차 조파 전류의 진폭값을 계산한다. 본 실시예에 있어서 N=24이다.
(4) 단계 4: I Ceq, I c의 전류 비율 시퀀스를 계산하며, 아래 공식을 채택한다.
Figure pct00007
식 3
여기에서, ε는 계전 보호 장치 내부 프로세스 설정의 하나의 작은 문턱값이고, 제수가 0인 것을 방지한다. ε의 값 범위는 커패시터 변류기 정격 2차값 폭의 0.5% 내지 2%이고, 디폴트 상황에서 폭 1%를 ε의 디폴트 값으로 삼는다. 예를 들어 변류기 CTC1의 2차값 유효값은 5A이고, 5A 대응 폭의 1%, 즉 0.0707A를 ε의 디폴트값으로 삼는다.
(5) 단계 5: 제1유닛 병렬 LC의 이조 보호의 경우 아래 판정 기준을 채택한다.
I LC(n)>I set이고 [Ratio(n)>Ratio set,max 또는 Ratio(n)<Ratio set,min] 식 4
여기에서 I set은 전류 개방 정치(fixed value)이고, Ratio set,max는 전류 비율 보호 정치 상한이고, Ratio set,min은 전류 비율 보호 정치 하한이다. 정치 동조의 방법은 아래와 같다.
(a) 정격 부하 조건에서 LC를 통과한 전류 진폭값을 계산하여 I LC,rated를 얻고, 상기 진폭값의 10 내지 40% 동조 보호 정치 I set를 취한다. 본 실시예에 있어서, 발전기 정격 운행 시 블로킹 필터를 경과하는 전류는 다음과 같다.
Figure pct00008
예를 들어 20%를 취하여 동조를 진행하면 계산 결과는 다음과 같다.
I set=20% x 3.849A = 0.770A
(b) 정상 운행 시 I Ceq와 I C의 전류 비율 Ratio nrml=1.0이고, 비율 p%를 취하고, p 값의 범위는 2 내지 10이고, Ratio nrml에 따라 p% 하강하여 Ratio set,min 동조하고, p% 상승하여 Ratio set,max 동조하고, 예를 들어 p=5일 경우 계산 결과는 아래와 같다.
Ratio set,min= Ratio nrml(1-p%) = 1.0 x (1-5%) = 0.95
Ratio set,max= Ratio nrml(1+p%) = 1.0 x (1+5%) = 1.05
상기 보호 판정 기준에 있어서 도 5에서 도시하는 바와 같이,
h, i식 4 중의 전류 비율 판정 기준 논리 회로는 조건 만족 시 1을 출력하고, 그렇지 않을 경우 0을 출력한다.
j. 식 4 중의 전류 판정 기준 논리 회로는 조건 만족 시 1을 출력하고, 그렇지 않을 경우 0을 출력한다.
d. "or" 게이트가 논리를 작동시킨다.
d. "and" 게이트가 논리를 작동시킨다.
f. 타이밍 지연 논리는 입력이 0에서 1로 변할 때 타이머가 시간을 계산하기 시작하고, 지연이 tj에 도달할 때 논리는 1을 출력하고, 입력이 0에서 변하지 않거나 1에서 0으로 변할 때 0을 출력한다.
g. 보호 경고 또는 트리핑 결과를 출력한다.
식 4의 조건 만족 시, 시간을 계산하기 시작하고 타이밍이 시간 정치 tset을 초과할 경우 계전 보호 장치가 상응하는 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하고; 만약 상기 보호 판정 기준이 만족되지 않을 경우 보호 타이머는 순식간에 0으로 변한다. 시간 정치는 각종 역외 고장 또는 전력망 발진의 영향을 피하여 동조를 진행하고, 시간 정치 tset은 0.1 내지 5s 사이 값일 수 있다.
상기 방법은 블로킹 필터 A상 제1유닛 이조 보호를 구현하였다. A상 제2유닛, 제3유닛의 병렬 리액터, 커패시터 이조 보호의 실시방법은 이와 동일하다. B상, C상의 이조 보호와 A상 이조 보호의 실시방법은 동일하다. 이중 동조, 삼중 동조 직류 필터 중 LC 병렬회로의 이조 보호의 실시방법은 동일하며, 단지 더 높은 샘플링 주파수가 필요하고 더 높은 고차 동조 전류를 계산하여야 한다. 이와 관련해서는 여기에서 더이상 설명하지 않기로 한다.
LC 내부 고장 또는 외부 고정 상황 하에서 종래의 전류 비율 계산 결과에는 현저한 파동이 출현할 수 있다. 예를 들어 LC 내부 고장(리액터 인터턴(Interturn) 단락 고장 또는 커패시터 단락 고정)이 발생하는 경우, 고장 후 리액터 전류, 커패시터 전류 모두 차동기 전류 성분이 출현할 수 있고, 상기 성분은 전류 비율 계산 결과에 파동을 만들어 LC 이조 보호 가동 후 다시 반환되어 보호 동작을 지연시킬 수 있고; 이러한 영향을 제거하기 위하여 보호 정치를 수정하고 전력 비율 상한 정치는 상향, 전류 비율 하한 정치는 하향 조정할 수 있으나, 이러한 결과는 보호의 민감도를 떨어뜨릴 수 있고 역내 경미한 고장을 반영할 수 없다.
또 예를 들어, LC 역외 고장 간섭은 전력망 송전 선로에 접지 고장이 출현할 수 있고, 고장 제거 후 재투입에 성공하더라도, 그 과정에서 리액터 전류, 커패시터 전류에 큰 폭의 변화가 발생하고, 동시에 차동기 발진 전류 성분이 중첩되고, 전류 비율 계산 결과가 긴 시간(5~10s 지속될 수 있음) 파동이 있을 수 있는데, 특히 역외 고장 초기에 전류 비율 계산 결과 파동이 상당히 심각하다. 역외 고장의 영향을 피하기 위해서는 보호의 지연 정치만 연장하면 보호 동작이 지연될 수 있다.
본 발명의 방법을 채택한 후, 비록 역내 고장, 역외 고장 시 전류에 변화에 없으나, 특히 차동기 발진 전류가 중첩되나, 등가의 커패시터 전류와 리액터 전류 파형이 일치하여 리액터 전류 진폭값, 등가 커패시터 전류 진폭값의 변화 정도가 일치하게 되기 때문에, 전류비율 결과가 상당히 안정적이다. 예를 들어 전력망 송전 선로 상 접지 고장과 같은 역외 고장이 크게 간섭하는 경우, 전류비율은 0.3s 내지 0.5s 내에서 안정될 수 있다. 따라서 본 발명의 유익한 효과는 다음과 같다. 즉, 종래 이조 보호--전류 비율 역치 보호 방법--의 선로 연결이 간단하고 방법이 신뢰할 만한 장점을 그대로 유지하는 동시에, 전류 비율 계산 결과의 안정성을 개선하고 보호의 민감도와 신속성을 향상시켰다.
또한, 본 발명은 실시예를 통해 LC 병렬회로 이조 고장의 계전 보호 장치를 제안하며, 이는 도 6에서 도시하는 바와 같이 샘플링 모듈, 변환 모듈, 계산 모듈, 판단 및 동작 모듈을 포함하고,
여기에서 상기 샘플링 모듈은 계전 보호 장치의 병렬 LC(리액터와 커패시터)에 대한 전류를 대상으로 샘플을 수집하며, LC를 통과한 총 전류에 대하여 샘플을 수집하고;
상기 변환 모듈은 샘플링 모듈에서 얻은 리액터 전류를 등가 커패시터 전류로 변환하는 데 사용되고;
상기 계산 모듈은 샘플링 모듈과 변환 모듈의 결과를 기반으로 등가 커패시터와 실제 커패시터 전류의 진폭값과 LC를 통과한 전류 진폭값을 계산하고, 등가 커패시터와 실제 커패시터 전류 진폭값의 비율을 계산하는 데 사용되고;
상기 판단 및 동작 모듈은 계산 모듈의 결과를 기반으로 LC를 통과한 총 전류 진폭값이 충분히 크다고 판단될 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하는 데 사용된다.
상기 실시예는 본 발명의 기술사상을 설명하기 위한 것으로서 본 발명의 보호범위를 제한하지 않는다. 본 발명에서 제안한 기술사상에 따라 기술방안을 기반으로 진행한 임의 변경은 모두 본 발명의 보호범위에 속한다.

Claims (12)

  1. LC 병렬회로 이조 고장의 계전 보호방법에 있어서,
    계전 보호 장치의 병렬 LC(리액터와 커패시터)에 대한 전류 샘플을 수집하고, 전체 LC를 통과한 총 전류에 대한 샘플을 수집하는 단계 (1);
    리액터 전류를 등가 커패시터 전류로 변환하는 단계 (2);
    등가 커패시터와 실제 커패시터 전류의 진폭을 계산하고, LC를 통과한 전류 진폭을 계산하는 단계 (3);
    등가 커패시터와 실제 커패시터 전류 진폭의 비율을 계산하는 단계 (4);
    LC를 통과한 총 전류 진폭이 충분히 클 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하는 단계 (5)를 포함하는 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호방법.
  2. 제 1항에 있어서,
    상기 단계 (2)의 자세한 내용은 다음과 같은데, 즉 계차를 통해 리액터 전류를 등가 커패시터 전류로 변환하며 그 공식은
    Figure pct00009
    식 1
    이고,
    여기에서 i L은 리액터 전류이고, i Ceq는 등가 커패시터 전류이고, nCT,L과 nCT,C는 각각 병렬 LC회로 중 리액터 분기, 커패시터 분기의 변류기(CT)의 변류비이고, L은 리액터의 인덕턴스이고, R은 리액터 분기의 등가 저항이고(통상적으로 R은 아주 작으므로 생략 가능), C는 커패시터의 정전용량이고, TS는 샘플 수집 시간 간격이고, n은 표유 전류 신호의 시퀀스 번호인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호방법.
  3. 제 2항에 있어서,
    상기 단계 (3)은 구체적으로 블로킹 필터의 LC 병렬회로 이조 보호의 경우, 전력 주파수 기본파 전류 진폭 값만 계산하는데 수집하는 주파수 fs는 통상적으로 1200Hz 내지 2400Hz 범위 내의 값이고; 이중 동조, 삼중 동조 직류 필터의 LC 병렬 회로 이조 보호의 경우, 제12차, 제24차 및 제36차의 고차 조화파 전류 진폭값을 계산해야 하며, 수집하는 주파수 fs는 반드시 더욱 높아야 하는데 통상적으로 fs는 4800Hz 내지 10kHz 범위 내의 값을 취하고; Ts=1/fs인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호방법.
  4. 제 3항에 있어서,
    상기 전력 주파수 기본파 전류 진폭 값을 계산하는 방법은 풀사이클(full cycle), 쇼트 데이터 윈도(short data window) 푸리에 수치 알고리즘 또는 협대역 통과 필터 후 정현파 피크 검출 알고리즘을 채택하는 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호방법.
  5. 제 1항에 있어서,
    상기 단계 (5)는 구체적으로 LC를 통과한 총 전류 진폭이 충분히 클 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하고, 상기 전류비율 상한값 Ratio set.max는 Ratio nrml+(2%~10%)Ratio nrml이고, 상기 전류비율 하한값 Ratio set.min은 Ratio nrml-(2%~10%) Ratio nrml이고, 여기에서 상기 Ratio nrml은 정상적인 상황에서의 전류비율이며 이론상 Ratio nrml=1.0인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호방법.
  6. 제 1항 또는 제 5항에 있어서,
    상기 지연의 값 범위는 0s 내지 60s이고; 신속 보호 시 지연 디폴트 범위는 0.1s 내지 5s인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호방법.
  7. LC 병렬회로 이조 고장의 계전 보호 장치에 있어서,
    샘플링 모듈, 변환 모듈, 계산 모듈, 판단 및 동작 모듈을 포함하고;
    여기에서 상기 샘플링 모듈은 계전 보호 장치의 병렬 LC(리액터와 커패시터)에 대한 전류를 대상으로 샘플을 수집하며, LC를 통과한 총 전류에 대하여 샘플을 수집하고;
    상기 변환 모듈은 샘플링 모듈에서 얻은 리액터 전류를 등가 커패시터 전류로 변환하는 데 사용되고;
    상기 계산 모듈은 샘플링 모듈과 변환 모듈의 결과를 기반으로 등가 커패시터와 실제 커패시터 전류의 진폭값과 LC를 통과한 전류 진폭값을 계산하고, 등가 커패시터와 실제 커패시터 전류 진폭값의 비율을 계산하는 데 사용되고;
    상기 판단 및 동작 모듈은 상기 계산 모듈의 결과를 기반으로 LC를 통과한 총 전류 진폭값이 충분히 크다고 판단될 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하는 데 사용되는 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호 장치.
  8. 제 7항에 있어서,
    상기 변환 모듈에 있어서, 계차를 통해 리액터 전류를 등가 커패시터 전류로 변환하며 그 공식은
    Figure pct00010
    식 1
    이고,
    여기에서 i L은 리액터 전류이고, iCeq는 등가 커패시터 전류이고, nCT,L과 nCT,C는 각각 병렬 LC 회로 중 리액터 분기, 커패시터 분기의 변류기(CT)의 변류비이고, L은 리액터의 인덕턴스이고, R은 리액터 분기의 등가 저항이고(통상적으로 R은 아주 작으므로 생략 가능), C는 커패시터의 정전용량이고, TS는 샘플 수집 시간 간격이고, n은 표유 전류 신호의 시퀀스 번호인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호 장치.
  9. 제 7항에 있어서,
    상기 계산 모듈에 있어서 LC를 통과한 전류 진폭값 계산은 구체적으로 블로킹 필터의 LC 병렬회로 이조 보호의 경우, 전력 주파수 기본파 전류 진폭 값만 계산하는데 수집하는 주파수 fs는 통상적으로 1200Hz 내지 2400Hz 범위 내의 값이고; 이중 동조, 삼중 동조 직류 필터의 LC 병렬 회로 이조 보호의 경우, 제12차, 제24차 및 제36차의 고차 조화파 전류 진폭값을 계산해야 하며, 수집하는 주파수 fs는 반드시 더욱 높아야 하는데 통상적으로 fs는 4800Hz 내지 10kHz 범위 내의 값을 취하고; Ts=1/fs인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호 장치.
  10. 제 7항에 있어서,
    상기 계산 모듈에 있어서 상기 전력 주파수 기본파 전류 진폭 값을 계산하는 방법은 풀사이클, 쇼트 데이터 윈도 푸리에 수치 알고리즘 또는 협대역 통과 필터 후 정현파 피크 검출 알고리즘을 채택하는 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호 장치.
  11. 제 7항에 있어서,
    상기 판단 및 동작 모듈에 있어서, LC를 통과한 총 전류 진폭이 충분히 클 때, 전류 비율이 소정의 동조 상한, 하한 범위를 넘어설 경우, 지연을 거쳐 경고 신호 또는 트리핑 신호 송신 및 트리핑 계전기 놀림 접점을 출력하고, 전류비율 상한값 Ratio set.max는 Ratio nrml+(2%~10%)Ratio nrml이고, 전류비율 하한값 Ratio set.min은 Ratio nrml-(2%~10%)Ratio nrml이고, 여기에서 상기 Ratio nrml은 정상적인 상황에서의 전류비율이며 이론상 Ratio nrml=1.0인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호 장치.
  12. 제 7항 또는 제 11항에 있어서,
    상기 지연의 값 범위는 0s 내지 60s이고; 신속 보호 시 지연 디폴트 범위는 0.1s 내지 5s인 것을 특징으로 하는 LC 병렬회로 이조 고장의 계전 보호 장치.
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