KR20170013576A - 박막트랜지스터를 포함하는 기판 - Google Patents
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Abstract
본 발명은 얼룩 불량을 방지할 수 있는 박막트랜지스터를 포함하는 기판에 관한 것으로, 본 발명에 따른 박막트랜지스터를 포함하는 기판은 드레인 전극을 노출시키는 화소 컨택홀을 매립하는 화소 매립 전극과 중첩되도록 드레인 전극의 상부 또는 하부에 화소 보조층을 위치시키며, 그 화소 보조층의 상부면 또는 그 드레인 전극의 상부면은 데이터 라인의 상부면보다 평탄화층의 상부면에 가깝게 위치한다.
Description
본 발명은 박막트랜지스터를 포함하는 기판 및 그 제조 방법에 관한 것으로, 특히 얼룩 불량을 방지할 수 있는 박막트랜지스터를 포함하는 기판에 관한 것이다.
액정 표시 소자(Liquid Crystal Display, LCD)는 박막 트랜지스터(TFT) 기판과 컬러 필터 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정층에 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 광의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
이러한 종래 액정 표시 소자는 액정층의 배향을 조절하기 위해 액정층을 사이에 두고 대면하는 상부배향막 및 하부 배향막을 구비한다.
여기서, 상부 배향막 및 하부 배향막은 기판 상에 인쇄 롤러를 통해 배향액을 인쇄한 후 러빙함으로써 형성된다. 그러나, 배향액(18) 인쇄시, 배향액(18)은 도 1에 도시된 바와 같이 기판 상에 형성된 보호막(14)을 관통하는 컨택홀(16) 내로 흘러 들어가게 되므로, 컨택홀(16) 주변 영역은 배향액(18)이 형성되지 않거나 배향액(18)이 얇게 도포된다. 이에 따라, 컨택홀(16) 주변 영역은 다른 영역과 휘도차이가 발생하여 얼룩 불량이 발생하는 문제점이 있다. 이러한 문제점을 해결하기 위해, 컨택홀(16) 주변 영역과 중첩되도록 블랙매트릭스를 길게 형성하면, 개구율이 감소하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 개구율 감소없이 얼룩 불량을 방지할 수 있는 박막트랜지스터를 포함하는 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터를 포함하는 기판은 드레인 전극을 노출시키는 화소 컨택홀을 매립하는 화소 매립 전극과 중첩되도록 드레인 전극의 상부 또는 하부에 화소 보조층을 위치시키며, 그 화소 보조층의 상부면 또는 그 드레인 전극의 상부면은 데이터 라인의 상부면보다 평탄화층의 상부면에 가깝게 위치한다.
본 발명은 화소 매립 전극 및 화소 보조층에 의해 화소 매립 전극의 상부면과 평탄화층의 상부면 간의 단차가 적어진다. 이에 따라, 배향막 형성시 배향액이 화소 컨택홀 내로 흘러 들어가는 것을 최소화할 수 있으므로 배향막이 균일하게 형성되어 휘도차 발생을 방지할 수 있다. 또한, 본 발명의 화소 컨택홀의 깊이가 낮아져 화소 전극의 단선 위험성이 낮아지므로 점 불량(Point defect)을 방지할 수 있다.
도 1은 종래 컨택홀 내로 유입되는 배향액을 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 3은 도 2에 도시된 박막트랜지스터를 포함하는 기판의 배향막을 나타내는 도면이다.
도 4a 내지 도 4g는 도 2에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 6a 내지 도 6e는 도 5에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제3 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 8a 내지 도 8d는 도 7에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제4 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 10a 및 10b는 도 9에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 제4 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 12a 및 도 12b는 본 발명의 제1 내지 제4 실시 예에 따른 박막트랜지스터를 포함하는 기판의 화소 전극 및 공통 전극의 다른 배치를 설명하기 위한 단면도들이다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 3은 도 2에 도시된 박막트랜지스터를 포함하는 기판의 배향막을 나타내는 도면이다.
도 4a 내지 도 4g는 도 2에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 6a 내지 도 6e는 도 5에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제3 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 8a 내지 도 8d는 도 7에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제4 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 10a 및 10b는 도 9에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 제4 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 12a 및 도 12b는 본 발명의 제1 내지 제4 실시 예에 따른 박막트랜지스터를 포함하는 기판의 화소 전극 및 공통 전극의 다른 배치를 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 2에 도시된 박막 트랜지스터 기판은 박막 트랜지스터, 박막 트랜지스터와 접속된 화소 전극(122), 화소 영역에서 화소 전극(122)과 프린지 필드를 형성하도록 형성된 공통 전극(126)을 구비한다.
박막 트랜지스터는 게이트 라인 및 데이터 라인(104)의 교차부에 형성된다. 이 박막트랜지스터는 게이트 라인의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹접촉층(116)을 구비한다.
게이트 전극(106)은 게이트 절연막(112)을 사이에 두고 활성층(114)의 채널과 중첩된다. 이러한 게이트 전극(106)은 기판(101) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 예를 들어, 게이트 전극(106)은 MoTi로 이루어진 제1 게이트 금속층(102a)과, Cu로 이루어진 제2 게이트 금속층(102b)이 적층된 구조로 형성된다. 이러한 게이트 전극(106)에는 게이트 라인과 접속된 게이트 패드(150)를 통해 게이트 신호가 공급된다.
게이트 패드(150)는 게이트 하부 전극(152) 및 게이트 상부 전극(156)을 구비한다. 게이트 하부 전극(152)은 기판(101) 상에 게이트 전극(106)과 동일하게 제1 및 제2 게이트 금속층(102a,102b)으로 형성된다. 게이트 상부 전극(156)은 게이트 절연막(112) 및 제2 보호막(138)을 관통하는 게이트 컨택홀(158)을 통해 노출된 게이트 하부 전극(152)과 전기적으로 접속된다. 이 게이트 상부 전극(156)은 화소 전극(122)과 동일 재질인 내식성 및 내산성이 강한 ITO, IZO 및 ITZO 등으로 형성된다.
활성층(114)은 게이트 절연막(112) 상에 게이트 전극(106)과 중첩되게 형성되어 소스 및 드레인 전극(108,110) 사이에 채널을 형성한다. 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 각각과 활성층(114) 간의 오믹 접촉을 위해 채널을 제외한 활성층(114) 상에 형성된다. 이러한 활성층(114) 및 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 뿐만 아니라, 데이터 라인(104) 및 데이터 하부 전극(142)과도 중첩되도록 형성된다.
소스 전극(108)은 오믹 접촉층(116) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 이러한 소스 전극(108)에는 데이터 라인(DL)과 접속된 데이터 패드(140)를 통해 비디오 신호가 공급된다.
데이터 패드(140)는 데이터 하부 전극(142), 데이터 매립 전극(144) 및 데이터 상부 전극(146)을 구비한다. 데이터 하부 전극(142)은 오믹 접촉층(116) 상에 소스 및 드레인 전극(108,110)과 동일 재질로 형성된다. 이 데이터 하부 전극(142)과 하부 기판(101) 사이에는 데이터 보조층(130), 게이트 절연막(112), 활성층(114) 및 오믹접촉층(116)이 형성된다. 데이터 매립 전극(144)은 제1 보호막(118) 및 평탄화층(128)을 관통하는 제1 데이터 컨택홀(148a)을 매립하도록 제1 데이터 컨택홀(148a) 내에 형성된다. 데이터 상부 전극(146)은 제2 보호막(138)을 관통하는 제2 데이터 컨택홀(148b)을 통해 노출된 데이터 매립 전극(144)과 전기적으로 접속된다. 이 데이터 상부 전극(146)은 화소 전극(122)과 동일 재질인 내식성 및 내산성이 강한 ITO, IZO 및 ITZO 등으로 형성된다.
드레인 전극(110)은 채널을 사이에 두고 소스 전극(108)과 마주하며, 소스 전극(108)과 동일 재질로 형성된다. 이 드레인 전극(110)은 제1 보호막(118) 및 평탄화층(128)을 관통하는 제1 화소 컨택홀(120a)을 통해 노출되어 화소 매립 전극(124)과 전기적으로 접속된다. 화소 매립 전극(124)은 제1 화소 컨택홀(120a)을 매립하도록 제1 화소 컨택홀(120a) 내에 형성되므로, 화소 매립 전극(124)은 제1 화소 컨택홀(120a)에 의해 노출된 제1 보호막(118) 및 평탄화층(128) 각각의 측면과 접촉한다.
화소 전극(122)은 제2 보호막(138) 상에 다수개의 슬릿(122S)을 가지도록 형성된다. 이 화소 전극(122)은 제2 화소 컨택홀(120b)을 통해 노출된 화소 매립 전극(124) 및 그 화소 매립 전극(124)과 접속된 드레인 전극(110)과 접속된다. 그리고, 화소 전극(122)은 각 화소 영역에서 제2 보호막(138)을 사이에 두고 공통 전극(126)과 중첩되어 프린지 필드를 형성한다.
공통 전극(126)은 각 화소 영역에 형성되며 공통 라인을 통해 공통 전압이 공급된다. 이에 따라, 공통 전압이 공급된 공통 전극(126)은 박막 트랜지스터를 통해 비디오 신호가 공급되는 화소 전극(122)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이와 같은, 본 발명의 제1 실시 예에서는 제1 화소 컨택홀(120a)과 중첩되는 화소 매립 전극(124) 및 화소 보조층(130)과, 제1 데이터 컨택홀(148a)과 중첩되는 데이터 매립 전극(144) 및 데이터 보조층(132)을 구비한다.
화소 매립 전극(124) 및 데이터 매립 전극(144) 각각은 전해 도금법 또는 무전해 도금법을 이용하여 저저항 금속인 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 아연(Zn) 등의 도금 금속으로 형성된다. 즉, 화소 매립 전극(124)은 제1 화소 컨택홀(120a)에 의해 노출된 드레인 전극(110)인 시드 금속 상에 도금 금속을 도금함으로써 형성되며, 데이터 매립 전극(144)은 제1 데이터 컨택홀(148a)에 의해 노출된 데이터 하부 전극(142)인 시드 금속 상에 도금 금속을 도금함으로써 형성된다. 이 때, 화소 매립 전극(124) 및 데이터 매립 전극(144) 각각의 두께는 해당 컨택홀(제1 화소 컨택홀(120a) 또는 제1 데이터 컨택홀(148a))의 깊이와 같거나, 그보다 크게 형성되며, 필요에 따라 적절하게 선택할 수 있다. 여기서, 화소 매립 전극(124) 및 데이터 매립 전극(144) 각각의 두께를 해당 컨택홀(제1 화소 컨택홀(120a) 또는 제1 데이터 컨택홀(148a))의 깊이보다 크게 형성하는 경우, 화소 매립 전극(124) 및 데이터 매립 전극(144) 각각의 상부면은 제2 보호막(138)의 상부면과 동일 수평면에 위치하거나, 평탄화층(128)의 상부면 및 제2 보호막(138)의 상부면 사이에 위치한다.
화소 보조층(130) 및 데이터 보조층(132) 각각은 기판(101) 상에 게이트 전극(106)과 동일 두께로 형성되거나 게이트 전극(106)보다 두껍게 형성된다. 예를 들어, 게이트 전극(106)은 제1 및 제2 게이트 금속층(102a,102b)으로 형성되고, 화소 보조층(130) 및 데이터 보조층(132)은 제1 및 제2 게이트 금속층(102a,102b)으로 형성되거나, 제1 내지 제3 게이트 금속층(102a,102b,102c)으로 형성된다.
이 화소 보조층(130)의 두께만큼 드레인 전극(110)은 데이터 라인(104)보다 상부로 돌출되므로, 제1 화소 컨택홀(120a)과 중첩되는 드레인 전극(110)의 상부면과 평탄화층(128)의 상부면 사이의 거리가 가까워진다. 또한, 데이터 보조층(132)의 두께만큼 데이터 하부 전극(142)은 데이터 라인(104)보다 돌출되므로, 제1 데이터 컨택홀(148a)과 중첩되는 데이터 하부 전극(142)의 상부면과 평탄화층(128)의 상부면 사이의 거리가 가까워진다.
이에 따라, 제1 보호막(118) 및 평탄화층(128)을 관통하는 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148) 각각의 깊이가 낮아진다. 깊이가 낮아진 제1 화소 컨택홀(120a) 내에 위치하는 화소 매립 전극(124), 및 제1 데이터 컨택홀(148a) 내에 위치하는 데이터 매립 전극(144)의 체적을 줄일 수 있어 화소 매립 전극(124) 및 데이터 매립 전극(144) 형성시 비용 및 공정 시간을 줄일 수 있다.
또한, 화소 매립 전극(124) 및 데이터 매립 전극(144)과, 화소 보조층(130) 및 데이터 보조층(132)에 의해 화소 매립 전극(124) 및 데이터 매립 전극(144) 각각의 상부면과 평탄화층(128)의 상부면 간의 단차가 적어진다. 이에 따라, 도 3에 도시된 바와 같이 배향막(160) 형성시 배향액이 화소 컨택홀(102a,120b) 내로 흘러 들어가는 것을 최소화할 수 있으므로 배향막(160)이 균일하게 형성되어 휘도차 발생을 방지할 수 있다.
도 4a 내지 도 4g는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 화소 보조층(130), 데이터 보조층(132), 게이트 전극(106), 및 게이트 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다. 구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 다층의 게이트 금속층이 적층된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al,Cr 또는 이들의 합금 등과 같이 금속 물질이 다층 구조로 이용된다. 그런 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 게이트 금속층을 패터닝함으로써 화소 보조층(130), 데이터 보조층(132), 게이트 전극(106), 및 게이트 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다. 한편, 하프톤 마스크 또는 슬릿 마스크를 이용하여 게이트 전극(106) 및 게이트 하부 전극(152)보다 높이가 높은 화소 보조층(130) 및 데이터 보조층(132)을, 게이트 전극(106) 및 게이트 하부 전극(152)과 동시에 형성할 수도 있다.
도 4b를 참조하면, 제1 도전 패턴이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 제2 마스크 공정으로 게이트 절연막(112) 위에 적층된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과, 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 데이터 하부 전극(142)을 포함하는 제2 도전 패턴이 형성된다.
구체적으로, 제1 도전 패턴이 형성된 하부 기판(101) 상에 PECVD 등의 증착 방법으로 게이트 절연막(112), 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 순차적으로 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층과 소스/드레인 금속층을 패터닝함으로써 게이트 절연막(112) 상에 활성층(114), 오믹 접촉층(116)을 반도체 패턴과, 데이터 라인(104), 일체화된 소스 전극(108) 및 드레인 전극(110), 데이터 하부 전극(142)을 포함하는 제2 도전 패턴이 형성된다. 여기서, 제2 도전 패턴은 반도체 패턴과 동일 패턴으로 반도체 패턴 상에 형성된다.
도 4c를 참조하면, 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148a)을 가지는 제1 보호막(118) 및 평탄화층(128)이 형성된다. 구체적으로, 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질을 전면 증착함으로써 제1 보호막(118)이 형성된다. 그런 다음, 제1 보호막(118) 상에 포토아크릴 등과 같은 유기 절연 물질이 전면 도포된 다음, 포토리소그래피 공정으로 그 유기 절연 물질이 패터닝됨으로써 평탄화층(128)이 형성된다. 여기서, 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148a) 과 대응되는 유기 절연 물질의 두께가 화소 보조층(130) 및 데이터 보조층(132)에 의해 다른 영역과 대응되는 유기 절연 물질보다 얇게 도포된다. 이에 따라, 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148a) 과 대응되는 유기 절연 물질의 노광 시간이 줄어들어 공정효율이 향상된다. 그 평탄화층(128)을 마스크로 제1 보호막(118)을 식각함으로써 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148a)이 형성된다. 제1 화소 컨택홀(120a)은 제1 보호막(118) 및 평탄화층(128)을 관통하여 드레인 전극(110)을 노출시키도록 형성되며, 제1 데이터 컨택홀(148a)은 제1 보호막(118) 및 평탄화층(128)을 관통하여 데이터 하부 전극(142)을 노출시키도록 형성된다.
도 4d를 참조하면, 평탄화층(128)이 형성된 기판(101) 상에 화소 매립 전극(124) 및 데이터 매립 전극(144)이 형성된다. 구체적으로, 제1 데이터 컨택홀(148a) 및 제1 화소 컨택홀(120a)이 형성된 기판을 금속 이온이 포함된 용액에 노출시킨다. 이에 따라, 제1 데이터 컨택홀(148a)에 의해 노출된 데이터 하부 전극(142)과 제1 화소 컨택홀(120a)에 의해 노출된 드레인 전극(110)에 금속 이온이 흡착되어 도금 금속으로 성장하게 된다. 이 도금 금속이 제1 데이터 컨택홀(148a) 및 제1 화소 컨택홀(120a) 내에서 성장함으로써 화소 매립 전극(!24) 및 데이터 매립 전극(144)이 형성된다.
도 4e를 참조하면, 화소 매립 전극(124) 및 데이터 매립 전극(144)이 형성된 기판(101) 상에 공통 전극(126)이 형성된다. 구체적으로, 화소 매립 전극(124) 및 데이터 매립 전극(144)이 형성된 기판(101) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO, TO, IZO, ITZO 등이 이용된다. 그 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 투명 도전층을 식각함으로써 공통 전극(126)이 형성된다.
도 4f를 참조하면, 공통 전극(126)이 형성된 기판(101) 상에 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 가지는 제2 보호막(138)이 형성된다. 구체적으로, 공통 전극(126)이 형성된 기판(101) 상에 SiOx, SiNx 등과 같은 무기 절연 물질이 전면 적층됨으로써 제2 보호막(138)이 형성된다. 그런 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 제2 보호막(138)을 식각함으로써 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)이 형성된다.
도 4g를 참조하면, 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 가지는 제2 보호막(138)이 형성된 기판(101) 상에 화소 전극(122), 게이트 상부 전극(156) 및 데이터 상부 전극(146)이 형성된다. 구체적으로, 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 가지는 제2 보호막(138) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO, TO, IZO, ITZO 등이 이용된다. 그 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 투명 도전층을 식각함으로써 화소 전극(122), 게이트 상부 전극(156) 및 데이터 상부 전극(146)이 형성된다.
그런 다음, 화소 전극(122), 게이트 상부 전극(156) 및 데이터 상부 전극(146)이 형성된 기판(101) 상에 배향막이 형성된다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 5에 도시된 박막트랜지스터 기판은 도 2에 도시된 박막트랜지스터 기판과 대비하여 게이트 매립 전극(154)을 더 구비하고, 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154)이 제2 보호막(138)의 측면과 접촉하는 것을 제외하고는 동일한 구성요소를 구비하므로, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
구체적으로, 본 발명의 제2 실시 예에서는 제2 화소 컨택홀(120b)을 매립하는 화소 매립 전극(124)과, 제2 데이터 컨택홀(148b)을 매립하는 데이터 매립 전극(144)과, 게이트 컨택홀(154)을 매립하는 게이트 매립 전극(154)을 구비한다.
화소 매립 전극(124)은 제1 및 제2 보호층(118,138)을 관통하는 제2 화소 컨택홀(120b)에 의해 노출된 드레인 전극(110)과 전기적으로 접속되며, 화소 전극(122)과 직접 접속된다. 또한, 화소 매립 전극(124)은 제1 화소 컨택홀(120a) 내에 위치하는 제2 화소 컨택홀(120b)에 의해 노출된 제1 및 제2 보호막(118,138) 각각의 측면과 접촉한다.
데이터 매립 전극(144)은 제1 및 제2 보호층(118,138)을 관통하는 제2 데이터 컨택홀(120b)에 의해 노출된 데이터 하부 전극(142)과 전기적으로 접속되며, 데이터 상부 전극(146)과 직접 접속된다. 또한, 데이터 매립 전극(144)은 제1 데이터 컨택홀(148a) 내에 위치하는 제2 데이터 컨택홀(148b)에 의해 노출된 제1 및 제2 보호막(118,138) 각각의 측면과 접촉한다.
게이트 매립 전극(154)은 게이트 절연막(112), 제1 및 제2 보호층(118,138)을 관통하는 게이트 컨택홀(158)에 의해 노출된 게이트 하부 전극(152)과 전기적으로 접속되며, 게이트 상부 전극(156)과 직접 접속된다. 게이트 매립 전극(154)은 게이트 컨택홀(158)에 의해 노출된 게이트 절연막(112), 제1 및 제2 보호막(118,138) 각각의 측면과 접촉한다.
이러한 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154) 각각은 전해 도금법 또는 무전해 도금법을 이용하여 저저항 금속인 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 아연(Zn) 등의 도금 금속으로 형성된다. 이 때, 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154) 각각의 두께는 해당 컨택홀(제2 화소 컨택홀(120b), 제2 데이터 컨택홀(148b), 게이트 컨택홀(158)의 깊이와 같거나, 그보다 크게 형성되며, 필요에 따라 적절하게 선택할 수 있다. 여기서, 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154) 각각의 두께를 해당 컨택홀의 깊이보다 크게 형성하는 경우, 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154) 각각의 상부면은 제2 보호막(138)의 상부면보다 상부에 위치한다.
화소 보조층(130) 및 데이터 보조층(132) 각각은 기판(101) 상에 게이트 전극(106)과 동일 두께로 형성되거나 게이트 전극(106)보다 두껍게 형성된다. 예를 들어, 게이트 전극(106)은 제1 및 제2 게이트 금속층(102a,102b)으로 형성되고, 화소 보조층(130)은 제1 및 제2 게이트 금속층(120a,120b) 또는 제1 내지 제3 게이트 금속층(102a,102b,102c)으로 형성된다.
이러한 화소 보조층(130)의 두께만큼 드레인 전극(110)은 데이터 라인(104)보다 돌출되고, 데이터 보조층(132)의 두께만큼 데이터 하부 전극(142)은 데이터 라인(104)보다 돌출된다.
이에 따라, 제1 화소 컨택홀(120a) 내에 위치하는 제2 화소 컨택홀(120b)을 매립하는 화소 전극(122)의 체적을 줄일 수 있으며, 제1 데이터 컨택홀(148a) 내에 위치하는 제2 데이터 컨택홀(148b)을 매립하는 데이터 매립 전극(144)의 체적을 줄일 수 있다. 화소 매립 전극(124) 및 데이터 매립 전극(144) 형성시 비용 및 공정 시간을 줄일 수 있다.
또한, 화소 매립 전극(124) 및 데이터 매립 전극(144)과, 화소 보조층(130) 및 데이터 보조층(132)에 의해 화소 매립 전극(124) 및 데이터 매립 전극(144) 각각의 상부면과 평탄화층(128)의 상부면 간의 단차가 적어진다. 이에 따라, 화소 매립 전극(124) 및 데이터 매립 전극(144)이 형성된 기판 상에 배향막 형성시 배향액이 화소 컨택홀(102a,120b) 내로 흘러 들어가는 것을 최소화할 수 있으므로 배향막(160)이 균일하게 형성되어 휘도차 발생을 방지할 수 있다.
뿐만 아니라, 게이트 패드(150)는 게이트 하부 전극(152) 및 게이트 상부 전극(156) 사이에 이들과 접속되는 게이트 매립 전극(154)을 구비함으로써 게이트 패드(150)의 저항을 줄일 수 있어 게이트 신호 지연을 방지할 수 있다. 또한, 데이터 패드(140)는 데이터 하부 전극(142) 및 데이터 상부 전극(146) 사이에 이들과 접속되는 데이터 매립 전극(144)을 구비함으로써 데이터 패드(140)의 저항을 줄일 수 있어 데이터 신호 지연을 방지할 수 있다.
도 6a 내지 도 6e는 도 5에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 기판(101) 상에 박막트랜지스터, 게이트 하부 전극(152), 데이터 하부 전극(142), 데이터 라인(104) 및 화소 보조층(130), 데이터 보조층(132)이 형성된다. 이의 제조 방법은 전술한 도 4a 및 도 4b와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
그런 다음, 박막트랜지스터의 소스 및 드레인 전극(108,110)과, 데이터 하부 전극(142) 및 데이터 라인(104)을 포함하는 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질을 전면 증착함으로써 제1 보호막(118)이 형성된다. 그런 다음, 제1 보호막(118) 상에 포토아크릴 등과 같은 유기 절연 물질이 전면 도포된 다음, 포토리소그래피 공정으로 그 유기 절연 물질이 패터닝됨으로써 평탄화층(128)이 형성된다. 그 평탄화층(128)을 마스크로 제1 보호막(118)을 식각함으로써 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148a)이 형성된다. 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148a) 각각은 평탄화층(128)을 관통하여 제1 보호막(118)을 노출시키도록 형성된다.
도 6b를 참조하면, 평탄화층(128)이 형성된 기판(101) 상에 공통 전극(126)이 형성된다. 구체적으로, 평탄화층(128)이 형성된 기판(101) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO, TO, IZO, ITZO 등이 이용된다. 그 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 투명 도전층을 식각함으로써 공통 전극(126)이 형성된다.
도 6c를 참조하면, 공통 전극(126)이 형성된 기판(101) 상에 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 포함하는 제2 보호막(138)이 형성된다. 구체적으로, 공통 전극(126)이 형성된 기판(101) 상에 SiOx, SiNx 등과 같은 무기 절연 물질이 전면 적층됨으로써 제2 보호막(138)이 형성된다. 그런 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 제1 및 제2 보호막(118, 138)을 식각함으로써 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)이 형성된다.
도 6d를 참조하면, 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 가지는 제2 보호막(138)이 형성된 기판(101) 상에 화소 매립 전극(124), 게이트 매립 전극(154) 및 데이터 매립 전극(144)이 형성된다. 구체적으로, 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)이 형성된 기판(101)을 금속 이온이 포함된 용액에 노출시킨다. 이에 따라, 제2 데이터 컨택홀(148b)에 의해 노출된 데이터 하부 전극(142)과, 제2 화소 컨택홀(120b)에 의해 노출된 드레인 전극(110)과, 게이트 컨택홀(158)에 의해 노출된 게이트 하부 전극(152)에 금속 이온이 흡착되어 도금 금속으로 성장하게 된다. 이 도금 금속이 제2 데이터 컨택홀(148b), 게이트 컨택홀(158) 및 제2 화소 컨택홀(120b) 내에서 성장함으로써 데이터 매립 전극(144), 게이트 매립 전극(154) 및 화소 매립 전극(124)이 형성된다.
도 6e를 참조하면, 데이터 매립 전극(144), 게이트 매립 전극(154) 및 화소 매립 전극(124)이 형성된 기판(101) 상에 화소 전극(122), 게이트 상부 전극(156) 및 데이터 상부 전극(146)이 형성된다. 구체적으로, 데이터 매립 전극(144), 게이트 매립 전극(154) 및 화소 매립 전극(124)이 형성된 제2 보호막(138) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO, TO, IZO, ITZO 등이 이용된다. 그 다음, 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 투명 도전층을 식각함으로써 화소 전극(122), 게이트 상부 전극(156) 및 데이터 상부 전극(146)이 형성된다.
도 7은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 7에 도시된 박막트랜지스터 기판은 도 2에 도시된 박막트랜지스터 기판과 대비하여 화소 보조층(130)이 드레인 전극(110) 상에 형성되고, 데이터 보조층(132)이 데이터 하부 전극(132) 상에 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
화소 보조층(130)은 드레인 전극(110) 상에 드레인 전극(110)과 전기적으로 접속되도록 형성된다. 이에 따라, 제1 화소 컨택홀(120a)과 중첩되는 화소 보조층(130)의 상부면과 평탄화층(128)의 상부면 사이의 거리가 가까워지므로, 제1 보호막(118) 및 평탄화층(128)을 관통하는 제1 화소 컨택홀(120a)의 깊이가 낮아진다. 또한, 데이터 보조층(132)은 데이터 하부 전극(142) 상에 데이터 하부 전극(142)과 전기적으로 접속되도록 형성된다. 이에 따라, 제1 데이터 컨택홀(148a)과 중첩되는 데이터 보조층(132)의 상부면과 평탄화층(128)의 상부면 사이의 거리가 가까워지므로, 제1 보호막(118) 및 평탄화층(128)을 관통하는 제1 데이터 컨택홀(148a)의 깊이가 낮아진다.
이에 따라, 제1 화소 컨택홀(120a) 내에 위치하는 화소 매립 전극(124) 및 및 제1 데이터 컨택홀(148a) 내에 위치하는 데이터 매립 전극(144)의 체적을 줄일 수 있어 화소 매립 전극(124) 및 데이터 매립 전극(144) 형성시 비용 및 공정 시간을 줄일 수 있다.
또한, 화소 매립 전극(124) 및 데이터 매립 전극(144)과, 화소 보조층(130) 및 데이터 보조층(132)에 의해 화소 매립 전극(124) 및 데이터 매립 전극(144) 각각의 상부면과 평탄화층(128)의 상부면 간의 단차가 적어진다. 이에 따라, 도 3에 도시된 바와 같이 배향막(160) 형성시 배향액이 컨택홀 내로 흘러 들어가지 않으므로 배향막(160)이 균일하게 형성되므로 휘도차 발생을 방지할 수 있다.
도 8a 내지 도 8d는 도 7에 도시된 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 하부 기판(101) 상에 게이트 전극(106), 및 게이트 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다. 구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 다층의 게이트 금속층이 적층된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al,Cr 또는 이들의 합금 등과 같이 금속 물질이 다층 구조로 이용된다. 그런 다음, 제1 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 게이트 금속층을 패터닝함으로써 게이트 전극(106), 및 게이트 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다.
도 8b를 참조하면, 제1 도전 패턴이 형성된 기판 상에 게이트 절연막(112)이 형성되고, 게이트 절연막(112) 상에 활성층(114) 및 오믹 접촉층(116)이 형성된다. 구체적으로, 제1 도전 패턴이 형성된 하부 기판(101) 상에 SiOx, SiNx 등과 같은 무기 절연 물질이 PECVD 등의 증착 방법으로 전면 증착됨으로써 게이트 절연막(112)이 형성된다. 그런 다음, 게이트 절연막(112) 상에 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 순차적으로 형성된 후, 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층(114) 및 오믹 접촉층(116)이 형성된다.
도 8c를 참조하면, 활성층(114) 및 오믹 접촉층(116)이 형성된 기판(101) 상에 화소 보조층(130), 데이터 보조층(132), 데이터 하부 전극(142), 소스 및 드레인 전극(108,110)이 형성된다. 구체적으로, 활성층(114) 및 오믹 접촉층(116)이 형성된 기판(101) 상에 제1 및 제2 데이터 금속층이 순차적으로 증착된다. 제1 및 제2 데이터 금속층 각각으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피공정과 식각 공정으로 제1 및 제2 데이터 금속층을 패터닝함으로써, 화소 보조층(130), 데이터 보조층(132), 데이터 하부 전극(142), 소스 및 드레인 전극(108,110)이 동시에 형성된다. 이 때, 데이터 하부 전극(142), 소스 및 드레인 전극(108,110)은 제1 소스/드레인 금속층으로 형성되며, 화소 보조층(130) 및 데이터 보조층(132)은 데이터 하부 전극(142), 소스 및 드레인 전극(108,110) 상에 제2 소스/드레인 금속층으로 형성된다. 또한, 하프톤 마스크 또는 슬릿 마스크를 이용하여 화소 보조층(130) 및 데이터 보조층(132)이, 드레인 전극(110) 및 데이터 하부 전극(142) 상에 드레인 전극(110) 및 데이터 하부 전극(142)과 동시에 형성된다. 그런 다음, 소스 및 드레인 전극(108,110)을 마스크로 이용하여 소스 및 드레인 전극(108,110) 사이로 노출된 오믹 접촉층(116)을 식각함으로써 활성층(114)의 채널 영역이 노출된다.
도 8d를 참조하면, 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(,148a)을 가지는 제1 보호막(118) 및 평탄화층이 형성된다. 그런 다음, 평탄화층이 형성된 기판 상에 화소 매립 전극 및 데이터 매립 전극이 형성된다. 그런 다음, 화소 매립 전극(124) 및 데이터 매립 전극(144)이 형성된 기판(101) 상에 공통 전극(126)이 형성된다. 공통 전극(126)이 형성된 기판(101) 상에 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 가지는 제2 보호막(138)이 형성된다. 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 가지는 제2 보호막(138)이 형성된 기판(101) 상에 화소 전극(122), 게이트 상부 전극(156) 및 데이터 상부 전극(146)이 형성된다. 한편, 제2 도전 패턴 이후의 제조 공정은 도 4c 내지 도 4g와 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 9는 본 발명의 제4 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 9에 도시된 박막트랜지스터 기판은 도 7에 도시된 박막트랜지스터 기판과 대비하여 게이트 매립 전극(154)을 더 구비하고, 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154)이 제2 보호막(138)의 측면과 접촉하는 것을 제외하고는 동일한 구성요소를 구비하므로, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
구체적으로, 본 발명의 제4 실시 예에서는 제2 화소 컨택홀(120b)을 매립하는 화소 매립 전극(124)과, 제2 데이터 컨택홀(148b)을 매립하는 데이터 매립 전극(144)과, 게이트 컨택홀(154)을 매립하는 게이트 매립 전극(154)을 구비한다.
화소 매립 전극(124)은 제1 및 제2 보호층(118,138)을 관통하는 제2 화소 컨택홀(120b)에 의해 노출된 드레인 전극(110)과 전기적으로 접속된다. 데이터 매립 전극(144)은 제1 및 제2 보호층(118,138)을 관통하는 제2 데이터 컨택홀(120b)에 의해 노출된 데이터 하부 전극(142)과 전기적으로 접속된다. 게이트 매립 전극(154)은 게이트 절연막(112), 제1 및 제2 보호층(118,138)을 관통하는 게이트 컨택홀(158)에 의해 노출된 게이트 하부 전극(152)과 전기적으로 접속된다.
이러한 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154) 각각은 전해 도금법 또는 무전해 도금법을 이용하여 저저항 금속인 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 아연(Zn) 등의 도금 금속으로 형성된다. 이 때, 화소 매립 전극(124), 데이터 매립 전극(144) 및 게이트 매립 전극(154) 각각의 두께는 해당 컨택홀(제2 화소 컨택홀(120b), 제2 데이터 컨택홀(148b), 게이트 컨택홀(158)의 깊이와 같거나, 그보다 크게 형성되며, 필요에 따라 적절하게 선택할 수 있다.
화소 보조층(130)은 드레인 전극(110) 상에 드레인 전극(110)과 전기적으로 접속되도록 형성된다. 이에 따라, 제1 화소 컨택홀(120a)과 중첩되는 화소 보조층(130)의 상부면과 평탄화층(128)의 상부면 사이의 거리가 가까워지므로, 평탄화층(128)을 관통하는 제1 화소 컨택홀(120a)의 깊이가 낮아진다. 또한, 데이터 보조층(132)은 데이터 하부 전극(142) 상에 데이터 하부 전극(142)과 전기적으로 접속되도록 형성된다. 이에 따라, 제1 데이터 컨택홀(148a)과 중첩되는 데이터 보조층(132)의 상부면과 평탄화층(128)의 상부면 사이의 거리가 가까워지므로, 평탄화층(128)을 관통하는 제1 데이터 컨택홀(148a)의 깊이가 낮아진다.
이에 따라, 제2 화소 컨택홀(120b)을 매립하는 화소 매립 전극(124) 및 및 제2 데이터 컨택홀(148b)을 매립하는 데이터 매립 전극(144)의 체적을 줄일 수 있어 화소 매립 전극(124) 및 데이터 매립 전극(144) 형성시 비용 및 공정 시간을 줄일 수 있다.
또한, 화소 매립 전극(124) 및 데이터 매립 전극(144)과, 화소 보조층(130) 및 데이터 보조층(132)에 의해 화소 매립 전극(124) 및 데이터 매립 전극(144) 각각의 상부면과 평탄화층(128)의 상부면 간의 단차가 적어진다. 이에 따라, 도 3에 도시된 바와 같이 배향막(160) 형성시 배향액이 컨택홀 내로 흘러 들어가지 않으므로 배향막(160)이 균일하게 형성되므로 휘도차 발생을 방지할 수 있다.
뿐만 아니라, 게이트 패드(150)는 게이트 하부 전극(152) 및 게이트 상부 전극(156) 사이에 이들과 접속되는 게이트 매립 전극(154)을 구비함으로써 게이트 패드(150)의 저항을 줄일 수 있어 게이트 신호 지연을 방지할 수 있다. 또한, 데이터 패드(140)는 데이터 하부 전극(142) 및 데이터 상부 전극(146) 사이에 이들과 접속되는 데이터 매립 전극(144)을 구비함으로써 데이터 패드(140)의 저항을 줄일 수 있어 데이터 신호 지연을 방지할 수 있다.
도 10a 내지 도 10b는 도 9에 도시된 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 기판(101) 상에 박막트랜지스터, 게이트 하부 전극, 데이터 하부 전극, 데이터 라인 및 화소 보조층(130), 데이터 보조층(132)이 형성된다. 이의 제조 방법은 전술한 도 8a 및 도 8c와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 10b를 참조하면, 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질을 전면 증착함으로써 제1 보호막(118)이 형성된 다음, 제1 보호막(118) 상에 제1 화소 컨택홀(120a) 및 제1 데이터 컨택홀(148a)을 가지는 평탄화층(128)아 형성된다. 평탄화층(128)이 형성된 기판(101) 상에 공통 전극(126)이 형성된다. 공통 전극이 형성된 기판(101) 상에 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 포함하는 제2 보호막(138)이 형성된다. 게이트 컨택홀(158), 제2 데이터 컨택홀(148b) 및 제2 화소 컨택홀(120b)을 가지는 제2 보호막(138)이 형성된 기판(101) 상에 화소 매립 전극(124), 게이트 매립 전극(154) 및 데이터 매립 전극(144)이 형성된다. 데이터 매립 전극(144), 게이트 매립 전극(154) 및 화소 매립 전극(124)이 형성된 기판(101) 상에 화소 전극(122), 게이트 상부 전극(156) 및 데이터 상부 전극(146)이 형성된다. 이러한 제조 방법은 전술한 도 6a 내지 도 6e와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
한편, 본 발명의 제1 및 제2 실시 예에서는 게이트 전극(106)과 동일 평면 상에 게이트 금속층으로 이루어진 화소 보조층(130) 및 데이터 보조층(132)을 구비하고, 본 발명의 제3 및 제4 실시 예에서는 데이터 라인(104)과 동일 평면 상에 소스/드레인 금속층으로 이루어진 화소 보조층(130) 및 데이터 보조층(132)을 구비하는 것을 예로 들어 설명하였지만, 이외에도 도 11에 도시된 바와 같이 게이트 전극(106)과 동일 평면 상에 게이트 금속층으로 이루어진 제1 화소 보조층(130a) 및 제1 데이터 보조층(132a)과, 데이터 라인(104)과 동일 평면 상에 소스/드레인 금속층으로 이루어진 제2 화소 보조층(130b) 및 제2 데이터 보조층(132b)을 구비할 수도 있다.
또한, 본 발명의 제1 내지 제4 실시 예에서는 공통 전극(!26)을 덮는 제2 보호막(138) 상에 슬릿(122S)을 가지는 화소 전극(122)이 형성되는 구조를 예로 들어 설명하였지만, 이외에도 도 12a 및 도 12b에 도시된 바와 같이 화소 전극(122)을 덮는 제2 보호막 상에 슬릿(126S)을 가지는 공통 전극(126)이 형성될 수도 있다.
또한, 본 발명에서는 게이트 상부 전극(156)과 데이터 상부 전극(146)이 분리되어 있지만, 게이트 패드와 데이터 패드에 동일 신호가 공급되는 경우, 게이트 상부 전극(156)과 데이터 상부 전극(146)을 전기적으로 연결할 수도 있다.
뿐만 아니라, 본 발명에서는 프린지 전계형 구조를 예로 들어 설명하였지만, 이외에도 수평 전계형 또는 수직 전계형 등 모든 액정 표시 패널의 구조에 적용가능하다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
122 : 화소 전극 124 : 화소 매립 전극
130 : 화소 보조층 132 : 데이터 보조층
136 : 공통 전극 144 : 데이터 매립 전극
154 : 게이트 매립 전극
130 : 화소 보조층 132 : 데이터 보조층
136 : 공통 전극 144 : 데이터 매립 전극
154 : 게이트 매립 전극
Claims (7)
- 게이트 라인 및 데이터 라인과 접속된 박막트랜지스터와;
상기 박막트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀을 가지는 평탄화층과;
상기 화소 컨택홀과 중첩되며 상기 드레인 전극의 상부 또는 하부에 위치하는 화소 보조층과;
상기 화소 컨택홀을 매립하며 상기 드레인 전극 또는 화소 보조층과 접속되는 화소 매립 전극을 구비하며,
상기 화소 보조층의 상부면 또는 상기 드레인 전극의 상부면은 상기 데이터 라인의 상부면보다 상기 평탄화층의 상부면에 가깝게 위치하는 박막트랜지스터를 포함하는 기판. - 제 1 항에 있어서,
상기 화소 보조층은 상기 게이트 라인과 동일 평면 상에 위치하며,
상기 드레인 전극의 상부면과 상기 평탄화층의 상부면 사이의 거리는 상기 데이터 라인의 상부면과 상기 평탄화층의 상부면 사이의 거리보다 짧은 박막트랜지스터를 포함하는 기판. - 제 2 항에 있어서,
상기 화소 보조층은 상기 게이트 라인과 동일 두께를 이루거나 게이트 라인보다 두꺼운 두께로 이루어지며,
상기 화소 보조층은 상기 게이트 라인에 포함된 금속으로 이루어지는 박막트랜지스터를 포함하는 기판. - 제 1 항에 있어서,
상기 화소 보조층은 상기 드레인 전극과 접촉하도록 드레인 전극 상에 위치하며,
상기 화소 보조층의 상부면과 상기 평탄화층의 상부면 사이의 거리는 상기 데이터 라인의 상부면과 상기 평탄화층의 상부면 사이의 거리보다 짧은 박막트랜지스터를 포함하는 기판. - 제 4 항에 있어서,
상기 화소 보조층은 상기 드레인 전극과 동일 금속 또는 다른 금속으로 이루어지는 박막트랜지스터를 포함하는 기판. - 제 1 항 내지 제 4 항에 있어서,
상기 화소 컨택홀은
상기 박막트랜지스터를 덮는 제1 보호막 및 상기 평탄화층을 관통하는 제1 화소 컨택홀과;
상기 화소 매립 전극을 덮는 제2 보호막을 관통하는 제2 화소 컨택홀을 구비하며,
상기 화소 매립 전극은 상기 제1 화소 컨택홀에 의해 노출된 상기 제1 보호막 및 평탄화층의 측면과 접촉하는 박막트랜지스터를 포함하는 기판. - 제 1 항 내지 제 4 항에 있어서,
상기 화소 컨택홀은
상기 평탄화층을 관통하는 제1 화소 컨택홀과;
상기 박막트랜지스터를 덮는 제1 보호막 및 상기 평탄화층 상에 위치하는 제2 보호막을 관통하는 제2 화소 컨택홀을 구비하며,
상기 화소 매립 전극은 상기 제2 화소 컨택홀에 의해 노출된 상기 제1 및 제2 보호막의 측면과 접촉하는 박막트랜지스터를 포함하는 기판.
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| CN112928142A (zh) * | 2019-12-06 | 2021-06-08 | 乐金显示有限公司 | 电致发光显示装置及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |