KR20160145568A - 광선 검출 회로 - Google Patents

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KR20160145568A
KR20160145568A KR1020167027844A KR20167027844A KR20160145568A KR 20160145568 A KR20160145568 A KR 20160145568A KR 1020167027844 A KR1020167027844 A KR 1020167027844A KR 20167027844 A KR20167027844 A KR 20167027844A KR 20160145568 A KR20160145568 A KR 20160145568A
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파트리끄 마이야르
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소시에떼 프랑세즈 뒤 드테끄퇴르 인프라루즈 소프라디르
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    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
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    • H—ELECTRICITY
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Abstract

본 발명은 광검출기 (1) 를 포함하는 광선 검출 회로에 관한 것이다. 광검출기 (1) 는 3 개의 스위치들에 의해 3 개의 커패시터들 (C1, C2, C3) 에 커플링된다. 커패시터들 (C1, C2, C3) 은 병렬로 장착되어 용량성 부하 (4) 를 형성하고, 그의 전기 용량 값은 스위치들이 온되는지 또는 오프되는지 여부에 따라 변한다. 상기 구성은 검출 회로의 출력 단자 (S) 에 존재하는 전압을 안정화시킬 수 있게 하여, 그에 따라 광검출기에 보다 넓은 범위의 조도가 적용되게 한다.

Description

광선 검출 회로{LIGHT-RAY DETECTION CIRCUIT}
본 발명은 수 개의 변환 이득들을 갖는 검출 회로에 관한 것이다.
종래의 방법에서는, 하나 또는 수 개의 광검출기들을 포함하는 광전자 디바이스에 의해 장면이 관측될 때, 각각의 광검출기는 광 방사를 검출하고 관측된 장면의 부분에 비례하는 전류를 전달한다. 광검출기로부터의 전류는 미리 설정된 시간 주기 동안 커패시터에 의해 집적된다. 따라서, 이 주기의 끝에서, 각각의 픽셀은 관측된 장면의 부분에 대한 정보를 제공한다. 검출기는 전류 생성기에 동화 (assimilate) 될 수 있고, 커패시터에 축적된 전하 Q 는 다음 방식으로 공식화될 수 있다: Q=I.t 여기서
Q 는 커패시터에서의 전하를 나타내고,
I 는 커패시터의 단자들로의 전류를 나타내고,
t 는 충전 시간을 나타낸다.
커패시터에 축적된 전하 Q 의 양은, 다음 방식으로 공식화될 수 있는, 그의 단자들에서의 전위차의 발생을 포함한다: V = Q/C 여기서
C 는 커패시터의 전기 용량을 나타내고,
V 는 커패시터의 단자들에서의 전위차를 나타낸다.
관측된 장면의 상태는 그에 따라 검출기에 연결된 커패시터의 단자들에서의 전압에 의해 다루어질 수도 있다.
전형적인 방법에서는, 광 방사 검출기에 의해 방출된 전류는 트랜지스터 컨트롤 (transistor control), 일반적으로는 전자 스위치를 통과하고, 커패시터에 도달한다. 트랜지스터 컨트롤은 광검출기를 적절한 방식으로 바이어싱하는데 사용되는 바이어싱 트랜지스터이다. 이들 엘리먼트들은 차동 증폭기의 제 1 입력 단자와 접지 사이에 연결된다. 커패시터의 제 1 단자는 바이어싱 트랜지스터에 그리고 증폭기의 하나의 단자에 연결된다. 커패시터의 제 2 단자는 증폭기의 제 1 입력 단자에 그리고 기준 전위에 직접 연결된다. 비교기는 그 후에 커패시터의 단자들에서의 전압에 대한 정보를 그의 출력 단자 (S) 에 제공하는 것이 가능하다.
전형적으로, 집적 회로 또는 픽셀의 실현 동안, 다양한 컴포넌트들의 특성 치수들이 설계 규칙들 및 호환성에 의해 제한된다. 검출 디바이스의 엘리먼트들 모두는 그에 따라 의도된 사용 범위에서 동작하는 최대치를 제안하도록 구성된다. 그에 따라, 검출 디바이스는 미리 정의된 조도 범위에서 (즉, 광도 데이터 (luminous intensity data) 로) 동작하도록 구성된다. 이 디바이스가 규정된 조건들 외측에서, 예를 들어, 보다 낮은 조도에서 사용되는 경우, 상당한 노이즈가 검출 디바이스에 의해 도입될 수도 있다. 조도가 더 상당한 경우, 집적 커패시터가 포화되고 조도의 현재의 상이한 조건들 사이를 구별하는 것이 어려워진다.
본 발명의 목적은 구현하기가 쉽고, 콤팩트하며, 더 확장된 조도 동작 범위에 대해 높은 신호 대 잡음 비를 갖는 정보를 제공하는 검출 회로이다.
본 발명에 따른 회로는,
- 광검출기,
- 광검출기를 바이어싱하도록 구성된 바이어싱 회로,
- 광검출기에 의해 방출된 전하들을 저장하도록 구성된 집적 용량성 부하,
- 집적 용량성 부하에 커플링되고 프로세싱 회로에 연결되도록 설계된 출력 단자,
- 광검출기와 출력 단자 사이의 브랜치들에 장착된 적어도 제 1 및 제 2 전달선 (transit line) 들로서, 제 1 전달선은 직렬로 장착된 제 1 및 제 2 스위치들을 포함하고, 제 2 전달선은 직렬로 장착된 제 3 및 제 4 스위치들을 포함하는, 그 제 1 및 제 2 전달선들,
- 미리 정의된 전압의 제 1 소스와 제 1 및 제 2 스위치들 사이에 연결된 전극을 갖는 제 1 커패시터,
- 미리 정의된 전압의 제 2 소스와 제 3 및 제 4 스위치들 사이에 연결된 전극을 갖는 제 2 커패시터,
- 제 1 스위치와 제 3 스위치 사이의 커넥션과 미리 정의된 전압의 제 3 소스와의 사이에서 특정 스위치와 직렬로 장착된 제 3 커패시터,
- 독립적으로 제 1, 제 2 및 제 3 커패시터들을 리셋하는 수단
을 포함한다.
본 발명의 특정 실시형태에서, 회로는 스위치들을 제어하는 수단을 포함하고, 스위치들을 제어하는 수단은,
- 광검출기에 의해 방출된 전하들이 제 3 커패시터에 저장되고,
- 저장된 전하들이 제 1 커패시터에 전송되고,
- 제 3 커패시터가 리셋되고,
- 광검출기에 의해 방출된 전하들이 제 3 커패시터에 저장되고,
- 저장된 전하들이 병렬로 장착된 제 1 커패시터 및 제 2 커패시터에 전송되도록
구성되고,
프로세싱 회로는 제 1 커패시터에 기록된 정보 및 제 1 및 제 2 커패시터들에 저장된 정보를 판독한다.
본 발명의 다른 특정 실시형태에서, 회로는 스위치들을 제어하는 수단을 포함하고, 스위치들을 제어하는 수단은,
- 광검출기에 의해 방출된 전하들이 제 3 커패시터에 저장되고,
- 저장된 전하들이 제 1 커패시터에 전송되고,
- 제 3 커패시터가 리셋되고,
- 광검출기에 의해 방출된 전하들이 제 3 커패시터에 저장되고,
- 저장된 전하들이 제 2 커패시터에 전송되도록
구성되고,
회로는, 제 2 커패시터에의 전하들의 저장의 적어도 하나의 부분 동안 제 1 커패시터에 저장된 정보의 판독, 및 제 1 커패시터에의 전하들의 저장의 적어도 하나의 부분 동안 제 2 커패시터에 저장된 정보의 판독을 포함한다.
다른 이점들 및 특성들은, 비제한적인 예들로서 주어지고 첨부된 도면들에 나타내는 본 발명의 특정 실시형태들의 다음 설명에서 더 명백히 도출될 것이다:
- 도 1 은 본 발명에 따른 특정 검출 회로를 개략적으로 나타낸다.
- 도 2 및 도 3 은 본 발명에 따른 검출 회로의 특정 제 1 동작 모드를 개략적으로 나타낸다.
- 도 4 내지 도 7 은 본 발명에 따른 검출 회로의 제 2 동작 모드의 상이한 스테이지들을 나타낸다.
- 도 8 내지 도 10 은 본 발명에 따른 검출 회로의 특정 제 3 동작 모드를 개략적으로 나타낸다.
- 도 11 내지 도 13 은 본 발명에 따른 검출 회로의 특정 제 4 동작 모드를 개략적으로 나타낸다.
- 도 14 내지 도 17 은 본 발명에 따른 검출 회로의 특정 제 5 동작 모드를 개략적으로 나타낸다.
- 도 18 은 본 발명에 따른 검출 회로의 특정 제 6 동작 모드를 개략적으로 나타낸다.
- 도 19 및 도 20 은 본 발명에 따른 검출 회로의 특정 제 7 동작 모드를 개략적으로 나타낸다.
도 1 에 예시된 바와 같이, 검출 회로는 전형적으로, 광 방사의 검출기 (1), 즉, 광 방사를 전류로 또한 변환하는 광검출기라고 불리는 디바이스를 포함한다.
광검출기 (1) 는 바이어싱 회로 (2) 에 의해 바이어싱된다. 바이어싱 전위 VDet 는 광검출기 (1) 의 단자들 중 하나에 공급된다. 광검출기 (1) 의 다른 단자는 바이어싱 회로 (2) 에 의해 바이어싱된다. 광검출기 (1) 는 전류의 소스로서 작용한다.
특히 유리한 실시형태에서, 바이어싱 회로 (2) 는 직접 주입 타입의 것이다. 광검출기 (1) 는 바이어싱 트랜지스터 (3) 와 직렬로 연결된다. 그것은 또한 버퍼링된 직접 주입 바이어싱 회로를 사용하는 것이 가능하다.
광검출기 (1) 는 저장 노드 (4) 라고도 또한 불리는 용량성 부하에 전기적으로 커플링된다. 집적 용량성 부하 (4) 는 광검출기에 의해 방출된 전하들을 저장하도록 구성된다. 저장 노드 (4) 는 3 개의 구별되는 스위치들에 의해 3 개의 구별되는 커패시터들을 커플링하는 전기 노드로 도 1 에서 구현된다. 3 개의 커패시터들 각각은 다른 스위치들과는 독립적으로 동작될 수 있는 특정 스위치에 의해 저장 노드 (4) 에 연결된다.
상이한 커패시터들의 제 1 전극은 저장 노드 (4) 와 전기적으로 커플링된다. 제 2 전극은 특정 전위의 소스에 커플링된다. 회로의 동작을 용이하게 하기 위해, 커패시터들의 제 2 전극들 모두에 동일한 전위를 인가하는 것이 유리하다. 예시된 실시형태들에서, 제 2 전극들은 접지된다.
용량성 부하 (4) 는 2 개의 브랜치-장착된 전달선 (branch-mounted transit line) 들에 의해 검출 디바이스의 단자 출력 (S) 에 전기적으로 커플링된다. 집적 용량성 부하 (4) 에 커플링된 출력 단자 (S) 는 프로세싱 회로 (5) 에 연결되도록 설계된다.
2 개의 전달선들 각각은 광검출기 (1) 와 출력 단자 (S) 사이에 직렬로 장착된 2 개의 스위치들을 갖는다. 2 개의 스위치들은 동일한 전달선에서 독립적으로 동작하고, 이들은 다른 전달선에 장착된 다른 2 개의 스위치들과는 독립적으로 동작한다.
제 1 전달선은, 신호들 (Φ1 및 Φ2) 에 의해 각각 제어되고 직렬로 장착된 제 1 및 제 2 스위치들 (T1 및 T2) 을 포함한다.
제 1 커패시터 (C1) 는 미리 정의된 전압의 제 1 소스와 제 1 및 제 2 스위치들 (T1, T2) 사이에 연결된다. 다시 말해, 제 1 커패시터 (C1) 는 제 1 및 제 2 스위치들 (T1 및 T2) 사이의 제 1 전달선에 커플링된 그의 전극들 중 하나를 갖는다. 다른 전극은 미리 정의된 전압의 제 1 소스에 커플링된다.
제 2 전달선은, 신호들 (Φ3 및 Φ4) 에 의해 각각 제어되고 직렬로 장착된 제 3 및 제 4 스위치들 (T3 및 T4) 을 포함한다.
제 2 커패시터 (C2) 는 미리 정의된 전압의 제 2 소스와 제 3 및 제 4 스위치들 (T3, T4) 사이에 연결된다. 다시 말해, 제 2 커패시터 (C2) 는 제 3 및 제 4 스위치들 (T3 및 T4) 사이의 제 2 전달선에 커플링된 그의 전극들 중 하나를 갖는다. 다른 전극은 미리 정의된 전압의 제 2 소스에 커플링된다.
제 3 커패시터 (C3) 는 제 1 스위치 (T1) 와 제 3 스위치 (T3) 사이의 커넥션과 미리 정의된 전압의 제 3 소스와의 사이에서 특정 스위치와 직렬로 장착된다. 제 3 커패시터 (C3) 는 2 개의 전달선들에 공통된 노드와 광검출기 (1) 사이에 배치되는 것이 유리하다. 유리하게는, 제 3 커패시터 (C3) 는 2 개의 전달선들에 공통된 노드와 바이어싱 회로 (2) 사이에 배치된다. 제 3 커패시터 (C3) 는 특정 스위치에 의해 광검출기 (1) 와 전기적으로 커플링될 수 있다.
디바이스는 제 1, 제 2 및 제 3 커패시터들을 독립적으로 리셋하는 수단을 더 포함한다. 특정 실시형태에서, 리셋하는 수단은 커패시터들과 병렬로 장착된 스위치들에 의해 형성된다. 다른 더 유리한 실시형태들은, 이들이 더 콤팩트하므로, 그 후에 제시될 것이다.
취득의 페이즈 (phase) 동안, 광검출기 (1) 는 저장 노드 (4) 에 저장되는 전하들을 방출한다. 더 구체적으로는, 전하들은 연관된 스위치들의 스테이터스의 함수로서 커패시터들 (C1, C2, 및 C3) 의 전극들 중 적어도 하나에 저장된다.
이러한 구성은 출력 단자 (S) 에서의 액세스가능한 전압의 범위가 미리 정의된 범위에서 유지될 수 있지만 조도의 조건들은 보다 넓은 범위에서 변할 수도 있기 때문에 특히 유리하다. 이러한 특이성은 정의된 전압 범위에서 저장된 신호를 수신하도록 구성되는 단일 프로세싱 회로 (5) 에 출력을 연결하는 것을 가능하게 한다.
3 개의 커패시터들을 갖는 이러한 구성은 전기 용량의 적어도 5 개의 상이한 값들을 갖는 용량성 부하 (4) 를 형성하는 것을 가능하게 한다. 다시 말해, 저장 노드 (4) 는 미리 정의된 범위에서 출력 단자 (S) 에서의 전압을 유지하기 위해 이득의 상이한 값들을 갖는 적어도 5 개의 커패시터들 또는 커패시터들의 어셈블리들에 의해 형성될 수 있다.
일단 전하들이 저장 노드 (4) 에 저장된다면, 후자가 전압의 형태로 프로세싱 회로 (5) 에 의해 판독된다.
도 2 에 예시된 제 1 구성의 제 1 주기에서, 제 1 스위치 (T1) 는 광검출기 (1) 로부터 제 1 커패시터 (1) 로의 전하들의 전송을 가능하게 하도록 폐쇄된다. 전하들은 전류 (i) 로 나타낸다. 제 3 스위치 (T3) 는 제 2 커패시터 (C2) 로의 전하들의 전송을 방지하도록 개방된다.
제 1 커패시터 (C1) 로의 전하들의 전송의 페이즈 동안 제 2 스위치 (T2) 는 폐쇄 또는 개방될 수 있다. 제 2 스위치 (T2) 가 폐쇄되는 경우, 제 4 스위치 (T4) 는 제 2 커패시터 (C2) 로의 전하들의 전송을 방지하도록 개방된다.
그 후에 도 3 에 예시된 바와 같이, 저장 노드 (4) 로서 작용하는 제 1 커패시터 (C1) 의 단자들에서의 전압은 프로세싱 회로 (5) 에 의해 측정된다. 전압 판독의 페이즈 동안, 제 2 스위치 (T2) 가 폐쇄된다. 제 1 스위치 (T1) 는 새로운 전하들을 도입하는 것에 의해 판독을 왜곡하지 않기 위해 개방되는 것이 유리하다. 제 3 스위치 (T3) 를 개방하는 것이 또한 유리하다.
판독 페이즈 후에, 제 1 커패시터 (C1) 에 저장된 정보는 제 1 커패시터 (C1) 의 단자들을 단락시키는 것에 의해 소거된다.
이러한 제 1 구성에서, 정보는 우선 제 1 커패시터 (C1) 에 저장되어 그 후에 프로세싱 회로 (5) 에 의해 판독된다. 그 후에 정보는 소거된다.
유리하게는, 미리 정의된 전압의 제 1, 제 2 및 제 3 소스들은 동일한 전압을 전달하도록 구성된다. 그 후에 제 1, 제 2 및 제 3 커패시터들을 리셋하는 수단은, 특정 스위치 및 제 3 커패시터 (C3) 에 의해 형성된 직렬 회로부에 병렬로 연결된 제 5 스위치를 포함하는 것이 바람직하다. 리셋하는 수단은 미리 정의된 전압의 소스와 출력 단자 사이에 또는 미리 정의된 전압의 소스와 그의 커패시터와 연관된 전달선들 중 하나 사이에 연결된 제 6 스위치 (T6) 를 포함하는 것이 또한 유리하다.
커패시터 (C1) 에 저장된 데이터를 소거하기 위해, 저장 노드 (4) 에 커플링된 전극을 다른 전극에 인가된 전위와 연결하는 것이 특히 유리하다. 특히 유리한 구성에서, 다른 전극은 스위치에 의해 특정 전위 (여기서는 접지) 의 소스에 커플링된다.
예를 들어, 저장 노드 (4) 에, 즉, 광검출기 (1) 측에 커플링되고 2 개의 전달선들에 공통된 단자와 특정 전위의 소스 사이에 제 5 스위치 (T5) 를 연결하는 것이 가능하다. 변형예에서, 프로세싱 회로 (5) 에 커플링된 2 개의 전달선들에 공통된 단자와 특정 전위의 소스 사이에 제 6 스위치 (T6) 를 연결하는 것이 가능하다.
제 5 및 제 6 스위치들 (T5 및 T6) 은 신호들 (φ5 및 φ6) 에 의해 각각 활성화된다.
제 1 및 제 5 트랜지스터들 (T1 및 T5) 을 동시에 활성화시키는 것 및/또는 제 2 및 제 6 트랜지스터들 (T2 및 T6) 을 동시에 활성화시키는 것에 의해 제 1 커패시터 (C1) 를 리셋하는 것이 수행된다. 이 실시형태에서, 이득은 q/C1 이고 여기서 q 는 주어진 전하를 나타내고 C1 은 제 1 커패시터 (C1) 의 전기 용량의 값을 나타낸다. 이득은 V/전자로 표현된다.
이 동작 모드는 저장 노드 (4) 에 새로운 데이터를 저장하는 것 때문에 ITR (Integration Then Read) 이라고 말하고, 이전 취득으로부터의 데이터는 이전에 판독되어야 한다.
변형예에서, 제 2 커패시터 (C2) 에의 저장과 동일하게 행하는 것이 가능하다. 제 1 및 제 3 스위치들의 구동들이 교환된다. 이것은 제 2 및 제 4 스위치들에 대해서도 동일하다. 이 실시형태는 예시되지 않는다.
제 2 커패시터 (C2) 가 제 1 커패시터 (C1) 의 전기 용량 값과는 상이한 전기 용량의 값을 제시하는 경우, 이것은 커패시터 (C1) 로 획득되는 것과는 상이한 이득을 갖는 저장 노드를 형성하는 것을 가능하게 한다. 이 실시형태에서, 이득은 q/C2 이고 여기서 q 는 주어진 전하를 나타내고 C2 는 제 2 커패시터 (C2) 의 전기 용량의 값을 나타낸다.
제 3 및 제 5 트랜지스터들 (T3 및 T5) 을 동시에 활성화시키는 것 및/또는 제 4 및 제 6 트랜지스터들 (T4 및 T6) 을 동시에 활성화시키는 것에 의해 제 2 커패시터 (C2) 를 리셋하는 것이 획득된다.
다른 동작 모드에서, 성능들을 저하시키는 일 없이 보다 큰 판독 주파수로 검출 회로를 동작시키는 것이 가능하다. 이 동작 모드에서, 제 1 커패시터 (C1) 와 제 2 커패시터 (C2) 사이에서 데이터가 교번하여 저장된다. 저장된 데이터의 판독은 또한 교번하여 수행되어, 제 1 커패시터 (C1) 에 저장된 정보의 판독이 제 2 커패시터 (C2) 에의 데이터의 기입 동안 행해지도록 주기의 절반만큼 오프셋된다. 그 후에, 제 2 커패시터 (C2) 에 저장된 정보의 판독은 제 1 커패시터 (C1) 에의 데이터의 기입 동안 수행된다.
이 실시형태는 제 1 및 제 2 커패시터들 (C1 및 C2) 이 동일한 값의 전기 용량을 갖는 경우에 특히 유용하다. 이 경우, 프로세싱 회로 (5) 는 판독될 커패시터에 대한 정보를 무시한다. 2 개의 커패시터들의 전기 용량의 값들이 상이한 경우, 프로세싱 회로에서의 알고리즘으로 판독 데이터 값을 정정하는 것으로 프로세싱이 가능하다. 그 후에, 전기 용량의 올바른 값을 할당하기 위해 제 1 또는 제 2 커패시터에 대해 판독이 수행되는지를 나타내는 부가적인 데이터를 프로세싱 회로에 알려야 한다.
특히 유리한 동작 모드에서, 다음 방식으로 프로세스가 설명될 수 있다.
도 4 에 예시된 제 1 시간 주기에서, 제 1 커패시터 (C1) 에 존재하는 전하들이 소거된다. 제 1 및 제 5 스위치들 (T1 및 T5) 을 동시에 폐쇄하는 것에 의해 리셋이 수행된다. 제 3 스위치 (T3) 가 개방된다.
도 5 에 예시된 제 2 시간 주기에서, 광검출기 (1) 에 의해 제공된 전하들이 제 1 커패시터 (C1) 에 저장된다. 제 1 스위치 (T1) 가 폐쇄된다. 제 3 스위치 (T3) 가 개방된다. 제 2 시간 주기 동안 또는 이 제 2 주기의 적어도 하나의 부분 동안, 제 2 스위치 (T2) 를 개방하고 제 4 스위치 (T4) 를 폐쇄하여, 제 2 커패시터 (C2) 에 저장된 정보의 판독을 가능하게 하도록 하는 것이 유리하다.
도 6 에 예시된 제 3 시간 주기에서, 제 2 커패시터 (C2) 에 존재하는 전하들이 소거된다. 제 3 및 제 5 스위치들 (T3 및 T5) 을 동시에 폐쇄하는 것에 의해 리셋이 수행된다. 제 1 스위치 (T1) 가 개방된다.
도 7 에 예시된 제 4 시간 주기에서, 광검출기 (1) 에 의해 제공된 전하들이 제 2 커패시터 (C2) 에 저장된다. 제 3 스위치 (T3) 가 폐쇄된다. 제 1 스위치 (T1) 가 개방된다. 제 4 시간 주기 동안 또는 이 제 4 주기의 적어도 하나의 부분 동안, 제 2 스위치 (T2) 를 폐쇄하고 제 4 스위치 (T4) 를 개방하여, 제 1 커패시터 (C1) 에 저장된 정보의 판독을 가능하게 하도록 하는 것이 유리하다.
변형예에서, 커패시터 (C1) 에서의 데이터의 판독은 커패시터 (C2) 에서 수행된 취득과는 분리되고, 그 반대의 경우도 마찬가지이다.
다른 동작 모드에서, 제 1 및 제 2 커패시터들 (C1 및 C2) 을 병렬로 연결하는 것에 의해 상이한 이득을 갖는 디바이스를 동작시키는 것이 가능하다.
이러한 구성에서, 2 개의 커패시터들 (C1 및 C2) 은 노드 (4) 에 연결되고 광검출기 (1) 에 의해 방출된 전하들을 수신한다. 그 후에 저장된 정보는 프로세싱 회로 (5) 에 의해 판독되고, 그 정보가 소거되어 커패시터들 (C1 및 C2) 에의 전하들의 새로운 저장을 가능하게 한다.
제 1 및 제 3 스위치들 (T1 및 T3) 은 동일한 신호를 수신하여 동시에 동작할 수 있다. 이것은 제 2 및 제 4 스위치들 (T2 및 T4) 에 대해서도 동일할 수도 있다.
도 8 에 예시된 제 1 주기 동안, 제 1 스위치 (T1) 가 폐쇄되어, 광검출기 (1) 로부터 제 1 커패시터 (C1) 로의 전하들의 전달을 가능하게 한다. 제 1 주기 동안 또는 제 1 주기의 끝에서, 제 3 스위치 (T3) 및/또는 제 2 및 제 4 스위치들이 폐쇄되어 제 2 커패시터 (C2) 로의 전하들의 전달을 가능하게 한다. 이러한 방법으로, 커패시터들 (C1 및 C2) 사이에 전하들의 밸런스가 존재한다.
유리하게는, 제 1 주기의 전체 동안 또는 제 1 주기의 끝에서 제 3 스위치 (T3) 가 폐쇄된다.
도 9 에 예시된 제 2 주기에서, 커패시터들 (C1 및 C2) 에 저장된 정보는 프로세싱 회로 (5) 에 의해 판독된다. 제 2 스위치 (T2) 및/또는 제 4 스위치 (T4) 가 폐쇄된다. 커패시터들 (C1 및 C2) 이 저장 노드 (4) 로서 작용한다.
유리하게는, 제 2 주기 동안, 제 1 스위치 (T1) 및 제 3 스위치 (T3) 가 개방되어 광검출기 (1) 로부터의 전하들의 전송을 회피하게 한다.
도 10 에 예시된 제 3 주기에서, 커패시터들 (C1 및 C2) 에 저장된 전하들이 제거된다. 제 1 및 제 3 스위치들 (T1 및 T3) 을 동시에 폐쇄하는 것에 의해 그리고 제 5 스위치 (T5) 를 폐쇄하는 것에 의해 커패시터들의 리셋이 수행될 수도 있다.
나타내지 않은 대안적인 실시형태에서, 제 1 스위치 (T1) 또는 제 3 스위치 (T3) 가 제 2 및 제 4 스위치들 (T2 및 T4) 과 동일한 시간에 폐쇄되어 커패시터들 (C1 및 C2) 을 리셋한다. 제 5 스위치 (T5) 가 또한 폐쇄된다.
제 6 스위치 (T6) 의 폐쇄에 의해 리셋이 또한 수행될 수 있다. 이 경우, 제 1 및 제 3 스위치들에 대해 설명된 동작은 제 2 및 제 4 스위치들로 전치되고, 그 반대의 경우도 마찬가지이다.
이 실시형태에서, 저장 노드의 이득은 q/(C1+C2) 이다.
선행하는 실시형태들에서, 제 3 커패시터 (C3) 가 광검출기로부터 커플링해제되었지만, 다른 동작 모드에서, 제 3 커패시터 (C3) 는 제 7 스위치 (T7) 에 의해 저장 노드에 전기적으로 커플링된다.
예시된 실시형태들에서, 제 3 커패시터 (C3) 는 2 개의 전달선들에 연결된 노드와 광검출기 (1) 사이에 연결된다.
도 11 에 예시된 제 1 시간 주기 동안, 제 1 및 제 7 스위치들 (T1 및 T7) 이 폐쇄되어 커패시터들 (C1 및 C3) 에의 전하들의 저장을 가능하게 한다. 2 개의 커패시터들은 병렬로 장착된다. 제 1 커패시터 (C1) 의 전기 용량의 값보다 현저하게 우세한 전기 용량의 값을 제시하는 제 3 커패시터 (C3) 를 갖는 것이 특히 유리하다. 유리하게는, 커패시터들 (C1 및 C3) 사이의 용량의 비율은 1 과 4 사이이고, 바람직하게는 2 와 3 사이이다. 커패시터 (C1) 의 전기 용량은 커패시터 (C3) 의 전기 용량보다 더 적거나 또는 더 클 수 있다. 이것은 커패시터들 (C2 및 C3) 사이에서도 동일할 수도 있다.
제 3 및 제 4 스위치들이 개방되어 제 2 커패시터 (C2) 로의 전하들의 전달을 회피하게 한다. 제 2 스위치 (T2) 가 개방되는 경우 제 4 스위치 (T4) 가 폐쇄될 수 있고, 그 반대의 경우도 마찬가지이다.
광검출기 (1) 로부터의 전하들의 전송 동안, 커패시터들 (C1 및 C3) 사이에 전하들의 밸런스가 존재한다. 2 개의 커패시터들은 동일한 정보를 공유한다.
도 12 에 예시된 제 2 주기에서, 제 1 스위치 (T1) 가 개방되고 제 1 커패시터 (C1) 에 저장된 정보는 프로세싱 회로 (5) 에 의해 판독된다. 제 2 스위치 (T2) 가 폐쇄된다.
제 2 주기 동안, 제 4 스위치 (T4) 가 개방된다.
판독 동안, 프로세싱 회로 (5) 는 제 3 커패시터 (C3) 로의 액세스를 갖지 않으며, 제 7 스위치 (T7) 의 상태는 중요하지 않다.
일단 판독이 수행된다면, 2 개의 커패시터들 (C1 및 C3) 에 저장된 정보가 삭제된다. 도 13 에 나타낸 바와 같이 제 1 스위치 (T1), 제 5 스위치 (T5) 및 제 7 스위치 (T7) 를 동시에 폐쇄하는 것에 의해 리셋하는 것이 수행될 수 있다. 변형예에서, 제 1 스위치 (T1), 제 2 스위치 (T2), 제 6 스위치 (T6) 및 제 7 스위치 (T7) 를 동시에 폐쇄하는 것에 의해 리셋을 달성하는 것이 가능하다. 한편으로는 제 5 및 제 7 스위치들을 폐쇄하고 다른 한편으로는 제 2 및 제 6 스위치들을 폐쇄하는 것이 또한 가능하다. 제 1 스위치 (T1) 는 폐쇄된 또는 개방 상태로 놓일 수 있다.
제 1 커패시터 (C1) 와 제 2 커패시터 (C2) 사이에서 데이터를 교번하여 저장하는 것에 의해 성능 저하 없이 보다 큰 주파수 판독으로 검출 회로를 동작시키는 것이 가능하다. 저장된 데이터의 판독은 또한 교번하여 수행되어, 제 1 커패시터 (C1) 에 저장된 정보의 판독이 제 2 커패시터 (C2) 에의 데이터의 기입 동안 수행되도록 주기의 절반만큼 오프셋된다. 그 후에, 제 2 커패시터 (C2) 에 저장된 정보의 판독은 제 1 커패시터 (C1) 에의 데이터의 기입 동안 수행된다.
이전과 같이, 이 실시형태는 제 1 및 제 2 커패시터들 (C1 및 C2) 이 동일한 값의 전기 용량으로 된 경우에 특히 유용하다. 이 경우, 프로세싱 회로 (5) 는 판독될 커패시터에 대한 정보를 무시한다. 2 개의 커패시터들 (C1 및 C2) 의 전기 용량의 값들이 상이한 경우, 프로세싱 회로 (5) 에서의 알고리즘에 의해 판독된 데이터 값을 정정하는 것에 의해 프로세싱이 가능하다. 그 후에, 전기 용량의 올바른 값을 할당하기 위해 제 1 커패시터에 대해 또는 제 2 커패시터에 대해 판독이 수행되는지를 나타내는 보충 데이터를 프로세싱 회로 (5) 에 알려야 한다.
특히 유리한 방법의 동작에서, 다음 방식으로 프로세스가 설명될 수 있다.
도 14 에 예시된 제 1 시간 주기 동안, 제 3 커패시터 (C3) 는 제 5 및 제 7 스위치들 (T5 및 T7) 을 동시에 폐쇄하는 것에 의해 리셋된다. 제 1 스위치 (T1) 가 개방된다.
도 15 에 예시된 제 2 시간 주기에서, 제 7 스위치 (T7) 가 폐쇄되고 제 1 및 제 3 스위치들 (T1 및 T3) 이 개방되어 커패시터 (C3) 에서만의 전하들의 저장을 가능하게 한다. 관측된 장면에 대한 데이터의 취득은 커패시터 (C3) 내에서 이루어진다.
제 2 시간 주기의 적어도 하나의 부분 동안, 제 2 스위치 (T2) 가 폐쇄되어 커패시터 (C1) 에서의 프로세싱 회로 (5) 에 의한 이전에 저장된 정보의 판독을 가능하게 한다.
도 16 에 예시된 제 3 주기에서, 이 판독에 후속하여, 제 6 스위치 (T6) 를 제 2 스위치 (T2) 와 동시에 폐쇄하는 것에 의해 제 1 커패시터 (C1) 에 저장된 정보가 소거된다. 제 3 커패시터 (C3) 에 존재하는 데이터를 소거하지 않기 위해 제 1 스위치 (T1) 가 개방된다. 커패시터 (C3) 에서의 데이터의 취득을 계속하는 것이 유리하다.
도 17 에 예시된 제 4 주기에서, 제 1 스위치 (T1) 가 제 7 스위치 (T7) 와 동일한 시간에 폐쇄되어 커패시터들 (C1 및 C3) 사이에 전하들의 밸런스를 달성한다. 커패시터 (C3) 에 포함된 정보는 커패시터 (C1) 와 공유된다.
새로운 제 1 주기에서, 제 1 스위치 (T1) 는 그 후에 개방되고 제 3 커패시터 (C3) 가 리셋된다.
광검출기 (1) 로부터 유래한 데이터의 취득이 제 3 커패시터 (C3) 에서 달성되고 정보가 그 후에 제 1 커패시터 (C1) 와 공유된다. 프로세싱 회로 (5) 에 의한 정보의 판독이 그 후에 제 1 커패시터 (C1) 에서 수행된다. 이전에 나타낸 바와 같이, 판독은 제 2 시간 주기의 적어도 하나의 부분 동안 수행된다. 이 동작 모드에서, 취득 페이즈와 동일한 시간에 판독 페이즈가 수행된다. 판독 및 취득이 상이한 커패시터들에서 수행된다.
제 2 커패시터 (C2) 는 제 1 커패시터 (C1) 에도, 제 3 커패시터 (C3) 에도 연결되지 않는다. 예를 들어, 상이한 주기들 동안, 제 3 스위치 (T3) 가 개방되어 제 2 커패시터 (C2) 를 충전하는 것을 회피하게 한다.
이 동작 모드에서, 이득은 q/(C1+C3) 이다.
특정 경우에서, 제 2 커패시터 (C2) 가 데이터를 저장하는데 사용되지 않지만, 제 2 커패시터 (C2) 의 리셋을 수행하는 것이 유리하다. 이러한 리셋은 사용되지 않는 커패시터의 전위를 주기적으로 부과하는 것 그리고 회로에서의 플로팅 전위, 검출하기 어려운 랜덤한 고장의 소스의 존재를 회피하게 하는 것을 가능하게 한다.
동작의 일 예는 다음과 같다.
제 7 스위치 (T7) 가 계속적으로 폐쇄된다. 제 2 스위치 (T2) 가 계속적으로 폐쇄된다. 제 3 스위치가 계속적으로 개방된다.
커패시터 (C1) 의 리셋은 제 6 트랜지스터 (T6) 를 폐쇄하는 것에 의해 달성된다. 커패시터 (C1) 의 리셋 동안, 제 4 트랜지스터 (T4) 가 폐쇄되어 커패시터 (C2) 를 리셋한다.
커패시터 (C2) 의 리셋 후에, 제 4 스위치 (T4) 가 개방된다. 그 후에, 제 1 스위치 (T1) 가 폐쇄되어 제 1 및 제 3 커패시터들을 밸런싱한다. 프로세싱 회로는 그 후에 제 1 커패시터 (C1) 에 대한 정보를 판독하는 것이 가능하다.
대안적인 실시형태에서, 커패시터 (C2) 는 제 3 커패시터 (C3) 의 리셋 동안 리셋된다. 제 2 커패시터 (C2) 의 리셋은 제 3 스위치 (T3) 및 제 5 스위치 (T5) 를 동시에 폐쇄하는 것에 의해 달성될 수 있다.
이전 실시형태들에서, 커패시터 (C1) 에 대한 판독이 커패시터 (C3) 에 대한 취득 동안 달성되어 보다 높은 취득 주파수를 가능하게 한다. 커패시터 (C3) 의 리셋 시간을 증가시키는 것에 의해 보다 느린 취득 주파수들에 도달하는 것이 가능하다. 그 후에 적어도 커패시터 (C1) 의 판독의 페이즈 전반에 걸쳐 커패시터 (C3) 를 리셋하는 것이 유리하다. 이러한 방법으로, 데이터의 취득 다음에 판독의 페이즈가 후속된다. 후속하는 취득 페이즈는 데이터의 판독의 끝 후에만 달성된다.
커패시터 (C3) 에 축적된 전하들을 커패시터 (C2) 로 전송하는 것에 의해 다른 동작 모드가 획득될 수도 있다. 이 동작 모드의 이득은 q/(C3+C2) 이다. 제 1 및 제 3 스위치들의 구동들이 역으로 된다. 이것은 제 2 및 제 4 스위치들의 구동들에 대해서도 동일하다. 이 실시형태는 나타내지 않는다.
커패시터들 (C1 및 C2) 은 전기 용량의 상이한 값들을 갖는다. 검출 디바이스는 이득 q/(C3+C1) 또는 q/(C3+C2) 의 2 개의 상이한 값들을 제안할 수도 있다.
새로운 동작 모드에서, 커패시터들 (C1, C2 및 C3) 을 전기적으로 커플링하는 것에 의해 새로운 이득이 획득된다. 이득은 그 후에 q/(C1+C2+C3) 이다.
이전과 같이, 취득 페이즈는 커패시터 (C3) 에 전하들을 저장하는 것에 의해 그리고 그 후에 커패시터들 (C1 및 C2) 과의 전하들의 밸런스를 수행하는 것에 의해 수행된다. 커패시터들 (C1 및 C2) 에 대해 또는 커패시터들 (C1 및 C2) 중 하나에 대해 전압을 판독하는 것에 의해 판독이 그 후에 수행된다.
다음 방법으로 동작이 설명될 수 있고, 제 1 시간 주기 동안, 제 3 커패시터 (C3) 가 제 5 및 제 7 스위치들 (T5 및 T7) 을 동시에 폐쇄하는 것에 의해 리셋된다. 이 단계는 도 14 에 예시된다.
제 2 시간 주기에서, 제 7 스위치 (T7) 가 폐쇄되고 제 1 및 제 3 스위치들 (T1 및 T3) 이 개방되어 커패시터 (C3) 에서만의 전하들의 저장을 가능하게 한다. 이 단계는 도 15 에 예시된다.
제 2 시간 주기의 적어도 하나의 부분 동안, 제 2 스위치 (T2) 가 폐쇄되어 커패시터들 (C1 및/또는 C2) 에서의 프로세싱 회로 (5) 에 의한 이전에 저장된 정보의 판독을 가능하게 한다.
이 판독에 후속하여, 제 1 커패시터 (C1) 에 그리고 제 2 커패시터 (C2) 에 저장된 정보는 제 6 스위치 (T6) 를 제 2 스위치 (T2) 및 제 4 스위치 (T4) 와 동시에 폐쇄하는 것에 의해 소거된다. 제 3 커패시터 (C3) 에 존재하는 데이터를 소거하지 않기 위해 제 1 스위치 (T1) 가 개방된다. 제 1 커패시터 (C1) 에 대한 데이터 그리고 그 후에 제 2 커패시터 (C2) 의 데이터를 소거하는 것이 또한 가능하고 또는 그 반대의 경우도 마찬가지이다.
도 18 에 예시된 제 3 주기에서, 제 1 스위치 (T1) 및 제 3 스위치 (T3) 가 제 7 스위치 (T7) 와 동일한 시간에 폐쇄되어 커패시터들 (C1, C2 및 C3) 사이에 전하들의 밸런스를 달성하도록 한다.
제 1 스위치 (T1), 제 3 스위치 (T3) 및 제 7 스위치 (T7) 를 동시에 폐쇄하는 것에 의해 제 1 및 제 2 커패시터들 (C1 및 C2) 과의 제 3 커패시터 (C3) 의 연결이 수행될 수 있다. 변형예에서, 제 1 스위치 (T1), 제 2 스위치 (T2), 제 4 스위치 (T4) 및 제 7 스위치 (T7) 를 동시에 폐쇄하는 것이 가능하다.
3 개의 커패시터들 (C1, C2 및 C3) 이 동일한 정보를 공유하므로, 프로세싱 회로 (5) 는 제 1 커패시터 (C1) 에 대한 또는 제 2 커패시터 (C2) 에 대한 정보를 판독할 수 있다. 제 1 및/또는 제 2 커패시터들 (C1, C2) 에서의 데이터의 판독은 커패시터 (C3) 에서의 새로운 데이터의 취득 동안 수행될 수 있다.
이러한 구성에서, 제 1 및 제 3 스위치들 (T1 및 T3) 을 동시에 제어하는 것이 가능하다. 이것은 제 2 및 제 4 스위치들 (T2 및 T4) 에 대해서도 동일할 수도 있다. 제 1 또는 제 3 스위치를 개방 상태에 계속적으로 남겨두는 것이 또한 가능하다. 이 마지막 경우에서, 제 2 및 제 4 스위치들을 폐쇄된 상태에 계속적으로 남겨두는 것이 또한 유리하다.
이전 실시형태에서와 같이, 커패시터들 (C1 및/또는 C2) 에서의 정보가 판독되는 시간 동안 커패시터 (C3) 를 리셋하는 것에 의해 이전 데이터의 판독에 대해 새로운 데이터의 취득을 컨디셔닝하는 것이 가능하다.
이전 실시형태들과는 상이한 이득을 갖는 새로운 동작 모드에서, 데이터의 취득은 2 개의 주기들 (P1 및 P2) 로 분할된다. 2 개의 주기들의 값들이 2 개의 커패시터들 (C1 및 C2) 의 전기 용량의 값에 따라 선택되어, 동일한 전류가 주기들 (P1 및 P2) 에서 제공되는 경우, 2 개의 커패시터들 (C1 및 C2) 의 단자들에 동일한 전압이 존재한다, 즉, C1/P1 = C2/P2 이다.
이 실시형태는 C1=C2 인 경우에 특히 유리한데, 왜냐하면 P1=P2 이기 때문이고 이는 검출 디바이스의 구현을 용이하게 한다. 이러한 구성의 이득은 q/(2*(C1+C3)) 또는 q/(C1+C2+2*C3) 이다.
제 1 시간 주기 동안, 제 3 커패시터 (C3) 는 제 5 및 제 7 스위치들 (T5 및 T7) 을 동시에 폐쇄하는 것에 의해 리셋된다. 이 제 1 주기는 도 14 에 예시된다.
제 2 시간 주기에서, 제 7 스위치 (T7) 가 폐쇄되고 제 1 및 제 3 스위치들 (T1 및 T3) 이 개방되어 커패시터 (C3) 에서만의 전하들의 저장을 가능하게 한다. 이 제 2 주기는 도 15 에 예시된다.
제 3 주기에서, 제 1 스위치 (T1) 가 제 7 스위치 (T7) 와 동일한 시간에 폐쇄되어 커패시터들 (C1 및 C3) 사이에 전하들의 밸런스를 달성한다. 이 제 3 주기는 도 17 에 예시된다.
제 4 주기에서, 커패시터 (C1) 는 그 후에, 제 1 스위치 (T1) 를 개방하는 것에 의해 커패시터 (C3) 로부터 커플링해제된다.
제 5 주기에서, 커패시터 (C3) 는 그 후에 제 5 및 제 7 스위치들 (T5 및 T7) 을 동시에 폐쇄하는 것에 의해 리셋된다 (도 14).
제 6 주기에서, 제 7 스위치 (T7) 가 폐쇄되고 제 1 및 제 3 스위치들 (T1 및 T3) 이 개방되어 커패시터 (C3) 에서만의 전하들의 저장을 가능하게 한다 (도 15).
도 19 에 예시된 제 7 주기에서, 제 3 스위치 (T3) 가 제 7 스위치 (T7) 와 동일한 시간에 폐쇄되어 커패시터들 (C2 및 C3) 사이에 전하들의 밸런스를 달성하도록 한다.
도 20 에 예시된 제 8 주기에서, 제 1 및 제 3 스위치들을 개방하는 것에 의해 그리고 제 2 및 제 4 스위치들을 폐쇄하는 것에 의해 커패시터들 (C1 및 C2) 이 병렬로 장착된다. 커패시터들 (C1 및 C2) 의 연결은 전하들의 밸런스를 달성한다. 취득의 제 1 페이즈는 제 1 커패시터 (C1) 에 저장되고, 취득의 제 2 페이즈는 제 2 커패시터 (C2) 에 저장된다.
제 1 커패시터 (C1) 에 그리고 제 2 커패시터 (C2) 에 저장된 정보는 프로세싱 회로 (5) 에 의해 판독된다.
이 실시형태는 특히 유리한데, 이는 전류가 취득의 2 개의 페이즈들에 걸쳐 일정한 경우, 신호의 노이즈가
Figure pct00001
로 나누어지기 때문이다. 신호 대 잡음 비는 C3+C2+C3+C1 과 동일한 등가 커패시터를 갖는 설계와 대응하지만, 이 설계는 커패시터 (C3) 및 커패시터 (C1) 및 커패시터 (C2) 로 이루어진다. 제 1 페이즈에서, Q1 전하들은 커패시터들 (C1 및 C3) 에 저장된다. 전압은 그 후에 Q1/(C1+C3) 이다. 제 2 페이즈에서, Q2 전하들은 C2 및 C3 에 저장된다. 전압은 그 후에 Q2/(C2+C3) 이다. C1 및 C2 는 병렬로 장착되어 전하들의 밸런스를 가능하게 한다. Q1=Q2 이고 C1=C2 인 경우, 측정된 전압은 밸런싱할 때 이동하지 않지만 노이즈는
Figure pct00002
로 나누어진다는 것에 주목한다.
이 판독에 후속하여, 제 1 커패시터 (C1) 에 그리고 제 2 커패시터 (C2) 에 저장된 정보는 제 6 스위치 (T6) 를 제 2 스위치 (T2) 및 제 4 스위치 (T4) 와 동시에 폐쇄하는 것에 의해 소거된다. 제 3 커패시터 (C3) 에 존재하는 데이터를 소거하지 않기 위해 제 1 스위치 (T1) 가 개방된다. 제 1 커패시터 (C1) 에 대한 데이터 그리고 그 후에 제 2 커패시터 (C2) 의 데이터를 소거하는 것이 또한 가능하고 또는 그 반대의 경우도 마찬가지이다.
광 방사를 전류로 변환하는 검출기 (1), 즉, 광검출기는, 예를 들어, 전류를 생성하기 위해 역 바이어싱되는 것이 유리한 포토다이오드일 수 있다. 일 예로서, 검출기 (1) 는 8 ㎛ 과 14 ㎛ 사이의 LWIR 파장 범위와 연관된다. LWIR 파장의 경우, 광검출기는 일반적으로 77K 의 온도에서 동작한다. 검출기 (1) 는 또한 3 ㎛ 과 5 ㎛ 사이의 MWIR 파장 범위와 연관될 수도 있다. 이 범위에서, 광검출기는 일반적으로 130k 와 200K 사이의 온도로 동작한다.
이러한 방법으로, 검출기 (1) 에 의해 방출된 전류는 그의 제 1 및 제 2 입력/출력 단자들에 의해 제어 트랜지스터 (2) 를 연속적으로 통과하여 커패시터들 (C1, C2 및/또는 C3) 에 도달한다.
유리한 실시형태에서, 프로세싱 회로 (5) 는 공유된다, 예를 들어, 프로세싱 회로는 4 개의 스위치들에 의해 4 개의 픽셀들에 연결된다. 데이터의 취득은 모든 픽셀들에 대해 동시에 수행될 수 있고, 데이터의 판독은 연속적으로, 즉, 하나의 픽셀 후에 하나의 픽셀이 수행된다.
설명된 다양한 동작 모드들을 구현하기 위해, 검출 디바이스는 다양한 스위치들의 개방들 및 폐쇄들의 동기화를 지시하는 스위치들을 제어하는 수단을 포함한다. 명료화의 이유로, 전자 스위치들을 제어하는 수단은 스위치들과 연관된 신호들에 의해 나타낸다.
상이한 스위치들은 트랜지스터들, 예를 들어, 전계 효과 트랜지스터들에 의해 포함될 수 있다.
광검출기 (1) 로부터 커패시터들 중 하나로의 전하들의 전송의 지속기간에 대응하는 집적의 지속기간은 대략 1.10-3s 로 되고, 이는 대략 1 kHz 의 판독 주파수들에 도달하는 것을 가능하게 한다.
보다 큰 수의 상이한 이득들을 갖는 회로를 획득하기 위해 보다 높은 수의 커패시터들을 사용하는 것이 가능하다. 그 후에 제 3 커패시터의 도출에 있어서 부가적인 커패시터를 배치시키는 것이 유리하다. 이전의 2 개의 전달선의 도출에 있어서 새로운 전달선을 부가하는 것이 또한 가능하다. 이 새로운 전달선은 직렬로 장착된 2 개의 스위치들을 포함하고, 부가적인 커패시터는 한편으로는 특정 전압 소스에 연결되고 다른 한편으로는 2 개의 스위치들 사이에 연결된다.
커패시터들의 수는 짝수 또는 홀수일 수 있다.

Claims (11)

  1. 검출 디바이스로서,
    - 광검출기 (1),
    - 상기 광검출기 (1) 를 바이어싱하도록 구성된 바이어싱 회로 (2),
    - 상기 광검출기 (1) 에 의해 방출된 전하들을 저장하도록 구성된 집적 용량성 부하 (4),
    - 상기 집적 용량성 부하 (4) 에 커플링되고 프로세싱 회로 (5) 에 연결되도록 설계된 출력 단자 (S)
    를 포함하고,
    상기 집적 용량성 부하 (4) 는 전기 용량의 상이한 값들을 제시하도록 구성되고,
    상기 검출 디바이스는,
    - 상기 광검출기 (1) 와 상기 출력 단자 (S) 사이에 브랜치 장착된 적어도 제 1 및 제 2 전달선 (transit line) 들로서, 상기 제 1 전달선은 직렬로 장착된 제 1 및 제 2 스위치들 (T1, T2) 을 포함하고, 상기 제 2 전달선은 직렬로 장착된 제 3 및 제 4 스위치들 (T3, T4) 을 포함하는, 상기 제 1 및 제 2 전달선들;
    - 미리 정의된 전압의 제 1 소스와 상기 제 1 및 제 2 스위치들 (T1, T2) 사이에 연결된 전극을 갖는 제 1 커패시터 (C1),
    - 미리 정의된 전압의 제 2 소스와 상기 제 3 및 제 4 스위치들 (T3, T4) 사이에 연결된 전극을 갖는 제 2 커패시터 (C2),
    - 상기 제 1 스위치 (T1) 와 상기 제 3 스위치 (T3) 사이의 커넥션과 미리 정의된 전압의 제 3 소스와의 사이에서 특정 스위치와 직렬로 장착된 제 3 커패시터 (C3),
    - 독립적으로 상기 제 1, 제 2 및 제 3 커패시터들을 리셋하는 수단
    을 포함하는 것을 특징으로 하는 검출 디바이스.
  2. 제 1 항에 있어서,
    상기 미리 정의된 전압의 제 1, 제 2 및 제 3 소스들은 동일한 전압을 제공하도록 구성되고,
    상기 제 1, 제 2 및 제 3 커패시터들을 리셋하는 수단은, 미리 정의된 전압의 소스와 상기 출력 단자 사이에 연결된 제 5 스위치, 및 특정 스위치 (T7) 및 상기 제 3 커패시터 (C3) 에 의해 형성된 직렬 회로부와 병렬로 연결된 제 6 스위치를 포함하는 것을 특징으로 하는 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 검출 디바이스는 스위치들을 제어하는 수단을 포함하고,
    상기 스위치들을 제어하는 수단은,
    - 상기 광검출기 (1) 에 의해 방출된 전하들이 상기 제 3 커패시터 (C3) 에 저장되고,
    - 저장된 상기 전하들이 병렬로 장착된 상기 제 1 및 제 2 커패시터들 (C1, C2) 에 전송되고,
    - 상기 프로세싱 회로 (5) 가 상기 제 1 및/또는 제 2 커패시터들 (C1, C2) 에 저장된 정보를 판독하도록
    구성되는 것을 특징으로 하는 회로.
  4. 제 3 항에 있어서,
    상기 프로세싱 회로 (5) 에 의한 판독은, 상기 제 3 커패시터 (C3) 에의 전하들의 저장과 관련된 시간 주기의 적어도 하나의 부분 동안 수행되는 것을 특징으로 하는 회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 커패시터들 (C1, C2) 의 리셋은, 상기 제 3 커패시터 (C3) 에의 전하들의 저장과 관련된 시간 주기의 적어도 하나의 부분 동안 수행되는 것을 특징으로 하는 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 검출 디바이스는 스위치들을 제어하는 수단을 포함하고,
    상기 스위치들을 제어하는 수단은,
    - 상기 광검출기 (1) 에 의해 방출된 전하들이 상기 제 3 커패시터 (C3) 에 저장되고,
    - 저장된 상기 전하들이 상기 제 1 커패시터 (C1) 에 전송되고,
    - 상기 제 3 커패시터 (C3) 가 리셋되고,
    - 상기 광검출기 (1) 에 의해 방출된 전하들이 상기 제 3 커패시터 (C3) 에 저장되고,
    - 저장된 상기 전하들이 병렬로 장착된 상기 제 1 커패시터 (C1) 및 상기 제 2 커패시터 (C2) 에 전송되도록
    구성되고,
    상기 프로세싱 회로 (5) 는 상기 제 1 커패시터 (C1) 에 저장된 정보 및 상기 제 1 및 제 2 커패시터들 (C1, C2) 에 저장된 정보를 판독하는 것을 특징으로 하는 회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 검출 디바이스는 스위치들을 제어하는 수단을 포함하고,
    상기 스위치들을 제어하는 수단은,
    - 상기 광검출기 (1) 에 의해 방출된 전하들이 상기 제 3 커패시터 (C3) 에 저장되고,
    - 저장된 상기 전하들이 상기 제 1 커패시터 (C1) 에 전송되고,
    - 상기 제 3 커패시터 (C3) 가 리셋되고,
    - 상기 광검출기 (1) 에 의해 방출된 전하들이 상기 제 3 커패시터 (C3) 에 저장되고,
    - 저장된 상기 전하들이 상기 제 2 커패시터 (C2) 에 전송되도록
    구성되고,
    상기 검출 디바이스는, 상기 제 2 커패시터 (C2) 에의 전하들의 저장의 적어도 하나의 부분 동안 상기 제 1 커패시터 (C1) 에 저장된 정보의 판독, 및 상기 제 1 커패시터 (C1) 에의 전하들의 저장의 적어도 하나의 부분 동안 상기 제 2 커패시터 (C2) 에 저장된 정보의 판독을 포함하는 것을 특징으로 하는 회로.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 커패시터 (C1) 의 전기 용량의 값은 상기 제 2 커패시터 (C2) 의 전기 용량의 값과 동일한 것을 특징으로 하는 회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 검출 디바이스는 단일의 출력 단자를 포함하는 것을 특징으로 하는 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 출력 단자는 제 2 및 제 4 트랜지스터들에 공통인 단자에 의해 정의되는 것을 특징으로 하는 회로.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 3 커패시터는 상기 제 1 및 제 2 전달선들에 의해 오직 상기 출력 단자에만 연결되는 것을 특징으로 하는 회로.
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