KR20160142012A - 반도체 패키지 - Google Patents

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Abstract

본 기술은 캐패시터를 포함하는 반도체 패키지를 개시한다. 개시된 본 기술에 따른 반도체 패키지는, 복수의 본드핑거들이 배열된 제1면 및 상기 제1면에 대향하며 복수의 볼랜들이 배열된 제2면을 갖는 코어층과, 상기 코어층 내에 상호 이격해서 상기 제1면 및 제2면을 관통하도록 형성된 제1연결단자 및 제2연결단자를 포함하는 기판; 상기 기판의 코어층 내부에 배치되며, 상기 제1연결단자 및 제2연결단자들과 각각 접촉하도록 배치된 전극들을 갖는 캐패시터; 및 상기 제1 및 제2 연결단자들과 상기 캐패시터의 전극들을 연결하도록 형성된 도전부재;를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 캐패시터를 포함하는 반도체 패키지에 관한 것이다.
많은 사람이 스마트폰 및 태블릿PC와 같은 모바일 기기를 통해 인터넷 웹서핑부터 고화질 동영상 저장 및 감상까지 다양한 작업을 하면서 더욱 높은 성능의 모바일 기기가 요구되고 있으며, 그만큼 모바일 기기를 구성하는 반도체 부품, 그 중에서도 메모리 반도체의 성능이 더욱 중요해지고 있다.
한편, 메모리 반도체가 탑재된 고성능의 모바일 기기에 있어서, 파워 특성의 보강을 위해서는 캐패시터 내장이 필수적으로 요구되고 있으며, 이에 따라, 반도체 패키지의 내부에 캐패시터를 내장하기 위한 다양한 기술들이 시도 및 개발되고 있다.
본 발명의 실시 예는 칩 크기 증가 및 하이 스택(high stack) 구현에 따른 패키지 내부의 캐패시터 배치 공간의 제약을 극복할 수 있는 반도체 패키지를 제공한다.
실시 예에 따른 반도체 패키지는, 복수의 본드핑거들이 배열된 제1면 및 상기 제1면에 대향하며 복수의 볼랜들이 배열된 제2면을 갖는 코어층과, 상기 코어층 내에 상호 이격해서 상기 제1면 및 제2면을 관통하도록 형성된 제1연결단자 및 제2연결단자를 포함하는 기판; 상기 기판의 코어층 내부에 배치되며, 상기 제1연결단자 및 제2연결단자들과 각각 접촉하도록 배치된 전극들을 갖는 캐패시터; 및 상기 제1 및 제2 연결단자들과 상기 캐패시터의 전극들을 연결하도록 형성된 도전부재;를 포함할 수 있다.
실시 예에 따른 반도체 패키지가 적용된 전자 시스템은, 버스에 의해 결합된 컨트롤러, 인터페이스, 입출력장치 및 메모리장치를 포함하고, 상기 컨트롤러 및 메모리장치는, 복수의 본드핑거들이 배열된 제1면 및 상기 제1면에 대향하며 복수의 볼랜들이 배열된 제2면을 갖는 코어층과, 상기 코어층 내에 상호 이격해서 상기 제1면 및 제2면을 관통하도록 형성된 제1연결단자 및 제2연결단자를 포함하는 기판; 상기 기판의 코어층 내부에 배치되며, 상기 제1연결단자 및 제2연결단자들과 각각 접촉하도록 배치된 전극들을 갖는 캐패시터; 및 상기 제1 및 제2 연결단자들과 상기 캐패시터의 전극들을 연결하도록 형성된 도전부재;를 구비한 반도체 패키지를 포함할 수 있다.
실시 예에 따른 반도체 패키지를 포함하는 메모리 카드는, 반도체 패키지를 포함하는 메모리; 및 상기 메모리를 제어하는 메모리 컨트롤러;를 포함하고, 상기 반도체 패키지는, 복수의 본드핑거들이 배열된 제1면 및 상기 제1면에 대향하며 복수의 볼랜들이 배열된 제2면을 갖는 코어층과, 상기 코어층 내에 상호 이격해서 상기 제1면 및 제2면을 관통하도록 형성된 제1연결단자 및 제2연결단자를 포함하는 기판; 상기 기판의 코어층 내부에 배치되며, 상기 제1연결단자 및 제2연결단자들과 각각 접촉하도록 배치된 전극들을 갖는 캐패시터; 및 상기 제1 및 제2 연결단자들과 상기 캐패시터의 전극들을 연결하도록 형성된 도전부재;를 포함할 수 있다.
본 기술에 의하면, 솔더 볼이 부착되지 않는 기판의 하면 부분에 캐패시터가 배치되기 때문에 캐패시터 배치 공간의 제약 문제를 해결할 수 있다.
따라서, 본 기술을 이용하는 경우, 캐패시터 배치 공간의 부족함을 해결하고자 비정상적인 구조로 패키지를 설계하거나, 또는, 와이어 본딩 각도를 조절해야 하는 등의 불필요한 작업 진행이 필요치 않다.
또한, 본 기술에 의하면, 기판에의 캐패시터 실장이 솔더 볼 부착 공정에서 함께 진행되므로 별도의 캐패시터 실장 공정이 필요치 않으며, 그래서, 캐패시터 설치를 위한 표면 실장 공정의 단순화를 이룰 수 있다.
도 1은 실시 예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 실시 예에 따른 반도체 패키지의 캐패시터를 설명하기 위한 평면도이다.
도 3은 도 2의 A-A' 선에 따라 절단하여 도시한 단면도이다.
도 4a 및 도 4b는 실시 예에 따른 반도체 패키지의 캐패시터 실장 방법을 설명하기 위한 평면도 및 단면도이다.
도 5은 실시 예에 따른 반도체 패키지의 기판 및 캐패시터를 도시한 단면도이다.
도 6은 다양한 실시 예들에 따른 반도체 패키지가 적용된 전자 시스템의 블록도이다.
도 7은 다양한 실시 예들에 따른 반도체 패키지를 포함하는 메모리 카드를 도시한 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하도록 한다.
도 1 내지 도 3을 참조하면, 실시 예에 따른 반도체 패키지(100)는 기판(40), 캐패시터(50), 반도체칩(60), 연결부재(70), 봉지부재(80) 및 솔더 볼(90)을 포함할 수 있다.
상기 기판(40)은 코어층(10), 복수의 본드핑거들(22) 및 볼랜드들(24), 제1 및 제2 연결단자들(26, 28), 제1 및 제2 솔더레지스트(32, 34)를 포함할 수 있다. 도시되지 않았으나, 기판(40)은 코어층(10)의 제1면(10a) 및 제2면(10b) 상에 형성된 회로패턴들 및 코어층(10)의 내부에 상기 코어층(10)의 제1면(10a) 및 제2면(10b) 상에 형성된 회로패턴들을 전기적으로 연결하도록 형성된 비아패턴들을 더 포함할 수 있다.
코어층(10)은 절연 물질로 이루어질 수 있으며, 상면에 해당하는 제1면(10a) 및 제1면(10a)에 대향하고 하면에 해당하는 제2면(10b)을 포함하는 사각 플레이트 형상으로 마련될 수 있다. 또한, 코어층(10)은 그의 제2면(10b)으로부터 형성된 적어도 하나 이상의 홈(H)을 포함할 수 있다.
실시 예에서, 홈(H)은 캐패시터(50)가 배치될 부분에 형성되는 것으로, 코어층(10)의 제2면(10b)의 가장자리 중에서 솔더 볼(90)이 부착되지 않는 부분, 즉, 볼 랜드들(24)이 배치되지 않는 부분에 하나 이상이 형성될 수 있다. 예를 들어, 홈(H)은 평면상으로 볼 때 가로×세로가 1,100∼1,300㎛×600∼800㎛, 바람직하게 1,200㎛×700㎛의 크기를 갖도록 형성될 수 있다.
본드핑거들(22)은 기판(40)의 상면 상에 배치되는 반도체칩(60)과 전기적으로 연결될 부분들로서, 코어층(10)의 제1면(10a) 상에 복수 개가 배열될 수 있다. 이러한 본드핑거들(22)은 코어층(10)의 제1면(10a) 상에 형성되는 회로패턴들의 끝 부분들일 수 있으며, 또한, 코어층(10)의 제1면(10a) 상에 형성되는 제1솔더레지스트(32)에 의해 한정되는 형태를 가질 수 있다.
볼랜드들(24)은 솔더 볼(90)과 같은 외부접속단자를 매개로 하여 외부 회로, 예를 들어, 모듈 기판 또는 시스템의 마더 보드와 전기적으로 연결될 부분들로서, 코어층(10)의 제2면(10b) 상에 복수 개가 배열될 수 있다. 이러한 볼랜드들(24)은 코어층(10)의 제2면(10b) 상에 형성되는 회로패턴의 끝 부분일 수 있으며, 또한, 제2솔더레지스트(34)에 의해 한정되는 형태를 가질 수 있다.
도시되지 않았으나, 코어층(10)의 제1면(10a)에 배열되는 본드핑거들(22)과 코어층(10)의 제2면(10b)에 배열되는 볼랜드들(24)은 코어층(10)의 제1면(10a) 및 제2면(10b) 각각에 형성된 회로패턴들 및 코어층(10)의 내부에 형성된 비아패턴들에 의해 상호 전기적으로 연결될 수 있다.
제1 및 제2 연결단자들(26, 28)은 캐패시터(50)와의 전기적 연결을 위해 마련되는 것으로, 홈(H) 내에서 대향하는 일 측벽 및 타 측벽 상에 각각 코어층(10)의 제1면(10a) 및 제2면(10b)을 관통하도록 형성될 수 있다. 실시 예에서, 캐패시터(50)가 배치되는 제1연결단자(26) 및 제2연결단자(28) 부분들은 소정 깊이만큼 식각될 수 있다.
제1 및 제2 연결단자들(26, 28)은 상호 대향하여 각각 코어층(10)의 제2면(10b) 부분들로 연장 배치된 연장부들(27, 29)을 포함할 수 있다. 제1연장부(27)는 제1연결단자(26)와 이격 배치된 제1볼패턴들(27a) 및 제1연결단자(26)와 제1볼패턴(27a)을 연결하는 제1연결부들(27b)을 포함할 수 있으며, 제2연장부(29)는 제2연결단자(28)와 이격 배치된 제2볼패턴(29a) 및 제2연결단자(28)와 제2볼패턴(29a)을 연결하는 제2연결부들(29b)을 포함할 수 있다.
실시 예에서, 제1연결단자(26) 및 제2연결단자(28)는 평면상으로 볼 때 600∼800㎛, 바람직하게 700㎛의 폭(w) 및 300∼400㎛, 바람직하게 350㎛의 두께(t)를 가지고 450∼550㎛, 바람직하게 500㎛의 간격(s)으로 상호 이격 배치하도록 마련될 수 있다. 제1 및 제2 볼패턴들(27a, 29a)은 볼랜드(24)와 대체로 동일 형상 및 크기를 가지면서 제1 및 제2 연결단자(26, 28)의 외측으로 각각 300∼500㎛ 정도의 간격(d)으로 떨어져 배치되도록 마련될 수 있다. 제1 및 제2 연결부들(27b, 29b)은 각각 두 개씩이 제1연결단자(26)과 제1볼패턴(27a) 사이 및 제2연결단자(28)과 제2볼패턴(29a) 사이를 연결하도록 마련될 수 있다.
제1 및 제2 연결단자들(26, 28)은 상호 대향하여 각각 코어층(10)의 제1면(10a) 부분들로 연장 배치된 전극부들(27c, 29c)을 더 포함할 수 있다. 전극부들(27c, 29c)은 실시 예에 따른 반도체 패키지(100)에서 다른 회로와의 전기적 연결단자로 이용될 수 있다.
도시하지 않았으나, 제1 및 제2 연결부들(27b, 29b)은 생략 가능하며, 이 경우, 제1 및 제2 볼패턴들(27a, 29b)은 각각 대응하는 제1 및 제2 연결단자들(26, 28)과 접촉하도록 배치되거나 최대한 인접 배치될 수 있다.
제1 및 제2 솔더레지스트(32, 34)는 코어층(10)의 제1면(10a) 및 제2면(10b) 상에 각각 각 면들(10a, 10b)에 형성된 회로패턴들을 보호하기 위해 형성될 수 있다. 제1 및 제2 솔더레지스트(32, 34)는 코어층(10)의 제1면(10a) 및 제2면(10b) 상에서 각각 복수의 본드핑거들(22) 및 복수의 볼랜드들(24)을 노출하고, 제1 및 제2 볼패턴들(27a, 29a)과 제1 및 제2 연결부들(27b, 29b)을 포함한 제1 및 제2 연장부들(27, 29)과 제1 및 제2 연결단자들(26, 28)이 배치된 홈(H)을 노출하도록 형성될 수 있다.
계속해서, 상기 캐패시터(50)는 실시 예에 따른 반도체 패키지(100)의 파워 특성 보강을 위해 설치되는 것으로, 제1전극(51)과 제2전극(52) 및 상기 제1전극(51)과 제2전극(52) 사이에 개재된 유전체(53)를 포함할 수 있으며, 상호 이격해서 제1연결단자(26) 및 제2연결단자(28)가 형성된 홈(H)의 내부에 코어층(10)의 제2면(10b)으로부터 내장형(Embedded type)으로 배치될 수 있다.
이러한 캐패시터(50)는, 도 4a 및 도 4b에 도시된 바와 같이, 코어층(10)의 제2면(10b)에 배열된 볼랜드(24) 상에 외부접속단자로서 부착되는 솔더 볼(90)과 함께 형성되는 솔더와 같은 도전부재들(96)에 의해 홈(H) 내에 물리적 및 전기적으로 실장될 수 있다.
자세하게, 캐패시터(50)는 그의 제1전극(51)이 제1연결단자(26)와 접촉하고 그의 제2전극(52)이 제2연결단자(28)와 접촉하도록 코어층(10)의 제2면(10b)으로부터 홈(H) 내부에 배치된다. 도시하지 않았으나, 캐패시터(50)는 용이한 공정 진행을 위해 접착제 등으로 홈(H) 내에 부착될 수 있다.
공지된 후속 공정들, 예를 들어, 다이 어태치, 와이어 본딩 및 몰딩 공정 등이 진행된 상태에서, 기판(40)의 후면, 즉, 코어층(10)의 제2면(10b)에 마련된 볼랜드들(24)과 제1 및 제2 볼패턴들(27a, 29a) 상에 각각 솔더 볼(90)과 더미 솔더들(95)이 부착된다. 더미 솔더들(95)은 대체로 솔더 볼(90)과 동일 크기 및 모양을 가질 수 있다.
이어서, 솔더 볼(90) 및 더미 솔더들(95)에 대한 리플로우 공정이 진행된다. 리플로우 공정의 결과, 볼랜드들(24) 상에 부착된 솔더 볼(90)이 볼랜드(24)와의 견고한 결합이 이루어지며, 반면, 제1 및 제2 볼패턴들(27a, 29a) 상에 부착된 더미 솔더들(95)은 각각 제1 및 제2 연결부들(27b, 29b)을 통해 캐패시터(50)의 제1 및 제2 전극들(51, 52)과 제1 및 제2 연결단자들(26, 28) 상으로 흘러들어가 홈(H) 내에 배치된 캐패시터(50)를 물리적으로 고정하고, 또한, 상호 접촉하고 있는 캐패시터(50)의 제1전극(51)과 제1연결단자(26) 사이, 그리고, 캐패시터(50)의 제2전극(52)과 제2연결단자(28) 사이를 전기적으로 연결한다. 여기서, 제1 및 제2 연결부들(27b, 29b)은 리플로우 과정에서 솔더가 녹아 이동할 수 있는 통로 역할을 한다. 도면부호 96은 솔더로 이루어진 도전 부재들을 나타낸다.
따라서, 실시 예에 따른 반도체 패키지(100)에 있어서, 캐패시터(50) 실장은 별도의 실장 공정을 진행함이 없이 솔더 볼 부착 및 리플로우 과정을 통해 동시에 진행될 수 있다.
다시 도 1을 참조하면, 상기 반도체칩(60)은 액티브 면(60a) 및 상기 액티브 면(60a)에 대향하는 하면(60b)을 가질 수 있으며, 또한, 액티브 면(60a)의 가장자리에 배열된 복수의 본딩패드들(62)을 포함할 수 있다. 이러한 반도체칩(60)은 그의 하면(60b)이 기판(40)의 상면, 즉, 코어층(10)의 제1면(10a) 상에 상기 제1면(10a)과 마주하도록 접착제(64)를 매개로 하여 부착될 수 있다. 반도체칩(60)은 디램 메모리 칩 또는 낸드 플래시 메모리 칩일 수 있다. 실시 예에서, 반도체칩(60)은 기판(40)의 상면에 하나가 배치되지만, 복수 개가 적층될 수도 있다. 이 경우, 복수 개의 반도체칩들(60)은 메모리 칩들만 적층될 수 있음은 물론, 메모리 칩들과 로직 칩이 함께 적층될 수도 있다.
상기 연결부재들(70)은 도전성 와이어를 포함할 수 있으며, 기판(40)의 상면, 즉, 코어층(10)의 제1면(10a) 상에 배열된 본드핑거들(22)과 반도체칩(60)의 액티브 면(60a) 가장자리에 배열된 본딩패드들(62) 사이를 전기적으로 연결하도록 형성될 수 있다.
상기 봉지부재(80)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 이루어질 수 있으며, 반도체칩(60) 및 연결부재(70)을 덮도록 기판(40)의 상면, 즉, 코어층(10)의 상면(10a) 상에 형성될 수 있다.
상기 솔더 볼들(90)은 실시 예에 따른 반도체 패키지(100)를 외부 회로에 연결하기 위한 외부접속단자로서, 기판(40)의 하면, 즉, 코어층(10)의 제2면(10b)에 마련된 복수의 볼랜드들(24) 상에 각각 형성될 수 있다. 솔더 볼들(90)은 볼랜들(24)에 플럭스를 도팅한 후에 안착되며, 그리고나서, 리플로우하는 것에 의해 형성될 수 있다. 전술한 바와 같이, 실시 예에 따른 반도체 패키지(100)는 플럭스 도팅 및 솔더 볼 안착 시, 기판(54)의 하면, 즉, 코어층(10)의 제2면(10b)에 마련된 제1 및 제2 볼패턴들(27a, 29a)에도 플럭스를 도팅한 후에 더미 솔더들(95)을 안착시키며, 그리고, 더미 솔더들(95)을 리플로우하여 제1 및 제2 연결단자들(26, 28)과 캐패시터(50)의 제1 및 제2 전극들(51, 52) 사이를 각각 전기적으로 연결하는 도전 부재들(96)을 형성할 수 있다.
도시되지 않았으나, 실시 예에 따른 반도체 패키지(100)에서 캐패시터(50)의 제1 및 제2 연결단자들(26, 28)과 각각 연결된 제1전극(27c) 및 제2전극(29c)은 기판(40)의 상면, 즉, 코어층(10)의 제1면(10a)에 형성된 회로패턴과 연결되거나, 또는, 기판(40)의 상면에 형성되는 별도의 외부 장치들과 연결될 수 있다.
이상에서와 같이, 실시 예에 따른 반도체 패키지는 솔더 볼이 부착되지 않는 기판의 하면, 즉, 코어층의 제2면 부분에 캐패시터가 내장형으로 배치된 구조를 갖는다. 따라서, 실시 예에 따른 반도체 패키지는, 캐패시터의 설치 시, 복수의 반도체칩이 적층되는 기판 상면에서의 공간적 제약이 개선될 수 있다.
또한, 실시 예에 따른 반도체 패키지는 칩 크기 증가 및 높은 적층(high stack) 구현에 따라 패키지 내부에서 캐패시터 안착 공간의 부족함 문제가 해결되므로, 부족한 공간 확보를 위해 비정상적인 구조로 패키지를 형성하거나, 또는, 와이어 본딩 각도를 조절해야 하는 등의 불필요한 작업 진행이 필요치 않게 된다.
도 4를 참조하면, 실시 예에 따른 반도체 패키지(200)는 홈이 형성되지 않은 기판(40) 및 기판(40)의 하면 상에 배치된 캐패시터(50)를 포함할 수 있다.
구체적으로, 실시 예에서의 기판(40)은 코어층(10), 복수의 본드핑거들(22) 및 볼랜드들(24), 제1 및 제2 연결단자들(26, 28), 제1 및 제2 솔더레지스트(32, 34)를 포함할 수 있다. 도시되지 않았으나, 기판(40)은 코어층(10)의 제1면(10a) 및 제2면(10b) 상에 형성된 회로패턴들 및 코어층(10)의 내부에 상기 코어층(10)의 제1면(10a) 및 제2면(10b) 상에 형성된 회로패턴들을 전기적으로 연결하도록 형성된 비아패턴들을 더 포함할 수 있다.
코어층(10)은 기판(40)의 상면에 대응하는 제1면(10a) 및 제1면(10a)에 대향하고 기판(40)의 하면에 대응하는 제2면(10b)을 포함할 수 있다. 본드핑거들(22)은 코어층(10)의 제1면(10a)에 복수 개가 배열될 수 있으며, 제1솔더레지스트(32)에 의해 한정되는 형태를 가질 수 있다. 볼랜드들(24)은 코어층(10)의 제2면(10b) 상에 복수 개가 배열될 수 있으며, 제2솔더레지스트(34)에 의해 한정되는 형태를 가질 수 있다.
도시되지 않았으나, 코어층(10)의 제1면(10a)에 배열되는 본드핑거들(22)과 코어층(10)의 제2면(10b)에 배열되는 볼랜드들(24)은 코어층(10)의 제1면(10a) 및 제2면(10b) 각각에 형성된 회로패턴들 및 코어층(10)의 내부에 형성된 비아패턴들에 의해 상호 전기적으로 연결될 수 있다.
제1 및 제2 연결단자들(26, 28)은 코어층(10) 내에 상호 이격해서 코어층(10)의 제1면(10a) 및 제2면(10b)을 관통하도록 형성될 수 있다. 제1 및 제2 연결단자들(26, 28)은 상호 대향하여 각각 코어층(10)의 제2면(10b) 부분들로 연장 배치된 연장부들(27, 29)을 포함할 수 있다. 제1연장부(27)는 제1연결단자(26)와 이격 배치된 제1볼패턴들(27a) 및 제1연결단자(26)와 제1볼패턴(27a)을 연결하는 제1연결부들(27b)을 포함할 수 있으며, 제2연장부(29)는 제2연결단자(28)와 이격 배치된 제2볼패턴(29a) 및 제2연결단자(28)와 제2볼패턴(29a)을 연결하는 제2연결부들(29b)을 포함할 수 있다. 제1 및 제2 연결단자들(26, 28)은 상호 대향하여 각각 코어층(10)의 제1면(10a) 부분들로 연장 배치된 전극부들(27c, 29c)을 더 포함할 수 있다.
제1 및 제2 솔더레지스트(32, 34)는 코어층(10)의 제1면(10a) 및 제2면(10b) 상에 각각 각 면들(10a, 10b)에 형성된 회로패턴들을 보호하기 위해 형성되며, 또한, 제1 및 제2 솔더레지스트(32, 34)는 본드핑거들(22) 및 볼랜드들(24)과 제1 및 제2 볼패턴들(27a, 29a)과 제1 및 제2 연결부들(27b, 29b)을 포함한 제1 및 제2 연장부들(27, 29)과 제1 및 제2 연결단자들(26, 28)을 노출하도록 형성될 수 있다.
상기 캐패시터(50)는 제1전극(51)과 제2전극(52) 및 상기 제1전극(51)과 제2전극(52) 사이에 개재된 유전체(53)를 포함할 수 있으며, 제1연결단자(26)와 제2연결단자(28) 및 이들 사이의 코어층(10) 부분 상에 배치될 수 있다. 여기서, 캐패시터(50)는 그의 제1전극(51)이 제1연결단자(26)와 접촉하고, 그의 제2전극(52)이 제2연결단자(28)와 접촉하도록 배치될 수 있다. 이와 반대로, 도시되지 않았으나 캐패시터(50)는 그의 제1전극(51)이 제2연결단자(28)와 접촉하고, 그의 제2전극(52)이 제1연결단자(56)와 접촉하도록 배치되는 것도 가능하다.
실시 예에서, 캐패시터(50)는 볼랜드(24)에 외부접속단자로서 부착되는 솔더 볼(90)의 높이를 고려하여 설정될 수 있다. 예를 들어, 캐패시터(50)는 실시 예에 따른 반도체 패키지(200)가 솔더 볼(90)을 매개로 모듈 기판 또는 시스템 마더 보드에의 실장 시, 솔더 볼 높이 보다 크지 않은 높이를 갖도록 한다.
솔더로 이루어진 도전부재(96)는 코어층(10)의 제2면(10b)에서 제1연결단자(26)와 캐패시터(50)의 제1전극(51) 사이, 그리고, 제2연결단자(28)와 캐패시터(50)의 제2전극(52)을 전기적으로 연결하도록 형성될 수 있다. 구체적으로, 도전 부재(96)는 코어층(10)의 제2면(10b)에서 노출된 제1 및 제2 볼패턴들(27a, 29a), 제1 및 제2 연결부들(27b, 29b), 및 제1 및 제2 연결단자들(26, 28) 상에, 그리고, 제1 및 제2 전극들(51, 52)의 측면 상에 형성될 수 있다. 이러한 도전부재(96)에 의해 캐패시터(50)는 코어층(10)의 제2면(10b)에 대응하는 기판(40)의 하면 상에 물리적적으로 고정될 수 있다.
전술한 다양한 실시 예들에 따른 기판은 다양한 종류의 반도체 장치들 및 이를 갖는 패키지 모듈들에 적용될 수 있다.
도 6을 참조하면, 다양한 실시 예들에 따른 기판이 적용된 전자 시스템 (1000)은 컨트롤러(1100), 입출력장치(1200) 및 메모리장치(1300)를 포함할 수 있다. 컨트롤러(1100), 입출력장치(1200) 및 메모리장치(1300)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.
예를 들어, 컨트롤러(1100)는 적어도 하나의 마이크로프로세서, 디지털신호프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리소자들 중에서 적어도 어느 하나를 포함할 수 있다. 컨트롤러(1100) 및 메모리장치(1300)는 다양한 실시 예들에 따른 반도체 장치들을 포함할 수 있다. 입출력장치(1200)는 키패드, 키보드 및 표시 장치 등에서 선택된 적어도 하나를 포함할 수 있다.
메모리장치(1300)는 데이터 및/또는 컨트롤러(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 메모리장치(1300)는 디램과 같은 휘발성 메모리 소자 및/또는 플래시 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예를 들어, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
한편, 도시하지 않았으나, 전자 시스템(1000)은 응용 칩셋(Application Chipset) 및 카메라 이미지 프로세서 등을 더 포함할 수 있다.
전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템 (digital music system), 그리고, 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 7을 참조하면, 메모리 카드(2000)는 다양한 실시 예들에 따른 기판을 포함할 수 있으며, 메모리 카드(2000)는 메모리(2100) 및 메모리 컨트롤러(2200)를 포함할 수 있다. 예를 들어, 한정되지 않지만, 메모리(2100) 및 메모리 컨트롤러(2200)는 비휘발성 메모리 소자를 포함할 수 있다. 메모리(2100) 및 메모리 컨트롤러(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(2100)는 전술한 실시 예에 따른 반도체 패키지가 적용된 비휘발성 메모리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 컨트롤러(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
10: 코어층 10a: 제1면
10b: 제2면 22: 본드핑거
24: 볼랜드 26,28: 연결단자
27a,29ab: 볼패턴 27b,29b: 연결부
27c,29c: 전극 32: 제1솔더레지스트
34: 제2솔더레지스트 40: 기판
50: 캐패시터 51: 제1전극
52: 제2전극 53: 유전체
60: 반도체칩 62: 본딩패드
70: 연결부재 80: 봉지부재
90: 솔더 볼 95: 더미 솔더
96: 도전부재 100,200: 반도체 패키지

Claims (14)

  1. 복수의 본드핑거들이 배열된 제1면 및 상기 제1면에 대향하며 복수의 볼랜들이 배열된 제2면을 갖는 코어층과, 상기 코어층 내에 상호 이격해서 상기 제1면 및 제2면을 관통하도록 형성된 제1연결단자 및 제2연결단자를 포함하는 기판;
    상기 기판의 코어층 내부에 배치되며, 상기 제1연결단자 및 제2연결단자들과 각각 접촉하도록 배치된 전극들을 갖는 캐패시터; 및
    상기 제1 및 제2 연결단자들과 상기 캐패시터의 전극들을 연결하도록 형성된 도전부재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판은, 상기 코어층의 제1면 상에 상기 본드핑거들을 노출하도록 형성된 제1솔더레지스트, 및 상기 코어층의 제2면 상에 상기 볼랜드들, 제1 및 제2 연결단자들 및 캐패시터를 노출하도록 형성된 제2솔더레지스트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 코어층은 그의 제2면으로부터 형성되고, 상기 제1 및 제2 연결단자들과 캐패시터가 배치된 홈을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 연결단자들은 상기 홈의 대향하는 일 측벽 및 타 측벽 상에 배치되고,
    상기 캐패시터는 상기 제1연결단자와 제2연결단자 사이의 상기 홈의 저면에 내장형으로 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 연결단자들은 상호 대향하는 상기 코어층의 제2면 부분들 각각으로 연장 배치된 제1 및 제2 연장부들을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1연장부는 상기 제1연결단자와 이격 배치된 제1볼패턴 및 상기 제1볼패턴과 제1연결단자 사이를 연결하는 적어도 하나 이상의 제1연결부들을 포함하고,
    상기 제2연장부는 상기 제2연결단자와 이격 배치된 제2볼패턴 및 상기 제2볼패턴과 제2연결단자 사이를 연결하는 적어도 하나 이상의 제2연결부들을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제1 제2 연결단자들은 상호 대향하는 상기 코어층의 제1면 부분들 각각으로 연장 배치된 제1 및 제2 전극부들을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 캐패시터는, 상기 제1연결단자와 접촉하도록 배치된 제1전극; 상기 제2연결단자와 접촉하도록 배치된 제2전극; 및 상기 제1전극과 제2전극 사이에 개재된 유전체;를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 캐패시터는 상기 코어층의 제2면의 가장자리 중에서 상기 볼랜드들이 배치되지 않은 부분들에 적어도 하나 이상이 배치된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 도전부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    가장자리에 복수의 본딩패드들이 배열된 액티브 면 및 상기 액티브 면과 대향하는 하면을 가지며, 상기 코어층의 제1면에 대응하는 상기 기판의 상면 상에 상기 하면이 마주하도록 배치된 반도체칩;
    상기 기판의 본드핑거들과 상기 반도체칩의 본딩패드들을 전기적으로 연결하는 연결부재들;
    상기 반도체칩 및 연결부재들을 덮도록 상기 기판의 상면 상에 형성된 봉지부재; 및
    상기 기판의 볼랜드들 상에 형성된 솔더 볼들;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 연결부재들은 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 반도체칩은 적어도 하나 이상이 적층된 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 반도체칩은 메모리칩들의 적층 또는 메모리칩과 로직칩의 적층을 포함하는 것을 특징으로 하는 반도체 패키지.
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