KR20160141280A - Semiconductor package - Google Patents

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신희민
문기일
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에스케이하이닉스 주식회사
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Abstract

The present invention relates to a semiconductor package capable of preventing a semiconductor chip from being pushed or tilted as a flip chip is vertically laminated as metal posts with different heights are applied. The semiconductor package includes: a substrate body unit; first wire patterns arranged on a first side of the substrate body unit; a first bonding pad arranged on the first side of the substrate body unit and arranged on the first wire pattern exposed in a first bonding area among the first wire patterns; inner wire patterns arranged in the substrate body unit; a second bonding pad arranged on the inner wire pattern exposed in a second bonding area of an outermost unit among the inner wire patterns; a third bonding pad arranged on the first side of the substrate body unit and arranged on the first wire pattern exposed in a third bonding area of the outermost unit among the first wire patterns; a first semiconductor chip and a second semiconductor chip laminated to cross each other on the substrate body unit; a first metal post connecting the first bonding pad and a first chip pad of the first semiconductor chip; a second metal post connecting the second bonding pad and a second chip pad of the first semiconductor chip; a third metal post wherein one end is in contact with the first chip pad of the second semiconductor chip and the other end is in contact with the rear surface of the first semiconductor chip; and a fourth metal post connecting the second chip pad of the second semiconductor chip and the third bonding pad.

Description

반도체 패키지{Semiconductor package}[0001]

본 출원은 패키지 기술에 관한 것으로, 보다 상세하게는 금속 포스트를 도입한 반도체 패키지에 관한 것이다.The present application relates to package technology, and more particularly to a semiconductor package incorporating a metal post.

전자제품이 소형화 및 고성능화되고, 휴대용 전자제품이 증가하면서 반도체 소자가 실장될 공간은 더욱 줄어드는 반면, 전자 제품에 요구되는 기능은 다양해지고 있다. 이에 따라 초소형 대용량의 반도체 메모리에 대한 요구가 증대되고 있다. 반도체 소자를 패키징하는 과정에서 기판과 반도체 칩을 전기적으로 연결하는 본딩 공정이 있다. 본딩 공정은 와이어 본딩(Wire bonding) 방식 또는 플립 칩 본딩(Flip chip bonding) 방식을 이용하여 진행하고 있다. 와이어 본딩 방식은 도전성 금속 와이어를 이용하여 기판과 반도체 칩을 연결하는 방식이고, 플립 칩 본딩 방식은 금속 포스트를 이용하여 기판과 반도체 칩을 연결하는 방식이다. As electronic products become smaller and higher performance, portable electronic products increase, space for mounting semiconductor devices is further reduced, while functions required for electronic products are becoming more diverse. As a result, there is an increasing demand for a semiconductor memory having a small size and a large capacity. There is a bonding process for electrically connecting the substrate and the semiconductor chip in the process of packaging the semiconductor device. The bonding process is performed using a wire bonding method or a flip chip bonding method. The wire bonding method uses a conductive metal wire to connect a substrate to a semiconductor chip. The flip chip bonding method uses a metal post to connect a substrate to a semiconductor chip.

반도체 소자의 집적도가 향상되고 반도체 소자를 사용하는 전자 기기들이 고성능화됨에 따라 와이어 본딩 방식은 반도체 소자의 성능 향상에 대응하는데 한계가 있다. 이에 따라 플립 칩 본딩 방식을 이용하여 기판과 반도체 칩을 전기적으로 연결하는 방식의 적용이 증가하고 있다. As the degree of integration of semiconductor devices is improved and the performance of electronic devices using semiconductor devices is improved, the wire bonding method has limitations in coping with the performance improvement of semiconductor devices. Accordingly, a method of electrically connecting a substrate and a semiconductor chip using a flip chip bonding method has been increasingly applied.

본 출원이 해결하고자 하는 과제는, 높이가 서로 다른 금속 포스트들을 도입하여 플립 칩을 수직으로 적층하여 반도체 칩이 눌리거나 기울어지는 것을 방지할 수 있는 반도체 패키지를 제시하는 데 있다. SUMMARY OF THE INVENTION The present invention is directed to a semiconductor package capable of preventing the semiconductor chip from being pushed or tilted by vertically stacking flip chips by introducing metal posts having different heights.

본 출원의 일 실시예는, 패키지 기판; 상기 패키지 기판의 제1 면 상에 배치되는 제1 배선패턴들; 상기 패키지 기판의 제1 면 상에 배치되며 상기 제1 배선패턴들 가운데 제1 본딩 영역에서 노출되는 제1 배선 패턴 상에 배치되는 제1 본딩 패드들; 상기 패키지 기판의 내부에 배치되는 내부 배선패턴들; 상기 내부 배선패턴들 가운데 최외곽부의 제2 본딩 영역에서 노출되는 내부 배선 패턴 상에 배치되는 제2 본딩 패드들; 상기 패키지 기판의 제1 면 상에 배치되며 상기 제1 배선패턴들 가운데 최외곽부의 제3 본딩 영역에서 노출되는 제1 배선 패턴 상에 배치되는 제3 본딩 패드들; 상기 패키지 기판 상에 상호 간에 교차되게 정렬하여 적층되는 제1 반도체 칩 및 제2 반도체 칩; 상기 제1 반도체 칩의 제1 칩 패드부들과 상기 제1 본딩 패드들을 각각 연결하는 제1 금속 포스트; 상기 제1 반도체 칩의 제2 칩 패드부들과 상기 제2 본딩 패드들을 각각 연결하는 제2 금속 포스트; 일 단부는 상기 제2 반도체 칩의 제1 칩 패드부들과 접속하고 타 단부는 상기 제1 반도체 칩의 후면부에 접촉하는 제3 금속 포스트; 및 상기 제2 반도체 칩의 제2 칩 패드부들과 상기 제3 본딩 패드들을 각각 연결하는 제4 금속 포스트를 포함한다.One embodiment of the present application includes a package substrate; First wiring patterns disposed on a first surface of the package substrate; First bonding pads disposed on a first surface of the package substrate and disposed on a first wiring pattern exposed in a first bonding region of the first wiring patterns; Internal wiring patterns disposed inside the package substrate; Second bonding pads disposed on an internal wiring pattern exposed in a second bonding area of an outermost part of the internal wiring patterns; Third bonding pads disposed on a first wiring pattern disposed on a first surface of the package substrate and exposed in a third bonding region of an outermost portion of the first wiring patterns; A first semiconductor chip and a second semiconductor chip stacked on the package substrate so as to be aligned with each other; A first metal post connecting the first chip pads of the first semiconductor chip to the first bonding pads; A second metal post connecting the second chip pads of the first semiconductor chip and the second bonding pads, respectively; A third metal post having one end connected to the first chip pad portions of the second semiconductor chip and the other end contacting the rear portion of the first semiconductor chip; And a fourth metal post connecting the second chip pads of the second semiconductor chip and the third bonding pads, respectively.

본 출원에 있어서, 상기 제1 본딩 패드들은 상기 패키지 기판의 중앙 부분에 일렬로 배열될 수 있다. In the present application, the first bonding pads may be arranged in a line in a central portion of the package substrate.

상기 제2 본딩 패드들은 상기 패키지 기판의 제1 방향으로 상호 마주보는 변을 따라 가장자리 부분에 배열되고, 상기 제3 본딩 패드들은 상기 제1 방향과 수직 방향인 제2 방향으로 상호 마주보는 변을 따라 가장자리 부분에 배열될 수 있다.The second bonding pads are arranged at edge portions along mutually facing sides in the first direction of the package substrate and the third bonding pads are arranged along the sides facing each other in the second direction perpendicular to the first direction It can be arranged at the edge portion.

상기 제2 본딩 패드들은 상기 제1 본딩 패드들로부터 양측 방향으로 각각 소정 간격만큼 이격하여 배치된다.The second bonding pads are spaced apart from the first bonding pads by a predetermined distance in both lateral directions.

상기 패키지 기판은, 상기 패키지 기판의 제1 면 상에 배치되는 제1 배선패턴들 중 적어도 어느 하나와 연결되고 상기 패키지 기판의 제2 면 상에 배치되는 제2 배선패턴들을 더 포함한다.The package substrate further includes second wiring patterns connected to at least one of the first wiring patterns disposed on the first surface of the package substrate and disposed on the second surface of the package substrate.

상기 내부 배선패턴들은 하나 이상의 비아 전극들을 통해 상기 제1 본딩 패드, 제2 본딩 패드 또는 제3 본딩 패드와 연결될 수 있다. The internal wiring patterns may be connected to the first bonding pad, the second bonding pad, or the third bonding pad through one or more via-electrodes.

상기 패키지 기판은 상기 제2 본딩 패드들을 노출시키는 소정 깊이의 트렌치를 더 포함한다.The package substrate further includes a trench having a predetermined depth to expose the second bonding pads.

상기 트렌치는 상기 내부 배선패턴들 각각의 하부면이 배치된 위치와 동일한 위치에 바닥면이 배치하는 깊이를 가진다.The trench has a depth at which the bottom surface is disposed at the same position as the bottom surface of each of the internal wiring patterns.

상기 제1 반도체 칩 및 제2 반도체 칩은, 상부에 위치하는 상기 제2 반도체 칩은 하부에 위치하는 상기 제1 반도체 칩의 가장자리 부분을 노출시킨다. The first semiconductor chip and the second semiconductor chip expose edge portions of the first semiconductor chip located below the second semiconductor chip located on the upper side.

상기 제2 반도체 칩은, 가장자리 부분이 상기 패키지 기판의 제1 방향으로 돌출된 오버행부를 포함한다.The second semiconductor chip includes an overhang portion whose edge portion protrudes in the first direction of the package substrate.

제1 반도체 칩은, 상기 패키지 기판의 제1 본딩 영역과 마주보는 위치에 배치된 제1 칩 패드부들; 및 상기 패키지 기판의 제2 본딩 영역과 마주보는 위치에 배치된 제2 칩 패드부들로 구성된 칩 패드부들을 포함한다.The first semiconductor chip may include first chip pad portions disposed at a position facing the first bonding region of the package substrate; And second chip pad portions disposed at positions facing the second bonding region of the package substrate.

상기 칩 패드부들은 I 자 평면 형상으로 배치된다.The chip pads are arranged in an I-plane shape.

상기 제2 금속 포스트는 상기 제1 금속 포스트보다 더 두꺼운 두께를 가지게 형성된다.The second metal posts are formed to have a thickness greater than that of the first metal posts.

상기 제2 반도체 칩은, 상기 패키지 기판의 제1 본딩 영역과 대응하는 위치에 배치된 제1 칩 패드부들; 및 상기 패키지 기판의 제3 본딩 영역과 마주보는 위치에 배치된 제2 칩 패드부들로 구성된 칩 패드부들을 포함한다.The second semiconductor chip may include first chip pad portions disposed at positions corresponding to the first bonding region of the package substrate; And chip pad portions composed of second chip pad portions disposed at a position facing the third bonding region of the package substrate.

상기 제4 금속 포스트는 상기 제3 금속 포스트보다 더 두꺼운 두께를 가지게 형성될 수 있다. The fourth metal post may be formed to have a greater thickness than the third metal post.

상기 제1 반도체 칩의 제1 금속 포스트는 상기 제2 반도체 칩의 제3 금속 포스트와 동일한 두께를 가지고, 상기 제1 반도체 칩의 제2 금속 포스트는 상기 제2 반도체 칩의 제4 금속 포스트와 동일한 두께를 가지게 형성될 수 있다. The first metal posts of the first semiconductor chip have the same thickness as the third metal posts of the second semiconductor chip and the second metal posts of the first semiconductor chip are the same as the fourth metal posts of the second semiconductor chip Thickness can be formed.

상기 제3 본딩 패드들은 상기 제3 본딩 패드의 상부면으로부터 소정 높이만큼 돌출하여 상기 제4 금속 포스트와 접촉하는 외부 접속 단자를 더 포함하여 형성될 수 있다. The third bonding pads may further include an external connection terminal protruding from the upper surface of the third bonding pad by a predetermined height and contacting the fourth metal post.

상기 외부 접속 단자는 솔더 볼을 포함한다,Wherein the external connection terminal includes a solder ball,

본 출원의 실시예들에 따르면, 복수 개의 반도체 칩을 플립 칩 본딩 방식을이용하여 수직 방향으로 적층시킬 수 있다. According to the embodiments of the present application, a plurality of semiconductor chips can be stacked in a vertical direction using a flip chip bonding method.

또한, 플립 칩 본딩 방식으로 반도체 칩들을 수직으로 적층하면서 반도체 칩이 눌리거나 기울어지는 것을 방지할 수 있다.In addition, it is possible to prevent the semiconductor chip from being pushed or tilted while vertically stacking the semiconductor chips by the flip chip bonding method.

도 1은 일 실시예에 따른 패키지 기판의 평면도이다.
도 2는 도 1의 선 I-I'을 따라 잘라내어 나타내보인 단면도이다.
도 3은 도 1의 선 II-II'을 따라 잘라내어 나타내보인 단면도이다.
도 4는 일 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 사시도이다.
도 5는 도 4의 반도체 패키지를 상부에서 나타내보인 평면도이다.
도 6은 도 4의 선 I-I'을 따라 잘라내어 나타내보인 단면도이다.
도 7은 도 4의 선 II-II'을 따라 잘라내어 나타내보인 단면도이다.1 is a plan view of a package substrate according to one embodiment.
2 is a cross-sectional view cut along the line I-I 'of FIG.
3 is a cross-sectional view taken along line II-II 'of FIG.
4 is a perspective view illustrating a semiconductor package according to an embodiment of the present invention.
5 is a plan view showing the semiconductor package of FIG. 4 from above.
6 is a cross-sectional view taken along line I-I 'of FIG.
7 is a cross-sectional view taken along the line II-II 'of FIG.

본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.The embodiments of the present application are illustrated and described in the drawings, which are intended to illustrate what is being suggested by the present application and are not intended to limit what is presented in the present application in a detailed form.

명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.Like reference numerals refer to like elements throughout the specification. Accordingly, although the same reference numerals or similar reference numerals are not mentioned or described in the drawings, they may be described with reference to other drawings. Further, even if the reference numerals are not shown, they can be described with reference to other drawings.

도 1은 일 실시예에 따른 패키지 기판의 평면도이다. 도 2는 도 1의 선 I-I'을 따라 잘라내어 나타내보인 단면도이다. 그리고 도 3은 도 1의 선 II-II'을 따라 잘라내어 나타내보인 단면도이다.1 is a plan view of a package substrate according to one embodiment. 2 is a cross-sectional view cut along the line I-I 'of FIG. And FIG. 3 is a cross-sectional view cut along the line II-II 'of FIG.

도 1 내지 도 3을 참조하면, 본 출원의 일 실시예에 따른 패키지 기판(100)은 기판 바디부(body, 102), 제1 패시베이션층(120a) 및 제2 패시베이션층(120b)을 포함하여 구성된다. 패키지 기판(100)은 제1 본딩 영역(A), 제2 본딩 영역(B) 및 제3 본딩 영역(C)을 포함한다. 제1 본딩 영역(A)은 패키지 기판(100)의 중앙 부분에 1열로 배열될 수 있다. 제2 본딩 영역(B) 및 제3 본딩 영역(C)은 패키지 기판(100)의 네 변을 따라 각각 가장자리 부분에 배치된다. 제2 본딩 영역(B)은 패키지 기판(100)의 제1 방향으로 상호 마주보는 변을 따라 가장자리 부분에 1열로 배열될 수 있다. 제3 본딩 영역(C)은 제1 방향과 수직 방향인 제2 방향으로 상호 마주보는 변을 따라 가장자리 부분에 1열로 배열될 수 있다. 제1 본딩 영역(A)의 최외곽부는 제2 본딩 영역(B)과 제1 간격(D1)만큼 이격하여 배치될 수 있다. 또한, 제1 본딩 영역(A)은 제3 본딩 영역(C)으로부터 제2 간격(D2)만큼 이격하여 배치될 수 있다. 1 to 3, a package substrate 100 according to an embodiment of the present invention includes a substrate body 102, a first passivation layer 120a, and a second passivation layer 120b . The package substrate 100 includes a first bonding area A, a second bonding area B, and a third bonding area C. The first bonding area A may be arranged in one row in the central portion of the package substrate 100. [ The second bonding region B and the third bonding region C are disposed at the edge portions along the four sides of the package substrate 100, respectively. The second bonding regions B may be arranged in a row along edge portions opposite to each other in the first direction of the package substrate 100. The third bonding area C may be arranged in one line at the edge portions along mutually opposite sides in a second direction perpendicular to the first direction. The outermost portion of the first bonding area A may be spaced apart from the second bonding area B by a first distance D1. Also, the first bonding area A may be spaced apart from the third bonding area C by a second distance D2.

제1 본딩 영역(A), 제2 본딩 영역(B) 및 제3 본딩 영역(C)은 각각 패키지 기판(100) 상에 실장될 제1 반도체 칩 및 제2 반도체 칩과 기판 바디부(102) 내의 회로 배선들 사이의 전기적인 연결을 위해 상호 접속 부재가 접속되는 영역으로 정의될 수 있다. 본 출원의 실시예에서는 사각형의 평면 형상을 가지는 패키지 기판(100)에 대해 설명하고 있지만, 이에 한정되는 것은 아니다. 일 예에서 패키지 기판(100)은 다각형의 형상을 가지게 구성될 수 있다. 제1 본딩 영역(A)은 제1 본딩 패드들(104)이 위치하는 영역을 포함하고, 제2 본딩 영역(B)은 제2 본딩 패드들(112)이 위치하는 영역을 포함한다. 그리고 제3 본딩 영역(B)은 제3 본딩 패드들(125)이 위치하는 영역을 포함한다. 제1 본딩 패드들(104)은 제3 본딩 패드들(125)과 소정 간격만큼 이격하여 패키지 기판(100)의 수평 방향인 제1 방향으로 나란하게 배치된다. The first bonding area A, the second bonding area B and the third bonding area C are formed on the package substrate 100 and the first and second semiconductor chips and the substrate body part 102, The interconnecting member may be defined as an area to which the interconnecting member is connected for electrical connection between the circuit wirings. Although the package substrate 100 having a rectangular planar shape is described in the embodiment of the present application, the present invention is not limited thereto. In one example, the package substrate 100 may be configured to have a polygonal shape. The first bonding area A includes an area where the first bonding pads 104 are located and the second bonding area B includes an area where the second bonding pads 112 are located. And the third bonding area B includes an area where the third bonding pads 125 are located. The first bonding pads 104 are spaced apart from the third bonding pads 125 by a predetermined distance and arranged in a first direction which is the horizontal direction of the package substrate 100.

기판 바디부(102)는 제1 면(102a) 및 제1 면(102a)과 대향하는 제2 면(102b)을 포함하는 판형 부재로 구성될 수 있다. 기판 바디부(102)는 폴리머 레진, 에폭시 레진, 또는 플라스틱으로 이루어진 절연체 재질의 그룹에서 하나 이상의 물질을 포함하여 구성될 수 있다. 일 예에서, 기판 바디부(102)는 상술한 재료를 포함하는 박막층이 적층된 구조로 이루어질 수 있다.The substrate body portion 102 may be formed of a plate member including a first surface 102a and a second surface 102b opposed to the first surface 102a. The substrate body portion 102 may comprise one or more materials in the group of insulating materials made of polymer resin, epoxy resin, or plastic. In one example, the substrate body portion 102 may have a structure in which thin film layers including the above-described materials are stacked.

기판 바디부(102)의 제1 면(102a) 상에는 제1 패시베이션층(120a)이 배치될 수 있다. 일 예에서, 제1 패시베이션층(120a)은 솔더 레지스트(solder resist)를 포함하여 이루어질 수 있다. 기판 바디부(102)의 제2 면(102b) 상에는 제2 패시베이션층(120b)이 배치될 수 있다. 일 예에서, 제2 패시베이션층(120b)은 솔더 레지스트를 포함할 수 있다. 제1 패시베이션층(120a)은, 제1 본딩 영역(A) 내에 위치하는 복수 개의 제1 개구부들(121)과, 제2 본딩 영역(B) 내에 위치하는 복수 개의 제2 개구부들(122) 및 제3 본딩 영역(C) 내에 위치하는 복수 개의 제3 개구부들(123)을 포함한다. 제1 개구부들(121)은 각각 제1 본딩 패드들(104)을 노출시키고, 제2 개구부들(122)은 각각 제2 본딩 패드들(112)을 노출시킨다. 그리고 제3 개구부들(123)은 제3 본딩 패드들(125)을 노출시킨다. A first passivation layer 120a may be disposed on the first surface 102a of the substrate body portion 102. [ In one example, the first passivation layer 120a may comprise a solder resist. A second passivation layer 120b may be disposed on the second surface 102b of the substrate body portion 102. [ In one example, the second passivation layer 120b may comprise a solder resist. The first passivation layer 120a includes a plurality of first openings 121 located in the first bonding region A and a plurality of second openings 122 located in the second bonding region B, And a plurality of third openings 123 located in the third bonding area C. The first openings 121 expose the first bonding pads 104 and the second openings 122 expose the second bonding pads 112, respectively. The third openings 123 expose the third bonding pads 125.

제2 본딩 영역(B) 내에서 제1 패시베이션층(120a)의 표면으로부터 제2 본딩 패드(104)의 상부면까지의 깊이(H1)는 제1 본딩 영역(A) 내에서 제1 패시베이션층(120a)의 표면으로부터 제1 본딩 패드(104)의 상부면까지의 깊이(H2)보다 크다. 이에 따라, 제1 본딩 영역(A) 내에 위치하는 제1 개구부(121) 내에서는 제1 패시베이션층(120a)의 측면 일부가 노출되고, 제2 본딩 영역(B) 내에 위치하는 제2 개구부(122) 내에서는 제1 패시베이션층(120a)의 측면과, 기판 바디부(102)의 측면 일부가 노출된다. 이에 따라, 제1 본딩 패드(104)의 상부면은 제2 본딩 패드(112)의 상부면 보다 높은 평면 레벨 상에 위치한다. 또한, 제3 본딩 영역(C) 내에서 제1 패시베이션층(120a)의 표면으로부터 제3 본딩 패드(125)의 상부면까지의 깊이(H3)는 제1 본딩 영역(A) 내에서 제1 패시베이션층(120a)의 표면으로부터 제1 본딩 패드(104)의 상부면까지의 깊이(H2)와 동일하다. 이에 따라, 제3 본딩 패드(125)의 상부면은 제1 본딩 패드(104)의 상부면과 동일한 평면 레벨 상에 위치하고, 제2 본딩 패드(112)의 상부면 보다 높은 평면 레벨 상에 위치한다. The depth H1 from the surface of the first passivation layer 120a to the top surface of the second bonding pad 104 in the second bonding area B is greater than the depth H1 of the first passivation layer 120a in the first bonding area A. [ 120a to the upper surface of the first bonding pad 104, A part of the side surface of the first passivation layer 120a is exposed in the first opening 121 located in the first bonding area A and the second opening 122 located in the second bonding area B The side surface of the first passivation layer 120a and the side surface portion of the substrate body portion 102 are exposed. Accordingly, the upper surface of the first bonding pad 104 is located on a plane level higher than the upper surface of the second bonding pad 112. The depth H3 from the surface of the first passivation layer 120a to the top surface of the third bonding pad 125 in the third bonding area C is greater than the depth H3 of the first passivation layer 120a in the first bonding area A. [ Is equal to the depth H2 from the surface of the layer 120a to the top surface of the first bonding pad 104. [ The upper surface of the third bonding pad 125 is located on the same plane level as the upper surface of the first bonding pad 104 and is located on a plane level higher than the upper surface of the second bonding pad 112 .

도 2를 참조하면, 일 실시예에 따른 패키지 기판(100)은, 제1 배선패턴들(103)과, 제2 배선패턴들(106a, 106b, 106c, 106d) 및 내부 배선패턴들(110a, 110b, 110c, 110d)을 포함하는 다층 기판 구조를 갖는다. 일 예에서, 기판 바디부(102)의 제1 면(102a) 상에는 제1 배선패턴들(103)이 배치된다. 제1 배선 패턴들(103)은 상호 전기적으로 분리될 수 있거나, 또는 다른 영역에서 전기적으로 서로 연결될 수도 있다. 제1 배선패턴들(103)은 제1 본딩 영역(A) 내에 배치된 제1 본딩 패드들(104)과 전기적으로 연결될 수 있다. 또는 제1 배선패턴들(103)은 제3 본딩 영역(B) 내에 배치된 제3 본딩 패드들(125)과 전기적으로 연결될 수 있다. Referring to FIG. 2, the package substrate 100 according to one embodiment includes first wiring patterns 103, second wiring patterns 106a, 106b, 106c, and 106d, and internal wiring patterns 110a, 110b, 110c, and 110d. In one example, the first wiring patterns 103 are disposed on the first surface 102a of the substrate body portion 102. [ The first wiring patterns 103 may be electrically separated from each other, or may be electrically connected to each other in another area. The first wiring patterns 103 may be electrically connected to the first bonding pads 104 disposed in the first bonding area A. [ Or the first wiring patterns 103 may be electrically connected to the third bonding pads 125 disposed in the third bonding area B. [

기판 바디부(102)의 제2 면(102b) 상에는 제2 배선패턴들(106a, 106b, 106c, 106d)이 배치된다. 제2 배선패턴들(106a, 106b, 106c, 106d)은 상호 전기적으로 분리될 수 있거나, 또는 다른 영역에서 서로 연결될 수도 있다. 제1 배선패턴들(103) 중 적어도 어느 하나와, 내부 배선 패턴들(110a, 110b, 110c) 중 적어도 어느 하나는 기판 바디부(102) 내의 제1 비아 전극(108a)을 통해 전기적으로 연결될 수 있다. 제1 비아 전극(108a)의 하부면은 내부 배선패턴(110a, 110c)의 상부면과 연결되고, 제1 배선패턴들(103)의 하부면과 접촉된다. 내부 배선 패턴들(110a, 110b, 110c, 110d) 중 적어도 어느 하나는 제2 배선패턴들(106a, 106b, 106c, 1006d) 중 적어도 어느 하나는 제2 비아 전극(108b), 제3 비아 전극(108c) 및/또는 제4 비아 전극(108d)을 통해 전기적으로 상호 연결된다. 제2 비아 전극(108c), 제3 비아 전극(108c) 및/또는 제4 비아 전극(108d)의 하부면 및 상부면은 각각 제2 배선패턴의 상부면 및 내부 배선 패턴의 하부면에 접촉된다. 한편, 제1 비아 전극(108a), 제2 비아 전극(108b), 제3 비아 전극(108c) 및/또는 제4 비아 전극(108d)의 배치 구조는 패키지 기판(100)의 용도 등에 의해 다양하게 구성될 수 있다. The second wiring patterns 106a, 106b, 106c, and 106d are disposed on the second surface 102b of the substrate body portion 102. [ The second wiring patterns 106a, 106b, 106c, and 106d may be electrically separated from each other, or may be connected to each other in another region. At least one of the first wiring patterns 103 and at least one of the internal wiring patterns 110a, 110b and 110c may be electrically connected through the first via-electrode 108a in the substrate body 102 have. The lower surface of the first via electrode 108a is connected to the upper surface of the inner wiring patterns 110a and 110c and contacts the lower surface of the first wiring patterns 103. [ At least one of the second wiring patterns 106a, 106b, 106c, and 100d may include at least one of the second via-electrode 108b, the third via-electrode 108b, 108c and / or the fourth via-electrode 108d. The lower surface and the upper surface of the second via-electrode 108c, the third via-electrode 108c, and / or the fourth via-electrode 108d are respectively in contact with the upper surface of the second wiring pattern and the lower surface of the inner wiring pattern . On the other hand, the arrangement structure of the first via-electrode 108a, the second via-electrode 108b, the third via-electrode 108c and / or the fourth via-electrode 108d may be variously varied depending on the use of the package substrate 100 Lt; / RTI >

기판 바디부(102)는 제2 본딩 영역(B)에서 제2 개구부(122)에 의해 정렬되어 형성되는 소정 깊이의 트렌치(T1)를 갖는다. 트렌치(T1)의 깊이는, 내부 배선패턴들(110a, 110b, 110c, 110d) 각각의 하부면이 배치된 위치와 실질적으로 동일하다. 제2 개구부(122) 및 트렌치(T1)에 의해 내층 배선패턴들 가운데 하나의 내층 배선패턴(110d)의 일부 표면이 노출되고, 그 노출면 위에 제2 본딩 패드(112)가 배치된다. 기판 바디부(102)의 제2 면(102b) 및 제2 배선패턴들(106a, 106b, 106c, 106d) 위에는 제2 패시베이션층(120b)이 배치된다. 제2 패시베이션층(120b)은, 제2 배선패턴들(106a, 106b, 106c, 106d)의 각각의 상부면의 일부를 노출시키는 제3 개구부들(107)을 갖는다. 비록 도면에 나타내지는 않았지만, 제3 개구부들(107)에 의해 노출되는 제2 배선패턴들(106a, 106b, 106c, 106d)의 각각의 상부면에는 외부 접속단자, 예컨대 솔더 볼(solder ball)이 배치될 수 있다.The substrate body portion 102 has a trench T1 having a predetermined depth formed by being aligned by the second opening portion 122 in the second bonding region B. [ The depth of the trench T1 is substantially the same as the position where the lower surface of each of the internal wiring patterns 110a, 110b, 110c, and 110d is disposed. A part of the surface of the inner layer wiring pattern 110d is exposed by the second opening 122 and the trench T1 and the second bonding pad 112 is disposed on the exposed surface. The second passivation layer 120b is disposed on the second surface 102b and the second wiring patterns 106a, 106b, 106c, and 106d of the substrate body part 102. [ The second passivation layer 120b has third openings 107 exposing a part of the upper surface of each of the second wiring patterns 106a, 106b, 106c, and 106d. Although not shown in the figure, external connection terminals, e.g., solder balls, are formed on the upper surfaces of the second wiring patterns 106a, 106b, 106c, and 106d exposed by the third openings 107 .

도 4는 일 실시예에 따른 플립 칩 반도체 패키지를 설명하기 위해 나타내보인 사시도이다. 도 5는 도 4의 평면 형상을 나타내보인 평면도이다. 도 6은 도 3의 선 I-I'을 따라 잘라내어 나타내보인 단면도이다. 그리고 도 7은 도 3의 선 II-II'을 따라 잘라내어 나타내보인 단면도이다.4 is a perspective view illustrating a flip chip semiconductor package according to an embodiment. Fig. 5 is a plan view showing the planar shape of Fig. 4. Fig. 6 is a cross-sectional view cut along the line I-I 'of FIG. And FIG. 7 is a cross-sectional view cut along the line II-II 'of FIG.

도 4 내지 도 7을 참조하면, 반도체 패키지(200)는 패키지 기판(100) 위에 제1 반도체 칩(130) 및 제2 반도체 칩(160)이 순차적으로 적층된 구조를 갖는다. 패키지 기판(100)은 제1 면(102a) 및 제2 면(102b)을 포함하는 기판 바디부(102)를 포함한다. 도 4 내지 도 7에 적용된 패키지 기판(100)은 도 1 내지 도 3에서 설명한 패키지 기판(100)의 구성과 실질적으로 동일함에 따라, 동일한 참조부호를 가지는 구성 요소는 생략하거나 간략하게 설명하기로 한다. 4 to 7, the semiconductor package 200 has a structure in which a first semiconductor chip 130 and a second semiconductor chip 160 are sequentially stacked on a package substrate 100. The package substrate 100 includes a substrate body portion 102 including a first side 102a and a second side 102b. The package substrate 100 applied to FIGS. 4 to 7 is substantially the same as the package substrate 100 described with reference to FIGS. 1 to 3, so that components having the same reference numerals will be omitted or briefly described .

기판 바디부(102)는 폴리머 레진, 에폭시 레진, 또는 플라스틱으로 이루어진 절연체 재질의 그룹에서 하나 이상의 물질을 포함하여 구성될 수 있다. 일 예에서, 기판 바디부(102)는 상술한 재료를 포함하는 박막층이 적층된 구조로 이루어질 수 있다. 기판 바디부(102)의 제1 면(102a) 및 제2 면(102b) 위에는 각각 제1 패시베이션층(120a) 및 제2 패시베이션층(120b)이 배치된다. 일 예에서, 제1 패시베이션층(120a) 및 제2 패시베이션층(120b)은 솔더 레지스트로 이루어질 수 있다. The substrate body portion 102 may comprise one or more materials in the group of insulating materials made of polymer resin, epoxy resin, or plastic. In one example, the substrate body portion 102 may have a structure in which thin film layers including the above-described materials are stacked. The first passivation layer 120a and the second passivation layer 120b are disposed on the first surface 102a and the second surface 102b of the substrate body portion 102, respectively. In one example, the first passivation layer 120a and the second passivation layer 120b may be made of solder resist.

패키지 기판(100)은 도 1에서 도시한 바와 같이, 제1 본딩 영역(A), 제2 본딩 영역(B) 및 제3 본딩 영역(C)을 갖는다. 제1 본딩 영역(A)은 패키지 기판(100)의 중앙 부분에 위치하고, 제2 본딩 영역(B) 및 제3 본딩 영역(C)은 패키지 기판(100)의 네 변을 따라 가장자리 부분에 배치될 수 있다. 구체적으로, 제2 본딩 영역(B)은 패키지 기판(100)의 제1 방향으로 상호 마주보는 변을 따라 가장자리 부분에 1열로 배열된다. 그리고 제3 본딩 영역(C)은 제1 방향과 수직 방향인 제2 방향으로 상호 마주보는 변을 따라 가장자리 부분에 1열로 배열된다. The package substrate 100 has a first bonding area A, a second bonding area B and a third bonding area C as shown in Fig. The first bonding region A is located at the center portion of the package substrate 100 and the second bonding region B and the third bonding region C are disposed at the edge portions along four sides of the package substrate 100 . Specifically, the second bonding regions B are arranged in one row at edge portions along mutually opposite sides of the package substrate 100 in the first direction. The third bonding areas C are arranged in one line at the edge portions along mutually opposite sides in a second direction perpendicular to the first direction.

패키지 기판(100)의 제1 본딩 영역(A)에는 제1 본딩 패드들(104)이 노출되어 있고, 제2 본딩 영역(B)에는 제2 본딩 패드들(112)이 노출되어 있다. 그리고 제3 본딩 영역(C)에는 제3 본딩 패드들(125)이 노출되어 있다. 여기서 제1 본딩 패드들(104)은 기판 바디부(102)의 제1 면(102a) 상에 배치된 제1 배선패턴들(103)의 상부에 배치될 수 있다. 제2 본딩 패드들(112)은 기판 바디부(102)의 내부에 배치된 내부 배선패턴들(110a, 110b, 110c, 110d) 가운데 최외곽부의 제2 본딩 영역(B)에서 노출되는 내부 배선 패턴 상에 배치될 수 있다. 이에 따라, 제2 본딩 패드들(112)은 제1 본딩 패드(104)의 상부면보다 낮은 평면 레벨 상에 위치한다. 그리고 제3 본딩 패드들(125)은 기판 바디부(102)의 제1 면(102a) 상에 배치된 제1 배선패턴들(103) 가운데 최외곽부의 제3 본딩 영역에서 노출되는 제1 배선패턴 상에 배치될 수 있다.The first bonding pads 104 are exposed in the first bonding area A of the package substrate 100 and the second bonding pads 112 are exposed in the second bonding area B. The third bonding pads 125 are exposed in the third bonding region C. The first bonding pads 104 may be disposed on top of the first wiring patterns 103 disposed on the first surface 102a of the substrate body part 102. [ The second bonding pads 112 are connected to the internal wiring patterns 110a, 110b, 110c, and 110d disposed in the substrate body 102, Lt; / RTI > Accordingly, the second bonding pads 112 are located on a plane level lower than the upper surface of the first bonding pads 104. The third bonding pads 125 are electrically connected to the first wiring patterns 103 exposed in the third bonding region of the outermost portion among the first wiring patterns 103 disposed on the first surface 102a of the substrate body portion 102. [ Lt; / RTI >

패키지 기판(100)의 제1 패시베이션층(120a) 상부에는 제1 반도체 칩(130) 및 제2 반도체 칩(160)이 순차적으로 배치된다. 제1 반도체 칩(130) 및 제2 반도체 칩(160)은 상호 간에 교차되게 정렬되어 적층된다. 제1 반도체 칩(130) 및 제2 반도체 칩(160)들이 상호 교차되어 정렬되므로, 도 4 및 도 5에 제시된 바와 같이, 상부에 위치하는 제2 반도체 칩(160)은 하부에 위치하는 제1 반도체 칩(130)의 가장자리 부분(205)을 노출시킨다. 또한, 상부의 제2 반도체 칩(160)의 가장자리 부분(210)은 하부의 제1 반도체 칩(130)에 중첩되지 않고 패키지 기판(100)의 제1 방향으로 돌출된 오버행(overhang)부를 제공할 수 있다. The first semiconductor chip 130 and the second semiconductor chip 160 are sequentially disposed on the first passivation layer 120a of the package substrate 100. [ The first semiconductor chip 130 and the second semiconductor chip 160 are aligned and stacked so as to cross each other. The first semiconductor chip 130 and the second semiconductor chip 160 are arranged in an intersecting relationship with each other so that the second semiconductor chip 160 located at the upper portion of the first semiconductor chip 130 and the second semiconductor chip 160, The edge portion 205 of the semiconductor chip 130 is exposed. The edge portion 210 of the upper second semiconductor chip 160 provides an overhang portion protruding in the first direction of the package substrate 100 without overlapping the lower first semiconductor chip 130 .

제1 반도체 칩(130) 내에는 트랜지스터와 같은 액티브 소자(active device)들이 형성되어 있으며, 경우에 따라서는 커패시터, 레지스터 등과 같은 패시브 소자들도 형성될 수 있다. 제1 반도체 칩(130)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제1 전면부(front-side, 130a) 및 제1 전면부(130a)와 대향하는 제1 후면부(back-side, 130b)를 포함할 수 있다. 제1 반도체 칩(130)의 제1 전면부(130a) 상에는 복수 개의 칩 패드부들(135, 140)이 배치된다. 제1 반도체 칩(130)의 칩 패드부들(135, 140)은 제1 칩 패드부들(135) 및 제2 칩 패드부들(140)을 포함하여 구성된다.In the first semiconductor chip 130, active devices such as transistors are formed, and in some cases passive elements such as capacitors, resistors, and the like may be formed. The first semiconductor chip 130 includes a first front side 130a and a first back side 130b opposite to the first front side 130a, which may be active layers in which active elements are formed, . ≪ / RTI > A plurality of chip pads 135 and 140 are disposed on the first front surface 130a of the first semiconductor chip 130. [ The chip pads 135 and 140 of the first semiconductor chip 130 include first chip pads 135 and second chip pads 140.

제1 칩 패드부들(135)은 패키지 기판(100)의 제1 본딩 영역(A, 도 1 참조)에 대응하여 위치하도록 제1 반도체 칩(130)의 중앙 부분에 배치되며, 각 열에서 인접하는 제1 칩 패드부들(135)은 상호 이격하여 배열될 수 있다. 제2 칩 패드부들(140)은 패키지 기판(100)의 제2 본딩 영역(B, 도 1 참조)에 대응하여 위치하도록 제1 반도체 칩(130)의 가장자리 부분에 배치되며, 각 열에서 인접하는 제2 칩 패드부들(140)은 상호 이격하여 배열될 수 있다. 제2 칩 패드부들(140)은 패키지 기판(100)의 제1 방향으로 가장자리를 따라 상호 마주보는 두 변에 1열을 이루어 배치될 수 있다. 제1 칩 패드부들(135)은 제1 방향과 수직하는 방향인 제2 방향으로 1열을 이루어 배치될 수 있다. 이에 따라, 제1 반도체 칩(130)의 제1 전면부(130a) 상에 배치된 칩 패드부들(135, 140)은 평면 형상이 'I' 자 형상을 이루게 배치될 수 있다. The first chip pads 135 are disposed in the central portion of the first semiconductor chip 130 so as to correspond to the first bonding area A (see Fig. 1) of the package substrate 100, The first chip pads 135 may be spaced apart from each other. The second chip pads 140 are disposed at the edge portion of the first semiconductor chip 130 so as to correspond to the second bonding region B of the package substrate 100 The second chip pads 140 may be spaced apart from each other. The second chip pads 140 may be arranged in a row on two opposite sides of the package substrate 100 along the edge in the first direction. The first chip pads 135 may be arranged in one row in a second direction perpendicular to the first direction. Accordingly, the chip pads 135 and 140 disposed on the first front surface 130a of the first semiconductor chip 130 may be arranged to have an I-shaped planar shape.

패키지 기판(100)의 제1 패시베이션층(120a) 상부에 배치된 제1 반도체 칩(130)은 금속 포스트들(145, 150)을 통해 패키지 기판(100)과 전기적으로 연결된다. 금속 포스트들(145, 150)은 기둥(pillar) 형상을 가지며, 구리(Cu)를 포함하여 구성될 수 있다. 금속 포스트들(145, 150)은 제1 칩 패드부들(135)에 각각 접속되는 제1 금속 포스트들(145)과, 제2 칩 패드부들(140)에 각각 접속되는 제2 금속 포스트들(150)을 포함한다. 구체적으로, 제1 금속 포스트들(145)의 일 단부는 각각 제1 칩 패드부들(135)의 노출된 상부면에 접속되고, 타 단부는 제1 외부 접속 단자들(155a)을 매개로 각각 제1 본딩 패드들(104)의 노출된 상부면에 접속된다. 일 예에서, 제1 외부 접속 단자들(155a)은 솔더 볼을 포함하여 구성된다. 제2 금속 포스트들(150)의 일 단부는 각각 제2 칩 패드부들(140)의 노출된 상부면에 접속되고, 타 단부는 제2 외부 접속 단자들(155b)을 매개로 각각 제2 본딩 패드들(112)의 노출된 상부면에 접속된다. 일 예에서, 제2 외부 접속 단자들(155b)은 솔더 볼을 포함하여 구성된다. The first semiconductor chip 130 disposed on the first passivation layer 120a of the package substrate 100 is electrically connected to the package substrate 100 through the metal posts 145 and 150. [ The metal posts 145 and 150 have a pillar shape and may include copper (Cu). The metal posts 145 and 150 may include first metal posts 145 connected to the first chip pads 135 and second metal posts 150 connected to the second chip pads 140, ). Specifically, one end of each of the first metal posts 145 is connected to the exposed upper surface of the first chip pads 135, and the other end is connected to each of the first metal posts 145 via the first external connection terminals 155a Lt; / RTI > bonding pads 104, as shown in FIG. In one example, the first external connection terminals 155a include solder balls. One end of the second metal posts 150 is connected to the exposed upper surface of the second chip pads 140 respectively and the other end is connected to the second bonding pads 140 via the second external connection terminals 155b, Lt; RTI ID = 0.0 > 112 < / RTI > In one example, the second external connection terminals 155b are configured to include a solder ball.

제1 금속 포스트들(145)은 제1 칩 패드부들(135)의 노출된 상부면의 표면으로부터 제1 두께(BH1)를 가지게 형성된다. 이에 반하여 제2 금속 포스트들(150)은 제2 칩 패드부들(140)의 노출된 상부면의 표면으로부터 제2 두께(BH2)를 가지게 형성된다. 여기서 제2 금속 포스트들(150)의 제2 두께(BH2)는 제1 금속 포스트들(145)의 제1 두께(BH1)보다 크다. 이에 따라, 제2 금속 포스트들(150)은 제2 본딩 영역(B)의 트렌치(T1)에 삽입되어 각각 제2 본딩 패드들(112)과 접속될 수 있다. 제1 본딩 패드들(104)과 연결된 제1 금속 포스트들(145)은 기판 바디부(102)의 비아 전극들(108a, 108b, 108c, 108d)을 통해 제2 배선패턴들(106a, 106b, 106c, 106d) 중 적어도 어느 하나에 전기적으로 상호 연결될 수 있다. 이와 반면에, 제2 본딩 패드들(112)과 연결된 제2 금속 포스트들(150)은 상호 전기적으로 연결되지 않는다. 제2 금속 포스트들(150)은 가장자리 부분에 배치되어 제1 반도체 칩(130)이 패키지 기판(100) 방향으로 기울어지는 것을 억제하는 지지대 역할을 한다. The first metal posts 145 are formed to have a first thickness BH1 from the surface of the exposed top surface of the first chip pad portions 135. [ On the other hand, the second metal posts 150 are formed to have a second thickness BH2 from the surface of the exposed upper surface of the second chip pads 140. Where the second thickness BH2 of the second metal posts 150 is greater than the first thickness BH1 of the first metal posts 145. [ Accordingly, the second metal posts 150 can be inserted into the trenches T1 of the second bonding area B and connected to the second bonding pads 112, respectively. The first metal posts 145 connected to the first bonding pads 104 are electrically connected to the second wiring patterns 106a, 106b, and 106c through the via electrodes 108a, 108b, 108c, and 108d of the substrate body portion 102, 106c, and 106d, respectively. On the other hand, the second metal posts 150 connected to the second bonding pads 112 are not electrically connected to each other. The second metal posts 150 are disposed at the edge portions of the first metal posts 150 and serve as supports for preventing the first semiconductor chip 130 from tilting toward the package substrate 100.

제1 반도체 칩(130)의 상부에 제2 반도체 칩(160)이 배치된다. 제2 반도체 칩(160)은 제1 반도체 칩(130)과 상호 교차하게 정렬하여 배치된다. 제2 반도체 칩(160)은 제1 반도체 칩(130)과 동일한 크기를 가지게 구성될 수 있다. 제2 반도체 칩(160) 내에는 트랜지스터와 같은 액티브 소자들이 형성되어 있으며, 경우에 따라서는 커패시터, 레지스터 등과 같은 패시브 소자들도 형성될 수 있다. 제2 반도체 칩(160)은 액티브 소자들이 형성되어 있는 활성층일 수 있는 제1 전면부(160a) 및 제1 전면부(160a)와 대향하는 제2 후면부(160b)를 포함할 수 있다. 제2 반도체 칩(160)의 제1 전면부(160a) 상에는 복수 개의 칩 패드부들(165, 167)이 배치된다. 제2 반도체 칩(160)의 칩 패드부들(165, 167)은 제1 칩 패드부들(165) 및 제2 칩 패드부들(167)을 포함하여 구성된다. A second semiconductor chip 160 is disposed on the first semiconductor chip 130. The second semiconductor chip 160 is disposed in alignment with the first semiconductor chip 130 so as to cross each other. The second semiconductor chip 160 may have the same size as the first semiconductor chip 130. Active elements such as transistors are formed in the second semiconductor chip 160. In some cases, passive elements such as capacitors, resistors and the like may also be formed. The second semiconductor chip 160 may include a first front portion 160a and an second rear portion 160b opposite to the first front portion 160a. The first front portion 160a may be an active layer in which active elements are formed. A plurality of chip pads 165 and 167 are disposed on the first front surface portion 160a of the second semiconductor chip 160. The chip pads 165 and 167 of the second semiconductor chip 160 include first chip pads 165 and second chip pads 167.

제1 칩 패드부들(165)은 패키지 기판(100)의 제1 방향으로 제2 반도체 칩(160)의 중앙 부분에 1열을 이루어 배치되며, 인접하는 제1 칩 패드부들(165)은 상호 이격하여 배열될 수 있다. 제2 칩 패드부들(167)은 패키지 기판(100)의 제3 본딩 영역(C, 도 1 참조)에 대응하여 위치하도록 제2 반도체 칩(160)의 가장자리 부분에 배치되며, 인접하는 제2 칩 패드부들(167)은 상호 이격하여 배열될 수 있다. 제2 칩 패드부들(167)은 패키지 기판(100)의 제1 방향과 수직하는 방향인 제2 방향으로 가장자리를 따라 배치된다. 제2 칩 패드부들(167)은 패키지 기판(100)의 상호 마주보는 두 변에 1열을 이루어 배치될 수 있다. 이에 따라, 제2 반도체 칩(160)의 제1 전면부(160a) 상에 배치된 칩 패드부들(165, 167)은 평면 형상이 'I' 자 형상을 이루게 배치될 수 있다. The first chip pads 165 are arranged in a row at a central portion of the second semiconductor chip 160 in the first direction of the package substrate 100. The adjacent first chip pads 165 are spaced apart from each other . The second chip pads 167 are disposed at the edge portion of the second semiconductor chip 160 so as to be positioned in correspondence with the third bonding region C of the package substrate 100 The pad portions 167 may be arranged apart from each other. The second chip pads 167 are disposed along the edge in a second direction perpendicular to the first direction of the package substrate 100. The second chip pads 167 may be arranged in a row on two opposing sides of the package substrate 100 facing each other. Accordingly, the chip pads 165 and 167 disposed on the first front surface portion 160a of the second semiconductor chip 160 may be arranged to have an I-shaped planar shape.

제2 반도체 칩(160)은 금속 포스트들(170, 172)을 통해 패키지 기판(100)과 전기적으로 연결된다. 제2 반도체 칩(160)의 금속 포스트들(170, 172)은 기둥 형상을 가지며, 구리(Cu)를 포함하여 구성될 수 있다. 금속 포스트들(170, 172)은 제3 금속 포스트들(170)과, 제4 금속 포스트들(172)을 포함한다. 제3 금속 포스트들(170)의 일 단부는 각각 제1 칩 패드부들(165)의 상부면에 접속되고 타 단부는 제1 반도체 칩(130)의 제2 후면부(160b) 상에 접촉하도록 제1 외부 접속 단자들(175)을 매개로 배치된다. 제4 금속 포스트들(172)의 일 단부는 각각 제2 칩 패드부들(167)의 상부면에 접속되고, 타 단부는 제2 외부 접속 단자들(177)에 접속된다. The second semiconductor chip 160 is electrically connected to the package substrate 100 through the metal posts 170 and 172. The metal posts 170 and 172 of the second semiconductor chip 160 have a columnar shape and may include copper (Cu). The metal posts 170 and 172 include third metal posts 170 and fourth metal posts 172. One end of each of the third metal posts 170 is connected to the upper surface of the first chip pad portions 165 and the other end of the third metal posts 170 is connected to the second rear surface portion 160b of the first semiconductor chip 130, And is disposed via external connection terminals 175. One end of the fourth metal posts 172 is connected to the upper surface of the second chip pad portions 167, respectively, and the other end is connected to the second external connection terminals 177.

도 7을 참조하면, 제3 금속 포스트들(170)은 제1 칩 패드부들(165)의 노출된 상부면의 표면으로부터 제1 두께(BH3)를 가지게 형성된다. 제4 금속 포스트들(172)은 제2 칩 패드부들(167)의 노출된 상부면의 표면으로부터 제2 두께(BH4)를 가지게 형성된다. 여기서 제4 금속 포스트들(172)의 제2 두께(BH4)는 제3 금속 포스트들(170)의 제1 두께(BH3)보다 크다. Referring to FIG. 7, the third metal posts 170 are formed to have a first thickness BH3 from the surface of the exposed upper surface of the first chip pads portions 165. Referring to FIG. The fourth metal posts 172 are formed to have a second thickness BH4 from the surface of the exposed upper surface of the second chip pad portions 167. [ Where the second thickness BH4 of the fourth metal posts 172 is greater than the first thickness BH3 of the third metal posts 170. [

제4 금속 포스트들(172)과 접속된 제2 외부 접속 단자들(177)은 패키지 기판(100)의 제3 본딩 패드들(125) 상의 제3 외부 접속 단자들(180)과 접촉하여 전기적으로 연결된다. 제3 외부 접속 단자들(180)은 예를 들어, 솔더 볼을 포함할 수 있다. 제3 외부 접속 단자들(180)은 제3 본딩 패드(125)의 상부면으로부터 소정 높이(SH)만큼 돌출하게 형성된다. 제2 반도체 칩(160)의 제3 금속 포스트들(170)은 제1 반도체 칩(130)의 제1 금속 포스트들(145)과 동일한 두께를 가지고, 제2 반도체 칩(160)의 제4 금속 포스트들(172)은 제1 반도체 칩(130)의 제2 금속 포스트들(150)과 동일한 두께를 가지게 형성된다. 이에 따라, 제3 외부 접속 단자들(180)이 돌출된 높이(SH)는 제4 금속 포스트들(172)과 접촉할 수 있을 정도의 두께를 가지게 돌출된다. 제4 금속 포스트들(172)은 제3 외부 접속 단자들(180)을 통해 패키지 기판(100)의 제3 본딩 패드들(125)과 전기적으로 연결되고, 내부 배선 패턴들 및 비아 전극을 통해 제2 배선패턴들(106d)로 연결된다. 이에 따라, 제2 반도체 칩(160)은 제4 금속 포스트들(172)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 이와 반면에, 제3 금속 포스트들(170)은 제1 반도체 칩(130) 또는 패키지 기판(100)과 전기적으로 연결되지 않는다. 제3 금속 포스트들(170)은 인접하는 제4 금속 포스트들(172) 사이에 배치되어 제2 반도체 칩(160)이 눌리는 것을 방지하는 역할을 한다. The second external connection terminals 177 connected to the fourth metal posts 172 come into contact with the third external connection terminals 180 on the third bonding pads 125 of the package substrate 100 and electrically . The third external connection terminals 180 may include, for example, a solder ball. The third external connection terminals 180 are formed to protrude from the upper surface of the third bonding pad 125 by a predetermined height SH. The third metal posts 170 of the second semiconductor chip 160 have the same thickness as the first metal posts 145 of the first semiconductor chip 130 and the fourth metal posts 170 of the second semiconductor chip 160 have the same thickness, The posts 172 are formed to have the same thickness as the second metal posts 150 of the first semiconductor chip 130. Accordingly, the height (SH) at which the third external connection terminals 180 are protruded has a thickness enough to contact with the fourth metal posts 172. The fourth metal posts 172 are electrically connected to the third bonding pads 125 of the package substrate 100 through the third external connection terminals 180 and electrically connected to the second wiring pattern via the internal wiring patterns and via- 2 wiring patterns 106d. Accordingly, the second semiconductor chip 160 can be electrically connected to the package substrate 100 through the fourth metal posts 172. [ On the other hand, the third metal posts 170 are not electrically connected to the first semiconductor chip 130 or the package substrate 100. The third metal posts 170 are disposed between the adjacent fourth metal posts 172 to prevent the second semiconductor chip 160 from being pressed.

100 : 패키지 기판 102 : 기판 바디부
120a : 제1 패시베이션층 120b : 제2 패시베이션층
A : 제1 본딩 영역 B : 제2 본딩 영역
C : 제3 본딩 영역 130 : 제1 반도체 칩
160 : 제2 반도체 칩 145 : 제1 금속 포스트
150 : 제2 금속 포스트 170 : 제3 금속 포스트
172 : 제4 금속 포스트100: package substrate 102: substrate body part
120a: first passivation layer 120b: second passivation layer
A: first bonding area B: second bonding area
C: third bonding area 130: first semiconductor chip
160: second semiconductor chip 145: first metal post
150: second metal post 170: third metal post
172: fourth metal post

Claims (19)

패키지 기판;
상기 패키지 기판의 제1 면 상에 배치되는 제1 배선패턴들;
상기 패키지 기판의 제1 면 상에 배치되며 상기 제1 배선패턴들 가운데 제1 본딩 영역에서 노출되는 제1 배선 패턴 상에 배치되는 제1 본딩 패드들;
상기 패키지 기판의 내부에 배치되는 내부 배선패턴들;
상기 내부 배선패턴들 가운데 최외곽부의 제2 본딩 영역에서 노출되는 내부 배선 패턴 상에 배치되는 제2 본딩 패드들;
상기 패키지 기판의 제1 면 상에 배치되며 상기 제1 배선패턴들 가운데 최외곽부의 제3 본딩 영역에서 노출되는 제1 배선 패턴 상에 배치되는 제3 본딩 패드들;
상기 패키지 기판 상에 상호 간에 교차되게 정렬하여 적층되는 제1 반도체 칩 및 제2 반도체 칩;
상기 제1 반도체 칩의 제1 칩 패드부들과 상기 제1 본딩 패드들을 각각 연결하는 제1 금속 포스트;
상기 제1 반도체 칩의 제2 칩 패드부들과 상기 제2 본딩 패드들을 각각 연결하는 제2 금속 포스트;
일 단부는 상기 제2 반도체 칩의 제1 칩 패드부들과 접속하고 타 단부는 상기 제1 반도체 칩의 후면부에 접촉하는 제3 금속 포스트; 및
상기 제2 반도체 칩의 제2 칩 패드부들과 상기 제3 본딩 패드들을 각각 연결하는 제4 금속 포스트를 포함하는 반도체 패키지.A package substrate;
First wiring patterns disposed on a first surface of the package substrate;
First bonding pads disposed on a first surface of the package substrate and disposed on a first wiring pattern exposed in a first bonding region of the first wiring patterns;
Internal wiring patterns disposed inside the package substrate;
Second bonding pads disposed on an internal wiring pattern exposed in a second bonding area of an outermost part of the internal wiring patterns;
Third bonding pads disposed on a first wiring pattern disposed on a first surface of the package substrate and exposed in a third bonding region of an outermost portion of the first wiring patterns;
A first semiconductor chip and a second semiconductor chip stacked on the package substrate so as to be aligned with each other;
A first metal post connecting the first chip pads of the first semiconductor chip to the first bonding pads;
A second metal post connecting the second chip pads of the first semiconductor chip and the second bonding pads, respectively;
A third metal post having one end connected to the first chip pad portions of the second semiconductor chip and the other end contacting the rear portion of the first semiconductor chip; And
And a fourth metal post connecting the second chip pads of the second semiconductor chip and the third bonding pads, respectively. 제1항에 있어서,
상기 제1 본딩 패드들은 상기 패키지 기판의 중앙 부분에 일렬로 배열된 반도체 패키지.The method according to claim 1,
Wherein the first bonding pads are arranged in a line in a central portion of the package substrate. 제1항에 있어서,
상기 제2 본딩 패드들은 상기 패키지 기판의 제1 방향으로 상호 마주보는 변을 따라 가장자리 부분에 배열되고, 상기 제3 본딩 패드들은 상기 제1 방향과 수직 방향인 제2 방향으로 상호 마주보는 변을 따라 가장자리 부분에 배열된 반도체 패키지.The method according to claim 1,
The second bonding pads are arranged at edge portions along mutually facing sides in the first direction of the package substrate and the third bonding pads are arranged along the sides facing each other in the second direction perpendicular to the first direction A semiconductor package arranged on an edge portion. 제1항에 있어서,
상기 제2 본딩 패드들은 상기 제1 본딩 패드들로부터 양측 방향으로 각각 소정 간격만큼 이격하여 배치된 반도체 패키지.The method according to claim 1,
And the second bonding pads are spaced apart from each other by a predetermined distance in both lateral directions from the first bonding pads. 제1항에 있어서, 상기 패키지 기판은,
상기 패키지 기판의 제1 면 상에 배치되는 제1 배선패턴들 중 적어도 어느 하나와 연결되고 상기 패키지 기판의 제2 면 상에 배치되는 제2 배선패턴들을 더 포함하는 반도체 패키지.The package substrate according to claim 1,
And second wiring patterns connected to at least any one of the first wiring patterns disposed on the first surface of the package substrate and disposed on the second surface of the package substrate. 제1항에 있어서,
상기 내부 배선패턴들은 하나 이상의 비아 전극들을 통해 상기 제1 본딩 패드, 제2 본딩 패드 또는 제3 본딩 패드와 연결되는 반도체 패키지.The method according to claim 1,
Wherein the internal wiring patterns are connected to the first bonding pad, the second bonding pad, or the third bonding pad through one or more via-electrodes. 제1항에 있어서,
상기 패키지 기판은 상기 제2 본딩 패드들을 노출시키는 소정 깊이의 트렌치를 더 포함하는 반도체 패키지.The method according to claim 1,
Wherein the package substrate further comprises a trench of a predetermined depth to expose the second bonding pads. 제7항에 있어서,
상기 트렌치는 상기 내부 배선패턴들 각각의 하부면이 배치된 위치와 동일한 위치에 바닥면이 배치하는 깊이를 가지는 반도체 패키지.8. The method of claim 7,
Wherein the trench has a depth at which the bottom surface is disposed at the same position as the bottom surface of each of the internal wiring patterns. 제1항에 있어서,
상기 제1 반도체 칩 및 제2 반도체 칩은, 상부에 위치하는 상기 제2 반도체 칩은 하부에 위치하는 상기 제1 반도체 칩의 가장자리 부분을 노출시키는 반도체 패키지.The method according to claim 1,
Wherein the first semiconductor chip and the second semiconductor chip expose edge portions of the first semiconductor chip located below the second semiconductor chip located on the upper side. 제1항에 있어서,
상기 제2 반도체 칩은, 가장자리 부분이 상기 패키지 기판의 제1 방향으로 돌출된 오버행부를 포함하는 반도체 패키지.The method according to claim 1,
Wherein the second semiconductor chip includes an overhang portion whose edge portion protrudes in a first direction of the package substrate. 제1항에 있어서, 제1 반도체 칩은,
상기 패키지 기판의 제1 본딩 영역과 마주보는 위치에 배치된 제1 칩 패드부들; 및
상기 패키지 기판의 제2 본딩 영역과 마주보는 위치에 배치된 제2 칩 패드부들로 구성된 칩 패드부들을 포함하는 반도체 패키지.2. The semiconductor device according to claim 1,
First chip pad portions disposed at a position facing the first bonding region of the package substrate; And
And chip pad portions composed of second chip pad portions disposed at a position facing the second bonding region of the package substrate. 제11항에 있어서,
상기 칩 패드부들은 I 자 평면 형상으로 배치된 반도체 패키지.12. The method of claim 11,
Wherein the chip pads are arranged in an I-plane shape. 제1항에 있어서,
상기 제2 금속 포스트는 상기 제1 금속 포스트보다 더 두꺼운 두께를 가지게 형성된 반도체 패키지.The method according to claim 1,
Wherein the second metal posts have a greater thickness than the first metal posts. 제1항에 있어서, 제2 반도체 칩은,
상기 패키지 기판의 제1 본딩 영역과 대응하는 위치에 배치된 제1 칩 패드부들; 및
상기 패키지 기판의 제3 본딩 영역과 마주보는 위치에 배치된 제2 칩 패드부들로 구성된 칩 패드부들을 포함하는 반도체 패키지.The semiconductor device according to claim 1,
First chip pad portions disposed at positions corresponding to a first bonding region of the package substrate; And
And chip pad portions composed of second chip pad portions disposed at a position facing the third bonding region of the package substrate. 제14항에 있어서,
상기 칩 패드부들은 I 자 평면 형상으로 배치된 반도체 패키지.15. The method of claim 14,
Wherein the chip pads are arranged in an I-plane shape. 제1항에 있어서,
상기 제4 금속 포스트는 상기 제3 금속 포스트보다 더 두꺼운 두께를 가지게 형성된 반도체 패키지.The method according to claim 1,
Wherein the fourth metal post has a thickness greater than that of the third metal post. 제1항에 있어서,
상기 제1 반도체 칩의 제1 금속 포스트는 상기 제2 반도체 칩의 제3 금속 포스트와 동일한 두께를 가지고, 상기 제1 반도체 칩의 제2 금속 포스트는 상기 제2 반도체 칩의 제4 금속 포스트와 동일한 두께를 가지게 형성된 반도체 패키지.The method according to claim 1,
The first metal posts of the first semiconductor chip have the same thickness as the third metal posts of the second semiconductor chip and the second metal posts of the first semiconductor chip are the same as the fourth metal posts of the second semiconductor chip The semiconductor package being formed to have a thickness. 제1항에 있어서,
상기 제3 본딩 패드들은 상기 제3 본딩 패드의 상부면으로부터 소정 높이만큼 돌출하여 상기 제4 금속 포스트와 접촉하는 외부 접속 단자를 더 포함하여 형성된 반도체 패키지.The method according to claim 1,
Wherein the third bonding pads further include an external connection terminal protruding from the upper surface of the third bonding pad by a predetermined height to contact the fourth metal post. 제18항에 있어서,
상기 외부 접속 단자는 솔더 볼을 포함하는 반도체 패키지.19. The method of claim 18,
And the external connection terminal includes a solder ball.
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