KR20160141024A - 실리콘 다면체 상에 형성된 발광다이오드 및 이의 제조방법 - Google Patents

실리콘 다면체 상에 형성된 발광다이오드 및 이의 제조방법 Download PDF

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Abstract

발광다이오드 및 이의 제조방법을 제공한다. 상기 발광다이오드는 측벽들에 {111}면들이 노출된 다면체인 다수의 철부들과 이들에 의해 정의된 요부들을 포함하는 실리콘 기판을 포함한다. 상기 철부들 상에 버퍼층이 배치된다. 상기 버퍼층 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층이 차례로 배치된다. 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극이 배치된다. 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극이 배치된다.

Description

실리콘 다면체 상에 형성된 발광다이오드 및 이의 제조방법 {Light emitting diode formed on silicon polyhedron and method for fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 발광다이오드에 관한 것이다.
발광다이오드는 n형 반도체층, p형 반도체층, 및 상기 n형 및 p형 반도체층들 사이에 위치하는 활성층을 구비하는 소자로서, 상기 n형 및 p형 반도체층들에 순방향 전계가 인가되었을 때 상기 활성층 내로 전자와 정공이 주입되고, 상기 활성층 내로 주입된 전자와 정공이 재결합하면서 광을 방출한다.
이러한 발광다이오드는 현재 사파이어 기판 상에 성장된 GaN 을 사용하여 형성하는 것이 일반적이다. 그러나, 사파이어 기판은 격자상수가 GaN 층과 다소 차이가 있어, 사파이어 기판 상에 형성된 GaN 층은 비교적 높은 전위밀도를 갖는 단점이 있다. 또한, 사파이어 기판은 열전도도가 낮아 발광다이오드로부터 발생하는 열을 충분히 방열시킬 수 없고, 또한 가격도 비싼 단점도 있다.
한편, 실리콘 기판은 열전도도가 높고, 가격도 싸며, 또한 대구경으로 생산되고 있어, 사파이어 기판에 대한 대안으로 떠오르고 있다.
그러나, 실리콘 기판 상에 형성된 GaN층의 결정품질은 향상될 필요가 있다.
본 발명이 해결하고자 하는 과제는 실리콘 기판 상에 결정품질이 높은 Ⅲ-Ⅴ족 화합물 반도체층을 형성하고, 이러한 Ⅲ-Ⅴ족 화합물 반도체층을 구비한 발광다이오드를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드를 제공한다. 상기 발광다이오드는 측벽들에 {111}면들이 노출된 다면체인 다수의 철부들과 이들에 의해 정의된 요부들을 포함하는 실리콘 기판을 포함한다. 상기 철부들 상에 버퍼층이 배치된다. 상기 버퍼층 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층이 차례로 배치된다. 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극이 배치된다. 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극이 배치된다.
상기 버퍼층, 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 Ⅲ-Ⅴ족 화합물 반도체층들일 수 있다.
상기 버퍼층은 다수의 철부들을 연속적으로 덮을 수 있다. 이를 위해, 상기 버퍼층의 두께, 상기 요부들의 바닥면의 폭, 및 상기 철부들의 상부면의 폭은 다음 수학식들을 만족할 수 있다.
b < 2a×sinθ
c < a×cos2θ
나아가, 상기 버퍼층의 두께와 상기 철부들의 상부면의 폭은 다음 수학식을 만족할 수 있다.
c < a×(1-sinθ)
상기 수학식들에서, a는 상기 버퍼층의 두께이고, b는 상기 요부의 바닥면의 폭이고, c는 상기 철부의 상부면의 폭이고, θ는 상기 요부의 바닥면과 상기 철부의 측벽이 이루는 각이다.
상기 버퍼층은 제1 버퍼층이고, 상기 제1 버퍼층 상에 배치된 반사층 및 상기 반사층 상에 배치된 제2 버퍼층을 더 포함하고, 상기 제1 도전형 반도체층은 상기 제2 버퍼층 상에 배치될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 발광다이오드의 제조방법을 제공한다. 먼저, (100)면이 상부에 노출된 실리콘 기판을 제공한다. 상기 실리콘 기판 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 마스크로 하여 상기 실리콘 기판의 (100)면을 우선적으로 식각하여, 상기 실리콘 기판 내에 측벽들에 {111}면들이 노출된 다면체인 다수의 철부들과 이들에 의해 정의된 요부들을 형성한다. 상기 철부들 상에 버퍼층을 형성한다. 상기 버퍼층 상에 차례로 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 형성한다. 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극을 형성한다. 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 형성한다.
상기 실리콘 기판은, 실리콘 템플레이트 상에 다공성 실리콘 분리층을 형성하고, 상기 다공성 실리콘 분리층 상에 실리콘 에피층을 형성하여 제공할 수 있다. 이 경우, 상기 마스크는 상기 실리콘 에피층 상에 형성될 수 있다. 상기 제2 전극을 형성한 후, 상기 다공성 실리콘 분리층을 따라 상기 실리콘 템플레이트를 분리해낼 수 있다.
상술한 바와 같이 본 발명에 따르면, 철부들의 측벽들에 노출된 {111}면상에 발광다이오드가 형성됨에 따라, 이들의 결정품질이 우수해질 수 있다. 또한, 철부는 하부 폭에 비해 상부 폭이 좁은 다면체의 형태를 가지므로, 이의 상부에 형성된 발광다이오드는 다면체의 구조적 특징으로 인해 광추출효율이 향상될 수 있다.
본 발명의 효과는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 발광다이오드를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 2a 및 도 2b는 상기 발광다이오드 제조 방법 중 일부를 순차적으로 나타낸 사시도들이다.
도 3은 상기 발광다이오드 제조 방법 중 일부를 자세하게 나타낸 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 발광다이오드를 제조하는 방법을 순차적으로 나타낸 단면도들이다. 도 2a 및 도 2b는 상기 발광다이오드 제조 방법 중 일부를 순차적으로 나타낸 사시도들이다. 또한, 도 3은 상기 발광다이오드 제조 방법 중 일부를 자세하게 나타낸 단면도이다.
도 1a를 참조하면, 실리콘 템플레이트(silicon template, 100)를 제공할 수 있다. 상기 실리콘 템플레이트(100)는 <100> 방향으로 성장된 결정성 기판으로서, 상부에 {100}면이 노출될 수 있다.
상기 실리콘 템플레이트(100) 상에 분리층(SL)을 형성할 수 있다. 상기 분리층(SL)은 상기 실리콘 템플레이트(100)를 전기화학적으로 식각하여 형성할 수도 있다. 상기 분리층(SL)은 다공성 분리층들(103, 105), 구체적으로 차례로 적층된 고 다공성 분리층(103)과 저 다공성 분리층(105)을 구비할 수 있다. 이러한 다공성 분리층은, 상기 실리콘 템플레이트(100)을 HF 산용액 내에 침지시킨 후 상기 실리콘 템플레이트(100)에 전류를 흘려주면 실리콘이 식각되어 나오면서 상기 실리콘 템플레이트(100)의 표면 내에 기공이 형성되는 점을 이용하여, 형성할 수 있다. 이러한 기공의 크기는 흘려주는 전류의 세기, 전기화학적 식각 시간, HF의 농도에 의존하는데, 이러한 파라미터들의 조절을 통해 고 다공성 분리층(103)과 저 다공성 분리층(105)을 형성할 수 있다. 일 예로서, 실리콘 템플레이트(100)에 흘려주는 전류를 약하게 하였다가 높이면, 저 다공성 분리층(105)과 그 하부의 고 다공성 분리층(103)이 형성될 수 있다. 그러나, 이에 한정되지 않고, 상기 분리층(SL)은 레이저 리프트 오프(laser lift-off, LLO)법에 의해 제거가능한 층, 일 예로서, AlxGa1-xN(0<x<1)층일수도 있다.
도 1b를 참조하면, 상기 분리층(SL) 상에 실리콘 에피층(107)을 형성할 수 있다. 상기 실리콘 에피층(107)을 형성하기 전에, 상기 분리층(SL)을 수소 어닐링할 수 있다. 이 때, 수소 어닐링은 수소 분위기에서의 열 어닐링(thermal annealing)을 의미할 수 있다. 이러한 수소 어닐링으로 인해 상기 저 다공성 분리층(105) 내에 형성된 기공의 입구가 닫힐 수도 있다.
상기 실리콘 에피층(107) 또한 <100> 방향으로 우선성장되어, 최상부면에 (100)면이 노출될 수 있다. 상기 실리콘 에피층(107)을 형성하는 것은 금속 유기 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 수행될 수 있다.
상기 실리콘 템플레이트(100) 상에 상기 분리층(SL)과 상기 실리콘 에피층(107)이 형성된 결과물을 실리콘 기판(SS)이라고 명명할 수 있다. 한편, 상기 실리콘 에피층(107)과 상기 분리층(SL)을 형성하지 않은 상태에서, 상기 실리콘 템플레이트(100) 자체를 실리콘 기판으로 하여 후술하는 절차를 수행할 수도 있다.
도 1b 및 도 2a를 참조하면, 상기 실리콘 기판(SS) 구체적으로는 상기 실리콘 에피층(107) 상에 마스크 패턴(M)을 형성할 수 있다. 상기 마스크 패턴(M)은 포토레지스트 패턴 또는 하드 마스크 패턴일 수 있다. 상기 하드 마스크 패턴은 실리콘 산화막 패턴, 실리콘 질화막 패턴, 또는 알루미늄 산화막 패턴일 수 있다.
도 1c 및 도 2b를 참조하면, 상기 마스크 패턴(M)을 식각마스크로 하여, 상기 실리콘 기판(SS) 구체적으로, 실리콘 에피층(107)을 이방성 식각할 수 있다. 일 예로서, 상기 실리콘 에피층(107)의 (100) 면을 우선적으로 나아가 선택적으로 식각하는 식각용액을 사용하여 상기 실리콘 에피층(107)을 이방성 식각할 수 있다. 구체적으로, 상기 실리콘 에피층(107)을 KOH 용액, 더 구체적으로 약 45vol.%의 KOH/IPA(isopropyl alcohol) 혼합용액을 사용하여 식각할 수 있다. 그 결과, 상기 실리콘 에피층(107) 내에 다수의 요부들(107b)이 형성되고, 또한 상기 다수의 요부들(107b) 사이에 이들에 의해 정의된 다수의 철부들(107a)가 형성될 수 있다.
상기 요부들(107b)의 내벽들 즉, 상기 철부들(107a)의 측벽들에는 {111}면이 노출될 수 있다. 한편, 상기 요부들(107b)의 바닥면에는 {100} 면이 노출될 수 있고, 상기 철부들(107a)의 상부면에는 {100} 면이 잔존할 수 있다. 그러나, 이에 한정되지 않고 상술한 식각 시간을 길게 하는 경우 상기 요부들(107b)의 바닥면에 노출된 {100}면 또는 상기 철부들(107a)의 상부면에 잔존하는 {100}면은 제거될 수 있다. 상기 철부들(107a)는 실리콘 다면체로서 (잘린) 피라미드 구조체일 수 있고, 상기 요부들(107b)는 (잘린) 역 피라미드 구조체일 수 있다.
도 1d를 참조하면, 상기 마스크 패턴(M)을 제거한 후, 상기 철부들(107a) 상에 Ⅲ-Ⅴ족 화합물 반도체층을 에피택셜하게 성장시켜 제1 버퍼층(110)을 형성할 수 있다. 상기 제1 버퍼층(110)은 AlxGa1-xN(0≤x≤1)층일 수 있다.
상기 요부들(107b)의 내벽들 즉, 상기 철부들(107a)의 측벽들에는 {111}면이 노출되는데, 이러한 실리콘 결정의 {111}면은 Ⅲ-Ⅴ족 화합물 반도체의 {0001}면과 원자배열이 비슷할 수 있다. 따라서, Ⅲ-Ⅴ족 화합물 반도체인 상기 제1 버퍼층(110)은, 상기 요부들(107b)의 바닥면에 노출된 {100} 면과 상기 철부들(107a)의 상부면에 노출된 {100} 면보다는, {111}면들인 상기 철부들(107a)의 측벽들 상에 주로 형성될 수 있으며, 또한 결정품질이 우수해질 수 있다. 상기 제1 버퍼층(110)은 다수의 철부들(107a)을 덮을 수 있도록 연속적으로 형성될 수 있다.
도 3을 참조하면, 상기 제1 버퍼층(110)이 다수의 철부들(107a)을 덮을 수 있도록 연속적으로 형성되기 위해서, 상기 철부들(107a)의 측벽들로부터 성장한 제1 버퍼층(110)이 상기 요부들(107b)의 바닥면 상에서 서로 만나고 상기 철부들(107a)의 상부면 상에서 서로 만날 수 있다.
이를 만족하기 위해, 상기 제1 버퍼층(110)의 두께(a)는 상기 요부들(107b)의 바닥면의 폭(b)과 상기 철부들(107a)의 상부면의 폭(c)과 함께 다음과 같은 관계를 만족할 수 있다.
b < 2a×sinθ (θ는 요부의 바닥면과 철부의 측벽이 이루는 각)
c < a×cos2θ (θ는 요부의 바닥면과 철부의 측벽이 이루는 각)
상기 수학식들은 에피 성장 시에 두께 a를 갖는 버퍼층이 등각 성장(conformal growth)를 한다는 가정 하에서 성립할 수 있다.
이에 더하여, 철부(107a)의 상부면에서 제1 버퍼층(110)이 충분히 만나기 위해서는 철부(107a)의 상부면의 폭(c)은 다음 수학식을 만족할 수 있다.
c < a×(1-sinθ)
요부의 바닥면이 {100}면이고 철부의 측벽이 {111}면인 것을 고려하면, θ는 54.7°일 수 있다.
이 경우, 상기 요부들(107b)의 바닥면 그리고 상기 철부들(107a)의 상부면 상에서 서로 연결된 제1 버퍼층(110)의 하부에는 보이드(void, 110a)가 형성될 수도 있다. 그러나, 상기 요부들(107b)의 바닥면 또는 상기 철부들(107a)의 상부면이 충분히 좁은 경우에는 보이드가 형성되지 않을 수도 있다.
다시 도 1d를 참조하면, 상기 제1 버퍼층(110) 상에 반사층(115)을 형성할 수 있다. 상기 반사층(115)은 후술하는 Ⅲ-Ⅴ족 화합물 반도체층인 활성층을 포함한 소자층에 비해 굴절율이 낮은 실리콘 질화막 일 예로서, Si3N4층일 수 있다. 이 경우, 상기 활성층에서 나온 광은 상기 반사층(115)에서 전반사될 수 있어 광방출 효율이 향상될 수 있다. 그러나, 이에 한정되지 않고 상기 반사층(115)은 DBR(distributed Bragg reflection) 또는 ODR(omni-directional reflection)층일 수도 있다.
이와 더불어서, 상기 제1 버퍼층(110)에 비해 상기 보이드(110a) 내의 공기는 굴절율이 낮으므로, 상기 활성층에서 나온 광은 또한 상기 제1 버퍼층(110)과 상기 보이드(110a) 사이의 계면에서 전반사 될 수 있어 광방출 효율이 또한 향상될 수 있다.
상기 반사층(115) 상에 제2 버퍼층(117)을 형성할 수 있다. 상기 제2 버퍼층(117) 또한 AlxGa1-xN(0≤x≤1)층일 수 있다.
상기 제2 버퍼층(117) 상에 소자층을 형성할 수 있다. 상기 소자층은 차례로 적층된 제1 도전형 반도체층(121), 활성층(123), 및 제2 도전형 반도체층(125)일 수 있다. 제1 도전형 반도체층(121), 활성층(123), 및 제2 도전형 반도체층(125)은 일 예로서, 화합물 반도체층들, 구체적으로 Ⅲ-Ⅴ 화합물 반도체층들, 더 구체적으로 질화물계 반도체층들을 형성할 수 있다. Ⅲ-Ⅴ 화합물 반도체층들은 일 예로서, GaAlAs계, AlGaIn계, AlGaInP계, AlGaInPAs계, GaN계 반도체층들일 수 있다.
상기 제1 도전형 반도체층(121)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제1 도전형 반도체층(121)은 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)층에 n형 도펀트인 Si가 도핑된 층일 수 있다. 상기 활성층(123)은 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 일 예로서, 상기 활성층(123)은 InGaN층 또는 AlGaN층의 단일 양자 우물 구조, 또는 InGaN/GaN, AlGaN/(In)GaN, 또는 InAlGaN/(In)GaN의 다층구조인 다중 양자 우물 구조를 가질 수 있다. 상기 제2 도전형 반도체층(125)은 p형 도펀트가 도핑된 반도체층일 수 있다. 일 예로서, 상기 제2 도전형 반도체층(125)은 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)층에 p형 도펀드로서 Mg 또는 Zn가 도핑된 층일 수 있다.
상기 버퍼층들(110, 117), 상기 반사층(115), 제1 도전형 반도체층(121), 상기 활성층(123), 및 상기 제2 도전형 반도체층(125)들의 각각은 상기 철부(107a) 상에 컨포말(conformal)하게 형성될 수 있다. 또한, 이들 각각의 두께뿐 아니라, 이들의 두께의 합은 상기 철부(107a)의 높이에 비해 낮을 수 있다. 그 결과, 이들 층들이 형성된 뒤 결과물의 형상은 상기 철부(107a)의 형상과 유사할 수 있다.
상기 버퍼층들(110, 117), 상기 반사층(115), 제1 도전형 반도체층(121), 상기 활성층(123), 및 상기 제2 도전형 반도체층(125)은 금속 유기 화학 증착법(MOCVD), 화학 기상 증착법(CVD), 플라즈마 화학 기상 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 에피택시얼하게 형성될 수 있다.
도 1e를 참조하면, 다수의 철부들(107a)들 중 일부의 철부(107a) 상에 형성된 상기 활성층(123)과 상기 제2 도전형 반도체층(125)을 식각하여 제1 도전형 반도체층(121)을 노출시킬 수 있다.
이 후, 상기 노출된 제1 도전형 반도체층(121) 상에 제1 전극(131)을 형성할 수 있다. 상기 제1 전극(131)은 금속전극일 수 있다. 한편, 제2 도전형 반도체층(125) 상에 제2 전극(135)을 형성할 수 있다. 상기 제2 전극(135)은 광투과성 전극 일 예로서, 탄소나노튜브층, 그래핀층, 투명전도성산화물층 또는 금속층일 수 있다. 상기 전극들은 코팅, 열증착, 전자빔 증착, 또는 스퍼터링법을 사용하여 형성할 수 있다.
도 1f를 참조하면, 상기 전극들(131, 135) 및 소자층이 형성된 철부들(107a) 상에 캐리어층(미도시)을 형성한 후, 이들을 리프트 오프시켜 상기 분리층(SL) 구체적으로는 상기 고 다공성 분리층(103)을 따라 상기 실리콘 템플레이트(100)를 분리해낼 수 있다. 상기 캐리어층은 프리프레그(prepreg)층일 수 있다.
이러한 발광다이오드에 순방향 전계가 인가되면, 상기 활성층(123) 내로 전자와 정공이 주입되고, 상기 활성층(123) 내로 주입된 전자와 정공이 재결합하면서 광을 방출할 수 있다. 이 때, 상부로 돌출된 철부(107a)로 인해 상기 활성층(123)의 표면적은 크게 향상될 수 있고, 하부 폭에 비해 상부 폭이 좁은 철부(107a)의 형태로 인해 철부(107a)의 상부 부분 상에 위치한 활성층(123)에서 방출된 광 뿐 아니라 하부 부분 상에 위치한 활성층(123)에서 방출된 광도 외부로 추출될 수 있으므로, 광추출효율이 크게 향상될 수 있다. 이와 더불어서, 철부(107a)의 측벽들 즉, {111}면들 상에 에피택셜하게 성장된 제1 도전형 반도체층(121), 활성층(123), 및 제2 도전형 반도체층(125)은 결함 밀도가 적어 결정품질이 향상될 수 있으므로, 광추출효율이 또한 향상될 수 있다.
한편, 철부(107a)의 하부 폭에 비해 상부 폭이 좁은 형태는 순방향 전계를 철부(107a)의 상부로 집중시킬 수 있어, 하부 부분 상에 위치한 활성층(123)에서 방출된 광에 비해 상부 부분 상에 위치한 활성층(123)에서 방출된 광의 양을 증가시킬 수 있다. 이에 따라 광이 정면으로 집중되는 효과가 있을 수 있다.
이와 더불어서, 발광다이오드에 걸어주는 전압의 변화만으로도 다양한 색상의 빛을 구현해 낼 수 있을 것으로 기대된다. 이는 철부(107a)의 구조적 특징에 의해 전류경로(current path)와 등전위면(equipotentioal plane)이 변화하면서 인가되는 전계에 따라 다양한 발광색이 구현될 수 있기 때문이다. 이는 평면상의 발광다이오드에서는 구현하기 힘들다.
또한, 상기 제1 버퍼층(110)을 상기 다수의 철부들(107a) 상에 연속적으로 형성함에 따라, 그 상부의 상기 반사층(115), 상기 제2 버퍼층(117), 제1 도전형 반도체층(121), 상기 활성층(123), 및 상기 제2 도전형 반도체층(125) 또한 연속적으로 형성할 수 있다. 이 경우, 도시된 바와 같이 전극을 일부 철부(107a) 상에 형성하더라도, 다수의 철부들(107a)에 걸쳐 하나의 단위 발광다이오드가 형성될 수 있다.
이상 본 발명을 바람직한 특정 실시예를 참조하여 설명했지만, 본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (15)

  1. 측벽들에 {111}면들이 노출된 다면체인 다수의 철부들과 이들에 의해 정의된 요부들을 포함하는 실리콘 기판;
    상기 철부들 상에 배치된 버퍼층;
    상기 버퍼층 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층;
    상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 및
    상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 구비하는 발광다이오드.
  2. 제1항에 있어서,
    상기 버퍼층, 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 Ⅲ-Ⅴ족 화합물 반도체층들인 발광다이오드.
  3. 제1항에 있어서,
    상기 버퍼층은 다수의 철부들을 연속적으로 덮는 발광다이오드.
  4. 제3항에 있어서,
    상기 버퍼층의 두께, 상기 요부들의 바닥면의 폭, 및 상기 철부들의 상부면의 폭은 다음 수학식들을 만족하는 발광다이오드:
    b < 2a×sinθ
    c < a×cos2θ
    상기 수학식들에서, a는 상기 버퍼층의 두께이고, b는 상기 요부의 바닥면의 폭이고, c는 상기 철부의 상부면의 폭이고, θ는 상기 요부의 바닥면과 상기 철부의 측벽이 이루는 각이다.
  5. 제4항에 있어서,
    상기 버퍼층의 두께와 상기 철부들의 상부면의 폭은 다음 수학식을 만족하는 발광다이오드:
    c < a×(1-sinθ)
    상기 수학식에서, a는 상기 버퍼층의 두께이고, c는 상기 철부의 상부면의 폭이고, θ는 상기 요부의 바닥면과 상기 철부의 측벽이 이루는 각이다.
  6. 제3항에 있어서,
    상기 요부들의 바닥면 그리고 상기 철부들의 상부면 상에서 서로 연결된 상기 버퍼층의 하부에 위치하는 보이드를 더 포함하는 발광다이오드.
  7. 제1항에 있어서,
    상기 버퍼층은 제1 버퍼층이고,
    상기 제1 버퍼층 상에 배치된 반사층 및 상기 반사층 상에 배치된 제2 버퍼층을 더 포함하고,
    상기 제1 도전형 반도체층은 상기 제2 버퍼층 상에 배치되는 발광다이오드.
  8. (100)면이 상부에 노출된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 하여 상기 실리콘 기판의 (100)면을 우선적으로 식각하여, 상기 실리콘 기판 내에 측벽들에 {111}면들이 노출된 다면체인 다수의 철부들과 이들에 의해 정의된 요부들을 형성하는 단계;
    상기 철부들 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 차례로 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 형성하는 단게;
    상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극을 형성하는 단계; 및
    상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 형성하는 단계를 포함하는 발광다이오드 제조방법.
  9. 제8항에 있어서,
    상기 버퍼층, 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 Ⅲ-Ⅴ족 화합물 반도체층들인 발광다이오드 제조방법.
  10. 제8항에 있어서,
    상기 버퍼층은 다수의 철부들을 연속적으로 덮는 발광다이오드 제조방법.
  11. 제10항에 있어서,
    상기 버퍼층의 두께, 상기 요부들의 바닥면의 폭, 및 상기 철부들의 상부면의 폭은 다음 수학식들을 만족하는 발광다이오드 제조방법:
    b < 2a×sinθ
    c < a×cos2θ
    상기 수학식들에서, a는 상기 버퍼층의 두께이고, b는 상기 요부의 바닥면의 폭이고, c는 상기 철부의 상부면의 폭이고, θ는 상기 요부의 바닥면과 상기 철부의 측벽이 이루는 각이다.
  12. 제11항에 있어서,
    상기 버퍼층의 두께와 상기 철부들의 상부면의 폭은 다음 수학식을 만족하는 발광다이오드 제조방법:
    c < a×(1-sinθ)
    상기 수학식에서, a는 상기 버퍼층의 두께이고, c는 상기 철부의 상부면의 폭이고, θ는 상기 요부의 바닥면과 상기 철부의 측벽이 이루는 각이다.
  13. 제10항에 있어서,
    상기 버퍼층을 형성하는 단계에서,
    상기 요부들의 바닥면 그리고 상기 철부들의 상부면 상에서 서로 연결된 상기 버퍼층의 하부에 보이드가 형성되는 발광다이오드 제조방법.
  14. 제8항에 있어서,
    상기 버퍼층은 제1 버퍼층이고,
    상기 제1 버퍼층 상에 반사층을 형성하는 단계, 및 상기 반사층 상에 제2 버퍼층을 형성하는 단계를 더 포함하고,
    상기 제1 도전형 반도체층은 상기 제2 버퍼층 상에 형성되는 발광다이오드 제조방법.
  15. 제8항에 있어서,
    상기 실리콘 기판을 제공하는 단계는
    실리콘 템플레이트 상에 다공성 실리콘 분리층을 형성하는 단계; 및
    상기 다공성 실리콘 분리층 상에 실리콘 에피층을 형성하는 단계를 포함하고,
    상기 마스크는 상기 실리콘 에피층 상에 형성되고,
    상기 제2 전극을 형성한 후, 상기 다공성 실리콘 분리층을 따라 상기 실리콘 템플레이트를 분리해내는 단계를 더 포함하는 발광다이오드 제조방법.
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