KR20160136562A - 태양 전지 - Google Patents

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Abstract

본 발명은 태양 전지에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 결정질 실리콘 재질을 함유하는 반도체 기판; 반도체 기판의 후면에 배치되며, 제1 도전성 타입의 불순물이 도핑되는 제1 도핑부; 반도체 기판의 후면에 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 도핑되는 제2 도핑부; 제1 도핑부에 접속되는 제1 전극; 및 제2 도핑부에 접속되는 제2 전극;을 포함하고, 제1 전극은 반도체 기판의 후면 영역 위에 면 형태로 형성되되, 제2 도핑부가 형성된 영역에 개구홀을 구비하는 제1 면전극을 포함하고, 제2 전극은 제1 면전극의 개구홀을 통해 제2 도핑부에 접속되고, 반도체 기판의 후면에서 제1 면전극과 중첩되되 이격된 면 형태로 형성되는 제2 면전극을 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체부에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 n형의 반도체부와 p형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결함으로써 전력을 얻는다.
이와 같은 태양 전지는 복수 개가 인터커넥터에 의해 서로 연결되어 모듈로 형성될 수 있다.
본 발명은 태양 전지를 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 결정질 실리콘 재질을 함유하는 반도체 기판; 반도체 기판의 후면에 배치되며, 제1 도전성 타입의 불순물이 도핑되는 제1 도핑부; 반도체 기판의 후면에 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 도핑되는 제2 도핑부; 제1 도핑부에 접속되는 제1 전극; 및 제2 도핑부에 접속되는 제2 전극;을 포함하고, 제1 전극은 반도체 기판의 후면 영역 위에 면 형태로 형성되되, 제2 도핑부가 형성된 영역에 개구홀을 구비하는 제1 면전극을 포함하고, 제2 전극은 제1 면전극의 개구홀을 통해 제2 도핑부에 접속되고, 반도체 기판의 후면에서 제1 면전극과 중첩되되 이격된 면 형태로 형성되는 제2 면전극을 포함한다.
여기서, 제1 전극은 제1 면전극과 제1 도핑부에 사이에 위치하는 제1 투명 전극을 더 포함하고, 제2 전극은 제2 면전극과 제2 도핑부 사이에 위치하는 제2 투명 전극을 더 포함할 수 있다.
여기서, 반도체 기판의 후면에서 보았을 때, 제1 면전극과 제1 투명 전극의 패턴은 서로 동일할 수 있다.
또한, 제1 도핑부는 일부 영역을 제외한 반도체 기판의 후면 영역에 전체적으로 형성되고, 제2 도핑부는 반도체 기판의 후면 영역 중 일부 영역에 형성될 수 있다.
이때, 제2 도핑부가 형성되는 일부 영역은 서로 이격된 복수 개의 영역을 포함하고, 복수 개의 일부 영역은 격자 형태로 배열될 수 있다.
또한, 제1 면전극은 복수의 태양 전지를 서로 전기적으로 연결하는 인터커넥터와 접속되기 위하여, 반도체 기판의 한 끝단에서 외부에 노출될 수 있다.
이때, 제2 면전극의 제1 방향으로의 길이는 제1 면전극의 제1 방향으로의 길이보다 짧을 수 있다.
또한, 제1 면전극과 제2 면전극 사이의 이격된 공간에는 절연층이 더 위치할 수 있다.
아울러, 반도체 기판의 후면 전체면과 제1 도핑부 및 제2 도핑부의 전면 사이에는 반도체 기판에서 생성된 캐리어(carrier)가 통과되는 터널층이 더 위치할 수 있다.
이때, 터널층은 SiOx(실리콘산화물), a-Si(비정질실리콘), 또는 SiC(실리콘카바이드) 중 적어도 하나를 포함하고, 터널층의 두께는 1nm ~ 3nm 사이일 수 있다.
여기서, 절연층의 두께는 터널층의 두께보다 두꺼울 수 있고, 절연층은 반도체층 또는 유전체층으로 형성될 수 있다.
일례로, 절연층은 a-SiOx(비정질 실리콘 산화물), a-SiNx(비정질 실리콘 질화물), a-SiCx(비정질 실리콘 카바이드), 또는 AlOx(알루미늄 산화물) 중 적어도 하나를 포함할 수 있다.
아울러, 절연층의 두께는 50nm ~ 200nm 사이일 수 있다.
또한, 제1, 2 투명 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), IWO(indium tungsten oxide) 또는 수소가 도핑된 IO:H(indium oxide) 중 적어도 하나를 포함할 수 있다.
이때, 제1, 2 투명 전극 각각의 두께는 10nm ~ 100nm 사이일 수 있다.
아울러, 제1, 2 면전극은 Al 또는 Cu 중 적어도 하나를 포함하고, 제1, 2 면전극 각각의 두께는 제1, 2 투명 전극의 각각의 두께보다 두꺼울 수 있다.
일례로, 제1, 2 면전극 각각의 두께는 100nm ~ 5um 사이일 수 있다.
본 발명의 일례에 따른 태양 전지는 제1, 2 전극이 제1 면전극과 제2 면전극의 2층 구조로 형성되어, 제1, 2 전극의 면저항 손실을 최소화하고, 제1, 2 면전극을 통해 인터커넥터와 접속할 수 있는 넓은 면을 확보하여, 인터커넥터의 연결을 용이하게 하여 태양 전지의 모듈화 공정을 단순화시킬 수 있다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 3은 본 발명에 따른 제1, 2 도핑층(121, 172)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV1-LV1의 단면을 절단하여 도시한 도이다.
도 4는 본 발명에 따른 제1, 2 투명 전극(141C, 142C)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV2-LV2의 단면을 절단하여 도시한 도이다.
도 5는 본 발명에 따른 제1 면전극(141L)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV3-LV3의 단면을 절단하여 도시한 도이다.
도 6은 본 발명에 따른 절연층(190)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV4-LV4의 단면을 절단하여 도시한 도이다.
도 7은 도 1 및 도 2에서, 반도체 기판(110)의 후면에 노출되는 제1, 2 면전극(141L, 142L)의 패턴의 일례를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
또한, 이하에서 어떤 두께나 길이가 실질적으로 동일하다는 의미는 오차 10% 이하인 경우를 의미한다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도로서, 도 1은 제1 전극(141)이 노출되는 태양 전지의 일측면에 대한 일부 사시도이고, 도 2의 (a)는 태양 전지를 제1 방향(x)으로 잘라 도시한 전체 단면도이고, 도 2의 (b) 내지 도 2의 (d)는 도 2의 (a)에서 (b) ~ (c) 부분을 확대 도시한 도이다.
본 발명의 일례에 따른 태양 전지는 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)과 반도체 기판(110)의 후면에 터널층(180), 제1 도핑부(121), 제2 도핑부(172), 절연층(190), 제1 전극(141) 그리고 제2 전극(142)을 구비할 수 있다.
여기서, 터널층(180)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상되므로, 이하에서는 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물 중 어느 한 타입의의 불순물을 함유하는 단결정 실리콘 또는 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 제1 도전성 타입은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다. 제2 도전성 타입은 제1 도전성 타입과 반대인 경우 경우를 의미한다.
예를 들어, 제1 도전성 타입이 n형인 경우, 제2 도전성 타입은 p형일 수 있고, 반대로 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형일 수 있다.
따라서, 반도체 기판(110)에는 n형 타입의 불순물 또는 p형 타입의 불순물 중 어느 한 타입의 불술물이 도핑될 수 있다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)되고, 반대로, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이러한 반도체 기판(110)의 전면에 복수의 요철면을 가질 수 있다. 이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
터널층(180)은 반도체 기판(110)의 후면 전체면과 제1 도핑부(121) 및 제2 도핑부(172)의 전면 사이에 형성될 수 있다.
따라서, 터널층(180)의 전면은 반도체 기판(110)의 후면 전체면에 직접 접촉하며, 터널층(180)의 후면은 제1, 2 도핑부(121, 172)의 전면에 직접 접촉하여 형성될 수 있다.
이와 같은 터널층(180)은 반도체 기판(110)의 후면에 유전체 재질 또는 반도체 물질을 포함할 수 있으며, 이와 같은 유전체 재질 또는 반도체 물질을 증착하여 형성될 수 있다.
보다 구체적으로, 터널층(180)은 SiOx(실리콘산화물)과 같은 유전체 재질로 형성되거나, a-Si(비정질실리콘) 또는 SiC(실리콘카바이드)와 같은 반도체 물질로 형성될 수 있다.
이와 같은 터널층(180)의 재료 중에서 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성되는 것이 더욱 바람직할 수 있다.
그러나 이 외에도 터널층(180)은 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하다.
이와 같은 터널층(180)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
이와 같은 터널층(180)의 두께(T180)는 반도체 기판(110)에서 생성된 캐리어를 통과시키면서, 반도체 기판(110)에 대한 패시베이션 기능을 적절하게 수행하기 위하여, 1nm ~ 3nm 사이로 형성될 수 있다.
아울러, 이와 같은 터널층(180)은 태양 전지 제조할 때 고온의 열처리 공정이 수행되더라도 반도체 기판(110)의 특성(예를 들면, 캐리어 라이프 타임)이 훼손되는 것을 최소화시킬 수 있다.
제1 도핑부(121)는 반도체 기판(110)의 후면에 배치된다. 일례로 이와 같은 제1 도핑부(121)는 도 1 및 도 2에 도시된 바와 같이, 터널층(180)의 후면의 일부에 직접 접촉하여 배치될 수 있다. 그러나, 도 1 및 도 2에 도시된 바와 다르게, 터널층(180)이 없는 경우, 제1 도핑부(121)는 반도체 기판(110)의 후면 일부에 직접 접촉하여 배치되는 것도 가능하다.
이와 같은 제1 도핑부(121)는 제1 도전성 타입의 불순물이 도핑될 수 있다. 따라서, 만약 반도체 기판(110)에 제1 도전성 타입의 불순물이 도핑되는 경우에는 제1 도핑부(121)는 후면 전계부로서의 역할을 수행할 수 있으며, 이와 다르게, 만약 반도체 기판(110)에 제2 도전성 타입의 불순물이 도핑되는 경우에는 제1 도핑부(121)는 터널층(180)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성하므로, 에미터부로서의 역할을 수행할 수 있다. 이하에서는 제1 도핑부(121)가 에미터부인 경우를 일례로 설명한다.
여기서, 일례로, 제1 도핑부(121)에 p형의 타입의 불순물이 도핑되는 에미터부로 형성되고, 반도체 기판(110)에 n형 타입의 불순물이 도핑되는 경우, 외부에서 빛이 입사되었을 때에, 반도체 기판(110) 내에는 정공과 전자 쌍이 생성되고, 제1 도핑부(121)와 반도체 기판(110) 사이의 p-n 접합에 의해 정공과 전자 쌍은 정공과 전자로 분리되고, 분리된 정공은 복수의 제1 도핑부(121)쪽으로 이동할 수 있고 분리된 정공은 후술하는 제2 도핑부(172)쪽으로 이동할 수 있다.
그러나, 이와 다르게 제1 도핑부(121)가 n형의 도전성 타입을 가질 경우, 전자가 제1 도핑부(121) 방향으로 이동하고, 정공은 제2 도핑부(172) 방향으로 이동할 수 있다.
제2 도핑부(172)는 반도체 기판(110)의 후면에 배치된다. 일례로 이와 같은 제2 도핑부(172)는 도 1 및 도 2에 도시된 바와 같이, 터널층(180)의 후면 중에서 제1 도핑부(121)가 접촉하지 않는 나머지 영역에 직접 접촉하여 형성될 수 있다. 그러나, 도 1 및 도 2에 도시된 바와 다르게, 터널층(180)이 없는 경우, 제1 도핑부(121)는 반도체 기판(110)의 후면 일부에 직접 접촉하여 배치되는 것도 가능하다.
이와 같은 제2 도핑부(172)는 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 도핑되어 형성될 수 있다. 따라서, 제1 도핑부(121)의 제1 도전성 타입이 p형인 경우, 제2 도핑부(172)의 제2 도전성 타입은 n형일 수 있고, 이와 같은 제2 도핑부(172)의 불순물 도핑 농도는 반도체 기판(110)의 불순물 도핑 농도보다 높을 수 있다.
따라서, 일례로, 반도체 기판(110)에 n형 불순물이 도핑된 경우, 제2 도핑부(172)는 후면 전계부로서 기능을 수행할 수 있다
따라서, 제2 도핑부(172)는 반도체 기판(110)과 제2 도핑부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 제2 도핑부(172) 방향으로 전자 이동을 방해하는 반면, 제2 도핑부(172) 쪽으로의 정공의 이동을 용이하게 할 수 있다.
따라서, 제2 도핑부(172)는 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고, 캐리어의 이동을 가속화시켜, 제2 도핑부(172) 방향으로 정공의 이동량을 증가시킬 수 있다.
이와 같은, 제1, 2 도핑부(121, 172)는 단결정 실리콘 재질, 다결정 실리콘 재질 또는 비정질 실리콘 재질로 형성될 수 있다.
일례로, 도 1 및 도 2와 같이, 본 발명에 따른 태양 전지가 터널층(180)을 구비한 경우, 제1, 2 도핑부(121, 172)는 터널층(180)의 후면에 다결정 실리콘(poly-Si) 재질 또는 비정질 실리콘(a-Si) 재질로 형성될 수 있으며, 도 1 및 도 2와 다르게 터널층(180)이 생략되는 경우, 제1, 2 도핑부(121, 172)는 반도체 기판(110)과 동일한 결정질 실리콘 재질로 형성될 수 있다.
이와 같은 제1, 2 도핑부(121, 172)는 (1) 터널층(180)의 후면에 진성 다결정 실리콘층을 증착시킨 이후, 진성 다결정 실리콘층 내에 제2 도전성 타입의 불순물을 주입시켜 형성되거나, (2) 터널층(180)의 후면에 진성 비정질 실리콘층을 증착한 이후, 열처리하여 진성 비정질 실리콘층을 진성 다결정 실리콘층으로 재결정화하면서, 재결정화되는 진성 다결정 실리콘층 내에 제2 도전성 타입의 불순물을 주입시켜 형성될 수 있다.
또한, 도 1 및 도 2와 다르게 터널층(180)이 생략되고 제1, 2 도핑부(121, 172)가 반도체 기판(110)의 후면에 직접 접촉되어 형성되는 경우, 제1, 2 도핑부(121, 172)의 재질은 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.
이와 같은 경우, 제1, 2 도핑부(121, 172)는 반도체 기판(110)의 후면에 제1, 2 도전성 타입의 불순물을 각각 확산시켜 형성될 수 있다.
따라서, 반도체 기판(110)이 단결정 실리콘 재질을 포함하는 경우, 제1, 2 도핑부(121, 172)도 단결정 실리콘 재질로 형성될 수 있고, 반도체 기판(110)이 다결정 실리콘 재질을 포함하는 경우, 제1, 2 도핑부(121, 172)도 다결정 실리콘 재질로 형성될 수 있다.
아울러, 도 1, 도 2에서는 제1, 2 도핑부(121, 172)가 서로 직접 접속하여 형성된 경우를 일례로 도시하였으나, 이와 다르게 제1, 2 도핑부(121, 172)는 서로 이격되어 형성되는 것도 가능하다.
이와 같이, 제1, 2 도핑부(121, 172)가 서로 이격되어 형성되는 경우, 비록 도시되지는 않았지만, 제1, 2 도핑부(121, 172) 사이의 이격된 공간에는 제1, 2 도전성 타입의 불순물이 도핑되지 않는 진성 반도체층(미도시)이 형성되거나, 절연층(미도시)이 형성될 수 있다.
절연층(190)은 도 1 및 도 2에 도시된 바와 같이, 제1, 2 도핑부(121, 172)의 후면 중 제1, 2 전극(141, 142)가 접속되지 않는 영역 위와 제1 전극(141)과 제2 전극(142) 사이에 위치할 수 있다.
여기서, 제1, 2 전극(141, 142) 사이에 위치한 절연층(190)은 제1 전극(141)과 제2 전극(142) 사이의 단락을 방지할 수 있고, 제1, 2 도핑부(121, 172)의 후면에 형성된 절연층(190)은 제1, 2 도핑부(121, 172)의 후면에서 뎅글링 본드(dangling bond)에 의한 결함을 제거하여, 반도체 기판(110)으로부터 생성된 캐리어가 뎅글링 본드(dangling bond)에 의해 재결합되어 소멸되는 것을 방지하는 패시베이션 역할을 수행할 수 있다.
제1 전극(141)은 각각의 제1 도핑부(121)에 접속되어, 해당 제1 도핑부(121) 쪽으로 이동한 캐리어, 예를 들어 정공을 수집할 수 있다.
제2 전극(142)은 각각의 제2 도핑부(172)에 접속되어, 해당 제2 도핑부(172) 쪽으로 이동한 캐리어, 예를 들어, 전자를 수집할 수 있다.
이와 같은 제1 전극(141)과 제2 전극(142)은 도 1 및 도 2에 도시된 바와 같이 2층 구조로 형성될 수 있다.
보다 구체적으로 설명하면, 도 1 및 도 2에 도시된 바와 같이, 제1 전극(141)은 반도체 기판(110)의 후면 영역 위에 전체적으로 면 형태로 형성되되, 제2 도핑부(172)가 형성된 영역에 개구홀을 구비하는 제1 면전극(141L)을 포함한다.
아울러, 제2 전극(142)은 제1 면전극(141L)의 개구홀을 통해 제2 도핑부(172)에 접속되고, 반도체 기판(110)의 후면에서 제1 면전극(141L)과 중첩되되 이격된 면 형태로 형성되는 제2 면전극(142L)을 포함한다.
이와 같이, 제1, 2 전극(141, 142)이 제1 면전극(141L)과 제2 면전극(142L)의 2층 구조로 형성되는 경우, 제1, 2 전극(141, 142)의 면저항 손실을 최소화하고, 복수의 태양 전지를 모듈화하기 위하여, 인터커넥터(미도시)를 이용하여 복수의 태양 전지를 직렬 연결시키는 태빙 공정을 보다 단순화시킬 수 있다.
보다 구체적으로, 태양 전지의 제1, 2 전극(141, 142) 각각이 서로 이격되어 나란하게 하나의 방향으로 뻗어 있는 스트라이프 형태의 핑거 전극으로 구비되는 경우, 별도의 핑거 전극의 끝단에 인터커넥터와 연결시키기 위한 버스바를 구비하여야 하고, 이와 같은 경우, 제1, 2 도핑부를 통해 수집되는 캐리어는 핑거 전극을 따라 이동한 후, 버스바를 통하여 인터커넥터로 이동하였는데, 이와 같은 경우, 캐리어가 핑거 전극을 따라 이동할 때 면저항에 의한 손실을 감수해야 했다.
아울러, 이와 같은 면저항에 의한 손실을 최소화하기 위하여, 핑거 전극 및 버스바의 두께를 30um 이상 증가시켜야 하고, 반도체 기판(110)의 면적이 커질수록 면저항 성분이 더욱 증가하여 핑거 전극 및 버스바의 두께가 2 ~ 3배 이상 커져야 하는 문제점을 가지고 있었다.
그러나, 본 발명과 같이, 제1, 2 전극(141, 142)이 제1 면전극(141L)과 제2 면전극(142L)의 2층 구조로 형성되는 경우, 캐리어의 수평으로 이동 거리를 최소화할 수 있어, 전술한 면저항 손실을 최소화할 수 있고, 면저항 확보를 위해 제1, 2 전극(141, 142)의 두께를 증가시킬 필요가 없어, 제1, 2 전극(141, 142)을 형성하는 제조 비용을 최소화할 수 있다.
아울러, 복수의 태양 전지를 직렬 연결시키는 태빙 공정시, 인터커넥터를 제1, 2 전극(141, 142)에 접속할 때, 정교한 얼라인(align)을 요하지 아니하므로, 태빙 공정을 더욱 단순화시킬 수 있고, 이로 인하여 제조 비용 더욱 절감할 수 있고, 공정 수율을 더욱 향상시킬 수 있다.
이하에서는 도 1 및 도 2에 도시된 태양 전지를 보다 구체적으로 설명하기 위하여, 반도체 기판(110)의 후면에서 보았을 때, 제1, 2 도핑층(121, 172)의 패턴, 제1, 2 투명 전극(141C, 142C)의 패턴, 절연층(190)의 패턴 및 반도체 기판(110)의 후면에 노출되는 제1, 2 면전극(141L, 142L)의 패턴에 대해 설명한다.
도 3은 본 발명에 따른 제1, 2 도핑층(121, 172)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV1-LV1의 단면을 절단하여 도시한 도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일례에 따른 제1 도핑부(121)는 일부 영역을 제외한 반도체 기판(110)의 후면 영역에 전체적으로 형성되고, 제2 도핑부(172)는 반도체 기판(110)의 후면 영역 중 일부 영역에 형성될 수 있다.
이때, 제2 도핑부(172)가 형성되는 일부 영역은 서로 이격된 복수 개의 영역을 포함하고, 복수 개의 일부 영역은 격자 형태로 배열될 수 있다.
이때, 제2 도핑부(172)가 형성되는 복수 개의 일부 영역 각각의 형상은 도 3에 도시된 바와 같이, 사각형 형상일 수 있으나, 이와 다르게 도트(dot) 형상일 수도 있고, 다각형 형상, 원형, 타원형 형상일 수도 있다.
이때, 제2 도핑부(172)가 형성되는 복수 개의 일부 영역의 개수나 복수 개의 일부 영역 사이의 거리는 단락 전류(Jsc) 및 필팩터(F.F)에 따라 최적화될 수 있다.
이와 같은 제1, 2 도핑층(121, 172)의 두께는 서로 동일하게 형성될 수 있으며, 아울러, 전술한 에미터부나 후면 전계부로서의 기능을 충분히 수행하면서, 제조 시간을 최소화하기 위하여, 5nm ~ 100nm 사이로 형성될 수 있다.
아울러, 도 1 내지 도 3에서는 제1 도핑부(121)와 제2 도핑부(172)가 직접 접촉하는 경우를 일례로 도시하였으나, 이와 다르게 누설 전류를 최소화하기 위하여, 제1, 2 도핑부(121, 172) 사이에는 제1, 2 도전성 타입의 불순물이 도핑되지 않은 진성 반도체층(미도시)이 더 형성되는 것도 가능하다.
도 4는 본 발명에 따른 제1, 2 투명 전극(141C, 142C)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV2-LV2의 단면을 절단하여 도시한 도이다.
참고로, 설명과 이해의 편의를 위하여, 도 4에서는 절연층(190)에 대한 도시는 생략하였다.
도 1, 2 및 도 4를 참조하면, 제1 전극(141)은 제1 면전극(141L)과 제1 도핑부(121)에 사이에 위치하는 제1 투명 전극(141C)을 더 포함할 수 있다.
이때, 제1 투명 전극(141C)은 반도체 기판(110)의 후면 전체 영역 위에 면으로 형성되되, 제2 도핑부(172)가 형성된 영역에 복수의 개구홀(OP141C)이 형성될 수 있다.
이와 같은 제1 투명 전극(141C)의 제1 방향(x)으로의 길이(L141C)는 반도체 기판(110) 또는 제1 도핑부(121)의 제1 방향(x)으로의 길이와 실질적으로 동일할 수 있다.
이와 같은 제1 투명 전극(141C)은 도 3에서 도시된 제1 도핑부(121)에 직접 접속하여 형성될 수 있다.
아울러, 제2 전극(142)은 제1 투명 전극(141C)의 개구홀(OP141C)이 형성되는 영역 및 제2 면전극(142L)과 제2 도핑부(172) 사이에 위치하는 제2 투명 전극(142C)을 더 포함할 수 있다.
이와 같은 제2 투명 전극(142C)은 제2 도핑부(172)의 폭보다 작게 형성될 수 있으며, 제1 투명 전극(141C)과 이격되어 형성될 수 있다.
아울러, 비록 이해의 편의상 도 4에는 도시되지는 않았지만, 도 1 및 도 2에 도시된 바와 같이, 제1 투명 전극(141C)과 제2 투명 전극(142C) 사이의 이격된 공간에는 절연층(190)이 형성될 수 있다. 이에 따라 절연층(190)은 제1 투명 전극(141C)과 제2 투명 전극(142C)이 서로 단락되지 않도록 절연할 수 있다.
이때, 제1, 2 투명 전극(141C, 142C)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), IWO(indium tungsten oxide) 또는 수소가 도핑된 IO:H(indium oxide) 중 적어도 하나를 포함하여 형성될 수 있다.
이와 같은 제1, 2 투명 전극(141C, 142C) 각각은 제1, 2 도핑층(121, 172) 각각에 직접 접속되어, 제1, 2 도핑층(121, 172)의 저항을 낮출 수 있으며, 제1, 2 면전극(141L, 142L)에 포함되는 금속 재질이 제1, 2 도핑층(121, 172)에 직접 접속되지 않도록 하여, 제1, 2 면전극(141L, 142L)에 포함되는 금속 재질이 제1, 2 도핑층(121, 172)에 직접 접촉될 때, 발생할 수 있는 플라즈마 손상(plasma damage) 또는 직접 접촉되는 부분에서의 캐리어 재결합 증가 및 제1, 2 면전극(141L, 142L)에 포함되는 금속 재질의 이온 확산을 방지할 수 있다.
이와 같이, 낮은 저항의 확보 및 플라즈마 손상 방지 및 이온 확산 방지를 위해, 제1, 2 투명 전극(141C, 142C) 각각의 두께(T141C, T142C)는 10nm ~ 100nm 사이로 형성될 수 있고, 서로 동일한 두께로 형성될 수 있다.
도 5는 본 발명에 따른 제1 면전극(141L)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV3-LV3의 단면을 절단하여 도시한 도이다.
도 1, 2 및 도 5를 참조하면, 제1 투명 전극(141C) 위에는 반도체 기판(110)의 후면 전체 영역 위에 면으로 형성되되, 제2 도핑부(172)가 형성된 영역에 개구홀(OP141L)을 구비하는 제1 면전극(141L)이 형성될 수 있다.
이와 같은 제1 면전극(141L)은 전술한 제1 투명 전극(141C)과 직접 접속되어 형성될 수 있다.
이때, 도 2의 (b)에 도시된 바와 같이, 제1 면전극(141L)은 제1 모재층(141La), 제1 버퍼층(141Lb) 및 제1 솔더 금속층(141Lc)을 포함하여 형성될 수 있다.
여기서, 제1 모재층(141La)은 전도성이 매우 양호한 Al 또는 Cu 중 적어도 하나가 포함되어 형성될 수 있으며, 제1 버퍼층(141Lb)은 제1 모재층(141La)과 제1 투명 전극(141C) 사이의 경계면에 형성될 수 있으며, Ti, Cr, Mo 중 적어도 하나의 재질로 형성될 수 있으며, 제1 솔더 금속층(141Lc)은 제1 모재층(141La)의 후면에 형성될 수 있으며, 인터커넥터와 접속을 용이하게 하기 위하여, Sn과 같이 솔더링(soldering) 가능한 금속 재질을 포함하여 형성될 수 있다.
아울러, 반도체 기판(110)의 후면에서 보았을 때, 제1 면전극(141L)과 제1 투명 전극(141C)의 패턴은 서로 동일할 수 있다.
따라서, 반도체 기판(110)의 후면에서 보았을 때, 제1 면전극(141L)의 패턴은 반도체 기판(110)의 후면 전체 영역 위에 면으로 형성되되, 제2 도핑부(172)가 형성된 영역에 개구홀(OP141L)을 구비할 수 있다.
여기서, 제1 면전극(141L)의 개구홀(OP141L)과 제1 투명 전극(141C)의 개구홀(OP141C)의 크기와 위치는 동일할 수 있다.
여기서, 제1 면전극(141L)의 두께(T141L)는 제1 투명 전극(141C)의 두께(T141C)보다 두껍게 형성될 수 있으며, 일례로, 제1 면전극(141L)의 두께(T141L)는 100nm ~ 5um 사이로 형성될 수 있다.
아울러, 제1 면전극(141L)의 개구홀(OP141L) 내부에 위치하는 제2 투명 전극(142C) 위에는 제2 투명 전극(142C)과 직접 접속되어 형성되는 제2 보조 전극(141L’)이 위치할 수 있다.
이와 같은 제2 보조 전극(141L’)은 도 2의 (c)에 도시된 바와 같이, 제2 보조 모재층(141L’a)과 제2 보조 버퍼층(141L’b)을 포함할 수 있다.
제2 보조 모재층(141L’a)은 전도성이 매우 양호한 Al 또는 Cu 중 적어도 하나가 포함되어 형성될 수 있으며, 제2 보조 버퍼층(141L’b)은 제2 모재층과 제2 투명 전극(142C) 사이의 경계면에 형성될 수 있으며, Ti, Cr, Mo 중 적어도 하나의 재질로 형성될 수 있다.
도 6은 본 발명에 따른 절연층(190)의 패턴의 일례를 설명하기 위하여, 도 2의 (a)에 도시된 태양 전지의 단면에서 LV4-LV4의 단면을 절단하여 도시한 도이다.
앞선 도 5에서 설명한 바와 같이, 제1 투명 전극(141C) 위에 제1 면전극(141L)이 위치하고, 제2 투명 전극(142C) 위에 제2 보조 전극(141L’)이 위치한 상태에서, 도 6에 도시된 바와 같이, 반도체 기판(110)의 일측면과 나란하게 제1 면전극(141L)의 일부가 노출되도록 제1 면전극(141L)의 위에는 절연층(190)이 더 형성될 수 있다.
이후, 절연층(190) 위에 제2 면전극(142L)이 형성되어 도 1 및 도 2에 도시된 바와 같이, 제1 면전극(141L)과 제2 면전극(142L) 사이의 수직으로 이격된 공간에는 절연층(190)이 위치할 수 있다.
이와 같은 절연층(190)에는 도 6에 도시된 바와 같이 복수의 개구홀(OP190)이 구비될 수 있으며, 이와 같은 복수의 개구홀(OP190)을 통하여, 제2 전극(142)의 제2 면전극(142L)이 제2 보조 전극(142L’)에 접속될 수 있다.
이때, 절연층(190)의 두께(T190)는 제1, 2 전극(141, 142) 사이의 단락을 방지하기 위하여, 전술한 터널층(180)의 두께보다 두껍게 형성될 수 있으며, 일례로, 50nm ~ 200nm 사이로 형성될 수 있다.
이와 같은 절연층(190)은 유전체층으로 형성될 수 있으며, 일례로, a-SiOx(비정질 실리콘 산화물), a-SiNx(비정질 실리콘 질화물), a-SiCx(비정질 실리콘 카바이드), 또는 AlOx(알루미늄 산화물) 중 적어도 하나를 포함하여 형성될 수 있으며, 이 외에도 수소화된 실리콘 질화막(SiNx:H), 수소화된 실리콘 산화막(SiOx:H), 수소화된 실리콘 질화산화막(SiNxOy:H), 수소화된 실리콘 산화질화막(SiOxNy:H), 수소화된 비정질실리콘막(a-Si:H) 중 적어도 어느 하나로 형성될 수 있다.
이때, 이와 같은 절연층(190)은 반도체 기판(110)의 일측면과 나란하게 인접한 제1 면전극(141L)의 일부가 노출되도록 하기 위하여, 제2 방향(y)과 나란한 반도체 기판(110)의 한쪽 측면은 완전히 덮고, 제2 방향(y)과 나란한 반도체 기판(110)의 다른 한쪽 측면은 노출되도록 형성되어, 절연층(190)의 제1 방향(x)으로의 길이(L190)는 제1 면전극(141L)의 제1 방향(x)으로의 길이(L141L)보다 짧게 형성될 수 있다.
이에 따라, 제1 면전극(141L)은 인터커넥터와 접속되기 위하여, 반도체 기판(110)의 제2 방향(y)과 나란한 2개의 측면 중에서 한쪽 측면에 인접한 제1 면전극(141L)의 일부 영역(WO141)이 외부에 노출될 수 있다.
도 7은 도 1 및 도 2에서, 반도체 기판(110)의 후면에 노출되는 제1, 2 면전극(141L, 142L)의 패턴의 일례를 설명하기 위한 도이다.
도 1, 도 2 및 도 7에 도시된 바와 같이, 제2 면전극(142L)은 제1 면전극(141L)의 개구홀(OP141L) 내에 위치하는 제2 보조 전극(141L’)에 접속되되, 기판의 후면에서 제1 면전극(141L)과 중첩되되 이격된 면으로 형성될 수 있다.
이때, 제2 면전극(142L)은 제1 면전극(141L)의 일부 영역(WO141)이 노출되도록 하기 위하여, 제2 방향(y)과 나란한 반도체 기판(110)의 한쪽 측면은 완전히 덮고, 제2 방향(y)과 나란한 반도체 기판(110)의 다른 한쪽 측면은 노출되도록 형성될 수 있다.
이에 따라, 제2 면전극(142L)의 제1 방향(x)으로의 길이(L142L)는 제1 면전극(141L)의 제1 방향(x)으로의 길이(L141L)보다 짧게 형성될 수 있다.
아울러, 제1 면전극(141L)과 제2 면전극(142L) 사이의 단락을 보다 확실하게 하기 위하여, 절연층(190)의 일부 영역(WO190)이 노출되도록 제2 면전극(142L)이 형성될 수 있다.
이에 따라, 제2 면전극(142L)의 제1 방향(x)으로의 길이(L142L)는 절연층(190)의 제1 방향(x)으로의 길이(L190)보다 짧게 형성될 수 있다.
이와 같은 제2 면전극(142L)은 Al 또는 Cu 중 적어도 하나를 포함하여 형성될 수 있다.
이와 같은 제2 면전극(142L)은 일례로, 도 2의 (d)에 도시된 바와 같이, 제2 모재층(142La)과 제2 솔더 금속층(142Lc)을 포함하여 형성될 수 있다.
여기서, 제2 모재층(142La)은 절연층(190)과 접촉되어 위치하며, 전도성이 매우 양호한 Al 또는 Cu 중 적어도 하나가 포함되어 형성될 수 있으며, 제2 솔더 금속층(142Lc)은 제2 모재층(142La)의 후면에 형성될 수 있으며, 인터커넥터와 접속을 용이하게 하기 위하여, Sn과 같이 솔더링(soldering) 가능한 금속 재질을 포함하여 형성될 수 있다.
아울러, 제2 면전극(142L) 두께(T142L)는 제2 투명 전극(142C)의 두께(T142C)보다 두껍게 형성될 수 있으며, 제2 면전극(142L) 두께(T142L)는 100nm ~ 5um 사이로 형성될 수 있다.
이와 같이, 본 발명의 일례에 따른 태양 전지는 제1, 2 전극(141, 142)이 제1 면전극(141L)과 제2 면전극(142L)의 2층 구조로 형성되어, 제1, 2 전극(141, 142)의 면저항 손실을 최소화하고, 제1, 2 면전극(141L, 142L)을 통해 인터커넥터와 접속할 수 있는 넓은 면을 확보하여, 인터커넥터의 연결을 용이하게 하여 태양 전지의 모듈화 공정을 단순화시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (19)

  1. 결정질 실리콘 재질을 함유하는 반도체 기판;
    상기 반도체 기판의 후면에 배치되며, 제1 도전성 타입의 불순물이 도핑되는 제1 도핑부;
    상기 반도체 기판의 후면에 배치되며, 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 도핑되는 제2 도핑부;
    상기 제1 도핑부에 접속되는 제1 전극; 및
    상기 제2 도핑부에 접속되는 제2 전극;을 포함하고,
    상기 제1 전극은 상기 반도체 기판의 후면 영역 위에 면 형태로 형성되되, 상기 제2 도핑부가 형성된 영역에 개구홀을 구비하는 제1 면전극을 포함하고,
    상기 제2 전극은 상기 제1 면전극의 개구홀을 통해 상기 제2 도핑부에 접속되고, 상기 반도체 기판의 후면에서 제1 면전극과 중첩되되 이격된 면 형태로 형성되는 제2 면전극을 포함하는 태양 전지.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 면전극과 상기 제1 도핑부에 사이에 위치하는 제1 투명 전극을 더 포함하고,
    상기 제2 전극은 상기 제2 면전극과 상기 제2 도핑부 사이에 위치하는 제2 투명 전극을 더 포함하는 태양 전지.
  3. 제2 항에 있어서,
    상기 반도체 기판의 후면에서 보았을 때, 상기 제1 면전극과 상기 제1 투명 전극의 패턴은 서로 동일한 태양 전지.
  4. 제1 항에 있어서,
    상기 제1 도핑부는 일부 영역을 제외한 상기 반도체 기판의 후면 영역에 전체적으로 형성되고,
    상기 제2 도핑부는 상기 반도체 기판의 후면 영역 중 상기 일부 영역에 형성되는 태양 전지.
  5. 제4 항에 있어서,
    상기 제2 도핑부가 형성되는 상기 일부 영역은 서로 이격된 복수 개의 영역을 포함하고,
    상기 복수 개의 일부 영역은 격자 형태로 배열되는 태양 전지.
  6. 제1 항에 있어서,
    상기 제1 면전극은 복수의 태양 전지를 서로 전기적으로 연결하는 인터커넥터와 접속되기 위하여, 상기 반도체 기판의 한 끝단에서 외부에 노출되는 태양 전지.
  7. 제6 항에 있어서,
    상기 제2 면전극의 제1 방향으로의 길이는 상기 제1 면전극의 상기 제1 방향으로의 길이보다 짧은 태양 전지.
  8. 제1 항에 있어서,
    상기 제1 면전극과 상기 제2 면전극 사이의 이격된 공간에는 절연층이 더 위치하는 태양 전지.
  9. 제8 항에 있어서,
    상기 반도체 기판의 후면 전체면과 상기 제1 도핑부 및 상기 제2 도핑부의 전면 사이에는 상기 반도체 기판에서 생성된 캐리어(carrier)가 통과되는 터널층이 더 위치하는 태양 전지.
  10. 제9 항에 있어서,
    상기 터널층은 SiOx(실리콘산화물), a-Si(비정질실리콘), 또는 SiC(실리콘카바이드) 중 적어도 하나를 포함하고, 상기 터널층의 두께는 1nm ~ 3nm 사이인 태양 전지.
  11. 제9 항에 있어서,
    상기 절연층의 두께는 상기 터널층의 두께보다 두꺼운 태양 전지.
  12. 제8 항에 있어서,
    상기 절연층은 반도체층 또는 유전체층으로 형성되는 태양 전지.
  13. 제8 항에 있어서,
    상기 절연층은 a-SiOx(비정질 실리콘 산화물), a-SiNx(비정질 실리콘 질화물), a-SiCx(비정질 실리콘 카바이드), 또는 AlOx(알루미늄 산화물) 중 적어도 하나를 포함하는 태양 전지.
  14. 제8 항에 있어서,
    상기 절연층의 두께는 50nm ~ 200nm 사이인 태양 전지.
  15. 제2 항에 있어서,
    상기 제1, 2 투명 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), IWO(indium tungsten oxide) 또는 수소가 도핑된 IO:H(indium oxide) 중 적어도 하나를 포함하는 태양 전지.
  16. 제2 항에 있어서,
    상기 제1, 2 투명 전극 각각의 두께는 10nm ~ 100nm 사이인 태양 전지.
  17. 제1 항에 있어서,
    상기 제1, 2 면전극은 Al 또는 Cu 중 적어도 하나를 포함하는 태양 전지.
  18. 제2 항에 있어서,
    상기 제1, 2 면전극 각각의 두께는 상기 제1, 2 투명 전극의 각각의 두께보다 두꺼운 태양 전지.
  19. 제18 항에 있어서,
    상기 제1, 2 면전극 각각의 두께는 100nm ~ 5um 사이인 태양 전지.
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