KR20160131110A - 패턴 배치 에러 인식의 최적화 - Google Patents

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KR20160131110A
KR20160131110A KR1020167028248A KR20167028248A KR20160131110A KR 20160131110 A KR20160131110 A KR 20160131110A KR 1020167028248 A KR1020167028248 A KR 1020167028248A KR 20167028248 A KR20167028248 A KR 20167028248A KR 20160131110 A KR20160131110 A KR 20160131110A
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두안-푸 스테픈 수
지안준 지아
샤오펑 류
퀴핑 장
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에이에스엠엘 네델란즈 비.브이.
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Abstract

리소그래피 투영 장치를 사용하여 설계 레이아웃의 부분을 기판 상에 이미징하도록 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법으로서, 상기 리소그래피 프로세스의 특성인 복수 개의 설계 변수의 다변수 비용 함수를 계산하는 단계, 및 선정의된 종료 조건이 만족될 때까지 상기 설계 변수를 조절하여 상기 리소그래피 프로세스의 특성을 재구성하는 단계를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법이 개시된다. 다변수 비용 함수는 하나 이상의 패턴 시프트 에러의 함수일 수 있다. 특성의 재구성하는 것은 하나 이상의 패턴 시프트 에러에 대한 하나 이상의 제약 하에 이루어질 수 있다.

Description

패턴 배치 에러 인식의 최적화{PATTERN PLACEMENT ERROR AWARE OPTIMIZATION}
관련 출원에 대한 상호 참조
본 출원은 2014 년 3 월 18 일자로 출원된 미국 가출원 번호 제 61/955,015 호의 우선권을 주장하며, 이것은 그 전체 내용이 원용에 의해 본 명세서에 포함된다.
본 명세서에는 리소그래피 장치 및 프로세스에 관한 것이고, 특히 조명원을 최적화하기 위한 방법 또는 툴 및/또는 리소그래피 장치 또는 프로세스에서 사용되기 위한 패터닝 디바이스/설계 레이아웃에 관한 것이다.
리소그래피 투영 장치는, 예컨대 집적회로(IC)의 제조 시에 사용될 수 있다. 이러한 경우에, 패터닝 디바이스(예를 들어, 마스크)는 IC의 각 층에 대응하는 회로 패턴("설계 레이아웃")을 포함하거나 제공하고, 이러한 회로 패턴은 타겟부를 패터닝 디바이스 상의 회로 패턴을 통해 조사하는 것과 같은 방법으로, 방사선-감응 재료("레지스트")의 층으로 코팅된 기판(예를 들어, 실리콘 웨이퍼) 상의 타겟부(예를 들어 하나 이상의 다이를 포함함) 위로 전사될 수 있다. 일반적으로, 단일 기판은 리소그래피 투영 장치에 의하여 회로 패턴이 한 번에 하나의 타겟부씩 연속적으로 전달될 복수 개의 인접한 타겟부를 포함한다. 리소그래피 투영 장치의 하나의 타입에서, 전체 패터닝 디바이스 상의 회로 패턴은 한 번에 하나의 타겟부 상에 전사되는데, 이러한 장치는 일반적으로 웨이퍼 스테퍼라고 불린다. 일반적으로 스텝-앤-스캔 장치라고 불리는 다른 장치에서는, 기판을 기준 방향에 대해 병렬 또는 역병렬로 이동시키는 것과 동시에 투영 빔은 주어진 기준 방향("스캐닝" 방향)에서 패터닝 디바이스 위를 스캐닝한다. 패터닝 디바이스 상의 회로 패턴의 다른 부분들이 점진적으로 하나의 타겟부로 전사된다. 일반적으로, 리소그래피 투영 장치는 확대 인자 M(일반적으로 < 1)을 가질 것이기 때문에, 기판이 이동되는 속도 F는 인자 M에 투영 빔이 패터닝 디바이스를 스캐닝하는 속도를 곱한 것이 될 것이다. 본 명세서에서 설명된 바와 같은 리소그래피 디바이스에 대한 더 많은 정보는 예를 들어 US 6,046,792 호에서 찾을 수 있는데 이것은 본 명세서에서 원용에 의해 통합된다.
패터닝 디바이스로부터 기판으로 전사하기 이전에, 기판은 레지스트 코팅 및 소프트 베이크(soft bake)와 같은 다양한 프로시저를 거칠 수 있다. 노광 이후에, 기판은 포스트-노광 베이크(post-exposure bake; PEB), 현상, 하드 베이크 및 전사된 회로 패턴의 측정/검사와 같은 다른 프로시저를 거칠 수 있다. 프로시저들의 이러한 어레이는 디바이스, 예를 들어 IC의 각 층을 제작하는 기초로서 사용된다. 그러면, 기판은 모두 디바이스의 각 층을 마감하기 위한 것인, 에칭, 이온-주입(도핑), 금속화(metallization), 산화, 화학-기계적 연마 등과 같은 다양한 프로세스를 거칠 수도 있다. 디바이스 내에 여러 층들이 필요하다면, 전체 프로시저, 또는 그의 변형이 각 층에 대해 반복된다. 결국, 디바이스는 기판 상의 각각의 타겟부에 존재하게 될 것이다. 그러면 이러한 디바이스들은 다이싱 또는 소잉과 같은 기법에 의하여 서로 분리되고, 디바이스들 각각에 캐리어 상 탑재, 핀에 연결 등의 공정이 수행될 수 있다.
언급된 바와 같이, 마이크로리소그래피는 IC의 제조에서 가장 중요한 단계이고, 여기에서 기판 상에 형성된 패턴들은 마이크로프로세서, 메모리 칩 등과 같은 IC의 기능 소자를 규정한다. 유사한 리소그래피 기법은 평판 디스플레이, 마이크로-전기 기계 시스템(MEMS) 및 다른 디바이스를 형성하는 데에도 사용된다.
리소그래피 투영 장치를 사용하여 설계 레이아웃의 부분을 기판 상에 이미징하도록 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법으로서, 상기 리소그래피 프로세스의 특성인 복수 개의 설계 변수의 다변수 비용 함수를 계산하는 단계; 및 하나 이상의 패턴 시프트 에러에 대한 하나 이상의 제약 하에, 선정의된 종료 조건이 만족될 때까지 상기 설계 변수를 조절하여 상기 리소그래피 프로세스의 특성을 재구성하는 단계를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
이러한 방법의 일 실시예에서, 하나 이상의 패턴 시프트 에러는 패턴에 따라 달라진다.
이러한 방법의 일 실시예에서, 다변수 비용 함수는 하나 이상의 패턴 시프트 에러의 양함수(explicit function)이다.
이러한 방법의 일 실시예에서, 하나 이상의 패턴 시프트 에러는 리소그래피 장치의 사용자에 의하여 선택된 위치에서 측정된 패턴 시프트 에러를 포함한다.
이러한 방법의 일 실시예에서, 하나 이상의 패턴 시프트 에러는 두 개의 인접한 에지에서의 에지 배치 에러들 사이의 차이의 함수를 포함한다.
이러한 방법의 일 실시예에서, 하나 이상의 패턴 시프트 에러는 패턴의 의도된 투영과 패턴의 실제 또는 시뮬레이션된 투영 사이의 시프트를 포함한다.
이러한 방법의 일 실시예에서, 하나 이상의 패턴 시프트 에러는 패턴의 의도된 투영의 중심과 패턴의 실제 또는 시뮬레이션된 투영의 중심 사이의 변위를 포함한다.
이러한 방법의 일 실시예에서, 변위는 두 개의 수직하는 축들 중 하나에서 일어난다.
이러한 방법의 일 실시예에서, 다변수 비용 함수를 계산하는 단계는, 상기 설계 레이아웃의 부분의 레지스트상(resist image) 또는 공간상(aerial image)을 시뮬레이션하는 단계를 포함한다.
이러한 방법의 일 실시예에서, 레지스트상 또는 공간상을 시뮬레이션하는 단계는 소스 모델, 투영 광학기 모델 및 설계 레이아웃 모델을 사용하는 단계를 포함한다.
이러한 방법의 일 실시예에서, 설계 레이아웃의 부분은: 전체 설계 레이아웃, 클립(clip), 임계 피쳐를 가지는 것으로 알려진 설계 레이아웃의 섹션, 및/또는 임계 피쳐가 패턴 선택 방법에 의하여 식별되는 설계 레이아웃의 섹션 중에서 선택된 하나 이상을 포함한다.
이러한 방법의 일 실시예에서, 선정의된 종료 조건은: 비용 함수의 최소화; 비용 함수의 최대화; 사전 설정된 반복 횟수에 도달하는 것; 사전 설정된 임계 값과 동일하거나 더 큰 비용 함수의 값에 도달하는 것; 선정의된 계산 시간에 도달하는 것; 및/또는 수락가능한 에러 한계 안에 있는 비용 함수의 값에 도달하는 것 중에서 선택된 하나 이상을 포함한다.
이러한 방법의 일 실시예에서, 설계 변수들 중 적어도 일부의 범위를 나타내는 제약을 가지고 반복적인 재구성이 수행된다.
이러한 방법의 일 실시예에서, 설계 변수들 중 적어도 일부는 상기 리소그래피 투영 장치의 하드웨어 구현에서의 물리적 제한을 나타내는 제약을 받는다.
이러한 방법의 일 실시예에서, 비용 함수는: 에지 배치 에러, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 및/또는 최적의 초점 시프트 중에서 선택된 하나 이상의 함수이다.
이러한 방법의 일 실시예에서, 비용 함수는 설계 변수들의 더 높은 차수의 다항식을 포함하는 다항식을 풀어냄으로써 최소화된다.
이러한 방법의 일 실시예에서, 복수 개의 설계 변수들 중 적어도 일부는, 상기 리소그래피 투영 장치의 조명원과 상기 설계 레이아웃의 특성들이다.
이러한 방법의 일 실시예에서, 비용 함수는 근접성 효과의 함수이다.
컴퓨터에 의하여 실행되면 위의 실시예들 중 임의의 하나의 방법을 구현하는 명령이 기록된 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
위의 양태들과 다른 양태들 그리고 피쳐들은 특정한 실시예들의 후속하는 설명을 첨부 도면과 함께 재검토함으로써 당업자에게 명백해질 것이다:
도 1 은 본 발명에 따르는 리소그래피 시스템의 다양한 서브시스템들의 블록도이다;
도 2 는 도 2 의 서브시스템에 대응하는 시뮬레이션 모델의 블록도이다;
도 3 은 리소그래피 투영 장치를 최적화하는 전체 모델의 흐름도를 도시한다;
도 4 는 모든 설계 변수들의 최적화가 교대로 실행되는, 리소그래피 투영 장치를 최적화하는 방법의 흐름도를 도시한다;
도 5 는 비용 함수가 최소화되는, 최적화의 하나의 예시적인 방법을 보여준다;
도 6 은 롱 피쳐(long feature) 상의 패턴 변위 에러의 하나의 예시적인 측정을 개략적으로 도시한다;
도 7 은 숏 피쳐(short feature) 상의 패턴 변위 에러의 하나의 예시적인 측정을 개략적으로 도시한다;
도 8 은 여러 시프트 게이지들이 있는 클립을 도시한다;
도 9 는 패턴 시프트에 대한 다른 가중치들을 가지는 세 가지 최적화에서의 패턴 변위 에러의 3 개의 히스토그램을 도시한다.
도 10 은 각각 b=0, b=4 및 b=10 인 수학식 40 을 사용한 최적화 이후의, ±0.4 nm의 패턴 변위 에러의 공차와 ±10% 의 CD의 공차를 가지는 3 개의 프로세스 윈도우를 도시한다;
도 11 은 실시예들이 구현될 수 있는 하나의 예시적인 컴퓨터 시스템의 블록도이다;
도 12 는 다른 리소그래피 투영 장치의 개략도이다;
도 13 은 도 12 의 장치의 더 상세한 도면이다;
도 14 는 도 12 및 도 13 의 장치의 소스 콜렉터 모듈(SO)의 더 상세한 도면이다.
이제 실시예들이 도면을 참조하여 설명될 것인데, 이들은 당업자들이 이러한 실시예들을 실시할 수 있도록 예들로서 제공된다. 특히, 도면과 아래의 예들은 하나의 실시예의 범위를 한정하기 위한 것이 아니고, 설명되거나 예시된 요소들 중 일부 또는 전부를 교환함으로써 다른 실시예들도 가능해진다. 편리하다면 어디서든, 도면 전체를 통해서 동일한 참조 번호들이 동일하거나 유사한 부분들을 참조하는데 사용될 것이다. 이러한 실시예들 중 어떤 요소들이 공지된 컴포넌트를 사용하여 부분적으로 또는 전체적으로 구현될 수 있는 경우, 이러한 공지된 컴포넌트 중 실시예를 이해하기 위하여 필요한 부분만이 설명될 것이고, 그러한 실시예의 설명이 명확해지지 않게 하는 것을 방지하기 위하여 그러한 공지된 컴포넌트의 다른 부분들의 상세한 설명은 생략될 것이다. 본 명세서에서, 하나의 특이 컴포넌트를 도시하는 실시예는 한정적인 것으로 간주되어서는 안 되고, 그 범위는 복수 개의 동일한 컴포넌트를 포함하는 다른 실시예들을 망라하도록 의도되며, 본 명세서에서 그렇지 않다고 명백하게 진술되지 않는 한 그 반대의 경우도 마찬가지이다. 더욱이, 출원인은, 상세한 설명 또는 청구항에 있는 어떠한 용어도 통상적이지 않거나 특수한 의미를 가진다고 명백하게 진술되지 않는 한 그러한 의미를 가지게 할 의도가 아니다. 더 나아가, 본 발명의 범위는 본 명세서에서 예를 든 컴포넌트들에 대한 현재와 미래의 알려진 균등물들도 망라한다.
반도체 제조 프로세스가 계속하여 발전함에 따라, 디바이스 당 트랜지스터와 같은 기능 소자들의 양은 일반적으로 "무어(Moore)의 법칙"이라고 불리는 경향을 따라서 수 십 년에 걸쳐 지속적으로 증가하는 반면에, 기능 소자들의 치수는 계속하여 감소되어 왔다. 현재의 기술 상태에서, 디바이스의 층들은, 설계 레이아웃을 딥(deep)-자외선 조명원으로부터의 조명을 사용하여 기판 상에 투영하는 리소그래피 투영 장치를 사용하여 제조되어, 100 nm보다 훨씬 적은, 즉 조명원(예를 들어, 193 nm 조명원)으로부터의 방사선의 반파장보다 적은 치수를 가지는 각각의 기능 소자를 생성한다.
리소그래피 투영 장치의 전통적인 해상도 한계 보다 작은 치수를 가지는 피쳐들이 인쇄되는 이러한 프로세스는 해상도 공식 CD = k1×λ/NA에 따라서 일반적으로 로우-k1 리소그래피라고 공통적으로 알려지는데, 여기에서 λ는 채용된 방사선의 파장(현재 대부분의 경우에서 248nm 또는 193nm)이고, NA는 리소그래피 투영 장치 내의 투영 광학기의 개구수이며, CD는 "임계 치수"-일반적으로 인쇄되는 최소 피쳐 크기-이고, k1은 실험에 의한 해상도 인자이다. 일반적으로, k1이 더 작을수록 특정한 전기적 기능성과 성능을 얻기 위해서 회로 디자이너에 의하여 계획된 형상과 치수를 닮은 패턴을 기판 상에 재생성하는 것은 더 어려워진다. 이러한 문제점을 해결하기 위하여, 복잡한 미세-튜닝 단계들이 리소그래피 투영 장치 및/또는 설계 레이아웃에 적용된다. 예를 들어, 이것은 NA 및 광학적 코히어런스 셋팅의 최적화, 맞춤화된 조명 방식, 위상 시프트 패터닝 디바이스의 사용, 설계 레이아웃에서의 광학적 근접성 정정(optical proximity correction; OPC, 가끔 "광학적 및 프로세스 정정"이라고도 불림), 또는 일반적으로 "해상도 향상 기법(resolution enhancement techniques; RET)"이라고 규정되는 다른 방법을 포함하지만, 이들로 한정되는 것은 아니다. "투영 광학기"라는 용어는 본 명세서에서 사용될 때, 예를 들어 굴절성 광학기, 반사성 광학기, 개구부 및 반사굴절 광학기를 포함하는 다양한 타입의 광학계를 망라하는 것으로 넓게 해석되어야 한다. "투영 광학기"라는 용어는 방사선의 투영 빔을 총괄하여 또는 개별적으로 지향, 성형, 또는 제어하기 위한 이러한 설계 타입들 중 임의의 것에 따라서 동작하는 컴포넌트들을 더 포함할 수 있다. "투영 광학기"라는 용어는 광학 컴포넌트가 리소그래피 투영 장치의 광로 상의 어디에 위치되는지와 무관하게 리소그래피 투영 장치 내의 임의의 광학 컴포넌트를 포함할 수 있다. 투영 광학기는 방사선이 패터닝 디바이스를 통과하기 이전에 소스로부터의 방사선을 성형, 조절 및/또는 투영하기 위한 광학 컴포넌트, 및/또는 방사선이 패터닝 디바이스를 통과한 이후에 방사선을 성형, 조절 및/또는 투영하기 위한 광학 컴포넌트를 포함할 수 있다. 투영 광학기라고 하면 소스 및 패터닝 디바이스를 일반적으로 제외된다.
일 예로서, OPC는 기판 상에 투영된 설계 레이아웃의 이미지의 최종 크기 및 배치가 패터닝 디바이스 상의 설계 레이아웃의 크기 및 배치와 동일하지 않거나, 단지 그것에 따라서만 변하지 않을 것이라는 사실을 해결한다. "마스크", "레티클", "패터닝 디바이스"라는 용어는 본 명세서에서 상호교환가능하도록 이용된다는 것에 주의한다. 또한, 특히 리소그래피 시뮬레이션/최적화의 맥락에서, 당업자는, 리소그래피 시뮬레이션/최적화에서, 물리적 패터닝 디바이스가 반드시 사용되어야 하는 것이 아니고 설계 레이아웃이 물리적 패터닝 디바이스를 나타내기 위하여 사용될 수 있는 것과 같이, "마스크", "패터닝 디바이스" 및 "설계 레이아웃"이라는 용어가 상호교환가능하도록 사용될 수 있다는 것을 이해할 것이다. 일부 설계 레이아웃에 존재하는 작은 피쳐 크기 및 높은 피쳐 밀도의 경우에, 주어진 피쳐의 특정 에지의 포지션은 다른 인접한 피쳐의 존재 또는 부재에 의하여 어느 정도 영향받을 것이다. 이러한 근접성 효과는 하나의 피쳐로부터 다른 피쳐로 커플링되는 소량의 방사선 및/또는 회절 및 간섭과 같은 비-기하학적 광학적 효과 때문에 나타난다. 근접성 효과는 일반적으로 리소그래피에 후속하는 포스트-노광 베이크(PEB), 레지스트 현상, 및 에칭 중에 발생하는 확산 및 다른 화학물질 효과 때문에 나타날 수도 있다.
설계 레이아웃의 투영된 이미지가 주어진 타겟 회로 설계의 요구 사항에 따른다는 것을 보장하기 위하여, 근접성 효과는 설계 레이아웃의 복잡한 수치 모델, 정정 또는 전치왜곡을 통하여 예측되고 보상될 필요가 있다. 문헌 Full-Chip Lithography Simulation and Design Analysis - How OPC Is Changing IC Design", C. Spence, Proc. SPIE, Vol. 5751, pp 1-14 (2005)는 현재의 "모델-기초(model-based)" 광학적 근접성 정정 프로세스에 대한 개관을 제공한다. 통상적인 고수준 설계에서, 타겟 설계으로 투영된 이미지의 고충실도를 얻기 위하여 설계 레이아웃의 거의 모든 피쳐는 일부 수정된다. 이러한 수정은 에지 포지션 또는 선폭의 시프트 또는 바이어싱 및 다른 피쳐의 투영을 보조하기 위한 "보조(assist)" 피쳐를 적용하는 것을 포함할 수 있다.
수 백만 개의 피쳐들이 하나의 칩 설계에 통상적으로 존재한다는 사실을 고려하면, 모델-기초 OPC를 타겟 설계에 적용하기 위해서는 양호한 프로세스 모델과 방대한 계산 리소스가 필요하다. 그러나, OPC를 적용하는 것은 일반적으로 엄밀한 과학이 아니라, 하지만 모든 가능한 근접성 효과를 언제나 보상하는 것은 아닌 실험적이고 반복적인 프로세스이다. 그러므로, 설계 하자가 패터닝 디바이스 패턴에 유입될 가능성을 최소화하기 위하여, OPC 및 임의의 다른 RET를 적용한 이후의 설계 레이아웃과 같은 OPC의 효과는 설계 검사, 즉 캘리브레이션된 수치 프로세스 모델을 사용한 집중적 풀-칩 시뮬레이션에 의하여 검증될 필요가 있다. 이것은 수백만 달러 범위를 가지는 고수준 패터닝 디바이스를 제조하는 막대한 비용과 실제 패터닝 디바이스가 제조된 이후에 이를 고치거나 보수함에 따른 복구(turn-around) 시간이라는 큰 충격을 초래한다.
OPC 및 풀-칩 RET 검증 양자 모두는, 예를 들어 미국 특허 출원 번호 제 10/815,573 호와 명칭이 "Optimized Hardware and Software For Fast, Full Chip Simulation", by Y. Cao et al., Proc. SPIE, Vol. 5754, 405(2005)인 문헌에 기술되는 바와 같은 수치 모델링 시스템 및 방법에 기초할 수 있다.
하나의 RET는 설계 레이아웃의 광역 바이어스(global bias)를 조절하는 것에 관련된다. 광역 바이어스는 설계 레이아웃에 있는 패턴과 기판 상에 인쇄될 패턴 사이의 차이이다. 예를 들어, 25 nm 직경의 원형 패턴은, 설계 레이아웃에서 50 nm 직경 패턴으로 또는 설계 레이아웃에서 20 nm 직경 패턴이지만 높은 선량(dose)으로 기판 상에 인쇄될 수 있다.
설계 레이아웃 또는 패터닝 디바이스의 최적화(예를 들어, OPC)에 추가하여, 전체 리소그래피 충실도를 개선하기 위해서는 조명원도 역시 패터닝 디바이스 최적화와 공동으로 또는 별개로 최적화될 수 있다. "조명원" 및 "소스"라는 용어는 본 명세서에서 상호교환가능하도록 사용된다. 1990 년대 이후에, 환형, 사극자, 및 쌍극자와 같은 많은 오프-축 조명원이 도입되어 왔고 OPC 설계에 대해 더 많은 자유를 제공하여 왔으며, 이를 통하여 이미징 결과를 개선하여 왔다. 알려진 바와 같이, 오프-축 조명은 패터닝 디바이스 내에 포함되는 미세 구조(즉, 타겟 피쳐)를 분해하기 위한 검증된 방법이다. 그러나, 전통적인 조명원과 비교할 때, 오프-축 조명원은 보통 공간상(aerial image; AI)에 대해 더 적은 방사선 세기를 제공한다. 따라서, 조명원을 최적화하여 더 미세한 해상도와 감소된 방사선 세기 사이의 최적의 밸런스를 달성하려고 시도할 필요가 있다.
다수의 조명원 최적화 접근법들이, 예를 들어 Rosenbluth 등에 의한 명칭 "Optimum Mask and Source Patterns to Print A Given Shape", Journal of Microlithography, Microfabrication, Microsystems 1(1), pp.13-20, (2002)의 문헌에서 발견될 수 있다. 소스는 여러 영역으로 분할되는데, 이들 각각은 퓨필 스펙트럼의 특정 영역에 대응한다. 그러면, 소스 분포는 각각의 소스 영역에서 균일하다고 가정되고, 각각의 영역의 휘도는 프로세스 윈도우에 대하여 최적화된다. 그러나, 소스 분포가 각각의 소스 영역에서 균일하다는 이러한 가정은 언제나 유효한 것은 아니고, 결과적으로 이러한 접근법의 효과는 뛰어나지 않다. 그라니크(Granik)에 의한 명칭 "Source Optimization for Image Fidelity and Throughput", Journal of Microlithography, Microfabrication, Microsystems 3(4), pp.509-522, (2004)인 문헌에서 진술되는 다른 예에서, 현존하는 여러 소스 최적화 접근법들이 개관되고, 소스 최적화 문제를 일련의 음이 아닌 최소 자승 최적화로 변환하는 조명기 픽셀(illuminator pixel)에 기초한 방법이 제안된다. 이러한 방법들이 일부 성공을 거두었지만, 수렴하기 위해서는 통상적으로 여러 번의 복잡한 반복이 필요하다. 추가적으로, 그라니크의 방법에서 기판 이미지 충실도를 위해서 소스를 최적화하는 것과 소스의 평활도 요구 조건 사이에서의 트레이드-오프를 나타내는 γ 와 같은 몇 가지 엑스트라 파라미터에 대한 적합/최적 값을 결정하는 것이 어려울 수도 있다.
로우 k1 포토리소그래피에서, 소스와 패터닝 디바이스 양자 모두를 최적화하면 임계 회로 패턴의 투영을 위하여 가능한 프로세스 윈도우를 보장하기 위해서 유용하다. 몇 가지 알고리즘(예를 들어 Socha et. al. Proc. SPIE vol. 5853, 2005, p.180)은 조명을 독립 소스 포인트로 이산화(discretize)하고 공간 주파수 도메인에서 회절 차수들로 마스킹하며, 소스 포인트 세기와 패터닝 디바이스 회절 차수로부터 광학적 이미징 모델에 의하여 예측될 수 있는 노광 위도와 같은 프로세스 윈도우 메트릭에 기초하여 비용 함수(선택된 설계 변수의 함수로 정의됨)를 만들어 낸다. "설계 변수"라는 용어는 본 명세서에서 사용될 때 리소그래피 투영 장치의 파라미터들, 예를 들어 리소그래피 투영 장치의 사용자가 조절할 수 있는 파라미터들의 세트를 포함한다. 소스, 패터닝 디바이스, 투영 광학기의 특성, 및/또는 레지스트 특성을 포함하는 리소그래피 투영 프로세스의 임의의 특성이 최적화 과정의 설계 변수들에 포함된다는 것이 이해되어야 한다. 비용 함수는 흔히 설계 변수들의 비선형 함수이다. 이제 비용 함수를 최소화하기 위하여 표준 최적화 기법이 사용된다.
이와 관련하여, 설계 규칙들의 압박이 계속하여 감소하기 때문에 반도체 칩메이커들이 현존하는 193 nm ArF 리소그래피를 가진 로우 k1 리소그래피에 더욱 심취하게 됐다. 더 낮은 k1을 향한 리소그래피를 수행하려면 RET, 노광 툴이 절실히 요구되고, 리소그래피에 친화적인 설계가 필요하다. 1.35 ArF 하이퍼 개구수(NA) 노광 툴이 앞으로 사용될 수 있다. 회로 설계가 작업가능 프로세스 윈도우를 가지고 기판 상으로 생성될 수 있도록 보장하는 것을 돕기 위하여, 소스-패터닝 디바이스 최적화(본 명세서에서 소스-마스크 최적화(source-mask optimization) 또는 SMO라고 불림)이 2x nm 노드에 대해 중요한 RET가 되고 있다.
제약이 없이 실시가능한 시간량 내에 수행되는 비용 함수를 사용한 소스와 패터닝 디바이스의 동시 최적화 기술이 2009 년 11 월 20 일에 출원되고 제 WO2010/059954 호로 공개되며 발명의 명칭이 "Fast Freeform Source and Mask Co-Optimization Method"인 동일 양수인에게 양도된 국제 특허 출원 번호 제 PCT/US2009/065359 호에 기술되는데, 이것은 그 전체가 본 명세서에 원용에 의해 포함된다.
소스의 픽셀들을 조절함으로써 소스를 최적화하는 것을 수반하는 다른 소스 및 패터닝 디바이스 최적화 방법 및 시스템이 2010 년 6 월 10 일에 출원되고 미국 특허 출원 공개 번호 2010/0315614 호로 공개되며, 발명의 명칭이 "Source-Mask Optimization in Lithographic Apparatus"인 동일 양수인에게 양도된 미국 특허 출원 번호 제 12/813456 호에 기술되는데, 이것은 그 전체가 본 명세서에 원용에 의해 포함된다.
비록 본 명세서에서는 실시예를 IC를 제조하는 분야에 사용하는 것에 대해서 특정적으로 참조하지만, 실시예는 그 외의 많은 가능한 애플리케이션들을 가진다는 것이 명확하게 이해돼야 한다. 예를 들어 실시예는 집적 광학 시스템, 자기 도메인 메모리(magnetic domain memory)용 가이드 및 검출 패턴(guidance and detection pattern), 액정 디스플레이 패널, 박막 자기 헤드 등의 제조에 채용될 수 있다. 당업자는, 이러한 다른 응용예의 문맥에서, 본 명세서에서 사용된 "레티클", "웨이퍼" 또는 "다이"와 같은 어떠한 용어의 사용도 각각 "마스크", "기판" 및 "타겟부"와 같은 좀 더 일반적인 용어와 상호 교체가능할 수 있음을 이해할 것이다.
본 명세서에서, "방사선" 및 "빔"이라는 용어는 자외선 방사선(예를 들어 365, 248, 193, 157 또는 126 nm의 파장을 가지는 방사선) 및 EUV(예를 들어 5-20 nm 범위의 파장을 가지는 극자외 방사선)를 포함하는 모든 타입의 전자기 방사선을 망라하도록 사용된다.
"최적화(optimizing)" 및 "최적화(optimization)" 라는 용어는 본 명세서에서 사용될 때, 리소그래피의 결과 및/또는 프로세스가 더 바람직한 특성, 예컨대 기판 상의 설계 레이아웃의 투영의 더 높은 정확도, 더 큰 프로세스 윈도우 등과 같이 더 양호한 특성을 가지도록 리소그래피 투영 장치를 조절하는 것을 의미한다.
또한, 리소그래피 장치는 2 개 이상의 기판 테이블(및/또는 2개 이상의 패터닝 디바이스 테이블)을 갖는 유형일 수 있다. 그러한 "다중 스테이지" 디바이스에서, 추가 테이블들은 병렬로 사용될 수 있거나, 또한 하나 이상의 다른 테이블들이 노광을 위해 사용되고 있는 동안 준비 단계들이 하나 이상의 테이블 상에 수행될 수 있다. 트윈 스테이지 리소그래피 투영 장치는, 예를 들어 본 명세서에서 원용에 의해 통합되는 US 5,969,441 호에서 기술된다.
전술된 패터닝 디바이스는 설계 레이아웃을 포함한다. 설계 레이아웃은 CAD(컴퓨터-보조 설계) 프로그램을 이용하여 생성될 수 있는데, 이러한 프로세스는 흔히 전자 설계 자동화(electronic design automation; EDA)라고 불린다. 기능성 설계 레이아웃/패터닝 디바이스를 생성하기 위하여 거의 모든 CAD 프로그램은 선결정된 설계 규칙의 세트를 따른다. 이러한 규칙들은 처리 및 설계 제한사항에 의하여 설정된다. 예를 들어, 회로 디바이스 또는 선들이 바람직하지 않은 방식으로 서로 상호작용하지 않도록 보장하기 위하여, 설계 규칙은 회로 디바이스(게이트, 커패시터 등과 같은 것) 또는 상호연결선들 사이의 공간 공차(space tolerance)를 규정한다. 설계 규칙 제한사항들은 통상적으로 "임계 치수(CD)"라고 불린다. 어떤 회로의 임계 치수는 선 또는 홀의 최소 폭 또는 두 개의 선들 또는 두 개의 홀들 사이의 최소 공간이라고 정의될 수 있다. 따라서, CD는 설계된 회로의 전체 크기 및 밀도를 결정한다. 집적 회로 제작의 목적들 중 하나는 원래의 회로 설계를 기판 상에(패터닝 디바이스를 통해) 충실하게 재생하는 것이다.
패터닝 디바이스라는 용어는 본 명세서에서 채용될 때, 인입하는 방사선 빔에 기판의 타겟부 내에 생성될 패턴에 대응하여 패터닝된 단면을 부여하기 위하여 사용될 수 있는 일반적 패터닝 디바이스를 지칭하는 것으로 넓게 해석될 수 있다; "광 밸브(light valve)"라는 용어도 역시 이러한 문맥에서 사용될 수 있다. 전통적인 마스크(투과성 또는 반사성; 이진, 위상-시프트, 하이브리드 등) 외에, 다른 이러한 패터닝 디바이스들의 예에는 다음이 포함된다:
- 프로그램가능한 미러 어레이. 이러한 디바이스의 일 예는 점탄성 제어층과 반사면을 가지는 매트릭스-어드레스가능한(matrix-addressable) 면이다. 이러한 장치 배후의 기본 원리는 (예컨대) 반사면의 어드레스된 영역이 입사 방사선을 회절된 방사선으로서 반사하는 반면, 어드레스되지 않은 영역은 입사 방사선을 회절되지 않은 방사선으로서 반사한다는 것이다. 적합한 필터를 사용하면, 상기 비회절 방사선은 반사된 빔으로부터 필터링되어, 회절된 방사선만을 남길 수 있다; 이러한 방식으로, 빔은 행렬-어드레싱가능한 면의 어드레싱 패턴에 따라 패터닝되어 간다. 매트릭스 어드레싱은 적절한 전자기기를 사용하여 수행될 수 있다. 이러한 미러 어레이에 대한 더 많은 정보는, 예를 들어 미국 특허 번호 제 5,296,891 호 및 제 5,523,193 호에서 찾을 수 있는데, 이들은 본 명세서에 원용에 의해 통합된다.
-프로그램가능한 LCD 어레이. 이러한 구성의 예는 미국 특허 제 5,229,872 호에 제공되어 있으며, 이것은 원용에 의해 본 명세서에 포함된다.
간략한 소개로서, 도 1 은 예시적인 리소그래피 투영 장치(10)를 도시한다. 주된 컴포넌트들은 딥-자외선 엑시머 레이저 소스 또는 자외선(EUV) 소스를 포함하는 다른 타입의 소스일 수 있는 조명원(12), 부분적 코히어런스(시그마로 표시됨)를 규정하고 소스(12)로부터 방사선을 성형하는 광학기(14, 16' 및 16'')를 포함할 수 있는 조명 광학기; 패터닝 디바이스(예를 들어, 마스크 또는 레티클)(18); 및 패터닝 디바이스 패턴의 이미지를 기판 평면(22) 상에 투영하는 투과 광학기(16''')이다. 투영 광학기의 퓨필 평면에 있는 조절가능한 필터 또는 개구부(20)는 기판 평면(22)에 충돌하는 빔 각도의 범위를 한정할 수 있고, 최대 가능한 각도는 투영 광학기의 개구수 NA=sin(Θmax)를 규정한다.
시스템의 최적화 프로세스에서, 시스템의 성능 지수는 비용 함수로서 표현될 수 있다. 최적화 프로세스는 비용 함수를 최소화하는 시스템의 파라미터들(설계 변수)의 세트를 찾는 과정이 된다. 비용 함수는 최적화의 목표에 따라 임의의 적합한 형태를 가질 수 있다. 예를 들어, 비용 함수는 시스템의 특정한 특성(평가 포인트)의 이러한 특성의 의도된 값(예를 들어, 이상적인 값)에 대한 편차의 가중된 평균제곱근(RMS)일 수 있다; 비용 함수는 또한 이러한 편차들 중 최대값일 수도 있다. 본 명세서에서 "평가 포인트"라는 용어는 시스템의 임의의 특성을 포함하도록 넓게 해석되어야 한다. 시스템의 설계 변수는 유한 범위로 한정되거나 및/또는 시스템의 구현형태들의 실용성 때문에 상호의존적일 수 있다. 리소그래피 투영 장치의 경우에, 이러한 제약들은 흔히 튜닝가능한 범위, 및/또는 패터닝 디바이스 제조성(manufacturability) 설계 규칙과 같은 하드웨어의 물리적 성질 및 특성과 연관되며, 평가 포인트는 기판 상의 레지스트상 상의 물리적 포인트, 및 선량 및 초점과 같은 비-물리적 특성을 포함할 수 있다.
리소그래피 투영 장치에서, 소스는 조명(즉 방사선)을 제공한다; 투영 광학기는 이러한 조명을 패터닝 디바이스를 통해서 지향시키고 기판 상에 성형한다. "투영 광학기"라는 용어는 본 명세서에서 방사선 빔의 파면을 변경할 수 있는 임의의 광학 컴포넌트를 포함하도록 넓게 정의된다. 예를 들어, 투영 광학기는 컴포넌트(14, 16', 16'' 및 16''') 중 적어도 일부를 포함할 수 있다. 공간상(AI)은 기판 상의 방사선 세기 분포이다. 기판 상의 레지스트 층은 노광되고 공간상이 잠정 "레지스트상(resist image; RI)"으로서 그 안으로 전사된다. 레지스트상(RI)은 레지스트 층 내의 레지스트의 분해가능성의 공간적 분포라고 정의될 수 있다. 레지스트 모델은 공간상으로부터 레지스트상을 계산하기 위하여 사용될 수 있으며, 이것의 일 예가 동일 양수인에게 양도된 미국 특허 출원 일련 번호 제 12/315,849 호에서 발견될 수 있고, 그 내용은 그 전체가 본 명세서에 원용에 의해 포함된다. 레지스트 모델은 오직 레지스트 층의 성질(예를 들어, 노광, PEB 및 현상 도중에 발생하는 화학적 프로세스들의 영향)에만 관련된다. 리소그래피 투영 장치의 광학적 성질(예를 들어, 소스, 패터닝 디바이스 및 투영 광학기의 성질)이 공간상을 결정한다. 리소그래피 투영 장치에서 사용되는 패터닝 디바이스가 변경될 수 있기 때문에, 패터닝 디바이스의 광학적 성질을, 적어도 소스 및 투영 광학기를 포함하는 리소그래피 투영 장치의 나머지의 광학적 성질로부터 분리시키는 것이 바람직하다.
리소그래피 투영 장치 내에서의 리소그래피를 시뮬레이션하기 위한 예시적인 흐름도가 도 2 에 도시된다. 소스 모델(31)은 소스의 광학적 특성(방사선 세기 분포 및/또는 위상 분포를 포함함)을 나타낸다. 투영 광학기 모델(32)은 투영 광학기의 광학적 특성(투영 광학기에 의하여 발생한 방사선 세기 분포 및/또는 위상 분포에 대한 변경을 포함함)을 나타낸다. 투영 광학기 모델(32)은 다양한 인자, 예를 들어 투영 광학기의 컴포넌트들의 가열, 투영 광학기의 컴포넌트의 기계적 연결에 의해 생기는 스트레스에 의하여 생기는 수차(aberration)를 포함할 수 있다. 소스 모델(31) 및 투영 광학기 모델(32)은 투과 교차 계수(transmission cross coefficient; TCC) 모델로 통합될 수 있다. 설계 레이아웃 모델(33)은 설계 레이아웃의 광학적 특성(주어진 설계 레이아웃에 의하여 생기는 방사선 세기 분포 및/또는 위상 분포에 대한 변경을 포함함)을 나타내는데, 이것은 패터닝 디바이스의 피쳐의 배치에 대한 표현이다. 공간상(36)은 소스 모델(31), 투영 광학기 모델(32) 및 설계 레이아웃 모델(33)로부터 시뮬레이션될 수 있다. 레지스트상(38)은 레지스트 모델(37)을 사용하여 공간상(36)으로부터 시뮬레이션될 수 있다. 리소그래피의 시뮬레이션은, 예를 들어 레지스트상 내의 윤곽 및 CD를 예측할 수 있다.
좀 더 구체적으로는, 소스 모델(31)이, NA-시그마(σ) 셋팅 및 임의의 특정한 조명원 형상(예를 들어 환형, 사극자, 및 쌍극자 등의 오프-축 방사원)을 포함하지만 이들로 한정되는 것은 아닌 소스의 광학적 특성을 나타낼 수 있다는 것에 주의한다. 투영 광학기 모델(32)은, 수차, 왜곡, 굴절률, 물리적 크기, 물리적 치수, 흡수 등을 포함하는 투영 광학기의 광학적 특성을 나타낼 수 있다. 또한 설계 레이아웃 모델(33)은, 예를 들어 미국 특허 번호 제 7,587,704 호에 기술되는 바와 같은 물리적 패터닝 디바이스의 물리적 성질도 나타낼 수 있는데, 이것은 그 전체가 원용에 의해 포함된다. 시뮬레이션의 목적은, 예를 들어 에지 배치 및 CD를 정확하게 예측하는 것인데, 이들은 이제 의도된 설계에 대하여 비교될 수 있다. 의도된 설계는 일반적으로, GDSII 또는 OASIS 또는 다른 파일 포맷과 같은 표준화된 디지털 파일 포맷으로 제공될 수 있는 선-OPC 설계 레이아웃으로 정의된다.
이러한 설계 레이아웃으로부터, 하나 이상의 부분이 식별될 수 있는데, 이것은 "클립"이라고 불린다. 특정한 실시예에서, 클립들의 세트가 추출되는데, 이것은 설계 레이아웃 내의 복잡한 패턴(통상적으로 50 개 내지 1000 개의 클립이지만 임의의 개수의 클립들이 사용될 수도 있음)을 나타낸다. 당업자들에 의하여 이해될 바와 같이, 이러한 패턴 또는 클립은 설계의 작은 부분(즉 회로, 셀 또는 패턴)을 나타내고, 특히 클립들은 특별히 주의하거나 및/또는 검증할 필요가 있는 작은 부분들을 나타낸다. 다르게 말하면, 클립들은 설계 레이아웃의 부분들일 수 있거나, 유사할 수 있거나, 임계 피쳐들이 경험(고객에 의하여 제공되는 클립들 포함)에 의하여, 시행 착오에 의하여, 또는 풀-칩 시뮬레이션을 수행함으로써 식별되는 설계 레이아웃의 부분들의 유사한 거동을 가질 수도 있다. 보통, 클립은 하나 이상의 테스트 패턴 또는 게이지 패턴을 포함한다.
최초의 더 큰 세트의 클립들은 특정 이미지 최적화를 요구하는 설계 레이아웃 내의 알려진 임계 피쳐 영역에 기초하여 고객에 의하여 선험적으로 제공될 수 있다. 또는, 다른 실시예에서, 최초의 더 큰 세트의 클립들은 임계 피쳐 영역을 식별하는 몇 가지 종류의 자동(머신 비젼과 같은) 또는 수동 알고리즘을 사용하여 전체 설계 레이아웃으로부터 추출될 수 있다.
최적화 방법의 예들은, 예를 들어 2010 년 10 월 28 일에 출원된 미국 특허 출원 일련 번호 제 12/914,946 호에서 발견될 수 있는데, 그 내용은 전체적으로 원용에 의해 본 명세서에 포함된다.
하나 이상의 실시예에서, 최적화는 수학식 1과 같은 비용 함수에 의하여 수행될 수 있는데,
[수학식 1]
Figure pct00001
여기에서
Figure pct00002
은 N 개의 설계 변수 또는 그것의 값들이다;
Figure pct00003
은
Figure pct00004
의 설계 변수들의 값들의 세트에 대한 p-번째 평가 포인트에서의 특성의 실제 값과 의도된 값 사이의 차이의 함수일 수 있다.
Figure pct00005
는 p-번째 평가 포인트에 지정된 가중 상수이다. 다른 것보다 더 중요한 평가 포인트 또는 패턴에는 더 높은
Figure pct00006
값이 지정될 수 있다. 더 큰 발생 횟수를 가지는 패턴 및/또는 평가 포인트들에도 더 높은
Figure pct00007
값이 지정될 수 있다. 평가 포인트의 예는 웨이퍼 상의 임의의 물리적 포인트 또는 패턴이거나 설계 레이아웃, 또는 레지스트상, 또는 공간상 상의 임의의 포인트일 수 있다.
비용 함수는 리소그래피 투영 장치 또는 기판의 임의의 적합한 특성, 예를 들면, 초점, CD, 이미지 시프트, 이미지 왜곡, 이미지 회전 등을 나타낼 수 있다. 예를 들어, 비용 함수는 다음 리소그래피 메트릭 중 하나 이상의 함수일 수 있다: 에지 배치 에러, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 추계 효과(stochastic effect), 패터닝 디바이스의 3-차원 효과 레지스트의 3-차원 효과, 최적의 초점 시프트, 퓨필 충진 인자, 노광 시간, 및 쓰루풋. 기판 상의 회로 패턴을 나타내는 것이 흔히 레지스트상이기 때문에, 비용 함수는 레지스트상의 몇 가지 특성을 나타내는 함수들을 흔히 포함한다. 예를 들어, 이러한 평가 포인트의
Figure pct00008
은 단순히 레지스트상 내의 어느 포인트의 해당 포인트의 의도된 포지션까지의 거리(즉, 에지 배치 에러
Figure pct00009
)일 수 있다. 설계 변수는 소스, 패터닝 디바이스, 투영 광학기, 선량, 초점 등의 조절가능한 파라미터와 같은 임의의 조절가능한 파라미터일 수 있다. 투영 광학기는, 조사 빔의 파면의 형상과 세기 분포 및/또는 위상 시프트를 조절하기 위하여 사용될 수 있는 "파면 조작기(wavefront manipulator)"라고 통칭되는 컴포넌트를 포함할 수 있다. 투영 광학기는, 예컨대 패터닝 디바이스 이전에, 퓨필 평면 근처에서, 이미지 평면 근처에서, 초점면 근처에서와 같은 상황에서 리소그래피 투영 장치의 광로를 따른 임의의 위치에서 파면 및 세기 분포를 조절할 수 있다. 투영 광학기는, 예를 들어 소스, 패터닝 디바이스, 리소그래피 투영 장치 내의 온도 변동, 및/또는 리소그래피 투영 장치의 컴포넌트들의 열팽창에 의하여 생기는 파면 및 세기 분포의 어느 정도의 왜곡을 정정하거나 보상하기 위하여 사용될 수 있다. 파면 및 세기 분포를 조절하면 평가 포인트 및 비용 함수의 값들을 변경할 수 있다. 이러한 변경은 모델로부터 시뮬레이션되거나 실제로 측정될 수 있다.
Figure pct00010
의 보통의 가중된 평균제곱근(RMS)은
Figure pct00011
으로 정의되고, 따라서
Figure pct00012
의 가중된 RMS를 최소화하는 것은 수학식 1 에 정의된 비용 함수
Figure pct00013
를 최소화하는 것과 등가이다. 따라서,
Figure pct00014
의 가중된 RMS와 수학식 1 은 본 명세서에서 표기를 단순하게 하기 위하여 상호교환가능하도록 이용될 수도 있다.
더 나아가, PW(프로세스 윈도우)가 최대화되면, 상이한 PW 조건으로부터의 동일한 물리적 위치를 수학식 1 에 있는 비용 함수 내의 상이한 평가 포인트로 간주하는 것이 가능하다. 예를 들어, 만일 N 개의 PW 조건이 고려된다면, 평가 포인트들은 그들의 PW 조건에 따라 범주화될 수 있고, 비용 함수는 다음과 같이 표시될 수 있다:
[수학식 1']
Figure pct00015
여기에서
Figure pct00016
은 u-번째 PW 조건
Figure pct00017
에서의
Figure pct00018
의 설계 변수들의 값들의 세트에 대한 p i -번째 평가 포인트의 실제 값과 의도된 값 사이의 차이의 함수가다. 이러한 차가 에지 배치 에러(EPE)이라면, 전술된 비용 함수를 최소화하는 것은 다양한 PW 조건에서 에지 시프트를 최소화하는 것과 등가이고, 따라서 PW를 최대화하게 된다. 특히, PW가 상이한 패터닝 디바이스 바이어스들로 이루어진다면, 전술된 비용 함수를 최소화하는 것은 웨이퍼 EPE와 유도된 마스크 에지 바이어스 사이의 비율로서 정의되는 MEEF(마스크 에러 향상 인자)의 최소화를 포함한다.
설계 변수 또는 그 함수는
Figure pct00019
라고 표시될 수 있는 제약들을 가질 수도 있는데, 여기에서
Figure pct00020
는 설계 변수의 가능한 값들의 세트이다. 제약은 리소그래피 투영 장치의 하드웨어 구현형태에서의 물리적 제한을 나타낼 수 있다. 제약은 다음 중 하나 이상을 포함할 수 있다: 튜닝 범위, 패터닝 디바이스 제조성, 및 설계 변수들 사이의 상호의존성.
그러므로 최적화 프로세스는, 제약
Figure pct00021
을 가지고서 비용 함수를 최소화하는 설계 변수들의 값들의 세트를 찾는 것, 즉, 다음을 찾는 것이다
[수학식 2]
Figure pct00022
일 실시예에 따라 리소그래피 투영 장치를 최적화하는 일반적인 방법이 도 3 에 도시된다. 이러한 방법은 복수 개의 설계 변수들의 다변수 비용 함수를 정의하는 단계(302)를 포함한다. 설계 변수들은 조명원의 특성(300A)(예를 들어, 퓨필 충진 비율, 즉 퓨필 또는 개구부를 통과하는 소스의 방사선의 퍼센티지), 투영 광학기의 특성(300B) 및 설계 레이아웃의 특성(300C)으로부터 선택된 임의의 적합한 조합을 포함할 수 있다. 예를 들어, 설계 변수는 조명원의 특성(300A)과 설계 레이아웃의 특성(300C)(예를 들어, 광역 바이어스)을 포함하지만 투영 광학기의 특성(300B)을 포함하지 않을 수도 있는데, 이것이 SMO가 된다. 대안적으로는, 설계 변수는 조명원의 특성(300A), 투영 광학기의 특성(300B) 및 설계 레이아웃의 특성(300C)을 포함할 수도 있는데, 이것은 소스-마스크-렌즈 최적화(source-mask-lens optimization; SMLO)가 된다. 단계(304)에서, 비용 함수가 수렴이 되도록 이동되게, 설계 변수는 동시에 조절된다. 단계(306)에서, 선정의된 종료 조건이 만족되는지 여부가 결정된다. 선결정된 종료 조건은 다양한 가능성들을 포함할 수 있어서, 즉 비용 함수가 사용되는 수치 기법에 의하여 요구되는 바와 같이 최소화되거나 최대화될 수 있거나, 비용 함수의 값이 임계 값과 동일해지거나 임계 값을 지나쳐갔을 수 있거나, 비용 함수의 값이 사전 설정된 에러 한계 내에 도달했거나, 또는 사전 설정된 횟수의 반복이 수행될 수 있다. 만일 단계(306)의 조건들 중 어느 것이라도 만족되면, 이러한 방법은 종료된다. 만일 단계(306)의 조건 중 어느 것도 만족되지 않는다면, 단계(304 및 306)가 원하는 결과를 얻을 때까지 반복된다. 퓨필 충진 인자, 레지스트 화학조성, 쓰루풋 등과 같은 인자들에 의하여 야기되는 물리적 제한들이 있을 수 있기 때문에, 최적화를 한다고 하여 반드시 설계 변수의 값들의 단일 세트가 얻어지는 것은 아니다. 최적화를 통하면 설계 변수에 대한 값들의 여러 세트와 연관된 성능 특성(예를 들어, 쓰루풋)을 얻을 수 있고, 리소그래피 장치의 사용자가 하나 이상의 세트를 선택하게 할 수 있다.
다른 실시예에서, 투영 광학기의 광학적 특성에 대한 영향을 계산 및/또는 결정하는 것 대신에, 또는 이에 추가하여, 투영 광학기의 조절가능한 광학적 특성이 설계 변수에 포함될 수 있다는 것이 예측된다. 예시적인 조절가능한 광학적 특성들에는 렌즈 조작기, 온도 데이터 또는 히터와 같이 투영 시스템의 광학 요소의 온도를 제어하기 위하여 사용되는 하나 이상의 디바이스의 온도와 연관된 신호, 제니케 계수가 포함될 수 있다. 그러면 SMO 프로시저가 수행될 수 있고, 조절가능한 광학적 특성을 포함하는 설계 변수들이 비용 함수가 수렴하도록 동시에 조절될 수 있다.
도 3 에서, 모든 설계 변수의 최적화는 동시에 실행된다. 이러한 흐름은 동시 최적화, 결합 최적화(joint optimization), 또는 공동-최적화라고 불릴 수 있다. "동시", "동시에", "결합(joint)" 및 "결합하여(jointly)"라는 용어는 본 명세서에서 사용될 때, 소스, 패터닝 디바이스, 투영 광학기의 특성의 설계 변수들 및/또는 임의의 다른 설계 변수들이 동시에 변경될 수 있다는 것을 의미한다. 또는, 모든 설계 변수의 최적화는 도 4 에 도시된 바와 같이 교대로 실행된다. 이러한 흐름에서, 각각의 단계에서 몇 가지 설계 변수는 고정되는 동안 다른 설계 변수들은 비용 함수를 최소화하도록 최적화된다; 그러면 다음 단계에서, 변수들의 그 외의 세트가 고정되는 동안 다른 것들이 비용 함수를 최소화하도록 최적화된다. 이러한 단계들은 수렴할 때까지 또는 어떤 종료 조건들이 만족될 때까지 실행된다. 도 4 의 한정하는 것이 아닌 예시적인 흐름도에 나타난 바와 같이, 우선 설계 레이아웃이 획득되고(단계(402)), 소스 최적화의 단계가 단계(404)에서 실행되는데, 여기에서 조명원의 모든 설계 변수들은 모든 다른 설계 변수들이 고정되는 동안 비용 함수를 최소화하도록 최적화된다(SO). 그러면 다음 단계(406)에서, 마스크 최적화(MO)가 수행되는데, 여기에서 패터닝 디바이스의 모든 설계 변수들은 모든 다른 설계 변수들이 고정되는 동안 비용 함수를 최소화하도록 최적화된다. 이러한 두 개의 단계들은 어떤 종료 조건이 단계(408)에서 만족될 때까지 교대로 실행된다. 비용 함수의 값이 임계 값과 동일하게 되는 것, 비용 함수의 값이 임계 값을 지날 것, 비용 함수의 값이 사전 설정된 에러 한계 내에 해당될 것, 또는 사전 설정된 반복 횟수가 될 것 등과 같은 다양한 종료 조건들이 사용될 수 있다. SO-MO-교번-최적화가 다른 흐름에 대한 일 예로서 사용된다는 것에 주의한다. 다른 흐름은, SO, LO(렌즈 최적화)가 수행되고 MO는 교대로 그리고 반복적으로 실행되는 SO-LO-MO-교번-최적화; 또는 제 1 SMO가 한 번 실행된 후 LO 및 MO를 교대로 그리고 반복적으로 실행될 수 있는 방식; 등과 같은 많은 그 외의 형태들을 가질 수 있다. 마지막으로 최적화 결과의 출력이 단계(410)에서 얻어지고, 프로세스는 중단된다.
위에서 논의된 바와 같은 패턴 선택 알고리즘은 동시적이거나 교번적인 최적화와 함께 통합될 수 있다. 예를 들어, 교번 최적화가 채용되는 경우, 우선 풀-칩 SO가 수행되고 '핫 스폿' 및/또는 '웜 스폿'이 식별된 후에 MO가 수행된다. 본 명세서를 보면 여러 서브-최적화의 치환예와 조합들이 원하는 최적화 결과를 얻기 위해서 사용될 수 있다.
도 5 는 비용 함수가 최소화되는 최적화의 하나의 예시적인 방법을 도시한다. 단계(502)에서, 존재할 경우 설계 변수의 튜닝 범위를 포함하는 초기 값들이 획득된다. 단계(504)에서, 다변수 비용 함수가 설정된다. 단계(506)에서, 비용 함수는 제 1 반복 단계(i=0)에 대한 설계 변수들의 시작 포인트 값 주위의 충분히 작은 이웃들 내에서 확장된다. 단계(508)에서, 표준 다변수 최적화 기법이 비용 함수를 최소화하기 위하여 적용된다. 단계(508)의 최적화 프로세스 도중에 또는 최적화 프로세스의 추후 스테이지에서, 최적화가 튜닝 범위와 같은 제약을 가질 수 있다는 것에 주의한다. 리소그래피 프로세스를 최적화하기 위해서 선택된 식별된 평가 포인트에 대한 주어진 테스트 패턴(또한 "게이지(gauge)"라고 알려짐)에 대하여 각각의 반복이 수행된다. 단계(510)에서, 리소그래피 응답(예를 들어, 공간상, 레지스트상의 특정한 특성, 또는 프로세스 윈도우와 같은 리소그래피 프로세스의 특정한 특성)이 예측된다. 단계(512)에서, 단계(510)의 결과가 원하거나 이상적인 리소그래피 응답 값과 비교된다. 단계(514)에서 종료 조건이 만족되면, 즉 최적화를 통해 원하는 값에 충분히 가까운 리소그래피 응답 값이 얻어진다면, 설계 변수의 최종 값이 단계(518)에서 출력된다. 출력 단계는 퓨필 평면(또는 다른 평면)에서의 파면 수차-조절 맵(aberration-adjusted map), 최적화된 소스 맵, 및 최적화된 설계 레이아웃 등을 출력하는 것과 같이, 설계 변수의 최종 값을 사용하여 다른 함수들을 출력하는 것을 더 포함할 수 있다. 종료 조건이 만족되지 않으면, 단계(516)에서, 설계 변수의 값들이 i-번째 반복의 결과를 이용하여 갱신되고, 프로세스는 다시 단계(506)로 되돌아간다. 도 5 의 프로세스는 이하 상세히 설명된다.
리소그래피 투영 장치에서 일반적으로 유효한,
Figure pct00023
이 충분히 평활하다는 것(예를 들어, 제 1 차 도함수
Figure pct00024
이 존재함)을 제외하고는, 예시적인 최적화 프로세스에서는 설계 변수
Figure pct00025
과
Figure pct00026
사이에 어떠한 관련성도 추정되거나 근사화되지 않는다. 가우스-뉴턴 알고리즘, 레벤버그-마콰트 알고리즘, 그레디언트 감소 알고리즘, 시뮬레이션된 어닐링, 유전적 알고리즘과 같은 알고리즘이
Figure pct00027
을 찾기 위해서 적용될 수 있다.
여기서는 일 예로서 가우스-뉴턴 알고리즘이 사용된다. 가우스-뉴턴 알고리즘은 일반적인 비선형 다변수 최적화 문제에 적용가능한 반복 방법이다. 설계 변수
Figure pct00028
이
Figure pct00029
의 값을 가지는 i-번째 반복에서, 가우스-뉴턴 알고리즘은
Figure pct00030
를
Figure pct00031
근방에서 선형화한 뒤,
Figure pct00032
의 최소값을 얻게 하는
Figure pct00033
근방의 값
Figure pct00034
을 계산한다. 설계 변수
Figure pct00035
은 (i+1)-번째 반복에서
Figure pct00036
의 값들을 가진다. 이러한 반복은 수렴할 때까지(즉
Figure pct00037
이 더 이상 감소되지 않을 때) 또는 사전 설정된 반복 횟수가 될 때까지 계속된다.
구체적으로는,
Figure pct00038
의 근방에서의 i-번째 반복에서,
[수학식 3]
Figure pct00039
이다.
수학식 3 을 근사화하면, 비용 함수는 다음과 같이 된다:
[수학식 4]
Figure pct00040
이것은 설계 변수
Figure pct00041
의 이차 함수이다. 설계 변수
Figure pct00042
을 제외하고는 모든 항은 상수이다.
설계 변수
Figure pct00043
이 임의의 제약 하에 있지 않다면, 다음의 N 개의 선형 방정식에 의하여 풀어냄으로써
Figure pct00044
이 유도될 수 있다:
Figure pct00045
, 여기에서
Figure pct00046
.
설계 변수
Figure pct00047
이
Figure pct00048
에 대한 J 개의 부등식(예를 들어
Figure pct00049
의 튜닝 범위)
Figure pct00050
; 및
Figure pct00051
에 대한 K 개의 등식(예를 들어 설계 변수들 사이의 상호의존성)
Figure pct00052
의 형태의 제한을 받는다면; 최적화 프로세스는 종래의 이차 프로그래밍 문제가 되며, 여기에서
Figure pct00053
,
Figure pct00054
,
Figure pct00055
,
Figure pct00056
는 상수이다. 각각의 반복에 대하여 추가적 제약들이 부과될 수 있다. 예를 들어,
Figure pct00057
과
Figure pct00058
사이의 차이를 제한하여 수학식 3 의 근사화가 유효하게 되도록, "감쇠 인자"
Figure pct00059
가 도입될 수 있다. 이러한 제약들은
Figure pct00060
라고 표현될 수 있다.
Figure pct00061
이 예를 들어 Numerical Optimization(2nd ed.) by Jorge Nocedal and Stephen J. Wright(Berlin New York: Vandenberghe. Cambridge University Press)에 기술된 방법들을 사용하여 유도될 수 있다.
Figure pct00062
의 RMS를 최소화하는 대신에, 최적화 프로세스는 평가 포인트들 사이의 최대 편차(최악의 결함)를 그들의 의도된 값까지 최소화할 수 있다. 이러한 접근법에서, 비용 함수는 다음과 같이 다르게 표현될 수 있는데,
[수학식 5]
Figure pct00063
,
여기에서
Figure pct00064
는
Figure pct00065
에 대한 허용된 최대 값이다. 이러한 비용 함수는 평가 포인트들 사이에서의 최악의 결함을 나타낸다. 이러한 비용 함수를 사용한 최적화를 통해서 최악의 결함의 크기가 최소화된다. 반복적 그리디(greedy) 알고리즘이 이러한 최적화를 위해 사용될 수 있다.
수학식 5 의 비용 함수는 다음과 같이 근사화될 수 있는데:
[수학식 6]
Figure pct00066
여기에서 q는 적어도 4, 바람직하게는 적어도 10 인 양의 우수이다. 수학식 6 은 수학식 5 의 동작과 유사하지만, 디피스트 감소 방법(deepest descent method), 공액 그레디언트 방법 등과 같은 방법들을 사용하여 최적화가 해석적으로 실행되고 가속화될 수 있게 한다.
최악의 결함 크기를 최소화하는 것은
Figure pct00067
의 선형화와도 결합될 수 있다. 구체적으로 설명하면,
Figure pct00068
은 수학식 3 에서와 같이 근사화된다. 그러면 최악의 결함 크기에 대한 제약은 부등식
Figure pct00069
와 같이 표현되는데, 여기에서
Figure pct00070
및
Figure pct00071
는
Figure pct00072
에 대한 허용된 최소 및 최대 편차들을 특정하는 두 개의 상수들이다. 수학식 3 을 대입하면, 이러한 제약은 p=1,…P에 대하여,
[수학식 6']
Figure pct00073
및
[수학식 6'']
Figure pct00074
이 되는데,
수학식 3 이 일반적으로
Figure pct00075
의 근방에서만 성립하기 때문에, 부등식들 사이의 임의의 상충에 의하여 결정될 수 있는 원하는 제약
Figure pct00076
가 이러한 근방에서 얻어질 수 없는 경우, 상수
Figure pct00077
및
Figure pct00078
는 제약을 얻을 수 있는 때까지 완화될 수 있다. 이러한 최적화 프로세스는
Figure pct00079
, i의 근방에서의 최악의 결함 크기를 최소화한다. 그러면 각각의 단계는 점진적으로 최악의 결함 크기를 감소시키고, 각각의 단계는 특정 종료 조건이 만족될 때까지 반복적으로 실행된다. 그러면 최악의 결함 크기가 최적으로 감소되게 된다.
최악의 결함을 최소화시키는 다른 방법은 각각의 반복에서 가중치
Figure pct00080
를 조절하는 것이다. 예를 들어, i-번째 반복 이후에, r-번째 평가 포인트가 최악의 결함이라면,
Figure pct00081
은 (i+1)-번째에서 증가되어 해당 평가 포인트의 결함 크기를 감소시키는 것에 더 높은 우선순위가 주어지게 할 수 있다.
또한, 수학식 4 와 수학식 5 의 비용 함수들은 라그랑지 승산기를 도입해서 결함 크기의 RMS에 대한 최적화와 최악의 결함 크기에 대한 최적화 사이를 절충하도록 변경될 수 있으며, 즉,
[수학식 6''']
Figure pct00082
인데, λ는 결함 크기의 RMS에 대한 최적화와 최악의 결함 크기에 대한 최적화 사이의 트레이드-오프를 규정하는 사전 설정된 상수이다. 특히, λ=0 라면, 수학식 6은 수학식 4 가 되고 결함 크기의 RMS만이 최소화된다; 반면에 λ=1 이라면, 수학식 6은 수학식 5 가 되고 최악의 결함 크기만이 최소화된다; 0<λ<1 이라면, 양자 모두가 최적화에서 고려된다. 이러한 최적화는 여러 방법들을 사용하여 구할 수 있다. 예를 들어, 각각의 반복에서의 가중치는 전술된 것과 유사하게 조절될 수 있다. 또는, 부등식들로부터 최악의 결함 크기를 최소화하는 것과 유사하게, 수학식 6' 및 6'' 의 부등식들은 이차 프로그래밍 문제를 풀어내는 동안 설계 변수들의 제약이라 볼 수 있다. 그러면, 최악의 결함 크기에 대한 경계가 점점 완화되거나, 최악의 결함 크기에 대한 가중치를 점점 증가시키고, 얻을 수 있는 모든 최악의 결함 크기에 대한 비용 함수 값을 계산하며, 총 비용 함수를 최소화하는 설계 변수 값을 다음 단계에 대한 초기 포인트로서 선택할 수 있다. 이러한 과정을 반복하여 수행함으로써, 이러한 새로운 비용 함수가 최소화될 수 있다.
리소그래피 투영 장치를 최적화하면 프로세스 윈도우를 확장시킬 수 있다. 프로세스 윈도우가 커지면 프로세스 설계 및 칩 설계에서 유연성이 더 많아진다. 프로세스 윈도우는 레지스트상을 레지스트상의 설계 타겟의 특정한 한계 내에 있게 하는 초점 및 선량 값의 세트로서 정의될 수 있다. 본 명세서에서 설명되는 모든 방법들은 노광 선량 및 디포커스(defocus) 외에 그 외의 또는 추가적인 베이스 파라미터에 의하여 확립될 수 있는 일반화된 프로세스 윈도우 정의로 확장될 수도 있다는 것에 주의한다. 이것은 NA, 시그마, 수차, 편광과 같은 광학적 설정, 또는 레지스트 층의 광학 상수를 포함할 수도 있지만 그것들로 제한되지는 않는다. 예를 들어, 전술된 바와 같이, PW 역시 상이한 마스크 바이어스로 이루어진다면, 최적화는 MEEF(마스크 에러 향상 인자)를 최소화하는 것을 포함하는데, 이것은 기판 EPE와 유도된 마스크 에지 바이어스 사이의 비율로서 정의된다. 초점 및 선량 값에 대해 정의된 프로세스 윈도우는 본 개시물에서 오직 하나의 예로 제공된다. 일 실시예에 따라서 프로세스 윈도우를 최대화하는 방법이 이하 설명된다.
제 1 단계에서, 프로세스 윈도우에서의 공지된 조건
Figure pct00083
에서 시작하여, 근방
Figure pct00084
에서 다음의 비용 함수들 중 하나를 최소화하는데, f 0는 공칭 초점이고 ε 0는 공칭 선량이다:
[수학식 27]
Figure pct00085
또는
[수학식 27']
Figure pct00086
또는
[수학식 27'']
Figure pct00087
공칭 초점 f 0와 공칭 선량 ε 0가 시프트될 수 있으면, 이들은 설계 변수
Figure pct00088
과 공동으로 최적화될 수 있다. 다음 단계에서, 비용 함수가 사전 설정된 한계 내에 있게 하도록 하는
Figure pct00089
의 값들의 세트가 발견될 수 있다면,
Figure pct00090
이 프로세스 윈도우의 부분으로서 받아들여진다.
또는, 초점과 선량이 시프트될 수 없다면, 설계 변수
Figure pct00091
은 초점과 선량이 공칭 초점 f 0와 공칭 선량 ε 0로 고정된 상태에서 최적화된다. 다른 실시예에서, 비용 함수가 사전 설정된 한계 내에 있게 하도록 하는
Figure pct00092
의 값들의 세트가 발견될 수 있다면,
Figure pct00093
이 프로세스 윈도우의 부분으로서 받아들여진다.
본 명세서에서 전술된 방법들은 수학식 27, 27', 또는 27''의 각각의 비용 함수를 최소화하기 위하여 사용될 수 있다. 설계 변수들이 투영 광학기의 제니케 계수와 같은 특성이라면, 수학식 27, 27', 또는 27''을 최소화하면 투영 광학기 최적화, 즉 LO에 기초한 프로세스 윈도우 최대화가 이루어진다. 설계 변수들이 투영 광학기의 특성과 더불어 소스 및 패터닝 디바이스의 특성이라면, 수학식 27, 27', 또는 27'' 의 비용 함수를 최소화하면 도 9 에 도시된 바와 같이 SMLO에 기초한 프로세스 윈도우 최대화가 이루어진다. 설계 변수들이 소스 및 패터닝 디바이스의 특성이라면, 수학식 27, 27', 또는 27'' 의 비용 함수를 최소화하면 SMO에 기초한 프로세스 윈도우가 이루어진다.
전술된 최적화는 리소그래피 프로세스에 악영향을 줄 수 있는 많은 물리적 효과를 감소시키기 위한
Figure pct00094
의 값들의 세트를 찾기 위하여 사용될 수 있다. 이러한 효과 중 하나가 패턴 변위 에러(pattern displacement error; PDE)이다. 이러한 에러는 시뮬레이션되거나 실제 이미지(예를 들어, 공간상, 레지스트상, 및 에칭된 이미지)에서의 자신의 의도된 위치로부터의 패턴의 시프트의 측정치이다. 가끔, 패턴 변위 에러는 패턴으로부터 독립적이고, 즉, 패터닝 디바이스 상의 모든 패턴에 대하여 에러가 동일하다. 패턴-독립적 패턴 변위 에러는, 예를 들어 패터닝 디바이스 또는 기판을 시프트함으로써 보상하거나 정정하기가 상대적으로 용이하다. 가끔, 패턴 변위 에러는 패턴-의존적이어서, 이것을 보상 또는 정정하는 것이 더 어려워진다. 시프트는 다양한 이유들에 의하여 야기될 수 있다. 예를 들어, 이유들은 패터닝 디바이스 상에서의 패턴의 상이한 높이(즉, 3-D 효과); 가열 또는 기계적 힘에 의한 패터닝 디바이스의 불균일한 왜곡, OPC, 소스로부터의 회절 차수들에서의 비-균일성과 불균형과 조합된 패턴-의존적인 입사 또는 출사각, 및 투영 광학기의 왜곡 또는 비-텔레센트릭성을 포함할 수 있다. 비-텔레센트릭 광학계는 상이한 거리에 있는 오브젝트들에 대해 달라지는 확대율을 나타낼 수 있다. 예를 들어, EUV를 방출하는 소스가 있는 리소그래피 투영 장치에서, 투영 광학기가 하나 이상의 반사성 광학 컴포넌트를 포함하기 때문에 투영 광학기는 텔레센트릭하지 않을 수 있다.
도 6 은 롱 피쳐 상의 패턴 변위 에러의 하나의 예시적인 측정 결과를 개략적으로 도시한다. 음영 영역은 CD(610), 좌측 에지(612) 및 우측 에지(611)를 가지는 패턴의 의도된 투영이다. 의도된 투영의 중심선(615)은 에지들(611 및 612) 사이에 있을 수 있다. CD(620)를 가지는 패턴의 실제 또는 시뮬레이션된 투영은 의도된 투영에 대해 시프트될 수 있다. 예를 들어, 에지들(611 및 612)은 에지들(621 및 622) 각각을 향해 시프트될 수 있다. 실제 또는 시뮬레이션된 투영의 중심선(625)은 에지들(621 및 622) 사이에 있을 수 있다. 에지들(611 및 621) 사이의 거리와 에지들(612 및 622) 사이의 거리가 에지 배치 에러(EPE1 및 EPE2)이다.
비용 함수는 EPE1, EPE2, 및 CD(620)와 CD(610) 사이의 차분
Figure pct00095
의 함수일 수 있다. 일 실시예에 따르면, 비용 함수는 또한 패턴 변위 에러의 함수일 수도 있는데(즉,
Figure pct00096
는 언제나 제로인 것은 아님), 이것은 중심선들(625 및 615) 사이의 거리(650)이거나 그것의 함수일 수 있다. 일 실시예에서, 비용 함수는 패턴 변위 에러의 양함수(explicit function)이다. 일 실시예에서, PDE는
Figure pct00097
로 표현될 수 있다. 일 실시예에서, 비용 함수는 복수 개의 패턴들의 PDE의 함수일 수 있고, PDE는 패턴-의존적이거나 패턴-독립적일 수 있다. PDE는 적합한 방법에 의하여 또는 리소그래피 장치의 사용자에 의하여 선택되는 바와 같은 패턴의 위치("시프트 게이지")에서 측정될 수 있다.
일 실시예에서, 비용 함수는
Figure pct00098
의 형태일 수 있는데, 여기에서
Figure pct00099
는 오직 에지 변위 에러, CD와 같은 양들의 함수이고, PDE의 함수가 아니며,
Figure pct00100
는 PDE의 함수이다. 계수 및 b의 상대적인 크기를 튜닝함으로써, 다른 양들 보다 PDE를 최소화하는데 집중하도록 최적화가 조절될 수 있다.
이러한 조절가능성을 시연하기 위하여, 하나의 예가 제공되는데, 여기에서 비용 함수는 오직
Figure pct00101
와 PDE만의 함수이다:
Figure pct00102
. 계수 b는 최적화를 통해 PDE를 감소시키도록 1/2 보다 큰 값으로 설정될 수 있다.
도 7 은 숏 피쳐(short feature) 상의 패턴 변위 에러의 하나의 예시적인 측정을 개략적으로 도시한다. 음영 영역은 패턴의 의도된 투영이다. 점선 사각형은 패턴의 실제 또는 시뮬레이션된 투영이다. PDE는 의도된 투영과 실제 또는 시뮬레이션된 투영의 중심들 사이의 거리(750)에 의하여 측정될 수 있다. 또는, PDE는 x 및 y 축에서의 중심의 변위들(750X 및 750Y) 모두 또는 이들 중 하나에 의하여 측정될 수 있다.
일 실시예에 따르면, PDE 또는 그것의 함수는 최적화에 대한 제약으로서 사용될 수 있다. 이러한 최적화는 설계 변수의 값들
Figure pct00103
을 얻기 위하여 수학적으로 표현될 수 있다. 예를 들어, 최적화는 모든 시프트 게이지의 PDE들에 상한을 부과하는 제약을 받을 수 있다.
일 실시예에 따르면, PDE는 OPC에서 사용될 수 있다. 예를 들어, 규칙-기초 OPC에서, 규칙들은 PDE를 수반할 수 있다; 모델-기초 OPC에서, 하나 이상의 PDE의 함수인 비용 함수가 사용될 수 있거나 PDE는 OPC에서 제약될 수 있다. 예를 들어, PDE는 포스트-OPC 패턴의 시뮬레이션되거나 실제 포지션으로부터 이것의 의도된 포지션까지 측정될 수 있다. OPC의 프로세스 중에, 설계 레이아웃 내의 개개의 패턴에 있는 에지 또는 에지의 부분은 시프트되어, 예를 들어 라인 설계 레이아웃 내의 특정한 위치에서 선이 짧아지는 것을 감소시키거나, 라인들 사이의 브리징(bridging) 또는 설계 레이아웃에서의 라인이 끊기는 것을 감소시킬 수 있다. 그러나, 패턴 에러를 방지하기 위한 에지들의 이러한 시프트는 설계 레이아웃에서의 개개의 패턴의 패턴 시프트를 야기할 수 있다. 규칙 기초 OPC에서 추가적 규칙으로서 PDE를 추가하거나, PDE를 모델-기초 OPC의 비용 함수에 추가하면, 설계 레이아웃에 있는 PDE들을 수락가능한 값으로 한정하기 위한 튜닝 노브(tuning knob)가 얻어진다.
도 8 은 여러 시프트 게이지(810, 820 및 830)를 가지는 클립(800)을 도시한다. 시프트 게이지는 상이한 방향에서의 패턴 시프트를 측정할 수 있다(예를 들어, 시프트 게이지(810)는 수직 방향에서의 시프트를 측정하고, 시프트 게이지(820)는 수평 방향에서의 시프트를 측정함). 시프트 게이지는 패턴들 사이의 갭의 시프트도 역시 측정할 수 있다(예를 들어, 시프트 게이지(830).
도 9 는 패턴 시프트에 대한 다른 가중치들을 가지는 세 가지 최적화에서의 PDE의 3 개의 히스토그램을 도시한다. 이러한 예에서, 비용 함수는,
[수학식 40]
Figure pct00104
이다. 히스토그램(910, 920, 930)은 b=0, b=4 및 b=10 인 최적화들로부터 각각 컴파일된다. 히스토그램에 있는 피크는 더 큰 b에 대하여 제로에 더 가까워지는데, 이것은 PDE가 b가 커짐에 따라 작아진다는 것을 나타낸다. 표 1 및 표 2 도 동일한 경향을 나타낸다.
Figure pct00105
Figure pct00106
사용자는 프로세스 윈도우를, 리소그래피 프로세스가 "스펙에 맞는(in spec)"-다양한 기준들(예를 들어, 쓰루풋, 결함 확률 등)이 만족되는- 프로세스 윈도우 메트릭(예를 들어, EL 및 DOF)의 공간으로서 규정할 수도 있다. 이러한 기준들은 PDE를 포함하지 않을 수 있다. 일 실시예에 따르면, PDE는 이러한 기준들 사이에 포함된다. 예를 들어, 사용자는 PDE를 ±0.4 nm 안으로만 허용하도록 선택할 수 있다; 즉, PDE가 ±0.4 nm 내에 있는 경우에만, 리소그래피 프로세스가 스펙에 맞는 것이다. 도 10 은 b=0(즉, 기준들이 PDE를 포함하지 않음), b=4 및 b=10 각각의 경우 수학식 40 의 비용 함수를 사용한 최적화 이후에, ±0.4 nm의 PDE의 공차와 ±10%의 CD의 공차에 해당하는 3 개의 프로세스 윈도우(1010, 1020 및 1030)를 도시한다. 프로세스 윈도우(1020)는 b가 더 크기 때문에 크게 확장된다.
도 11 은 본 명세서에 개시된 최적화 방법 및 흐름을 구현하는 것을 도울 수 있는 컴퓨터 시스템(100)을 예시하는 블록도이다. 컴퓨터 시스템(100)은 정보를 통신하기 위한 버스(102) 또는 다른 통신 매커니즘과, 정보를 처리하기 위하여 버스(102)와 커플링된 프로세서(104)(또는 여러 프로세서들(104 및 105))를 포함한다. 컴퓨터 시스템(100)은 프로세서(104)에 의하여 실행될 정보 및 명령을 저장하기 위하여 버스(102)에 커플링되는, 랜덤 액세스 메모리(RAM) 또는 다른 동적 스토리지 디바이스와 같은 메인 메모리(106)를 더 포함한다. 메인 메모리(106)는 프로세서(104)에 의하여 실행될 명령이 실행되는 도중에 일시적 변수 또는 다른 중간 정보를 저장하기 위해서도 사용될 수 있다. 컴퓨터 시스템(100)은 프로세서(104)에 대한 정적 정보 및 명령을 저장하기 위하여 버스(102)에 커플링된 판독 전용 메모리(ROM)(108) 또는 다른 정적 스토리지 디바이스를 더 포함한다. 자기적 디스크 또는 광학적 디스크와 같은 스토리지 디바이스(110)가 제공되고 정보 및 명령을 저장하기 위하여 버스(102)에 커플링된다.
컴퓨터 시스템(100)은 정보를 컴퓨터 사용자에게 디스플레이하기 위하여, 버스(102)를 통해서 음극선관(CRT) 또는 평판 또는 터치 패널 디스플레이와 같은 디스플레이(112)에 커플링될 수 있다. 영숫자 키와 다른 키들을 포함하는 입력 디바이스(114)는 정보 및 커맨드 셀렉션을 프로세서(104)로 통신하기 위하여 버스(102)에 커플링된다. 다른 타입의 사용자 입력 디바이스는, 지시 정보와 커맨드 셀렉션을 프로세서(104)로 통신하고 디스플레이(112) 상에서의 커서 움직임을 제어하기 위한, 마우스, 트랙볼, 또는 커서 방향 키와 같은 커서 콘트롤(116)이다. 이러한 입력 디바이스는 통상적으로 두 개의 축인 제 1 축(예를 들어, x)과 제 2 축(예를 들어, y)에서 2-자유도를 가져서, 디바이스가 평면에서의 위치를 특정하게 한다. 터치 패널(스크린) 디스플레이가 입력 디바이스로서 사용될 수도 있다.
일 실시예에 따르면, 최적화 프로세스의 일부는 메인 메모리(106)에 포함된 하나 이상의 명령의 하나 이상의 시퀀스를 실행하는 프로세서(104)에 응답하여 컴퓨터 시스템(100)에 의해서 수행될 수 있다. 이러한 명령들은 스토리지 디바이스(110)와 같은 다른 컴퓨터-판독가능 매체로부터 메인 메모리(106)로 독출될 수 있다. 메인 메모리(106)에 포함된 명령의 시퀀스를 실행하면, 프로세서(104)는 본 명세서에서 설명되는 프로세스 단계를 수행하게 된다. 메인 메모리(106)에 포함된 명령의 시퀀스를 실행하기 위하여, 다중 처리 장치 내의 하나 이상의 프로세서가 채용될 수도 있다. 다른 실시예에서, 소프트웨어 명령 대신에 또는 이와 조합되어 유선 회로부가 사용될 수도 있다. 따라서, 실시예들은 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 한정되지 않는다.
"컴퓨터-판독가능 매체"라는 용어는 본 명세서에서 사용될 때 실행되도록 프로세서(104)로 명령을 제공하는 데에 참여하는 임의의 유형의(tangible) 매체를 가리킨다. 이러한 매체는 비-휘발성 미디어, 휘발성 미디어, 및 송신 미디어를 포함하지만 이들로 한정되지는 않는 많은 형태를 취할 수도 있다. 비-휘발성 미디어는 예를 들어, 스토리지 디바이스(110)와 같은 광학적 또는 자기적 디스크를 포함한다. 휘발성 미디어는 메인 메모리(106)와 같은 동적 메모리를 포함한다. 송신 미디어는 동축 케이블, 구리 배선, 및 버스(102)를 포함하는 와이어를 포함하는 광섬유(fiber optics)를 포함한다. 송신 미디어는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 중에 생성되는 것과 같은 음파 또는 광파의 형태를 띨 수도 있다. 컴퓨터-판독가능 미디어의 공통 형태는, 예를 들어 플로피 디스크, 가요성 디스크, 하드 디스크, 자기 테이프, 및 임의의 다른 자기적 매체, 자기-광학적 매체, CD-ROM, DVD, 임의의 다른 광학적 매체, 펀치 카드, 종이 테이프, 홀들의 패턴을 가진 임의의 다른 물리적 매체, RAM, PROM, 및 EPROM, FLASH EPROM, 임의의 다른 메모리 칩 또는 카트리지, 후술될 반송파, 또는 컴퓨터가 판독할 수 있는 임의의 다른 매체를 포함한다.
다양한 형태의 컴퓨터 판독가능 매체들이 하나 이상의 명령의 하나 이상의 시퀀스를 실행되도록 프로세서(104)로 운반하는 것에 수반될 수 있다. 예를 들어, 명령들은 처음에 원격 컴퓨터의 자기적 디스크 상에 보유될 수도 있다. 원격 컴퓨터는 명령들을 자신의 동적 메모리 내로 로딩하고 명령들을 모뎀을 사용하여 전화선을 통해 전송할 수 있다. 컴퓨터 시스템(100)에 국지적으로 보유되는 모뎀은 전화선에서 데이터를 수신하고, 적외선 송신기를 사용하여 이러한 데이터를 적외선 신호로 변환한다. 버스(102)에 커플링된 적외선 검출기는 적외선 신호에서 운반되는 데이터를 수신하고, 이러한 데이터를 버스(102)에 로딩할 수 있다. 버스(102)는 데이터를 메인 메모리(106)로 운반하며, 프로세서(104)는 이로부터 명령들을 취출하고 실행한다. 메인 메모리(106)로부터 수신된 명령들은 프로세서(104)에 의한 실행 이전에 또는 그 이후에 선택적으로 스토리지 디바이스(110)에 저장될 수 있다.
컴퓨터 시스템(100)은 버스(102)에 커플링된 통신 인터페이스(118)를 더 포함할 수 있다. 통신 인터페이스(118)는 로컬 네트워크(122)에 연결된 네트워크 링크(120)로 양-방향 데이터 통신 커플링을 제공한다. 예를 들어, 통신 인터페이스(118)는 대응하는 타입의 전화선에 데이터 통신 연결을 제공하기 위한 종합 정보 통신망(integrated services digital network; ISDN) 카드 또는 모뎀일 수 있다. 다른 예로서, 통신 인터페이스(118)는 호환가능한 LAN에 데이터 통신 연결을 제공하기 위한 근거리 네트워크(LAN) 카드일 수 있다. 무선 링크가 구현될 수도 있다. 임의의 이러한 구현형태에서, 통신 인터페이스(118)는 다양한 타입의 정보를 나타내는 디지털 데이터 스트림을 운반하는 전기적, 전자기적 또는 광학적 신호를 전송하고 수신한다.
네트워크 링크(120)는 통상적으로 하나 이상의 네트워크를 통해 다른 데이터 디바이스로 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(120)는 로컬 네트워크(122)를 통해 호스트 컴퓨터(124) 또는 인터넷 서비스 제공자(ISP)(126)에 의하여 작동되는 데이터 장비로 연결을 제공할 수 있다. 이제 ISP(126)는, 현재 일반적으로 "인터넷(128)"이라고 불리는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(122)와 인터넷(128) 양자 모두는 디지털 데이터 스트림을 운반하는 전기적, 전자기적 또는 광학적 신호를 사용한다. 컴퓨터 시스템(100)으로의 또는 그로부터의 디지털 데이터를 운반하는, 다양한 네트워크들을 통과하는 신호와 네트워크 링크(120)를 통과하고 통신 인터페이스(118)를 통과하는 신호는 정보를 수송하는 반송파의 예시적인 형태들이다.
컴퓨터 시스템(100)은 네트워크(들), 네트워크 링크(120), 및 통신 인터페이스(118)를 통해서, 메시지를 전송하고 프로그램 코드를 포함하는 데이터를 수신할 수 있다. 인터넷의 예에서, 서버(130)는 애플리케이션 프로그램에 대한 요청된 코드를 인터넷(128), ISP(126), 로컬 네트워크(122) 및 통신 인터페이스(118)를 통해 송신할 수 있다. 하나 이상의 실시예에 따르면, 이러한 하나의 다운로드된 애플리케이션은, 예를 들어 실시예의 조명 최적화를 제공한다. 수신된 코드는 수신될 때 프로세서(104)에 의하여 실행되고, 및/또는 추후에 실행되도록 스토리지 디바이스(110), 또는 다른 비-휘발성 스토리지에 저장될 수 있다. 이러한 방식으로, 컴퓨터 시스템(100)은 애플리케이션 코드를 반송파의 형태로 획득할 수 있다.
도 12 는 조명원이 본 명세서에서 설명되는 방법을 이용하여 최적화될 수 있는 다른 예시적인 리소그래피 투영 장치(1000)를 개략적으로 도시한다.
리소그래피 투영 장치(1000)는:
- 소스 콜렉터 모듈(SO)
- 방사선 빔(B, 예컨대 UV 방사선)을 컨디셔닝하도록 구성되는 조명 시스템(조명기)(IL).
- 패터닝 디바이스(예를 들어, 마스크 또는 레티클; MA)를 지지하도록 구성되고 패터닝 디바이스를 정확하게 포지셔닝하도록 구성되는 제 1 포지셔너(positioner; PM)에 연결되는 지지 구조(예를 들어 마스크 테이블; MT);
- 기판(예를 들어 레지스트-코팅된 웨이퍼; W)을 홀딩하도록 구성되고 기판을 정확하게 포지셔닝하도록 구성되는 제 2 포지셔너(PW)에 연결되는 기판 테이블(예를 들어 웨이퍼 테이블; WT); 및
- 방사 빔(B)에 부여된 패턴을 패터닝 디바이스(MA)에 의하여 기판(W)의 타겟부(C)(예를 들어 하나 이상의 다이를 포함함)로 투영하도록 구성되는 투영 시스템(예를 들어 반사 투영 시스템)(PS)을 포함한다.
도시된 것처럼, 장치(1000)는 반사형이다(예를 들어, 반사형 마스크를 채용함). 거의 모든 재료들이 EUV 파장 범위 내에서 흡수형이기 때문에, 마스크가 예를 들어 몰리브덴 및 실리콘의 다중-스택을 포함하는 다중층 반사기를 가질 수 있다는 것에 주목하여야 한다. 일 예에서, 다중-스택 반사기는 몰리브덴 및 실리콘의 40 개의 층 쌍을 가지며, 각 층의 두께는 사분파장이다. X-선 리소그래피를 사용하여 더 작은 파장도 생성될 수 있다. 거의 모든 재료가 EUV 및 x-선 파장에서 흡수성이기 때문에, 패터닝 디바이스 토포그래피 상의 얇은 층의 패터닝된 흡수 재료(예를 들어, 다중층 반사기의 맨 위에 있는 TaN 흡수기)는 어디에 피쳐들이 인쇄되어야 하거나(양의 레지스트) 또는 인쇄되지 않아야 하는지(음의 레지스트)를 규정한다.
도 12 를 참조하면, 조명기(IL)는 소스 콜렉터 모듈(SO)로부터 극자외 방사선 빔을 수광한다. EUV 방사선을 생성하기 위한 방법은, EUV 범위 내에 하나 이상의 방출 라인이 있으면서 재료를 적어도 하나의 원소, 예를 들어 제논, 리튬 또는 주석을 가지는 플라즈마 상태로 변환하는 단계를 포함하지만 반드시 이것으로 제한되는 것은 아니다. 하나의 이러한 방법에서, 흔히 레이저 생성 플라즈마("laser produced plasma; LPP")라고 명명되는 플라즈마는, 연료, 예컨대 사전-방출 요소를 가지는 액적, 스트림, 클러스터를 레이저 빔으로써 조사함으로써 생성될 수 있다. 소스 콜렉터 모듈(SO)은, 연료를 여기하는 레이저 빔을 제공하기 위한, 도 12 에는 도시되지 않는 레이저를 포함하는 EUV 방사선 시스템의 일부일 수도 있다. 결과적으로 얻어지는 플라즈마는, 소스 콜렉터 모듈 내에 배치되는 방사선 수집기에 의하여 수집되는 출력 방사선, 예를 들어 EUV 방사선을 방출한다. 레이저 및 소스 콜렉터 모듈은, 예를 들어 CO2 레이저가 연료 여기를 위한 레이저 빔을 제공하기 위하여 사용되는 경우에 별개의 엔티티들일 수도 있다.
이러한 경우에, 레이저는 리소그래피 장치의 일부를 형성하는 것으로 간주되지 않고, 방사선 빔은, 예를 들어 적합한 지향 미러 및/또는 빔 확장기를 포함하는 빔 전달 시스템의 도움으로, 레이저로부터 소스 콜렉터 모듈로 전달된다. 다른 경우에, 소스는, 예를 들어 소스가 흔히 DPP 소스라고 명명되는 방전 생산 플라즈마(discharge produced plasma) EUV 발생기인 경우에 소스 콜렉터 모듈의 내장 부품일 수도 있다.
조명기(IL)는 방사선 빔의 각 세기 분포(angular intensity distribution)를 조절하기 위한 조절기를 포함할 수도 있다. 일반적으로, 조명기(IL)의 퓨필 평면(pupil plane)에서의 세기 분포의 적어도 외측 및/또는 내측 반경 범위(통상적으로, 각각 σ-외측 및 σ-내측이라 함)는 조절될 수 있다. 추가적으로, 조명기(IL)는 다면 필드 및 퓨필 미러(facetted field and pupil mirror) 디바이스와 같은 다양한 다른 컴포넌트들을 포함할 수도 있다. 조명기는 방사선 빔이 자신의 단면에서 원하는 균일성 및 세기 분포를 가지도록 조정하기 위하여 사용될 수도 있다.
방사선 빔(B)은 지지 구조(예를 들어, 마스크 테이블)(MT) 상에 홀딩되는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사하고, 그리고 패터닝 디바이스에 의하여 패터닝된다. 패터닝 디바이스(예를 들어 마스크(MA))로부터 반사된 이후에, 방사선 빔(B)은 기판(W)의 타겟부(C) 상에 빔을 포커싱하는 투영 시스템(PS)을 통과한다. 제 2 포지셔너(PW) 및 포지션 센서(PS2)(예를 들어 간섭측정 측정 디바이스, 선형 인코더, 또는 용량성 센서)의 도움을 받아, 예를 들어 방사선 빔(B)의 경로에 상이한 타겟부들(C)을 포지셔닝하기 위하여, 기판 테이블(WT)이 정확하게 이동될 수 있다. 이와 유사하게, 제 1 포지셔너(PM) 및 다른 포지션 센서(PS1)가 패터닝 디바이스(예를 들어, 마스크(MA))를 방사선 빔(B)에 대한 경로에 대하여 정확하게 포지셔닝하기 위하여 사용될 수 있다. 패터닝 디바이스(예를 들어 마스크(MA)) 및 기판(W)은 패터닝 디바이스 정렬 마크(M1, M2) 및 기판 정렬 마크(P1, P2)를 이용하여 정렬될 수 있다.
도시된 장치(1000)는 다음 모드들 중 하나 이상의 모드로 사용될 수 있다:
1. 스텝 모드에서는, 지지 구조(예를 들어, 마스크 테이블(MT) 및 기판 테이블(WT)이 본질적으로 정지 상태로 유지되는 동안, 방사선 빔에 부여된 전체 패턴이 한 번에 타겟부(C) 상에 투영된다(즉, 단일 정적 노광). 그러면, 상이한 타겟부(C)가 노광될 수 있도록 기판 테이블(WT)이 X 방향 및/또는 Y 방향으로 시프트된다.
2. 스캔 모드에서는, 지지 구조(예를 들어, 마스크 테이블(MT) 및 기판 테이블(WT)이 동기되어 스캐닝되는 동안, 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영된다(즉, 단일 동적 노광). 지지 구조(예를 들어, 마스크 테이블(MT))에 상대적인 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PS)의 확대율(축소율) 및 이미지 반전 특성에 의하여 결정될 수도 있다.
3. 다른 모드에서는, 프로그램가능 패터닝 디바이스를 홀딩하면서 지지 구조(예를 들어, 마스크 테이블(MT))은 본질적으로 정지 상태로 유지되고, 기판 테이블(WT)은 방사선 빔에 부여된 패턴이 타겟 영역(C) 상에 투영되는 동안에 이동되거나 스캐닝된다. 이러한 모드에서, 일반적으로 펄스화된(pulsed) 방사선 소스가 채용되며, 프로그램가능한 패터닝 디바이스는 요구될 때, 기판 테이블(WT)의 각 이동 이후에 또는 스캔 도중의 연속적인 방사선 펄스들 사이에서 업데이트된다. 동작의 이러한 모드는 위에서 언급된 바와 같은 타입의 프로그램가능한 미러 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크 없는 리소그래피에 용이하게 적용될 수 있다.
도 13 은 소스 콜렉터 모듈(SO), 조명 시스템(IL), 및 투영 시스템(PS)을 포함하는 장치(1000)를 좀 더 상세하게 도시한다. 소스 콜렉터 모듈(SO)은, 진공 환경이 소스 콜렉터 모듈(SO)의 밀폐 구조(220) 내에서 유지될 수 있도록 구성되고 배치된다. EUV 방사선 방출 플라즈마(210)는 방전 생성 플라즈마 소스에 의하여 형성될 수 있다. 매우 고온의 플라즈마(210)가 전자기 스펙트럼의 EUV 범위에서 방사선을 방출하도록 생성되는, 가스 또는 증기, 예를 들어 Xe 가스, Li 증기 또는 Sn 증기에 의하여 EUV 방사선이 생성될 수 있다. 매우 고온의 플라즈마(210)는, 예를 들어 적어도 부분적으로 이온화된 플라즈마를 초래하는 전기적 방전에 의하여 생성된다. 예를 들어, Xe, Li, Sn 증기 또는 임의의 다른 적합한 가스 또는 증기의 10 Pa의 분압이 방사선을 효율적으로 생성하기 위하여 필요할 수 있다. 일 실시예에서, 여기된 주석(Sn)의 플라즈마가 EUV 방사선을 생성하기 위하여 제공된다.
고온 플라즈마(210)에 의하여 방출되는 방사선은 소스 챔버(211)에 있는 개구 내에 또는 그 뒤에 위치하는 선택적인 가스 베리어 또는 오염물 트랩(230)(몇 가지 경우에 오염물 베리어 또는 호일 트랩이라고도 불림)을 통해 소스 챔버(211)로부터 콜렉터 챔버(212) 내로 전달된다. 오염물 트랩(230)은 채널 구조를 포함할 수 있다. 오염물 트랩(230)은 가스 베리어 또는 가스 베리어와 채널 구조의 조합을 더 포함할 수 있다. 본 명세서에 표시되는 오염물 트랩 또는 오염물 베리어(230)는 당업계에서 알려진 바와 같은 채널 구조를 적어도 포함한다.
콜렉터 챔버(211)는 소위 그레이징 입사 콜렉터일 수 있는 방사선 콜렉터(CO)를 포함할 수 있다. 방사선 콜렉터(CO)는 업스트림 방사선 콜렉터측(251)과 다운스트림 방사선 콜렉터측(252)을 가진다. 콜렉터(CO)를 횡단하는 방사선은 격자 스펙트럼 필터(240)에 의하여 반사되어 일점 쇄선 'O'로 표시되는 광축을 따라 가상 소스 포인트(IF)에 집광될 수 있다. 가상 소스 포인트(IF)는 일반적으로 중간 초점이라고 지칭되고, 소스 콜렉터 모듈은, 중간 초점(IF)이 밀폐 구조(220) 내의 개구(221)에 또는 이에 인접하게 위치되도록 정렬된다. 가상 소스 포인트(IF)는 방사선 방출 플라즈마(210)의 이미지이다.
후속하여, 방사선은 조명 시스템(IL)을 가로지르는데, 이것은 패터닝 디바이스(MA)에서 방사선 빔(21)의 원하는 각도 분포와 패터닝 디바이스(MA)에서의 방사선 강도의 원하는 균일성을 제공하도록 정렬되는 면 필드 미러 디바이스(facetted field mirror device; 22) 및 면 퓨필 미러 디바이스(24)를 포함할 수도 있다. 지지 구조체(MT)에서의 방사선의 빔(21)의 반사 시에, 패터닝된 빔(26)이 형성되고, 패터닝된 빔(26)은 반사성 엘리먼트(28, 30)를 통하여 기판 테이블(WT)에 의하여 홀딩되는 기판(W) 상에 투영 시스템(PS)에 의하여 이미징된다.
도시된 것보다 더 많은 엘리먼트들이 일반적으로 조명 광학기(IL) 및 투영 시스템(PS) 내에 존재할 수도 있다. 리소그래피 장치의 타입에 따라서 선택적으로 격자 스펙트럼 필터(240)가 존재할 수도 있다. 더욱이, 도면에 도시된 것보다 더 많은 미러가 존재할 수도 있고, 예를 들어 도 13 에 도시되는 투영 시스템(PS) 내에 존재하는 것보다 1 개 내지 6 개의 추가적 반사성 요소가 존재할 수도 있다.
도 13 에 도시된 바와 같은 콜렉터 광학기(CO)는 콜렉터(또는 콜렉터 미러)의 일 예로서, 그레이징 입사 반사기(253, 254 및 255)를 가지는 네스팅된 콜렉터로서 도시된다. 그레이징 입사 반사기(253, 254 및 255)는 광축(O)에 축대칭으로 배치되고, 이러한 타입의 콜렉터 광학기(CO)는 흔히 DPP(discharge produced plasma) 소스라고 불리는 방전 생성 플라즈마 소스와 함께 사용되는 것이 바람직하다.
또는, 소스 콜렉터 모듈(SO)은 도 14 에 도시된 바와 같은 LPP 방사선 시스템의 부분일 수 있다. 레이저(LA)는 제논(Xe), 주석(Sn) 또는 리튬(Li)과 같은 연료로 레이저 에너지를 적립하여, 수 십 eV의 전자 온도를 가지는 고도로 이온화된 플라즈마(210)를 생성하도록 구현된다. 역-여기(de-excitation)와 이러한 이온들의 재조합 도중에 발생되는 에너지 방사선(energetic radiation)은 플라즈마로부터 방출되고, 준수직 입사 콜렉터 광학기(CO)에 의하여 수집되며, 밀폐 구조(220) 내의 개구(221) 상에 집속된다.
본 명세서에서 개시된 개념들은 서브 파장 피쳐를 이미징하기 위한 임의의 일반적인 이미징 시스템을 시뮬레이션하거나 수학적으로 모델링할 수 있고, 점점 더 작은 크기의 파장을 생성할 수 있는 대두되는 이미징 기술과 함께 사용될 때 특히 유용할 수 있다. 이미 사용 중인 대두되는 기술에는 ArF 레이저를 사용하여 193nm 파장을, 그리고 불소 레이저를 사용하여 심지어 157nm 파장을 생성할 수 있는 EUV(극자외선) 리소그래피가 포함된다. 더욱이, EUV 리소그래피는 싱크로트론을 사용하거나 이러한 범위 내에서 광자를 생성하기 위하여 재료(고체 또는 플라즈마)를 고 에너지 전자로 타격함으로써 20-5nm의 범위 내에서 파장을 생성할 수 있다.
본 발명은 다음 절들을 사용하여 더 기술될 수 있다.
1. 리소그래피 투영 장치를 사용하여 설계 레이아웃의 부분을 기판 상에 이미징하기 위한 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법으로서,
상기 리소그래피 공정의 특성인 복수 개의 설계 변수의 다변수 비용 함수를 계산하는 단계로서, 다변수 비용 함수는 하나 이상의 패턴 시프트 에러의 함수인, 단계; 및
선정의된 종료 조건이 만족될 때까지 상기 설계 변수를 조절하여 상기 리소그래피 공정의 특성을 재구성하는 단계를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
2. 리소그래피 투영 장치를 사용하여 설계 레이아웃의 부분을 기판 상에 이미징하기 위한 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법으로서,
상기 리소그래피 공정의 특성인 복수 개의 설계 변수의 다변수 비용 함수를 계산하는 단계; 및
하나 이상의 패턴 시프트 에러에 대한 하나 이상의 제약 하에, 선정의된 종료 조건이 만족될 때까지 상기 설계 변수를 조절하여 상기 리소그래피 공정의 특성을 재구성하는 단계를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
3. 제 1 절 또는 제 2 절에 있어서, 상기 하나 이상의 패턴 시프트 에러는 패턴 의존적인, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
4. 제 1 절 내지 제 3 절 중 어느 하나에 있어서, 상기 다변수 비용 함수는 하나 이상의 패턴 시프트 에러의 양함수(explicit function)인, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
5. 제 1 절 내지 제 4 절 중 어느 하나에 있어서, 상기 하나 이상의 패턴 시프트 에러는 리소그래피 장치의 사용자에 의하여 선택된 위치에서 측정된 패턴 시프트 에러를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
6. 제 1 절 내지 제 5 절 중 어느 하나에 있어서, 상기 하나 이상의 패턴 시프트 에러는 두 개의 인접한 에지에서의 에지 배치 에러들 사이의 차이의 함수를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
7. 제 1 절 내지 제 5 절 중 어느 하나에 있어서, 상기 하나 이상의 패턴 시프트 에러는 패턴의 의도된 투영과 패턴의 실제 또는 시뮬레이션된 투영 사이의 시프트를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
8. 제 1 절 내지 제 5 절 중 어느 하나에 있어서, 상기 하나 이상의 패턴 시프트 에러는 패턴의 의도된 투영의 중심과 패턴의 실제 또는 시뮬레이션된 투영의 중심 사이의 변위를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
9. 제 8 절에 있어서, 상기 변위는 두 개의 수직하는 축들 중 하나에서 일어나는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
10. 제 1 절 내지 제 9 절 중 어느 하나에 있어서, 상기 리소그래피 투영 장치는 하나 이상의 반사성 광학 컴포넌트를 포함하는 투영 광학기를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
11. 제 1 절 내지 제 10 절 중 어느 하나에 있어서, 상기 리소그래피 프로세스는 설계 레이아웃의 부분을 기판 상에 이미징하기 위하여 극자외 방사선을 사용하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
12. 제 1 절 내지 제 11 절 중 어느 하나에 있어서, 상기 리소그래피 투영 장치는 비-텔레센트릭 투영 광학기를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
13. 제 1 절 내지 제 12 절 중 어느 하나에 있어서, 상기 다변수 비용 함수를 계산하는 단계는, 상기 설계 레이아웃의 부분의 레지스트상(resist image) 또는 공간상(aerial image)을 시뮬레이션하는 단계를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
14. 제 13 절에 있어서, 레지스트상 또는 공간상을 시뮬레이션하는 단계는 소스 모델, 투영 광학 모델 및 설계 레이아웃 모델을 사용하는 단계를 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
15. 제 1 절 내지 제 14 절 중 어느 하나에 있어서, 상기 설계 레이아웃의 부분은: 전체 설계 레이아웃, 클립, 임계 피쳐를 가지는 것으로 알려진 설계 레이아웃의 섹션, 및/또는 임계 피쳐가 패턴 선택 방법에 의하여 식별되는 설계 레이아웃의 섹션 중에서 선택된 하나 이상을 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
16. 제 1 절 내지 제 15 절 중 어느 하나에 있어서, 선정의된 종료 조건은: 비용 함수의 최소화; 비용 함수의 최대화; 사전 설정된 반복 횟수에 도달하는 것; 사전 설정된 임계 값과 동일하거나 더 큰 비용 함수의 값에 도달하는 것; 선정의된 계산 시간에 도달하는 것; 및/또는 수락가능한 에러 한계 안에 있는 비용 함수의 값에 도달하는 것 중에서 선택된 하나 이상을 포함하는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
17. 제 1 절 내지 제 16 절 중 어느 하나에 있어서, 설계 변수들 중 적어도 일부의 범위를 나타내는 제약을 가지고 반복 재구성이 수행되는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
18. 제 1 절 내지 제 17 절 중 어느 하나에 있어서, 상기 설계 변수들 중 적어도 일부는 상기 리소그래피 투영 장치의 하드웨어 구현에서의 물리적 제한을 나타내는 제약을 받는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
19. 제 1 절 내지 제 18 절 중 어느 하나에 있어서, 상기 비용 함수는: 에지 배치 에러, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 및/또는 최적의 초점 시프트 중에서 선택된 하나 이상의 함수인, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
20. 제 1 절 내지 제 19 절 중 어느 하나에 있어서, 비용 함수는 설계 변수들의 더 높은 차수의 다항식을 포함하는 다항식을 풀어냄으로써 최소화되는, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
21. 제 1 절 내지 제 20 절 중 어느 하나에 있어서, 상기 복수 개의 설계 변수들 중 적어도 일부는, 상기 리소그래피 투영 장치의 조명원과 상기 설계 레이아웃의 특성들인, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
22. 제 1 절 내지 제 20 절 중 어느 하나에 있어서, 상기 비용 함수는 근접성 효과의 함수인, 리소그래피 공정을 개선하기 위한 컴퓨터-구현 방법.
23. 컴퓨터에 의하여 실행되면 위의 절들 중 임의의 하나의 방법을 구현하는 명령이 기록된 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
본 명세서에 개시된 개념들이 실리콘 웨이퍼와 같은 기판 상의 이미징을 위하여 사용될 수 있지만, 개시된 개념은 임의의 타입의 리소그래피 이미징 시스템, 예를 들어 실리콘 웨이퍼가 아닌 기판 상의 이미징을 위해서 사용되는 것들과 함께 사용될 수도 있다는 것이 이해될 것이다.
본 발명의 양태들은 임의의 편리한 형태로 구현될 수 있다. 예를 들어, 일 실시예는 유형의(tangible) 운반 매체(예를 들어 디스크) 또는 무형의 운반 매체(예를 들어 통신 신호)일 수 있는 적합한 운반 매체 상에서 운반될 수 있는 하나 이상의 적합한 컴퓨터 프로그램에 의하여 구현될 수 있다. 본 발명의 실시예는 특히 본 명세서에서 설명된 바와 같은 방법을 구현하도록 구성되는 컴퓨터 프로그램을 실행하는 프로그래밍가능한 컴퓨터의 형태를 띨 수 있는 적합한 장치를 사용하여 구현될 수 있다.
위의 설명은 한정적인 것이 아니라 예시적인 것으로 의도된다. 따라서, 다음 진술되는 청구항의 범위로부터 벗어나지 않으면서, 설명된 바와 같은 실시예들에 변경될 수 있다는 것이 당업자에게는 명백할 것이다.

Claims (15)

  1. 리소그래피 투영 장치를 사용하여 설계 레이아웃의 부분을 기판 상에 이미징하도록 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법으로서,
    상기 리소그래피 프로세스의 특성인 복수 개의 설계 변수의 다변수 비용 함수를 계산하는 단계; 및
    하나 이상의 패턴 시프트 에러에 대한 하나 이상의 제약 하에, 선정의된 종료 조건이 만족될 때까지 상기 설계 변수를 조절하여 상기 리소그래피 프로세스의 특성을 재구성하는 단계를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  2. 제 1 항에 있어서,
    상기 하나 이상의 패턴 시프트 에러는 패턴 의존적인, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  3. 제 1 항에 있어서,
    상기 다변수 비용 함수는 하나 이상의 패턴 시프트 에러의 양함수(explicit function)인, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  4. 제 1 항에 있어서,
    상기 하나 이상의 패턴 시프트 에러는 리소그래피 장치의 사용자에 의하여 선택된 위치에서 측정된 패턴 시프트 에러를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  5. 제 1 항에 있어서,
    상기 하나 이상의 패턴 시프트 에러는 두 개의 인접한 에지에서의 에지 배치 에러들 사이의 차이의 함수를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  6. 제 1 항에 있어서,
    상기 하나 이상의 패턴 시프트 에러는, 패턴의 의도된 투영과 패턴의 실제 또는 시뮬레이션된 투영 사이의 시프트를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  7. 제 1 항에 있어서,
    상기 하나 이상의 패턴 시프트 에러는, 패턴의 의도된 투영의 중심과 패턴의 실제 또는 시뮬레이션된 투영의 중심 사이의 변위를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  8. 제 7 항에 있어서,
    상기 변위는 두 개의 수직하는 축들 중 하나에서 일어나는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  9. 제 1 항에 있어서,
    상기 다변수 비용 함수를 계산하는 단계는, 상기 설계 레이아웃의 부분의 레지스트상(resist image) 또는 공간상(aerial image)을 시뮬레이션하는 단계를 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  10. 제 1 항에 있어서,
    상기 설계 레이아웃의 부분은: 전체 설계 레이아웃, 클립(clip), 임계 피쳐를 가지는 것으로 알려진 설계 레이아웃의 섹션, 및/또는 임계 피쳐가 패턴 선택 방법에 의하여 식별되는 설계 레이아웃의 섹션 중에서 선택된 하나 이상을 포함하는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  11. 제 1 항에 있어서,
    상기 설계 변수들 중 적어도 일부는, 상기 리소그래피 투영 장치의 하드웨어 구현에서의 물리적 제한을 나타내는 제약을 받는, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  12. 제 1 항에 있어서,
    상기 비용 함수는: 에지 배치 에러, 임계 치수, 레지스트 윤곽 거리(resist contour distance), 최악의 결함 크기, 및/또는 최적의 초점 시프트 중에서 선택된 하나 이상의 함수인, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  13. 제 1 항에 있어서,
    상기 복수 개의 설계 변수들 중 적어도 일부는, 상기 리소그래피 투영 장치의 조명원과 상기 설계 레이아웃의 특성들인, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  14. 제1항에 있어서,
    상기 비용 함수는 근접성 효과의 함수인, 리소그래피 프로세스를 개선하기 위한 컴퓨터-구현 방법.
  15. 컴퓨터에 의하여 실행되는 경우 제 1 항 내지 제 14 항 중 어느 한 항의 방법을 구현하는 명령이 기록된 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
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