KR20160123961A - 쇼트키 장벽 다이오드 및 이를 제조하는 방법 - Google Patents

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Abstract

쇼트키 장벽 다이오드를 제조하는 방법이 제공되고, 이 방법은, 반도체 기판 내에 제 1 도전형의 제 1 웰 영역을 포함하는 반도체 기판을 제공하는 단계; 제 1 웰 영역 내에 제 1 도전형과 반대인 제 2 도전형의 도펀트를 가지는 표면-도핑된 층을 형성하는 단계; 표면-도핑된 층과 접촉하는 유전체 층을 형성하는 단계; 유전체 층에서 표면-도핑된 층의 도펀트를 이동시키기 위하여 표면-도핑된 층에 대하여 열 처리를 수행하는 단계; 제 1 웰 영역을 노출시키기 위하여 유전체 층을 제거하는 단계; 및 노출된 제 1 웰 영역과 접촉하는 실리사이드 층을 형성하는 단계를 포함한다. 쇼트키 장벽 다이오드가 또한 제공된다.

Description

쇼트키 장벽 다이오드 및 이를 제조하는 방법{SCHOTTKY BARRIER DIODE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 쇼트키 장벽 다이오드 및 이를 제조하는 방법에 관한 것이다.
쇼트키 장벽 다이오드(Schottky barrier diode)는 PN 접합 다이오드에 비해 낮은 턴온 전압, 낮은 전력 손실, 고속 복구 시간 및 낮은 접합 커패시턴스의 우수한 특성들을 가지며, 이에 따라, 전력 및 고전압(high voltage; HV) 기술에서 널리 이용되어 왔다. 일반적으로, 쇼트키 장벽 다이오드는 금속 층 및 도핑된 반도체 층을 포함하고, 쇼트키 장벽은 금속 층 및 반도체 층의 접합부에서 형성된다. 브레이크다운 전압(breakdown voltage)은 쇼트키 장벽 주위의 반도체 기판에서 보호 링(guard ring)을 설치함으로써 개선된다.
그럼에도 불구하고, 기존의 쇼트키 장벽 다이오드는 낮은 순방향 전류를 나타낸다. 그러므로, 기존의 쇼트키 장벽 다이오드의 순방향 전류를 어떻게 개선시킬 것인지는 이 분야에서 중요한 쟁점이 되고 있다.
일부의 실시형태들에 따르면, 쇼트키 장벽 다이오드는 반도체 기판, 제 1 웰 영역, 격리 영역, 실리사이드 층 및 실리콘 산화물-함유 층을 포함한다. 제 1 도전형의 제 1 웰 영역은 반도체 기판 내에 있다. 격리 영역은 제 1 웰 영역 내에 있다. 실리사이드 층은 격리 영역에 측방향으로 인접하고, 제 1 웰 영역의 상부에 있으며 이와 접촉하고 있다. 실리콘 산화물-함유 층은 격리 영역의 상부에 있으며 이와 접촉하고 있다.
일부의 실시형태들에 따르면, 쇼트키 장벽 다이오드를 제조하는 방법이 제공되고, 이 방법은, 반도체 기판 내에 제 1 도전형의 제 1 웰 영역을 포함하는 반도체 기판을 제공하는 단계; 제 1 웰 영역 내에 제 1 도전형과 반대인 제 2 도전형의 도펀트를 가지는 표면-도핑된 층을 형성하는 단계; 표면-도핑된 층과 접촉하는 유전체 층을 형성하는 단계; 유전체 층에서 표면-도핑된 층의 도펀트를 이동시키기 위하여 표면-도핑된 층에 대하여 열 처리를 수행하는 단계; 제 1 웰 영역을 노출시키기 위하여 유전체 층을 제거하는 단계; 및 노출된 제 1 웰 영역과 접촉하는 실리사이드 층을 형성하는 단계를 포함한다.
일부의 실시형태들에 따르면, 쇼트키 장벽 다이오드를 제조하는 방법이 제공되고, 이 방법은, 격리 영역에 의해 서로로부터 분리된 제 1 웰 영역의 다이오드 구역 및 제 1 웰 영역의 컨택 구역을 정의하기 위하여, 반도체 기판에서의 제 1 도전형의 제 1 웰 영역 및 제 1 웰 영역에서의 격리 영역을 포함하는 반도체 기판을 제공하는 단계; 제 1 웰 영역의 다이오드 구역 내에 제 1 도전형과 반대인 제 2 도전형의 도펀트를 가지는 표면-도핑된 층을 형성하는 단계; 제 1 웰 영역 상부에 표면-도핑된 층과 접촉하는 유전체 층을 형성하는 단계; 유전체 층에서 표면-도핑된 층의 도펀트를 이동시키기 위하여 표면-도핑된 층에 대하여 열 처리를 수행하는 단계; 제 1 웰 영역의 다이오드 구역을 노출시키기 위하여 유전체 층을 패터닝하는 단계; 및 제 1 웰 영역의 노출된 다이오드 구역과 접촉하는 실리사이드 층을 형성하는 단계를 포함한다.
본 개시물의 양태들은 첨부한 도면들과 함께 읽을 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준적인 관례에 따르면, 다양한 특징들은 일정한 비율로 그려진 것이 아니라는 것에 주목한다. 실제로, 다양한 특징들의 치수들은 논의의 명료함을 위하여 임의적으로 증가 또는 감소될 수도 있다.
도 1a 내지 도 1f는 본 개시물의 일부의 실시형태들에 따라 쇼트키 장벽 다이오드를 제조하는 다양한 단계들에서의 단면도들이다.
도 2는 표면-도핑된 변조(재분배) 프로세스를 갖는 쇼트키 장벽 다이오드(즉, 예 1) 및 표면-도핑된 변조(재분배) 프로세스를 갖지 않는 쇼트키 장벽 다이오드(즉, 비교예 1)의 전류-전압 도면이다.
다음의 개시물은 제공된 발명요지의 상이한 특징들을 구현하기 위한 다수의 상이한 실시형태들 또는 예들을 제공한다. 구성부품들 및 배치들의 특정 예들은 본 개시물을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 예들에 불과하고, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징 상부의 또는 그 위의 제 1 특징의 형성은, 제 1 및 제 2 특징들이 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있고, 또한, 제 1 및 제 2 특징들이 직접 접촉하지 않을 수도 있도록, 추가적인 특징들이 제 1 및 제 2 특징들 사이에 형성될 수도 있는 실시형태들을 포함할 수도 있다. 추가적으로, 본 개시물은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료함을 위한 것이고, 그 자체적으로 다양한 실시형태들 및/또는 논의된 구성들 사이의 관계를 기술하지는 않는다.
추가로, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들 도면들에서 예시된 바와 같이 또 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가하여 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90도 또는 다른 배향들로 회전)될 수도 있고, 본원에서 이용된 공간적으로 상대적인 기술어(descriptor)들은 이에 따라 마찬가지로 해독될 수도 있다.
위에서 언급된 바와 같이, 기존의 쇼트키 장벽 다이오드는 낮은 순방향 전류를 나타낸다. 예를 들어, 쇼트키 장벽 다이오드를 형성하는 프로세스는 NMOS 트랜지스터 및/또는 PMOS 트랜지스터를 형성하는 프로세스와 같은 다른 프로세스들과 조합될 수도 있다. 쇼트키 장벽 다이오드와 관련되지 않은 특정 애플리케이션들을 위한 하나 이상의 다른 층들이 쇼트키 장벽 다이오드에 추가될 수도 있다. 그러나, 추가된 층(들)은 쇼트키 장벽 다이오드의 순방향 전류를 열화시킬 수도 있다. 특정한 예에 대하여, 표면-도핑된 반도체 층은 그 문턱 전압(Vt)을 조정하기 위하여 NMOS 트랜지스터 또는 PMOS 트랜지스터의 채널 영역에서 형성된다. 쇼트키 장벽 다이오드의 도핑된 웰 영역(well region) 및 금속 층 사이에 형성된 것과 같이, 쇼트키 장벽 다이오드에서 또한 형성된 표면-도핑된 반도체 층은 쇼트키 장벽 다이오드의 낮은 순방향 전류로 귀착될 수도 있다. 표면-도핑된 반도체 층은 여분의 마스크를 이용함으로써, 도핑된 웰 영역 및 금속 층 사이와 같이, 쇼트키 장벽 다이오드에서 형성되지 않을 수도 있지만, 여분의 마스크는 너무 고가이다.
상기한 것을 고려하여, 본 개시물은 위에서 언급된 낮은 순방향 전류의 쟁점을 해결하기 위하여 표면-도핑된 반도체 층을 갖지 않는 쇼트키 장벽 다이오드를 제조하는 방법을 제공한다. 이 방법에서, 표면-도핑된 반도체 층은 임의의 여분의 마스크를 이용하지 않으면서 형성되고, 다음으로, 하나 이상의 열 처리들을 이용하여 특정 재료에서 완전히 이동된다. 열 처리는 다른 소자들을 형성하기 위한 후속 프로세싱 단계들에서 여분으로 추가되거나 포함될 수도 있다. 후속 프로세싱 단계들에서 포함된 열 처리는 여분의 비용들을 발생시키지 않고, 표면-도핑된 반도체 층을 가지는 기존의 쇼트키 장벽 다이오드 및 NMOS 및/또는 PMOS 트랜지스터를 제조하는 프로세스와 완전하게 호환가능하다. 게다가, 본 개시물의 방법을 이용하여 제조된 쇼트키 장벽 다이오드는 훨씬 더 높은 순“‡향 전류를 나타낼 뿐만 아니라, 표면-도핑된 반도체 층을 가지는 기존의 쇼트키 장벽 다이오드와 비교하여 역방향 특성들에 영향을 주지도 않는다는 것은 주목할 만하다. 표면-도핑된 반도체 층을 갖지 않는 쇼트키 장벽 다이오드를 제조하는 방법 및 쇼트키 장벽 다이오드의 실시형태들은 추후에 이하에서 상세하게 설명될 것이다.
도 1a 내지 도 1f는 본 개시물의 일부의 실시형태들에 따라 쇼트키 장벽 다이오드를 제조하는 다양한 단계들에서의 단면도들이다. 도 1a를 참조하면, 반도체 기판(100)이 제공된다. 일부의 실시형태들에서, 반도체 기판(100)은 결정, 다결정질, 및/또는 비정질 구조에서 실리콘 또는 게르마늄을 포함하는 기본 반도체; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인(gallium phosphide), 인듐 인(indium phosphide), 인듐 비소(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 임의의 다른 적당한 재료; 및/또는 그 조합을 포함한다. 일부의 실시형태들에서, 반도체 기판(100)은 p형 반도체 기판이다.
반도체 기판(100)은 반도체 기판(100)에서 제 1 도전형의 제 1 웰 영역(106)을 포함한다. 일부의 실시형태들에서, 제 1 웰 영역(106)은 n-웰(NW)이다. 일부의 실시형태들에서는, 더 높은 도펀트 농도가 또한 적용가능하지만, 제 1 웰 영역(106)의 도펀트 농도(dopant concentration)는 약 1011 이온들/cm3으로부터 약 1014 이온들/cm3까지의 범위이다. 일부의 실시형태들에서, 제 1 웰 영역(106)은 인(phosphorus), 비소(arsenic), 안티몬(antimony), 비스무트(bismuth), 셀레늄(selenium), 또는 텔루륨(tellurium), 또는 또 다른 적당한 n형 도펀트와 같은 n형 불순물들을 반도체 기판(100) 내로 주입함으로써 형성된다. 대안적으로, 일부의 실시형태들에서, 제 1 웰 영역(106)은 반도체 기판(100) 상에 반도체 층을 에피택셜 성장시킴으로써, 그리고 다음으로, n형 불순물 주입을 수행함으로써 형성된다.
일부의 실시형태들에서, 반도체 기판(100)은 제 1 웰 영역(106) 아래에 제 1 도전형의 깊은 웰 영역(104)을 더 포함한다. 일부의 실시형태들에서, 깊은 웰 영역(104)은 깊은 n형 웰(deep n-type well; DNW) 영역이다. 깊은 웰 영역(104)은 일부의 실시형태들에서 생략될 수도 있다. 일부의 실시형태들에서, 깊은 웰 영역(104)은 인, 비소, 안티몬, 비스무트, 셀레늄, 또는 텔루륨, 또는 또 다른 적당한 n형 도펀트와 같은 n형 불순물들을 반도체 기판(100) 내로 주입함으로써 형성된다. 대안적으로, 일부의 실시형태들에서, 깊은 웰 영역(104)은 반도체 기판(100) 상에 반도체 층을 에피택셜 성장시킴으로써, 그리고 다음으로, n형 불순물 주입을 수행함으로써 형성된다.
일부의 실시형태들에서, 반도체 기판(100)은 반도체 기판(100)에서 제 1 도전형과 반대인 제 2 도전형의 제 3 웰 영역(108)을 더 포함한다. 일부의 실시형태들에서, 제 3 웰 영역(108)은 p-웰(PW)이다. 일부의 실시형태들에서는, 더 높은 도펀트 농도가 또한 적용가능하지만, 제 3 웰 영역(108)의 도펀트 농도는 약 1011 이온들/cm3으로부터 약 1014 이온들/cm3까지의 범위이다. 일부의 실시형태들에서, 제 3 웰 영역(108)은 붕소(boron), 붕소 디플루오르화물(boron difluoride) 또는 또 다른 적당한 p형 도펀트와 같은 p형 불순물들을 반도체 기판(100) 내로 주입함으로써 형성된다. 대안적으로, 일부의 실시형태들에서, 제 3 웰 영역(108)은 반도체 기판(100) 상에 반도체 층을 에피택셜 성장시킴으로써, 그리고 다음으로, p형 불순물 주입을 수행함으로써 형성된다.
일부의 실시형태들에서, 반도체 기판(100)은 제 1 웰 영역(106)에서 격리 영역(102)을 더 포함한다. 일부의 실시형태들에서, 반도체 기판(100)은 제 1 웰 영역(106), 제 3 웰 영역(108), 또는 제 1 웰 영역(106) 및 제 3 웰 영역(108) 사이에서 복수의 격리 영역들(102)을 더 포함한다. 일부의 실시형태들에서, 격리부(102)는 얕은 트렌치 격리(shallow trench isolation; STI)이다. 일부의 실시형태들에서, 격리부(102)는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 질산화물(silicon oxynitride), 로우-k 유전체 재료(low-k dielectric material), 및/또는 그 조합을 포함한다. 일부의 실시형태들에서, 격리부(102)는 실리콘 산화물을 포함한다. 일부의 실시형태들에서, 격리 영역(102)은 선택적 산화에 의해 형성된다. 일부의 실시형태들에서는, 격리 영역(102)이 우선 형성되고, 그 다음으로, 깊은 웰 영역(104), 제 1 웰 영역(106) 및 제 3 웰 영역(108)이 순차적으로 형성된다. 격리 영역(102), 깊은 웰 영역(104), 제 1 웰 영역(106) 및 제 3 웰 영역(108)의 형성 순서는 적절하게 변경될 수도 있고, 위에서 언급된 실시형태들로 제한되지 않는다.
형성된 격리 영역(102)은 격리 영역(102)에 의해 서로로부터 분리된 제 1 웰 영역(106)의 다이오드 구역(diode area; 102a) 및 제 1 웰 영역(106)의 컨택 구역(contact area; 102b)을 정의하도록 구성된다. 도 1a에서 도시된 바와 같이, 다이오드 구역(102a)은 2 개의 컨택 구역(102b) 사이에 있지만, 일부의 실시형태들에서는, 평면도에서, 다이오드 구역(102a)이 컨택 구역(102b)에 의해 둘러싸인다. 일부의 실시형태들에서, 제 3 웰 영역(108)의 노출된 구역(표기되지 않음)은 또 다른 컨택 구역이다.
도 1b를 참조하면, 제 2 도전형의 도펀트를 가지는 표면-도핑된 층(200)이 제 1 웰 영역(106)에서 형성된다. 구체적으로, 표면-도핑된 층(200)은 제 1 웰 영역(106)의 다이오드 구역(102a)에서 형성된다. 일부의 실시형태들에서, 표면-도핑된 층(200)은 제 1 웰 영역(106)의 컨택 구역(102b)에서 추가로 형성된다. 일부의 실시형태들에서, 표면-도핑된 층(200)은 붕소, 붕소 디플루오르화물 또는 또 다른 적당한 p형 도펀트와 같은 p형 도펀트를 포함한다.
일부의 실시형태들에서, 표면-도핑된 층(200)은 NMOS 트랜지스터 또는 PMOS 트랜지스터의 채널 영역(도시되지 않음)에서 형성하고 이에 따라, 그 문턱 전압(Vt)을 조정하기 위하여 이용된다. 일부의 실시형태들에서, p형 도펀트를 가지는 표면-도핑된 층(200)은 PMOS 트랜지스터의 n-채널 영역에서 형성하고 이에 따라, 그 문턱 전압(Vt)을 조정하기 위하여 이용된다. 일부의 실시형태들에서, 표면-도핑된 층(200)은 제 1 웰 영역(106) 및 채널 영역의 양자에서 형성된다. 일부의 실시형태들에서, 표면-도핑된 층(200)은 임의의 마스크를 이용하지 않으면서 p형 불순물들을 주입함으로써, 제 1 n-웰 영역(106) 및 PMOS 트랜지스터의 n-채널 영역 내로 형성된다.
그러나, 제 1 웰 영역(106)에서 형성된 표면-도핑된 층(200)은 쇼트키 장벽 다이오드의 순방향 전류를 열화시킬 것이다. 따라서, 도 1c에서 도시된 바와 같이, 표면-도핑된 층(200)의 도펀트를 받아들이거나 흡수하기 위하여, 유전체 층(400)이 표면-도핑된 층(200)와 접촉하도록 형성된다. 일부의 실시형태들에서, 유전체 층(400)은 제 1 웰 영역(106) 상부에 형성된다. 일부의 실시형태들에서, 유전체 층(400)은 전체의 제 1 웰 영역(106) 및 제 2 웰 영역(108) 상부에 형성된다. 일부의 실시형태들에서, 유전체 층(400)은 물리적 기상 증착(physical vapor deposition; PVD) 프로세스, 화학적 기상 증착(chemical vapor deposition; CVD) 프로세스(예컨대, 플라즈마 강화형 CVD(plasma enhanced CVD; PECVD), 저압 CVD(low pressure CVD; LPCVD) 또는 대기압 CVD(atmosphere pressure CVD; APCVD)), 스핀-온 코팅(spin-on coating) 프로세스, 열 성장형(예컨대, 열 건식 산화 또는 열 습식 산화) 또는 또 다른 형성 프로세스를 이용하여 형성된다. 일부의 실시형태들에서, 유전체 층(400)은 열 산화를 이용하여 형성된다. 일부의 실시형태들에서, 유전체 층(400)은 실리콘 산화물을 포함한다. 일부의 실시형태들에서는, 표면-도핑된 층(200)의 도펀트가 실리콘 질화물 층으로 구동될 수 없으므로, 유전체 층(400)은 실리콘 질화물을 제외한다. 일부의 실시형태들에서, 유전체 층(400)의 부분(도시되지 않음)은 NMOS 트랜지스터 및/또는 PMOS 트랜지스터의 게이트 유전체 층으로서 작동된다. 일부의 실시형태들에서는, 더 크거나 더 작은 두께들이 또한 적용가능하지만, 유전체 층(400)은 200(Å) 내지 3000(Å)의 범위인 두께 T를 가진다.
일부의 실시형태들에서, 도 1b 및 도 1c를 참조하면, 실리콘 질화물-함유 층(300)은 표면-도핑된 층(200)을 형성한 후, 그리고 유전체 층(400)을 형성하기 전에 표면-도핑된 층(200) 상부에 형성된다. 일부의 실시형태들에서, 실리콘 질화물-함유 층(300)은 에칭 정지 층(etch stop layer)으로 작동되고, 다음으로, 후속 프로세싱 단계들에서 제거될 것이다. 일부의 실시형태들에서, 실리콘 질화물-함유 층(300)은 실리콘 질화물로 이루어진다. 그러나, 상기한 바에 기초하여, 표면-도핑된 층(200)의 도펀트는 실리콘 질화물-함유 층으로 구동되지 못하고; 그러므로, 표면-도핑된 층(200)의 도펀트가 구동될 때에 표면-도핑된 층(200)의 도펀트의 차단을 회피하기 위하여, 실리콘 질화물-함유 층(300)은 유전체 층(400)을 형성하기 전에 제거되어야 한다.
도 1c를 계속 참조하면, 유전체 층(400)이 형성된 후, 표면-도핑된 층(200)의 도펀트를 유전체 층(400)에서 이동시키기 위하여, 열 처리가 표면-도핑된 층(200)에 대하여 수행된다. 일부의 실시형태들에서는, 유전체 층(400)이 열 산화를 이용하여 형성될 때, 열 처리는 열 산화와 함께 동반되고, 여분의 제조 비용들을 발생시키지 않으면서 표면-도핑된 층(200)의 도펀트를 유전체 층(400)으로 구동하는 것을 도울 수 있다. 다시 말해서, 유전체 층(400)에서 표면-도핑된 층(200)의 도펀트를 이동시키기 위하여 표면-도핑된 층(200)에 대하여 열 처리를 수행하는 것이 유전체 층(400)을 형성하는 것에 포함된다. 대안적으로, 열 처리는 일부의 실시형태들에서 여분으로 추가된다. 일부의 실시형태들에서, 여분으로 추가된 열 처리 또는 유전체 층(400)을 형성하는 것에 포함된 열 처리는 400℃ 이상이다. 일부의 실시형태들에서는, 더 높은 온도가 또한 적용가능하지만, 여분으로 추가된 열 처리 또는 유전체 층(400)을 형성하는 것에 포함된 열 처리는 1200℃ 이하이다.
도 1d를 참조하면, 방법은 유전체 층(400)을 형성한 후에 제 1 웰 영역(106)에서 제 2 도전형의 제 2 웰 영역(500)을 형성하는 것을 더 포함한다. 일부의 실시형태들에서는, 평면도에서, 제 2 웰 영역(500)이 링-형상이고, 제 1 웰 영역(106)의 다이오드 구역(102a)을 둘러싼다. 제 2 웰 영역(500)은 브레이크다운 전압(breakdown voltage)을 개선시키기 위하여 후속 프로세싱 단계들에서 제 1 웰 영역(106)의 다이오드 구역(102a) 상부에 형성된 실리사이드 층(silicide layer)(도 1d에서 도시되지 않지만, 도 1f에서 도시됨)을 둘러싸도록 구성된다. 일부의 실시형태들에서는, 더 높은 도펀트 농도가 또한 적용가능하지만, 제 2 웰 영역(500)의 도펀트 농도는 약 1011 이온들/cm3으로부터 약 1014 이온들/cm3까지의 범위이다.
일부의 실시형태들에서, 제 2 웰 영역(500)은, 제 2 도전형의 도펀트를 제 1 웰 영역(106)의 특정 영역 내로 주입함으로써, 그리고 급속 열 어닐링(rapid thermal annealing; RTA) 프로세스와 같은 어닐링 프로세스를 수행함으로써 형성된다. 어닐링 프로세스는 도 1c의 표면-도핑된 층(200)의 도펀트를 유전체 층(400) 내로 구동하는 것을 또한 도울 수 있다. 다시 말해서, 유전체 층(400)에서 표면-도핑된 층(200)의 도펀트를 이동시키기 위하여 표면-도핑된 층(200)에 대하여 열 처리를 수행하는 것은 제 2 웰 영역(500)을 형성하는 것에 포함된다. 제 2 웰 영역(500)을 형성하는 것에 포함된 어닐링 프로세스는 여분의 제조 비용들을 발생시키지 않으면서 제 1 n-웰 영역(106)에서 표면-도핑된 층(200)을 효과적으로 제거하는 것을 도울 수 있다. 일부의 실시형태들에서, 제 2 웰 영역(500)을 형성하는 것에 포함된 열 처리(즉, 어닐링 프로세스)는 400℃ 이상이다. 일부의 실시형태들에서는, 더 높은 온도가 또한 적용가능하지만, 제 2 웰 영역(500)을 형성하는 것에 포함된 열 처리는 1200℃ 이하이다.
도 1d 및 도 1e를 참조하면, 다이오드 구역(102a) 상부의 유전체 층(400)은 제 1 웰 영역(106)의 다이오드 구역(102a)을 노출시키기 위하여 제거된다. 구체적으로, 유전체 층(400)은 제 1 웰 영역(106)의 다이오드 구역(102a)을 노출시키도록 패터닝된다. 일부의 실시형태들에서, 유전체 층(400)은 제 1 웰 영역(106)의 컨택 구역(102b)을 추가로 노출시키도록 패터닝된다. 일부의 실시형태들에서, 유전체 층(400)은 제 3 웰 영역(108)의 컨택 구역(표기되지 않음)을 추가로 노출시키도록 패터닝된다. 일부의 실시형태들에서, 유전체 층(400)은 포토리소그래피/에칭(photolithography/etching) 프로세스, 레이저 드릴링(laser drilling) 프로세스 또는 또 다른 적당한 재료 제거 프로세스를 이용하여 패터닝된다.
유전체 층(400)이 제거되거나 패터닝된 후에 제 2 웰 영역(500)이 형성될 경우, 제 1 웰 영역(106)에서의 표면-도핑된 층(200)의 일부의 잔류 도펀트는 일부의 실시형태들에서 완전히 제거될 수 없다는 것에 주목한다. 그러므로, 일부의 실시형태들에서는, 제 1 웰 영역(106)에서 표면-도핑된 층(200)의 도펀트를 완전히 제거하기 위하여, 제 2 웰 영역(500)을 형성하는 것은 유전체 층(400)을 제거하거나 패터닝하기 이전이다. 게다가, 유전체 층(400)이 제거되거나 패터닝되기 전에는, 열 처리들을 포함하는, 다른 소자들을 형성하기 위한 다른 프로세싱 단계들이 표면-도핑된 층(200)의 잔류 도펀트를 유전체 층(400) 내로 구동하는 것을 또한 도울 수 있다.
도 1e 및 도 1f를 참조하면, 실리사이드 층(700)은 도 1e의 노출된 제 1 웰 영역(106)과 접촉하도록 형성된다. 구체적으로, 실리사이드 층(700)은 제 1 웰 영역(106)의 노출된 다이오드 구역(102a)과 접촉하도록 형성된다. 일부의 실시형태들에서, 실리사이드 층(700)은 다이오드 구역(102a), 컨택 구역(102b), 및 제 3 웰 영역(108)의 컨택 구역(표기되지 않음)과 접촉하도록 형성된다. 일부의 실시형태들에서, 실리사이드 층(700)은 금속-함유 층(도시되지 않음)을 형성함으로써, 그 다음으로, 금속-함유 층 상에서 어닐링 프로세스를 수행함으로써 형성된다. 일부의 실시형태들에서, 금속-함유 층은 코발트(cobalt), 티타늄(titanium), 텅스텐(tungsten), 니켈(nickel) 또는 그 조합을 포함한다. 일부의 실시형태들에서, 실리사이드 층(700)은 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 및 그 조합으로 구성된 그룹으로부터 선택된 재료를 포함한다.
일부의 실시형태들에서, 방법은 제 1 웰 영역(106)의 컨택 구역(102b)에서 제 1 도전형의 고농도로 도핑된 층(602)을 형성하는 것을 더 포함한다. 일부의 실시형태들에서, 고농도로 도핑된 층(602)을 형성하는 것은 실리사이드 층(700)을 형성하기 이전이다. 일부의 실시형태들에서, 고농도로 도핑된 층(602)의 부분(도시되지 않음)은 NMOS 트랜지스터 및/또는 PMOS 트랜지스터의 소스 영역 또는 드레인 영역으로서 작동된다. 일부의 실시형태들에서, 고농도로 n-도핑된 층(602)의 2 개의 부분들(도시되지 않음)은 NMOS 트랜지스터의 소스 및 드레인 영역들로서 각각 작동된다.
일부의 실시형태들에서, 방법은 제 3 웰 영역(108)의 컨택 구역(표기되지 않음)에서 제 2 도전형의 또 다른 고농도로 도핑된 층(604)을 형성하는 것을 더 포함한다. 일부의 실시형태들에서, 고농도로 도핑된 층(604)을 형성하는 것은 실리사이드 층(700)을 형성하기 이전이다. 일부의 실시형태들에서, 고농도로 도핑된 층(604)(도시되지 않음)의 부분(도시되지 않음)은 NMOS 트랜지스터 및/또는 PMOS 트랜지스터의 소스 영역 또는 드레인 영역으로서 작동된다. 일부의 실시형태들에서, 고농도로 p-도핑된 층(604)의 2 개의 부분들(도시되지 않음)은 PMOS 트랜지스터의 소스 및 드레인 영역들로서 각각 작동된다.
일부의 실시형태들에서, 유전체 층(400)을 패터닝하는 것은 격리 영역(102) 상부에 유전체 층(400)을 유지하는 것을 더 포함한다. 일부의 실시형태들에서, 유전체 층(400) 및 격리 층(102)은 실리콘 산화물을 포함한다. 일부의 실시형태들에서, 유전체 층(400) 및 격리 층(102)은 실리콘 질화물을 포함한다.
일부의 실시형태들에서, 방법은 유전체 층(400) 및 실리사이드 층(700) 상부에 컨택 에칭 정지 층(contact etch stop layer; CESL)(800)을 형성하는 것을 더 포함한다. 일부의 실시형태들에서, 컨택 에칭 정지 층(800)은 실리콘 질화물, 실리콘 질산화물, 실리콘 탄소 질화물, 임의의 다른 적당한 절연 재료 또는 그 조합으로 형성된다. 일부의 실시형태들에서, 컨택 에칭 정지 층(800)은 PVD 프로세스, CVD 프로세스, 스핀-온 코팅(spin-on coating) 프로세스, 열 성장형 또는 또 다른 형성 프로세스를 이용하여 형성된다.
일부의 실시형태들에서, 방법은 컨택 에칭 정지 층(800) 상부에 층간 유전체(inter-layer dielectric; ILD)(도시되지 않음)를 형성하는 것을 더 포함한다. 일부의 실시형태들에서, 층간 절연체는 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 임의의 다른 적당한 절연 재료 또는 그 조합을 포함한다. 일부의 실시형태들에서, ILD는 PVD 프로세스, CVD 프로세스, 스핀-온 코팅 프로세스, 열 성장형 또는 또 다른 형성 프로세스를 이용하여 형성된다.
본 개시물은, 도 1f에서 도시된 바와 같이, 반도체 기판(100), 제 1 웰 영역(106), 격리 영역(102), 실리사이드 층(700), 및 실리콘 산화물-함유 층(400)을 포함하는 쇼트키 장벽 다이오드를 추가로 제공한다.
반도체 기판(100)은 결정, 다결정질, 및/또는 비정질 구조에서 실리콘 또는 게르마늄을 포함하는 기본 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 임의의 다른 적당한 재료; 및/또는 그 조합을 포함한다. 일부의 실시형태들에서, 반도체 기판(100)은 p형 반도체 기판이다.
제 1 도전형의 제 1 웰 영역(106)은 반도체 기판(100) 내에 있다. 일부의 실시형태들에서, 제 1 웰 영역(106)은 n-웰(NW)이다. 일부의 실시형태들에서, 제 1 웰 영역(106)의 도펀트 농도는 약 1011 이온들/cm3으로부터 약 1014 이온들/cm3까지의 범위이다.
격리 영역(102)은 격리 영역(102)에 의해 서로로부터 분리된 제 1 웰 영역(106)의 다이오드 구역(102a) 및 제 1 웰 영역(106)의 컨택 구역(102b)을 정의하기 위하여 제 1 웰 영역(106) 내에 있다. 일부의 실시형태들에서, 격리부(102)는 얕은 트렌치 격리(STI)이다. 일부의 실시형태들에서, 격리부(102)는 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 로우-k 유전체 재료, 및/또는 그 조합을 포함한다.
일부의 실시형태들에서, 쇼트키 장벽 다이오드는 제 1 웰 영역(106) 아래에 제 1 도전형의 깊은 웰 영역(104)을 더 포함한다. 일부의 실시형태들에서, 깊은 웰 영역(104)은 깊은 n형 웰(DNW) 영역이다. 깊은 웰 영역(104)은 일부의 실시형태들에서 생략될 수도 있다.
일부의 실시형태들에서, 쇼트키 장벽 다이오드는 반도체 기판(100)에서 제 1 도전형과 반대인 제 2 도전형의 제 3 웰 영역(108)을 더 포함한다. 일부의 실시형태들에서, 제 3 웰 영역(108)은 p-웰(PW)이다. 일부의 실시형태들에서, 제 3 웰 영역(108)의 도펀트 농도는 약 1011 이온들/cm3으로부터 약 1014 이온들/cm3까지의 범위이다.
실리사이드 층(700)은 격리 영역(102)에 측방향으로 인접하고, 제 1 웰 영역(106)의 상부에 있으며 이와 접촉하고 있다. 일부의 실시형태들에서, 실리사이드 층(700)은 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 및 그 조합을 포함한다. 일부의 실시형태들에서, 실리사이드 층(700)은 격리 영역(102)과 접촉하고 있지 않다. 일부의 실시형태들에서, 실리사이드 층(700)은 실리콘-함유 층(400)과 접촉하고 있지 않다.
실리콘 산화물-함유 층(400)은 격리 영역의 상부에 있으며 이와 접촉하고 있다. 일부의 실시형태들에서, 실리콘 산화물-함유 층(400)은 격리 층(102)과 실질적으로 정렬된다. 용어 "실질적으로 정렬된"은 일부의 수용가능한 편차로 정렬된 것을 지칭하고, 정확한 정렬을 요구하지는 않는다. 일부의 실시형태들에서는, 도 1f에서 도시된 바와 같이, 실리콘 산화물-함유 층(400)의 에지(edge)가 격리부(102)의 에지와 정렬된다. 일부의 실시형태들에서, 실리콘 산화물-함유 층의 에지는 제 2 웰 영역의 상부 표면을 터치(touch)한다. 일부의 실시형태들에서, 실리콘 산화물-함유 층의 에지는 격리 영역(102)의 상부 표면을 터치한다. 일부의 실시형태들에서는, 실리콘 산화물-함유 층(400)이 200(Å) 내지 3000(Å)의 범위인 두께 T를 가진다. 일부의 실시형태들에서, 실리콘 산화물-함유 층(400)은 실리콘 질화물을 제외한다.
일부의 실시형태들에서, 쇼트키 장벽 다이오드는 쇼트키 장벽 다이오드의 브레이크다운 전압을 개선시키기 위하여 실리사이드 층(700)을 둘러싸는 제 2 도전형의 제 2 웰 영역(500)을 더 포함한다. 일부의 실시형태들에서, 제 2 웰 영역(500)은 실리사이드 층(700) 및 격리 영역(102) 사이에 있다.
일부의 실시형태들에서, 쇼트키 장벽 다이오드는 제 1 웰 영역(106)의 컨택 구역(102b)에서 제 1 도전형의 고농도로 도핑된 층(602)을 더 포함한다. 일부의 실시형태들에서, 쇼트키 장벽 다이오드는 제 3 웰 영역(108)의 컨택 구역(표기되지 않음)에서 제 2 도전형의 고농도로 도핑된 층(604)을 더 포함한다.
일부의 실시형태들에서, 쇼트키 장벽 다이오드는 실리콘 산화물-함유 층(400) 및 실리사이드 층(700) 상부에 컨택 에칭 정지 층(800)을 더 포함한다. 일부의 실시형태들에서, 컨택 에칭 정지 층(800)은 실리콘 질화물, 실리콘 질산화물, 실리콘 탄소 질화물, 임의의 다른 적당한 절연 재료 또는 그 조합으로 형성된다.
일부의 실시형태들에서, 쇼트키 장벽 다이오드는 컨택 에칭 정지 층(800) 상부에 층간 유전체(도시되지 않음)를 더 포함한다. 일부의 실시형태들에서, 층간 절연체는 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 임의의 다른 적당한 절연 재료 또는 그 조합을 포함한다.
도 2는 표면-도핑된 변조(재분배) 프로세스를 갖는 쇼트키 장벽 다이오드(즉, 예 1) 및 표면-도핑된 변조(재분배) 프로세스를 갖지 않는 쇼트키 장벽 다이오드(즉, 비교예 1)의 전류-전압 도면이다. 예 1의 쇼트키 장벽 다이오드는 도 1f의 구조를 가지고, 비교예 1의 쇼트키 장벽 다이오드는 도 1f의 구조와, 실리사이드 층(700)의 아래에 있으며 이와 접촉하는 추가적인 표면-도핑된 층(도 1f에서 도시되지 않음)을 가진다. 예 1 및 비교예 1의 쇼트키 장벽 다이오드들에서는, 고농도로 도핑된 층(602)이 캐소드(cathode)로서 작동되고, 실리사이드 층(700)은 애노드(anode)로서 작동된다. 도 2에서 도시된 바와 같이, 예 1의 순방향 전류는 비교예 1의 순방향 전류보다 상당히 더 높고, 예 1의 역방향 전류는 비교예 1의 역방향 전류와 유사하다. 그러므로, 본 개시물의 쇼트키 장벽 다이오드는 낮은 순방향 전류의 쟁점을 실제로 효과적으로 해결할 수 있고, 역방향 특성들에 영향을 주지 않는다.
상기한 것은 몇몇 실시형태들의 특징들의 개요를 기술하여, 당해 분야의 당업자들은 본 개시물의 양태들을 더 양호하게 이해할 수도 있다. 당해 분야의 당업자들은 본원에서 도입된 실시형태들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서, 그들이 본 개시물을 용이하게 이용할 수도 있다는 것을 인식해야 한다. 당해 분야의 당업자들은 또한, 이러한 등가의 구성들이 본 개시물의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시물의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 쇼트키 장벽 다이오드에 있어서,
    반도체 기판;
    상기 반도체 기판 내의 제 1 도전형의 제 1 웰 영역;
    상기 제 1 웰 영역 내의 격리 영역;
    상기 격리 영역에 측방향으로 인접하며, 상기 제 1 웰 영역의 상부에 있으며 상기 제 1 웰 영역과 접촉하는 실리사이드 층; 및
    상기 격리 영역의 상부에 있으며 상기 격리 영역과 접촉하는 실리콘 산화물-함유 층을 포함하는 쇼트키 장벽 다이오드.
  2. 제 1 항에 있어서,
    상기 실리콘 산화물-함유 층은 격리 층에 정렬되는 것인 쇼트키 장벽 다이오드.
  3. 제 1 항에 있어서,
    상기 실리사이드 층을 둘러싸는, 상기 제 1 도전형과 반대인 제 2 도전형의 제 2 웰 영역을 더 포함하는 쇼트키 장벽 다이오드.
  4. 제 3 항에 있어서,
    상기 제 2 웰 영역은 상기 실리사이드 층과 상기 격리 영역 사이에 있는 것인 쇼트키 장벽 다이오드.
  5. 제 1 항에 있어서,
    상기 실리콘 산화물-함유 층 및 상기 실리사이드 층 상부의 컨택 에칭 정지 층(contact etch stop layer; CESL)을 더 포함하는 쇼트키 장벽 다이오드.
  6. 제 1 항에 있어서,
    상기 실리콘 산화물-함유 층은 실리콘 질화물을 제외한 것인 쇼트키 장벽 다이오드.
  7. 쇼트키 장벽 다이오드를 제조하는 방법에 있어서,
    반도체 기판 내에 제 1 도전형의 제 1 웰 영역을 포함하는 상기 반도체 기판을 제공하는 단계;
    상기 제 1 웰 영역 내에 상기 제 1 도전형과 반대인 제 2 도전형의 도펀트를 가지는 표면-도핑된 층을 형성하는 단계;
    상기 표면-도핑된 층과 접촉하는 유전체 층을 형성하는 단계;
    상기 유전체 층에서 상기 표면-도핑된 층의 상기 도펀트를 이동시키기 위하여 상기 표면-도핑된 층에 대하여 열 처리를 수행하는 단계;
    상기 제 1 웰 영역을 노출시키기 위하여 상기 유전체 층을 제거하는 단계; 및
    상기 노출된 제 1 웰 영역과 접촉하는 실리사이드 층을 형성하는 단계를 포함하는 쇼트키 장벽 다이오드를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 유전체 층을 형성한 후에 상기 제 1 웰 영역에서 상기 제 2 도전형의 제 2 웰 영역을 형성하는 단계를 더 포함하고, 상기 제 2 웰 영역은 상기 실리사이드 층을 둘러싸도록 구성되는 것인 쇼트키 장벽 다이오드를 제조하는 방법.
  9. 제 7 항에 있어서,
    상기 표면-도핑된 층을 형성한 이후 그리고 상기 유전체 층을 형성하기 이전에 상기 표면-도핑된 층 상부에 실리콘 질화물-함유 층을 형성하는 단계; 및
    상기 실리콘 질화물-함유 층을 제거하는 단계를 더 포함하는 쇼트키 장벽 다이오드를 제조하는 방법.
  10. 쇼트키 장벽 다이오드를 제조하는 방법에 있어서,
    격리 영역에 의해 서로로부터 분리된 제 1 웰 영역의 다이오드 구역(area) 및 상기 제 1 웰 영역의 컨택 구역을 정의하기 위하여, 반도체 기판 내에 제 1 도전형의 상기 제 1 웰 영역 및 상기 제 1 웰 영역 내에 상기 격리 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 제 1 웰 영역의 상기 다이오드 구역 내에 상기 제 1 도전형과 반대인 제 2 도전형의 도펀트를 가지는 표면-도핑된 층을 형성하는 단계;
    상기 제 1 웰 영역의 상부에 상기 표면-도핑된 층과 접촉하는 유전체 층을 형성하는 단계;
    상기 유전체 층에서 상기 표면-도핑된 층의 상기 도펀트를 이동시키기 위하여 상기 표면-도핑된 층에 대하여 열 처리를 수행하는 단계;
    상기 제 1 웰 영역의 상기 다이오드 구역을 노출시키기 위하여 상기 유전체 층을 패터닝하는 단계; 및
    상기 제 1 웰 영역의 상기 노출된 다이오드 구역과 접촉하는 실리사이드 층을 형성하는 단계를 포함하는 쇼트키 장벽 다이오드를 제조하는 방법.
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