KR20160123842A - 발광소자 및 조명장치 - Google Patents
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Abstract
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다. 실시예에 따른 발광소자는 제1 도전형 반도체층(112), 양자우물(114W)과 양자벽(114B)을 포함하여 상기 제1 도전형 반도체층(112) 상에 배치되는 활성층(114) 및 상기 활성층(114) 상에 배치되는 제2 도전형 반도체층(116)을 포함할 수 있다.
실시예에서 상기 양자벽(114B)은 상기 제2 도전형 반도체층(116)에 비해 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)과, 상기 제1 도전형 반도체층(112)에 비해 상기 제2 도전형 반도체층(116)에 인접하게 배치되는 제2 양자벽(114BB)을 포함할 수 있다.
실시예에서 상기 제1 양자벽(114BA)은 제1 GaN 배리어층(114B1), 제2 GaN 배리어층(114B3) 및 상기 제1 GaN 배리어층(114B1)과 상기 제2 GaN 배리어층(114B3) 사이에 개재되는 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)(114B2)을 포함할 수 있다.
실시예에서 상기 양자벽(114B)은 상기 제2 도전형 반도체층(116)에 비해 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)과, 상기 제1 도전형 반도체층(112)에 비해 상기 제2 도전형 반도체층(116)에 인접하게 배치되는 제2 양자벽(114BB)을 포함할 수 있다.
실시예에서 상기 제1 양자벽(114BA)은 제1 GaN 배리어층(114B1), 제2 GaN 배리어층(114B3) 및 상기 제1 GaN 배리어층(114B1)과 상기 제2 GaN 배리어층(114B3) 사이에 개재되는 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)(114B2)을 포함할 수 있다.
Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 3족-5족의 원소 또는 2족-6족 원소가 화합되어 생성될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 발광 다이오드(UV LED)의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장 대에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
한편 종래기술에서 발광구조층은 전자주입층, 활성층 및 정공주입층을 포함하는데, 캐리어 중에 홀(hole)의 낮은 이동도(mobility)로 인해 전자주입층에 인접한 양자우물까지 홀이 이동하지 못하고, 정공주입층에 근접해 있는 몇 개의 양자우물에서 주로 발광이 진행된다.
이는 전자주입층에 인접한 양자우물에 상대적으로 홀(hole)이 부족하기 때문이며, 전자주입층에 인접한 양자우물들에 주입된 전자(electron)들은 오히려 비복사 재결합이 되어 발광소자의 효율을 떨어뜨리며 전기적 특성에도 악영향을 미치는 문제가 있다.
실시예는 발광효율이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
또한 실시예는 전기적 특성이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층(112), 양자우물(114W)과 양자벽(114B)을 포함하여 상기 제1 도전형 반도체층(112) 상에 배치되는 활성층(114) 및 상기 활성층(114) 상에 배치되는 제2 도전형 반도체층(116)을 포함할 수 있다.
실시예에서 상기 양자벽(114B)은 상기 제2 도전형 반도체층(116)에 비해 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)과, 상기 제1 도전형 반도체층(112)에 비해 상기 제2 도전형 반도체층(116)에 인접하게 배치되는 제2 양자벽(114BB)을 포함할 수 있다.
실시예에서 상기 제1 양자벽(114BA)은 제1 GaN 배리어층(114B1), 제2 GaN 배리어층(114B3) 및 상기 제1 GaN 배리어층(114B1)과 상기 제2 GaN 배리어층(114B3) 사이에 개재되는 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)(114B2)을 포함할 수 있다.
실시예에 따른 조명장치는 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예는 발광효율이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
또한 실시예는 전기적 특성이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
도 1은 실시예에 따른 발광소자의 단면도.
도 2a는 제1 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도.
도 2b는 제2 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도.
도 3은 실시예에 따른 발광소자의 광도(Po) 데이터.
도 4는 실시예에 따른 발광소자의 동작전압(VF3) 데이터.
도 5는 제3 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도.
도 6 내지 도 8은 실시예에 따른 발광소자의 제조방법 공정 단면도.
도 9는 실시예에 따른 발광소자 패키지의 단면도.
도 10은 실시예에 따른 조명장치의 사시도.
도 2a는 제1 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도.
도 2b는 제2 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도.
도 3은 실시예에 따른 발광소자의 광도(Po) 데이터.
도 4는 실시예에 따른 발광소자의 동작전압(VF3) 데이터.
도 5는 제3 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도.
도 6 내지 도 8은 실시예에 따른 발광소자의 제조방법 공정 단면도.
도 9는 실시예에 따른 발광소자 패키지의 단면도.
도 10은 실시예에 따른 조명장치의 사시도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 1은 실시예에 따른 발광소자(100)의 단면도이다.
실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)을 포함하는 발광구조체(110)를 구비할 수 있다.
또한 실시예는 기판(105), 전자차단층(118), 투광성 전극층(140), 전류확산층(130)을 포함할 수 있다. 상기 기판(105)에는 요철구조(P)가 형성될 수 있다.
실시예에서 상기 제1 도전형 반도체층(112)과 상기 투광성 전극층(140)에는 각각 제1 전극(151)과 제2 전극(152)이 전기적으로 연결될 수 있다.
각 구성에 대한 상세설명은 하기 제조방법에서 설명하기로 한다.
도 2a는 제1 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도이다.
제1 실시예에 따른 발광소자는 제1 도전형 반도체층(112), 활성층(114) 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함할 수 있다.
상기 활성층(114)은 양자우물(114W), 양자벽(114B)을 포함하여 상기 제1 도전형 반도체층(112) 상에 배치될 수 있다.
실시예에서 상기 양자벽(114B)은 상기 제2 도전형 반도체층(116)에 비해 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)과, 상기 제1 도전형 반도체층(112)에 비해 상기 제2 도전형 반도체층(116)에 인접하게 배치되는 제2 양자벽(114BB)을 포함할 수 있다.
또한 실시예에서 상기 양자우물(114W)은 상기 제2 도전형 반도체층(116)에 비해 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자우물(114WA)과, 상기 제1 도전형 반도체층(112)에 비해 상기 제2 도전형 반도체층(116)에 인접하게 배치되는 제2 양자우물(114WB)을 포함할 수 있다.
실시예에서 상기 제1 양자벽(114BA)은 제1 GaN 배리어층(114B1), 제2 GaN 배리어층(114B3) 및 상기 제1 GaN 배리어층(114B1)과 상기 제2 GaN 배리어층(114B3) 사이에 개재되는 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)(114B2)을 포함할 수 있다.
실시예에서 상기 제1 GaN 배리어층(114B1) 및 상기 제2 GaN 배리어층(114B3)은 언도프트 GaN층일 수 있으나 이에 한정되는 것은 아니며, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에는 p형 도펀트가 도핑될 수 있다.
실시예에 의하면, 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)이 제1 GaN 배리어층(114B1)/제2 도전형 AlxGa1-xN 배리어층(114B2)/제2 GaN 배리어층(114B3) 구조로 형성됨으로써, 캐리어인 정공(hole)이 제2 도전형 반도체층(116) 영역에서 제공되는 것 외에, 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)에서도 정공이 제공됨으로써 활성층(114)의 전체적인 영역의 양자우물(114W)에서 발광재결합이 발생하게 함으로써 발광효율을 향상시킬 수 있다.
한편, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에 주입되는 제2 도전형 도핑원소는 불순물(impurity)로도 작용할 수 있기 때문에 도핑수준(doping level)이 높을 경우 경우, 이후 형성되는 활성층(114)의 품질(quality)을 저하시킬 수 있다.
이에 따라 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에 p형 도펀트로 Mg이 약 1X1018(atoms/cm3) 이하의 농도로 도핑될 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에 p형 도펀트의 도핑농도가 1X1018(atoms/cm3)를 초과하는 경우 활성층(114)의 품질이 저하될 수 있다.
제1 실시예에서 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에서의 Al의 조성(x)은 0%초과 내지 5%이하 범위일 수 있고, Al에 의해 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)의 밴드갭 에너지 준위가 상기 제1 GaN 배리어(114B1) 또는 상기 제2 GaN 배리어(114B3) 보다 높게 설정됨으로써 활성층 영역에서 전자 오버플로우(electron overflow)를 차단함으로써 발광효율에 기여함과 아울러 전기적인 특성이 개선되어 광도 향상 및 동작전압 특성이 개선될 수 있다.
한편, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에서의 Al의 조성(x)이 5%를 초과하는 경우 제1 양자벽(114BA) 또는 이후 형성되는 제1 양자우물(114WA)의 결정품질의 저하가 초래될 수 있으므로, 그 이하로 제어할 수 있다.
실시예에서 제1 양자벽(114BA)에서 제2 도전형 AlxGa1-xN 배리어층(114B2)이 차지하는 영역은 약 20%이하일 수 있으며, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)은 상기 제2 도전형 반도체층(116)보다는 상기 제1 도전형 반도체층(112)에 인접하도록 배치될 수 있다.
예를 들어, 실시예에서 제1 양자벽(114BA)에서 제2 도전형 AlxGa1-xN 배리어층(114B2)이 차지하는 영역은 약 5% 내지 20%이하로 제어될 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)이 캐리어 주입층과 전차 차단층으로 기능하기 위해서는 제1 양자벽(114BA)에서 차지하는 영역은 약 5%이상일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 AlxGa1-xN 배리어층(114B2)이 차지하는 영역이 제1 양자벽(114BA)의 영역의 20%를 초과하는 경우 결정품질이 저하될 수 있다.
또는 제2 도전형 AlxGa1-xN 배리어층(114B2)이 차지하는 영역이 제1 양자벽(114BA)의 영역의 20%를 초과하는 경우 제2 도전형 도펀트의 상기 제1 양자우물(114WA)에로의 확산에 의해 양자우물의 품질이 저하될 수 있다.
예를 들어, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)의 두께는 상기 제1 양자벽(114BA)의 두께의 20%이하일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 제1 양자벽(114BA)의 두께가 약 5nm인 경우, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)의 두께는 약 1nm이하로 함으로써 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)이 차지하는 영역이 제1 양자벽(114BA)의 영역의 20%이하로 설정할 수 있다.
실시예에 의하면, 상기 제1 도전형 반도체층(112)에 인접 배치되는 제1 양자벽(114BA)에 제2 도전형 AlxGa1-xN 배리어층(114B2)을 배치함으로써, 제2 도전형 도핑원소에 의한 품질 저하를 막으면서, 제1 도전형 반도체층(112)에 인접한 제1 양자우물(114WA)에 홀을 주입함으로써 발광재결합 효율의 향상에 의해 광도가 향상될 수 있다.
도 2b는 제2 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도이다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
제2 실시예에서 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)은 제2 도전형 GaN 배리어층(114B4)일 수 있다. 이에 따라, 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)은 제1 GaN 배리어층(114B1)/제2 도전형 GaN 배리어층(114B4)/제2 GaN 배리어층(114B3) 구조로 형성될 수 있다.
상기 제2 도전형 GaN 배리어층(114B4)은 상기 제1 GaN 배리어층(114B1) 또는 상기 제2 GaN 배리어층(114B3)의 밴드갭 에너지 준위와 동일할 수 있으나 이에 한정되는 것은 아니다.
제2 실시예에 의하면, 상기 제1 도전형 반도체층(112)에 인접 배치되는 제1 양자벽(114BA)에 제2 도전형 GaN 배리어층(114B4)을 배치함으로써, 제1 도전형 반도체층(112)에 인접한 제1 양자우물(114WA)에 홀을 주입함으로써 발광재결합 효율의 향상에 의해 광도가 향상될 수 있다.
도 3은 실시예에 따른 발광소자의 광도(Po) 데이터이다.
제1 실시예는 제1 도전형 반도체층(112)에 인접 배치되는 제1 양자벽(114BA)에 제2 도전형 AlxGa1-xN 배리어층(114B2)를 배치한 경우이고, 제2 실시예는 제1 도전형 반도체층(112)에 인접 배치되는 제1 양자벽(114BA)에 제2 도전형 GaN 배리어층(114B4)를 배치한 경우이다.
도 3에서 X축 데이터는 파장(nm) 데이터이며, Y축 데이터는 광도(lm) 데이터이다.
제1 실시예의 광도데이터(E1)는 평균 값이 약 96.29 lm이며, 제2 실시예의 광도데이터(E2)는 평균 값이 약 95.42 lm로 확인되었다.
이러한 실시예의 광도 데이터는 도핑되지 않은 GaN 배리어를 채용하는 비교예에 비해 약 1.5%이상 개선된 광도 데이터임이 확인 되었다.
도 4는 실시예에 따른 발광소자의 동작전압(VF3) 데이터이다.
제1 실시예는 제1 도전형 반도체층(112)에 인접 배치되는 제1 양자벽(114BA)에 제2 도전형 AlxGa1-xN 배리어층(114B2)를 배치한 경우이고, 제2 실시예는 제1 도전형 반도체층(112)에 인접 배치되는 제1 양자벽(114BA)에 제2 도전형 GaN 배리어층(114B4)를 배치한 경우이다.
도 4에서 Y축 데이터(Data)는 동작전압(V) 데이터이다.
제1 실시예의 동작전압데이터(E1)는 평균 값이 약 2.959V이며, 제2 실시예의 동작전압데이터(E2)는 평균 값이 약 2.965V로 측정되었다.
이러한 실시예의 동작전압 데이터는 상기 기술한 바와 같이 광도가 약 1.5% 개선되는 상황에서, 도핑이 없는 GaN 배리어를 채용하는 비교예의 동작전압 데이터와 동등 수준으로 측정되었다.
또한 실시예의 경우 양자벽에 도펀트로 Mg 사용했음에도 활성층의 품질(quality) 저하로 인한 저 전류 특성이 악화되지 않고 유지됨을 확인하였다.
도 5는 제3 실시예에 따른 발광소자의 밴드갭 다이어그램의 예시도이다.
제3 실시예는 제1 실시예 또는 제2 실시예의 기술적인 특징을 채용할 수 있으며, 이하 제3 실시예의 주된 특징위주로 설명하기로 한다.
제3 실시예에 따른 발광소자는 제1 도전형 반도체층(112)과 제1 양자벽(114BA) 사이에 배치되는 질화갈륨 계열의 초격자층(113)을 포함할 수 있다.
제3 실시예에 의하면, 이동도가 빠른 핫 캐리어(Hot carrier)인 전자를 복수의 스텝으로 구비되는 질화갈륨 계열의 초격자층(113)에 의해 냉각(cooling)시킴으로써 효율적인 전자 주입층을 구비한 고출력 발광소자를 제공할 수 있다.
상기 질화갈륨 계열의 초격자층(113)은 InxGa1-xN/GaN 초격자층(단,0＜x＜1)을 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예에서 질화갈륨 계열의 초격자층(113)의 밴드갭 에너지 준위는 제1 도전형 반도체층(112)에서 활성층(114) 방향으로 점차 낮아질 수 있으며, 밴드갭 에너지 준위는 각층의 인듐의 농도제어를 통해 조절이 가능할 수 있으나 이에 한정되는 것은 아니다.
이하, 도 6 내지 도 8을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하기로 한다.
먼저, 도 6과 같이 기판(105)이 준비될 수 있다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다.
예를 들어, 상기 기판(105)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 적어도 하나가 사용될 수 있다. 상기 기판(105) 위에는 요철 구조(P)가 형성되어 광추출 효율을 향상시킬 수 있으나, 요철 구조(P)가 필수적인 구성은 아니다. 상기 기판(105)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
상기 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 이후 형성되는 발광구조체(110)와 상기 기판(105)간의 격자 부정합을 완화시켜 줄 수 있다.
상기 버퍼층은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층 위에는 언도프드(undoped) 반도체층(미도시)이 형성될 수 있으며, 이에 대해 한정되지는 않는다.
이후, 상기 기판(105) 또는 상기 버퍼층 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조체(110)가 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예를 들어 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
예를 들어, 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 반도체층(112)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
예를 들어, 상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 제1 도전형 반도체층(112) 상에 활성층(114)이 형성될 수 있다.
상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자우물 구조, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(114)은 양자우물(114W)/양자벽(114B) 구조를 포함할 수 있다. 예를 들어, 상기 활성층(114)은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaP/AlGaP, GaP/AlGaP중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
이하, 도 2a, 도 2b 또는 도 5를 참조하여 실시예에 따른 활성층의 기술적인 특징을 상술하기로 한다.
도 2a와 같이, 제1 실시예에 양자벽(114B)은 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)과, 상기 제2 도전형 반도체층(116)에 인접하게 배치되는 제2 양자벽(114BB)을 포함할 수 있다.
또한 실시예에서 상기 양자우물(114W)은 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자우물(114WA)과, 상기 제2 도전형 반도체층(116)에 인접하게 배치되는 제2 양자우물(114WB)을 포함할 수 있다.
실시예에서 상기 제1 양자벽(114BA)은 제1 GaN 배리어층(114B1), 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)(114B2) 및 제2 GaN 배리어층(114B3)을 포함할 수 있다.
실시예에서 상기 제1 GaN 배리어층(114B1) 및 상기 제2 GaN 배리어층(114B3)은 언도프트 GaN층일 수 있다.
실시예에 의하면, 제1 양자벽(114BA)이 제1 GaN 배리어층(114B1)/제2 도전형 AlxGa1-xN 배리어층(114B2)/제2 GaN 배리어층(114B3) 구조로 형성되도록 함으로써, 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)에서도 정공이 제공됨으로써 활성층(114)의 전체적인 영역에서 발광재결합이 발생하게 함으로써 발광효율을 향상시킬 수 있다.
실시예에서 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에 p형 도펀트로 Mg이 약 1X1018(atoms/cm3) 이하의 농도로 도핑될 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에 p형 도펀트의 도핑농도가 1X1018(atoms/cm3)를 초과하는 경우 활성층(114)의 품질이 저하될 수 있다.
상기 제2 도전형 AlxGa1-xN 배리어층(114B2)에서의 Al의 조성(x)은 0%초과 내지 5%이하 범위로 설정될 수 있고, Al에 의해 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)의 밴드갭 에너지 준위가 상기 제1 GaN 배리어(114B1) 또는 상기 제2 GaN 배리어(114B2) 보다 높게 설정됨으로써 활성층 영역에서 전자 오버플로우(electron overflow)를 차단함으로써 발광효율에 기여함과 아울러 전기적인 특성이 개선되어 광도 향상 및 동작전압 특성이 개선될 수 있다.
실시예에서 제1 양자벽(114BA)에서 제2 도전형 AlxGa1-xN 배리어층(114B2)이 차지하는 영역은 약 20%이하로 제어될 수 있으며, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)은 상기 제2 도전형 반도체층(116)보다는 상기 제1 도전형 반도체층(112)에 인접하도록 배치될 수 있다. 예를 들어, 실시예에서 제1 양자벽(114BA)에서 제2 도전형 AlxGa1-xN 배리어층(114B2)이 차지하는 영역은 약 5% 내지 20%이하로 제어될 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)의 두께는 상기 제1 양자벽(114BA)의 두께의 20%이하일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 제1 양자벽(114BA)의 두께가 약 5nm인 경우, 상기 제2 도전형 AlxGa1-xN 배리어층(114B2)의 두께는 약 1nm일 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 2b와 같이, 제2 실시예에서 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)은 제2 도전형 GaN 배리어층(114B4)일 수 있다.
이에 따라, 상기 제1 도전형 반도체층(112)에 인접하게 배치되는 제1 양자벽(114BA)은 제1 GaN 배리어층(114B1)/제2 도전형 GaN 배리어층(114B4)/제2 GaN 배리어층(114B3) 구조로 형성될 수 있다.
상기 제2 도전형 GaN 배리어층(114B4)은 상기 제1 GaN 배리어층(114B1) 또는 상기 제2 GaN 배리어층(114B3)의 밴드갭 에너지 준위와 동일할 수 있으나 이에 한정되는 것은 아니다.
제2 실시예에 의하면, 상기 제1 도전형 반도체층(112)에 인접 배치되는 제1 양자벽(114BA)에 제2 도전형 GaN 배리어층(114B4)을 배치함으로써, 제1 도전형 반도체층(112)에 인접한 제1 양자우물(114WA)에 홀을 주입함으로써 발광재결합 효율의 향상에 의해 광도가 향상될 수 있다.
다음으로 도 5와 같이, 제3 실시예에 따른 발광소자는 제1 도전형 반도체층(112)과 제1 양자벽(114BA) 사이에 배치되는 질화갈륨 계열의 초격자층(113)을 포함할 수 있다.
상기 질화갈륨 계열의 초격자층(113)의 밴드갭 에너지 준위는 제1 도전형 반도체층(112)에서 활성층(114) 방향으로 점차 낮아질 수 있으며, 각 층의 밴드갭 에너지 준위는 각층의 웰의 인듐의 농도제어를 통해 조절이 가능할 수 있으나 이에 한정되는 것은 아니다.
제3 실시예에 의하면, 제1 도전형 반도체층(112)과 제1 양자벽(114BA) 사이에 배치되는 질화갈륨 계열의 초격자층(113)에 의해, 이동도가 빠른 핫 캐리어인 전자를 복수의 스텝으로 구비되는 질화갈륨 계열의 초격자층에 의해 냉각(cooling)시킴으로써 효율적인 전자 주입층을 구비한 고출력 발광소자를 제공할 수 있다. 상기 질화갈륨 계열의 초격자층(113)은 InxGa1-xN/GaN 초격자층(단, 0＜x＜1)을 포함할 수 있으나 이에 한정되는 것은 아니다.
다시 도 6을 기준으로 설명하면, 활성층(114) 상에 전자차단층(118)이 형성되어 전자 차단(electron blocking) 및 활성층(114)의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다.
예를 들어, 상기 전자차단층(118)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(114)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다.
실시예에서 상기 전자차단층(118)은 p형으로 이온주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.
다음으로, 상기 전자차단층(118) 상에 제2 도전형 반도체층(116)이 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 반도체 화합물로 형성될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(116)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 3-족-5족 화합물 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조체(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
다음으로 도 7과 같이, 제1 도전형 반도체층(112)이 일부 노출되도록 그 상측에 배치된 구성을 일부 제거할 수 있다. 이러한 공정은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
이후, 제2 전극(152)이 형성될 위치에 전류차단층(130)이 형성될 수 있다.
상기 전류차단층(130)은 비도전형 영역, 제1 도전형 이온주입층, 제1 도전형 확산층, 절연물, 비정질 영역 등을 포함하여 형성할 수 있다.
다음으로, 전류차단층(130)이 형성된 제2 도전형 반도체층(116) 상에 투광성 전극층(140)이 형성될 수 있다. 상기 투광성 전극층(140)은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.
예를 들어, 상기 투광성 전극층(140)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예를 들어, 상기 투광성 전극층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
이후, 발광구조체(110) 측면 및 투광성 전극층(140)의 일부에 절연층 등으로 패시베이션층(160)이 형성될 수 있다. 상기 패시베이션층(160)은 제1 전극(151)이 형성될 영역은 노출할 수 있다.
다음으로, 도 8과 같이 상기 전류차단층(130)과 중첩되도록 상기 투광성 전극층(140) 상에 제2 전극(152)을 형성하고, 노출된 제1 도전형 제1 반도체층(112) 상에 제1 전극(151)을 형성하여 실시예에 따른 발광소자를 제조할 수 있다.
상기 제1 전극(151) 또는 제2 전극(152)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나로 형성될 수도 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.
도 9는 실시예에 따른 발광소자가 설치된 발광소자 패키지(200)를 설명하는 도면이다.
실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 발광소자(100)와, 형광체(232)를 구비하여 상기 발광 소자(100)를 포위하는 몰딩부재(230)를 포함할 수 있다.
상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.
도 10은 실시예에 따른 조명시스템의 분해 사시도이다.
실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
제1 도전형 반도체층(112), 양자우물(114W), 양자벽(114B), 활성층(114),
제2 도전형 반도체층(116), 제1 양자벽(114BA), 제2 양자벽(114BB),
제1 GaN 배리어층(114B1), 제2 GaN 배리어층(114B3),
제2 도전형 AlxGa1-xN 배리어층(0≤x<1)(114B2)
제2 도전형 반도체층(116), 제1 양자벽(114BA), 제2 양자벽(114BB),
제1 GaN 배리어층(114B1), 제2 GaN 배리어층(114B3),
제2 도전형 AlxGa1-xN 배리어층(0≤x<1)(114B2)
Claims (8)
- 제1 도전형 반도체층;
양자우물과 양자벽을 포함하여 상기 제1 도전형 반도체층 상에 배치되는 활성층; 및
상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 양자벽은
상기 제2 도전형 반도체층에 비해 상기 제1 도전형 반도체층에 인접하게 배치되는 제1 양자벽과,
상기 제1 도전형 반도체층에 비해 상기 제2 도전형 반도체층에 인접하게 배치되는 제2 양자벽을 포함하며,
상기 제1 양자벽은
제1 GaN 배리어층, 제2 GaN 배리어층 및 상기 제1 GaN 배리어층과 상기 제2 GaN 배리어층 사이에 개재되는 제2 도전형 AlxGa1-xN 배리어층(0≤x<1)을 포함하는 발광소자. - 제1 항에 있어서,
상기 제1 GaN 배리어층 및 상기 제2 GaN 배리어층은
언도프트 GaN층을 포함하는 발광소자. - 제1 항에 있어서,
상기 제2 도전형 AlxGa1-xN 배리어층은
상기 제2 도전형 AlxGa1-xN 배리어층(0<x<1)인 발광소자. - 제1항 내지 제3 항 중 어느 하나의 항에 있어서,
상기 제2 도전형 AlxGa1-xN 배리어층에서의 Al의 조성(x)은
0%초과 내지 5%인 발광소자. - 제4 항에 있어서,
상기 제2 도전형 AlxGa1-xN 배리어층의 두께는
상기 제1 양자벽의 두께의 0%초과 내지 20%이하인 발광소자. - 제1 항에 있어서,
상기 제2 도전형 AlxGa1-xN 배리어층은
제2 도전형 GaN층을 포함하는 발광소자. - 제1항 내지 제3 항 중 어느 하나의 항에 있어서,
상기 제1 도전형 반도체층과 상기 제1 양자벽 사이에 배치되는 질화갈륨 계열의 초격자층(113)을 더 포함하는 발광소자. - 제1 항 내지 제3항 중 어느 하나에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명장치.
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