KR20160123378A - 메모리 시스템 - Google Patents

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KR20160123378A
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memory system
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power supply
communication
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KR1020167025747A
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아키히사 후지모토
히로유키 사카모토
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가부시끼가이샤 도시바
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Abstract

일 실시 형태에 따르면, 전원 단자, 복수의 커플러 및 제어부를 포함하는 메모리 시스템이 제공된다. 전원 단자는 호스트의 전원선에 접속되는 단자이다. 상기 복수의 커플러는 상기 호스트의 커플러에 각각 전자기적으로 결합될 커플러이다. 상기 제어부는 상기 호스트로부터 상기 전원선 및 상기 전원 단자를 통해 공급되는 전원 전압의 레벨에 따라 상기 복수의 커플러를 통해 상기 메모리 시스템과 상기 호스트 사이에서 상호 독립적인 수신 채널 및 송신 채널을 확립할 수 있다.

Description

메모리 시스템{MEMORY SYSTEM}
관련 출원의 상호 참조
본 출원은 그 전체 내용이 본원 명세서에 참조로 포함된, 2014년 5월 13일자로 출원된 일본 특허 출원 제2014-099661호를 기초로 하고 그 우선권의 이익을 주장한다.
본원 명세서에서 설명되는 실시 형태들은 개괄적으로 메모리 시스템에 관한 것이다.
비휘발성 반도체 메모리를 이용한 메모리 카드 등의 메모리 시스템은, 화상 데이터나 음성 데이터 등의 대용량의 데이터를 호스트와의 사이에서 송수신할 수 있다. 이들 용도에 있어서는, 단시간에 많은 정보를 독출하거나 기록하는 것, 즉 데이터 전송 속도를 고속화할 것이 요구된다. 종래, 호스트와 카드는 기판 배선 또는 케이블에 의해 접속되었지만, 고속화에 따라 배선이나 케이블의 물리적 특성이 크게 영향을 받기 때문에 실장이 곤란해 지고 있다.
[특허문헌 1] 일본 특허 공개 제2013-69019호 [특허문헌 2] 일본 특허 공개 제2007-79660호
도 1은 제1 실시 형태에 따른 메모리 시스템의 구성을 나타낸 도면이고;
도 2는 제1 실시 형태에서의 통신 레이어 구조를 나타낸 도면이고;
도 3은 제1 실시 형태에서의 물리 레이어의 기동[전 2중 모드(full-duplex mode)]를 나타낸 도면이고;
도 4는 제1 실시 형태에서의 물리 레이어의 기동[비중복형의 전 2중 모드(non-overlap-type full-duplex mode)]를 나타낸 도면이고;
도 5는 제1 실시 형태에서의 물리 레이어의 기동[반 이중 모드(half-duplex mode)]를 나타낸 도면이고;
도 6은 제1 실시 형태에서의 패킷의 데이터 구조를 나타낸 도면이고;
도 7은 제1 실시 형태에서의 확장 모드로의 이행 시퀀스를 나타낸 도면이고;
도 8은 제2 실시 형태에서의 절전 모드로의 이행 시퀀스 및 절전 모드로부터의 복귀 시퀀스를 나타낸 도면이고;
도 9는 제2 실시 형태의 변형예에서의 절전 모드로의 이행 시퀀스 및 절전 모드로부터의 복귀 시퀀스를 나타낸 도면이고;
도 10은 제3 실시 형태에서의 전력 제어를 위한 구성을 나타낸 도면이고;
도 11은 제4 실시 형태에서의 메모리 시스템(메모리 카드)의 구성을 나타낸 도면이고;
도 12는 제4 실시 형태에서의 호스트의 카드 슬롯의 구성을 나타낸 도면이고;
도 13은 제4 실시 형태에서 메모리 시스템(메모리 카드)이 카드 슬롯에 장착된 상태의 구성을 나타낸 도면이고;
도 14는 제4 실시 형태에서의 메모리 시스템(메모리 카드), 호스트 및 제2 호스트의 접속 형태(topology)를 나타낸 도면이고;
도 15는 제4 실시 형태의 변형예에서 호스트의 카드 슬롯의 구성을 나타낸 도면이고;
도 16은 제4 실시 형태의 다른 변형예에서 메모리 시스템(메모리 카드)이 카드 슬롯에 장착된 상태의 구성을 나타낸 도면이고;
도 17은 제4 실시 형태가 적용될 수 있는 메모리 시스템(메모리 카드) 및 호스트의 외관 구성예를 나타내는 도면이다.
개괄적으로, 하나의 실시 형태에 따르면, 전원 단자와 복수의 커플러와 제어부를 갖는 메모리 시스템이 제공된다. 전원 단자는 호스트의 전원선이 접속되는 단자이다. 복수의 커플러는 각각 호스트의 커플러에 전자기적으로 결합되는 커플러이다. 제어부는 호스트로부터 전원선 및 전원 단자를 통해 공급되는 전원 전압의 레벨에 따라 복수의 커플러를 통해 메모리 시스템과 호스트 사이에서 상호 독립적인 수신 채널 및 송신 채널을 확립할 수 있다.
이하에 첨부 도면을 참조하여 메모리 시스템의 실시 형태들을 상세히 설명한다. 본 발명은 다음의 실시 형태에 한정되지 않는다.
(제1 실시 형태)
제1 실시 형태에 따른 메모리 시스템(1)을 도 1을 이용하여 설명한다. 도 1은 메모리 시스템(1)의 구성을 나타낸 도면이다.
메모리 시스템(1)은 비휘발성 메모리(10)를 가지며, 호스트(100)에 대해 외부 기억 매체로서 기능한다. 메모리 시스템(1)은 예컨대, 호스트(100)에 탈부착 가능하게 구성된 메모리 카드이거나, 호스트(100)의 하우징 내에 실장되는 임베디드(embedded) 디바이스일 수 있다.
메모리 시스템(1)은 호스트(100)와 통신하여 호스트(100)로부터 수신된 명령에 따라 데이터를 비휘발성 메모리(10)에 저장한다. 또한, 메모리 시스템(1)은 호스트(100)로부터 수신된 명령에 따라 비휘발성 메모리(10)로부터 데이터를 독출하여 호스트(100)로 송신하거나 소정의 응답을 호스트(100)로 송신한다. 이러한 매우 간단한 구성에 의해 메모리 시스템(1)과 호스트(100) 사이에서 P2P(Peer to Peer) 접속을 통해 통신이 행해진다.
메모리 시스템(1)은 화상 데이터나 음성 데이터 등의 대용량의 데이터를 호스트(100)에 대해 송수신할 수 있다. 이들 용도에서는 단시간에 많은 정보를 독출 또는 기록하는 것, 즉 데이터 전송 속도의 고속화가 요구된다. 즉, 메모리 시스템(1)에서는 호스트(100)와의 통신 인터페이스에 고속화가 요구된다. 예컨대, 메모리 시스템(1)이 메모리 카드인 경우, HS(High Speed), UHS-I(UHS: Ultra High Speed), 또는 UHS-II 등의 규격에 따라 고속화가 요구된다. 이들 규격에 따른 통신 인터페이스는 유선 접속에 의한 인터페이스이다.
메모리 시스템(1)과 호스트(100) 사이의 통신 접속 방식으로서 유선 접속을 이용한 경우, 통신로의 물리적 특성의 영향으로 전송 파형에 혼란이 발생하여, 통신 속도의 한계가 발생할 수 있다. 예컨대, 배선 재료의 전기적 특성, 커넥터와 인쇄 기판의 패턴에 의존하는 임피던스 부정합에 기인하여 통신 속도의 한계가 발생할 수 있다. 또는, 예컨대, 고주파 영역에서는 반사파를 억제하는 방식을 고려하는 것이 필요한 데, 이러한 측면에서도 통신 속도의 한계가 발생할 수 있다.
이에 대해, 메모리 시스템(1)과 호스트(100) 사이의 통신 접속 방식으로서 전파를 이용한 무선 통신을 행하는 경우를 고려한다. 반송파를 항상 발진하는 전파를 이용하는 경우, 큰 송신 전력 손실이 존재한다.
따라서, 본 실시 형태에서는 도 1에 나타낸 바와 같이, 메모리 시스템(1)과 호스트(100) 사이의 P2P 접속에 대해 전파가 아니라, 반송파가 필요치 않은 전자기 결합(electromagnetic coupling)을 이용한 근접 무선 통신을 한다. 도 1은 메모리 시스템(1) 및 호스트(100)의 구성을 나타낸 도면이다. 근접 무선 기술로부터는 통신로의 물리적 특성에 의해 영향을 받을 가능성이 적기 때문에 유선 접속의 경우보다 고속을 기대할 수 있다. 또한, 근접 무선 기술에 의해서는 통신 거리가 짧고 교류에 의한 전자기 유도로 인해 공간에 축적된 에너지가 복귀되기 때문에, 2차 측(수신 측)이 에너지를 소비하지 않으면, 용이하게 전력 소비를 낮출 수 있다. 또한, 커플러(안테나)의 구조에 따라 전자기파에 지향성을 갖게 함으로써 전력을 절약할 수 있다.
구체적으로, 메모리 시스템(1)은 비휘발성 메모리(10), 커넥터(20) 및 제어부(30)를 포함한다. 커넥터(20)는 복수의 커플러(21, 22), 전원 단자(23) 및 접지 단자(24)를 포함한다. 호스트(100)는 커넥터(120) 및 제어부(130)를 포함한다. 커넥터(120)는 복수의 커플러(121, 122), 전원 단자(123) 및 접지 단자(124)를 포함한다.
복수의 커플러(21, 22) 각각은 호스트(100)의 커플러에 전자기 결합되는 커플러이다. 메모리 시스템(1)이 메모리 카드인 경우, 메모리 시스템(1)이 호스트(100)에 장착(예컨대, 삽입)될 때 커플러(21, 22)는 각각 호스트(100)의 커플러에 전자기 결합된다. 메모리 시스템(1)이 임베디드 디바이스인 경우, 메모리 시스템(1)을 호스트(100)의 마더보드(도시 생략)에 장착(실장)하는 것에 의해 커플러(21, 22)는 각각 호스트(100)의 커플러에 전자기 결합된다.
예컨대, 도 1의 경우, 메모리 시스템(1)이 호스트(100)에 장착될 때, 커플러(CC1)(21)는 커플러(HC1)(121)에 대향하도록 배치되고, 커플러(CC2)(22)는 커플러(HC2)(122)에 대향하도록 배치된다. 이에 따라, 커플러(CC1)(21)는 커플러(HC1)(121)에 전자기 결합되고, 커플러(CC2)(22)는 커플러(HC2)(122)에 전자기 결합된다. 커플러(21, 22, 121, 122)는 각각 원거리 전계 성분을 억제하고 근거리 전계 성분을 증폭함으로써 소정의 근접 거리 이내에 있는 커플러와 통신하도록 구성되어 있다.
여기서, 메모리 시스템(1)과 호스트(100) 사이에 오직 하나의 통신 채널만이 존재하는 경우를 고려한다. 이 경우, 메모리 시스템(1)이 호스트(100)에 장착될 때, 통신 방향이 제어된다. 즉, 메모리 시스템(1) 및 호스트(100) 사이에서 교대로 전송 방향을 전환하는 반 2중(half-duplex) 통신이 수행되기 때문에, 통신 방향을 전환하는 제어에서 처리의 오버헤드가 발생하여 통신 속도의 저하가 발생할 수 있다.
이에 대해, 본 실시 형태에서 커플러(21, 22, 121, 122)는 상호 전자기 결합되는 복수 조(쌍)의 커플러 사이의 통신 간섭이 억제되도록 구성되어 있다. 이에 따라, 상호 전자기 결합되는 커플러의 복수의 조에 의해 복수의 통신 채널을 확립할 수 있으므로, 복수의 통신 채널 사이의 간섭을 감소시킬 수 있어서 통신로를 용이하게 전 2중(full-duplex)으로 할 수 있다.
예컨대, 커플러(CC1)(21) 및 커플러(CC2)(22)는 커넥터(20)에 있어서 소정의 근접 거리 이상으로 떨어지도록 배치된다. 커플러(HC1)(121) 및 커플러(HC2)(122)는 커넥터(120)에 있어서 소정의 근접 거리 이상으로 떨어지도록 배치된다. 이에 따라, 커플러(CC1)(21) 및 커플러(HC1)(121) 사이에서 전자기 결합에 의해 통신하는 전자파와 커플러(CC2)(22) 및 커플러(HC2)(122) 사이에서 전자기 결합에 의해 통신하는 전자파 사이의 간섭을 용이하게 감소시킬 수 있다.
예컨대, 커플러(21, 22)는 각각 지향성을 가지며, 커플러(121, 122)는 각각 지향성을 가진다. 각각의 커플러(21, 22)는 메모리 시스템(1)이 호스트(100)에 장착시 호스트(100)의 커플러에 대향하는 방향으로 높은 지향성을 가진다. 각각의 커플러(121, 122)는 메모리 시스템(1)이 호스트(100)에 장착시 메모리 시스템(1)의 커플러에 대향하는 방향으로 높은 지향성을 가진다. 이에 따라, 커플러(CC1)(21) 및 커플러(HC1)(121) 사이에서 전자기 결합에 의해 통신하는 전자파와, 커플러(CC2)(22) 및 커플러(HC2)(122) 사이에서 전자기 결합에 의해 통신하는 전자파 사이의 간섭을 용이하게 감소시킬 수 있다.
예컨대, 커플러(CC1)(21) 및 커플러(HC1)(121) 사이에서 통신하는 전자파(RF 신호)의 주파수는 커플러(CC2)(22) 및 커플러(HC2)(122) 사이에서 통신하는 전자파(RF 신호)의 주파수와 다르게 된다. 이에 따라, 커플러(CC1)(21) 및 커플러(HC1)(121) 사이에서 전자기 결합에 의해 통신하는 전자파와, 커플러(CC2)(22) 및 커플러(HC2)(122) 사이에서 전자기 결합에 의해 통신하는 전자파 사이의 간섭을 용이하게 감소시킬 수 있다.
커플러(21, 22, 121, 122)에 대해, 다른 조의 커플러를 서로 소정의 근접 거리 이상으로 분리 배치하는 것과, 각 커플러에 지향성을 갖게 하는 것과, 커플러의 조마다 통신하는 전자파의 주파수를 다르게 하는 것 중 어느 한 구성을 적용할 수 있거나, 커플러에 대해 상기 구성 중 2개 이상의 구성을 조합하여 적용할 수 있음에 유의하여야 한다.
전원 단자(23)는 호스트(100)의 전원선(VL)이 접속되는 단자이다. 예컨대, 도 1의 경우, 메모리 시스템(1)이 호스트(100)에 장착시, 전원 단자(VDD)(23)가 전원선(VL)을 통해 전원 단자(VDD)(123)에 접속된다.
접지 단자(24)는 호스트(100)의 접지선(GL)이 접속되는 단자이다. 예컨대, 도 1의 경우, 메모리 시스템(1)이 호스트(100)에 장착시, 접지 단자(GND)(24)가 접지선(GL)을 통해 접지 단자(GND)(124)에 접속된다.
메모리 시스템(1)이 메모리 카드인 경우, 호스트(100)의 커넥터(120)는 카드 검출부(CDT)(125)를 더 포함할 수 있음에 유의하여야 한다. 카드 검출부(CDT)(125)는, 메모리 시스템(1)이 호스트(100)에 장착시, 커넥터(20)에서의 피접촉부(25)가 물리적으로 카드 검출부(125)에 접촉된 것을 검출한다. 카드 검출부(CDT)(125)는, 커넥터(20)에서의 피접촉부(25)가 물리적으로 카드 검출부(125)에 접촉된 것을 검출한 경우, 검출 신호(CDT)의 레벨을 예컨대, 로우(L) 레벨로부터 하이(H) 레벨로 변경하여 출력한다.
제어부(30)는 커넥터(20)를 통해 호스트(100)와 통신하여, 호스트(100)로부터의 명령에 따라 또는 자동으로 각종의 제어를 수행한다. 제어부(130)는 커넥터(120)를 통해 메모리 시스템(1)과 통신하여, 메모리 시스템(1)에 명령을 송신하여 메모리 시스템(1)을 제어한다. 제어부(130)는 메모리 시스템(1)으로 공급하는 전원 전압의 레벨을 제어한다. 제어부(30)는 호스트(100)로부터 전원선(VL) 및 전원 단자(VDD)(23)를 통해 공급되는 전원 전압의 레벨에 따라 커플러(21, 22)를 통해 메모리 시스템(1)과 호스트(100) 사이에서 상호 독립적인 수신 채널 및 송신 채널을 확립할 수 있다.
예컨대, 메모리 시스템(1)이 메모리 카드인 경우, 제어부(130)는, 카드 검출부(125)가 메모리 시스템(1)이 호스트(100)에 장착된 것을 검출함에 따라, 전원 단자(VDD)(123) 및 전원선(VL)을 통해 메모리 시스템(1)으로 공급하여야 할 전원 전압의 레벨을 제1 레벨로부터 제2 레벨로 전환한다. 제1 레벨은 예컨대, L 레벨(GND 레벨)이다. 제2 레벨은 제1 레벨보다 높은 레벨이며, 예컨대 H 레벨(예, 3.3 V)이다. 즉, 커넥터(120)에 의해 카드 검출이 행해지면, 커넥터(120, 20)의 전원 단자(123, 23)를 통해 호스트(100)로부터 메모리 시스템(1)으로 전력이 공급되어 무선 통신을 시작하므로, 전력 소비를 낮출 수 있다.
메모리 시스템(1)이 임베디드 디바이스인 경우, 제어부(130)는 메모리 시스템(1)에 액세스할 필요가 생긴 것에 따라 전원 단자(VDD)(123) 및 전원선(VL)을 경유하여 메모리 시스템(1)으로 공급하여야 할 전원 전압의 레벨을 제1 레벨로부터 제2 레벨로 전환한다.
제어부(30)는 호스트(100)로부터 전원선(VL) 및 전원 단자(VDD)(23)를 통해 공급되는 전원 전압의 레벨이 제1 레벨로부터 제2 레벨로 전환됨에 따라 물리 레이어의 통신 채널을 확립하는 동작을 행할 수 있다.
제어부(30)는 물리 레이어 인터페이스(31), 상위 레이어 인터페이스(32), 통신 제어부(33), 주 제어부(34), 메모리 인터페이스(35), 전원 인식부(36) 및 전력 제어부(37)를 가진다. 제어부(130)는 물리 레이어 인터페이스(131), 상위 레이어 인터페이스(132), 통신 제어부(133), 주 제어부(134) 및 전력 제어부(136)를 가진다.
물리 레이어 인터페이스(31, 131)는 물리 레이어에서의 통신의 인터페이스 동작을 행한다. 물리 레이어 인터페이스(31, 131)는 커플러에 의해 수신된 RF 신호(물리 레이어 패킷)를 디지털 정보(물리 레이어 패킷)로 변환하여 상위 레이어 인터페이스(32, 132) 또는 통신 제어부(33, 133)로 공급한다. 또한, 물리 레이어 인터페이스(31, 131)는 상위 레이어 인터페이스(32, 132) 또는 통신 제어부(33, 133)로부터 공급된 디지털 정보(물리 레이어 패킷)를 RF 신호(물리 레이어 패킷)로 변환하여 커플러로 송신한다.
상위 레이어 인터페이스(32, 132)는 상위 레이어에서의 통신의 인터페이스 동작을 행한다. 상위 레이어 인터페이스(32, 132)는 물리 레이어 인터페이스(31, 131)로부터 공급된 디지털 정보(물리 레이어 패킷)를 내부 처리용의 데이터(상위 레이어 패킷)로 프로토콜-변환하여 통신 제어부(33, 133)로 공급한다. 또한, 상위 레이어 인터페이스(32, 132)는 내부 처리용의 데이터(상위 레이어 패킷)를 송신용의 디지털 정보(물리 레이어 패킷)로 프로토콜-변환하여 물리 레이어 인터페이스(31, 131)로 공급한다.
통신 제어부(33)는 물리 레이어 인터페이스(31) 및 상위 레이어 인터페이스(32)의 통신 동작을 제어한다. 통신 제어부(133)는 물리 레이어 인터페이스(131) 및 상위 레이어 인터페이스(132)의 통신 동작을 제어한다. 주 제어부(34)는 제어부(30)의 각부를 전체적으로 제어한다. 전원 제어부(136)는 주 제어부(134)의 제어하에 전원 단자(123) 및 접지 단자(124)를 통해 메모리 시스템(1)으로 공급될 전원 전압의 레벨을 제어한다. 전원 인식부(36)는 전원 단자(23) 및 접지 단자(24)를 통해 호스트(100)로부터 공급된 전원 전압의 레벨을 인식한다.
예컨대, 주 제어부(34, 134)는 프로세서 등으로 구성되고; 물리 레이어 인터페이스(31, 131)는 프로세서로 제어할 수 없는 주파수 대역을 취급하는 회로로 구성되며; 상위 레이어 인터페이스(32, 132)는 프로세서의 펌웨어로 제어 가능한 회로와 프로그램으로 구성된다.
통신 제어부(133)는 메모리 시스템(1)이 호스트(100)에 장착된 것을 검출하거나 메모리 시스템(1)에 액세스할 필요가 생긴 것에 따라 물리 레이어 인터페이스(131)를 제어한다. 예컨대, 통신 제어부(133)는 전원 전압의 레벨이 제1 레벨(예컨대, L 레벨)로부터 제2 레벨(예컨대, H 레벨)로 전환된 것에 따라 물리 레이어의 통신 채널을 확립하는 동작을 물리 레이어 인터페이스(131)가 행하도록 한다. 물리 레이어의 통신 채널이 확립하면, 통신 제어부(133)는 상위 레이어 인터페이스(132)를 제어하여, 상위 레이어의 통신 채널을 확립하는 동작을 상위 레이어 인터페이스(132)가 행하도록 한다.
통신 제어부(33)는 전원 인식부(36)에 의해 인식된 전원 전압의 레벨에 따라 물리 레이어 인터페이스(31)를 제어한다. 예컨대, 통신 제어부(33)는 전원 전압의 레벨이 제1 레벨(예컨대, L 레벨)로부터 제2 레벨(예컨대, H 레벨)로 전환된 것에 따라 물리 레이어의 통신 채널을 확립하는 동작을 물리 레이어 인터페이스(31)가 행하도록 한다. 물리 레이어의 통신 채널이 확립되면, 통신 제어부(33)는 상위 레이어 인터페이스(32)를 제어하여, 상위 레이어의 통신 채널을 확립하는 동작을 상위 레이어 인터페이스(32)가 행하도록 한다.
전력 제어부(37)는 전원 인식부(36)에 의해 인식된 전원 전압의 레벨에 따라 메모리 시스템(1)에서의 전력 제어를 위한 동작을 수행한다.
메모리 인터페이스(35)는 주 제어부(34)로부터의 요구에 따라 비휘발성 메모리(10)에 액세스한다. 예컨대, 메모리 인터페이스(35)는 기록 요구에 따라 비휘발성 메모리(10)에 데이터를 기록하거나, 독출 요구에 따라 비휘발성 메모리(10)로부터 데이터를 독출한다.
다음에, 통신 채널의 확립을 도 2를 이용하여 설명한다. 도 2는 통신 레이어 구조를 나타낸 도면이다. 통신 채널은 복수의 레이어로 구성되지만, 도 2는 통신 채널을 대략 2 레이어로 나눈 개념도를 보여준다. 도 2에서는 물리 레이어와 그 이외의 상위 레이어로 나누고 있다. 상위 레이어는 예컨대, 접속 레이어 및 프로토콜 변환 레이어를 포함한다.
호스트(100)와 메모리 시스템(1) 사이의 통신로의 확립은 다음 4 단계로 실행된다. 물리 레이어(물리 레이어 인터페이스)는 물리 레이어 패킷을 교환하여 어떤 통신로가 형성될 수 있는 지를 확인한다(S1). 물리 레이어(물리 레이어 인터페이스)는 송신 측과 수신 측 사이에 대한 적절한 선택[캐퍼빌러티(capability)]을 이용하여 물리 레이어의 통신로(CP1)를 확립한다(S2). 통신로(CP1)를 통해, 상위 레이어(상위 레이어 인터페이스)는 상위 레이어 패킷을 교환하여 패킷 사양, 프로토콜 사양 등을 결정한다(S3). 상위 레이어(상위 레이어 인터페이스)는 상위 레이어의 통신로(CP2)를 확립한다(S4). 이후, 송신 측 및 수신 측의 상위 레이어(상위 레이어 인터페이스)는 패킷을 교환하여 상호 통신을 행할 수 있다.
다음에, 물리 레이어의 통신로(CP1)의 확립(S1, S2)의 상세를 도 3~7을 이용하여 설명한다. 도 3은 물리 레이어의 기동시에 통신로가 전 2중 모드로 동작 가능한 지 여부를 확인하는 방법을 나타낸 도면이다. 도 4는 물리 레이어의 기동시에 통신로가 비중복형의 전 2중 모드로 동작 가능한 지 여부를 확인하는 방법을 나타낸 도면이다. 도 5는 물리 레이어의 기동시에 통신로가 반 2중 모드로 동작 가능한 지 여부를 확인하는 방법을 나타낸 도면이다. 도 6은 패킷의 데이터 구조의 예를 나타내는 도면이다. 도 7은 확장 모드로의 이행 시퀀스를 나타낸 도면이다. 정상 패킷이 없는 경우, 통신 채널은 동기 심벌(synchronous symbol) 또는 아이들 심벌(idle symbol)로 채워지지만, 도 3~5 및 도 7에서는 이들을 생략하여, 나타내고 있지 않다.
호스트(100)와 메모리 시스템(1) 사이의 최초의 패킷 교환은 현재의 모드에서 호스트(100)와 메모리 시스템(1)의 각각의 통신 인터페이스가 정확하게 동작 가능한 지 여부를 확인하는 시퀀스이다. 호스트(100)는 이 확인(S1)의 결과에 따라 호스트(100)와 메모리 시스템(1)의 사이의 접속을, 전 2중 모드(도 3), 비중복형의 전 2중 모드(도 4), 반 2중 모드(도 5)의 순서로 단계적으로 재시도한다. 각 재시도는 한 번의 실행 또는 복수 회의 실행일 수 있다.
전 2중 모드의 재시도는 도 3에 나타낸 바와 같이 행해진다. 도 3에서는 상호 전자기 결합된 커플러(HC1)(121) 및 커플러(CC1)(21)의 통신 채널을 CCH1로 나타내고, 상호 전자기 결합된 커플러(HC2)(122) 및 커플러(CC2)(22)의 통신 채널을 CCH2로 나타낸다.
메모리 시스템(1)이 메모리 카드인 경우, 타이밍(t1) 이전의 기간 중에, 제어부(30)에서는 메모리 시스템(1)이 호스트(100)에 장착되어 있지 않음에 따라 전원 오프 상태에 있기 때문에 통신 회로(수신 회로(Rx), 송신 회로(Tx))는 전력을 소비하지 않는다. 통신 회로(수신 회로(Rx), 송신 회로(Tx))는 커플러(21, 22) 및 물리 레이어 인터페이스(31)를 포함한다.
메모리 시스템(1)이 메모리 카드인 경우, 타이밍(t1)에서, 제어부(130)는 카드 검출부(125)의 검출 신호(CDT)가 L 레벨로부터 H 레벨로 변경됨에 따라 메모리 시스템(1)이 호스트(100)에 장착된 것을 검출한다. 타이밍(t1)은 호스트 시스템이 카드 검출 대신에 이용할 수 있는 다른 이벤트 시에 시작할 수 있음에 유의하여야 한다.
메모리 시스템(1)이 메모리 카드인 경우, 타이밍(t2)에서, 제어부(130)는 메모리 시스템(1)이 호스트(100)에 장착된 것을 검출한 것에 따라 메모리 시스템(1)으로 공급될 전원 전압(VDD)의 레벨을 제1 레벨(V1)(예컨대, L 레벨)로부터 제2 레벨(V2)(예컨대, H 레벨)로 변경한다. 제2 레벨은 제1 레벨(V1)보다 높은 레벨이다. 예컨대, 전원 제어부(136)는 전압 조절기(도 10 참조)를 동작시켜 통신 회로(커플러(121, 122))로 전력을 공급한다. 또한, 전원 제어부(136)는 전원 단자(VDD)(123) 및 전원선(VL)을 통해 전원 단자(VDD)(23)로 제2 레벨(V2)의 전원 전압을 공급한다.
메모리 시스템(1)이 임베디드 디바이스인 경우, 도 3에서의 검출 신호(CDT)는 생략될 수 있음을 알아야 한다. 이 경우, 타이밍(t2)에서, 제어부(130)는 호스트(100)가 메모리 시스템(1)에 액세스할 필요가 생긴 것에 따라 메모리 시스템(1)으로 공급될 전원 전압(VDD)의 레벨을 제1 레벨(V1)(예컨대, L 레벨)로부터 제2 레벨(V2)(예컨대, H 레벨)로 변경한다.
타이밍(t3)에 있어서, 제어부(30)는 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 레벨(V1)로부터 제2 레벨(V2)로 변경됨에 따라 통신 회로(수신 회로(Rx), 송신 회로(Tx))를 작동 온 시켜 호스트(100)로부터의 통신의 대기 상태가 된다.
타이밍(t4~t5)의 기간 중에, 호스트(100)의 제어부(130)는 호스트 기본 정보(HBI)를 통신 채널(CCH1)을 경유하여 메모리 시스템(1)의 제어부(30)로 송신한다. 메모리 시스템(1)의 제어부(30)는 호스트 기본 정보(HBI)를 통신 채널(CCH1)을 경유하여 호스트(100)의 제어부(130)로부터 수신한다.
호스트 기본 정보(HBI)는 호스트(100)의 캐퍼빌러티(capability)에 대한 정보이다. 예컨대, 호스트 기본 정보(HBI)는 도 6에 나타낸 바와 같이 헤더, 호스트 ID, 올 제로(all zero), FD(전 2중) 캐퍼빌러티, 중복형 캐퍼빌러티(중복형 또는 비중복형) 및 CRC(주기적 중복 검사) 코드를 포함한다. 헤더는 호스트 기본 정보(HBI)의 시작을 나타내는 시작 비트, 이 패킷이 호스트 기본 정보(HBI)임을 나타내는 정보 등을 포함한다. 호스트 ID는 호스트(100)를 식별하는 정보이다. 올 제로(all“0”)는 메모리 시스템(1)의 ID를 알 수 없으므로 모든 비트가 제로임을 나타낸다. FD(전 2중) 캐퍼빌러티는 전 2중 통신이 가능할 지 여부를 나타내는 정보이며, 예컨대, 전 2중 통신이 가능하면 1이고, 전 2중 통신이 불가능하면(반 2중 통신이 가능하면) 0이다. 중복형 캐퍼빌러티는 전 2중 통신이 중복형이면 1이고, 전 2중 통신이 비중복형이면 0이다. CRC(주기적 중복 검사) 코드는 오류 검출을 수행하기 위한 코드이다.
도 3에 나타내는 타이밍(t5)에서, 제어부(130)는 호스트 기본 정보(HBI)의 송신을 완료한다. 제어부(30)는 호스트 기본 정보(HBI)의 수신을 완료한다.
도 3에 나타내는 타이밍(t5~t6)의 기간 중에, 메모리 시스템(1)의 제어부(30)는 호스트 기본 정보(HBI)에 포함된 CRC 코드를 이용하여 CRC 체크(오류 검출)를 수행한다. CRC가 적절한 경우(CRC 체크에 성공), 메모리 시스템(1)은 호스트 기본 정보(HBI)의 내용을 확인한다. 호스트 기본 정보(HBI)에 포함된 FD(전 2중) 캐퍼빌러티가 1이고(전 2중 통신이 가능), 중복형 캐퍼빌러티가 1임(중복형)을 검출한 경우, 메모리 시스템(1)은 중복형의 전 2중 모드에서의 동작 확인(도 3참조)을 수행한다. 이에 대해, FD(전 2중) 캐퍼빌러티가 1이고(전 2중 통신이 가능), 중복형 캐퍼빌러티가 0임(비중복형)을 검출한 경우, 메모리 시스템(1)은 중복형의 전 2중 모드에서의 동작 확인을 거치지 않고 비중복형의 전 2중 모드에서의 동작 확인(도 4참조)을 수행한다.
호스트 기본 정보(HBI)에 포함된 FD(전 2중) 캐퍼빌러티가 0임(전 2중 통신이 불가)을 검출한 경우, 제어부(30)는 제2 단계의 재시도인 비중복형의 전 2중 모드(도 4 참조)를 거치지 않고 제3 단계의 재시도인 반 2중 모드의 재시도(도 5 참조)를 실행한다.
도 3에 나타내는 타이밍(t6~t7)의 기간 중에, 메모리 시스템(1)의 제어부(30)는 CRC 체크에서의 성공(호스트 기본 정보(HBI)를 정확하게 수신함)에 응답하여 메모리 시스템 기본 정보(MBI)를 통신 채널(CCH2)을 통해 호스트(100)의 제어부(130)로 송신한다. 호스트(100)의 제어부(130)는 메모리 시스템 기본 정보(MBI)를 통신 채널(CCH2)을 통해 메모리 시스템(1)의 제어부(30)로부터 수신한다.
메모리 시스템(1)의 제어부(30)는 CRC 체크에 실패한 경우(오류를 검출), 응답하지 않음을 알아야 한다.
메모리 시스템 기본 정보(MBI)는 메모리 시스템(1)의 캐퍼빌러티에 대한 정보이다. 메모리 시스템 기본 정보(MBI)는, 예컨대, 도 6에 나타낸 바와 같이, 헤더, 호스트 ID, 메모리 시스템 ID, 메모리 시스템 캐퍼빌러티 및 프라이어러티, 그리고 CRC(주기적 중복 검사) 코드를 포함한다. 헤더는 메모리 시스템 기본 정보(MBI)의 시작인 것을 나타내는 스타트 마크, 이 패킷의 종류가 메모리 시스템 기본 정보(MBI)임을 나타내는 정보 등을 포함한다. 호스트 ID는 호스트(100)를 식별하는 정보이다. 메모리 시스템 ID는 메모리 시스템(1)을 식별하는 정보이다. 메모리 시스템 캐퍼빌러티 및 프라이어러티는 메모리 시스템(1)의 통신에 관한 캐퍼빌러티(통신 속도, 통신 주파수, 통신 프로토콜)를 나타내는 정보, 그 프라이어러티(복수의 캐퍼빌러티 중 어떤 것을 우선할 것인가)를 나타내는 정보 등을 포함한다. CRC(주기적 중복 검사) 코드는 오류 검출을 수행하기 위한 코드이다.
도 3에 나타내는 타이밍(t5~t8)의 기간 중에, 호스트(100)의 제어부(130)는, 메모리 시스템 기본 정보(MBI)를 통신 채널(CCH2)을 통해 수신하는 것과 병행하여, 테스트 심볼(TS)을 통신 채널(CCH1)을 통해 메모리 시스템(1)의 제어부(30)로 송신한다. 메모리 시스템(1)의 제어부(30)는 테스트 심볼(TS)을 통신 채널(CCH1)을 통해 호스트(100)의 제어부(130)로부터 수신하는 것과 병행하여, 메모리 시스템 기본 정보(MBI)를 통신 채널(CCH2)을 통해 호스트(100)의 제어부(130)로 송신한다.
이에 따라, 호스트(100)의 제어부(130)는 통신 채널(CCH1, CCH2) 사이의 상호 간섭을 검사한다. 제어부(130)는 메모리 시스템 기본 정보(MBI)의 수신 완료시까지 테스트 심볼(TS)의 송신을 계속한다. 테스트 심볼(TS)로서는, 전자파와 유도에 의한 영향을 미치기 쉬운 변화가 급격하고 심한 변화를 갖는 패턴을 이용한다. 메모리 시스템 기본 정보(MBI)의 수신 완료(타이밍(t7))를 검출시, 제어부(130)는 테스트 심볼(TS)의 출력을 정지한다(t8).
타이밍(t7)의 직후에, 호스트(100)의 제어부(130)는 메모리 시스템 기본 정보(MBI)가 정확하게 수신되었는 지 여부를 판단한다. 예컨대, 호스트(100)의 제어부(130)는 수신된 메모리 시스템 기본 정보(MBI)에 포함된 CRC 코드를 이용하여 CRC 체크를 행한다. 호스트(100)의 제어부(130)는, CRC 체크에 성공한 경우, 메모리 시스템 기본 정보(MBI)가 정확하게 수신되었다고 판단할 수 있다. 호스트(100)의 제어부(130)는, CRC 체크에 실패한 경우(오류 검출), 메모리 시스템 기본 정보(MBI)가 정확하게 수신되지 않았다고 판단할 수 있다.
유사하게, 도면에 나타내지 않았지만, 호스트(100)로부터 패킷을 수신시, 메모리 시스템(1)은 테스트 심볼(TS)을 이송하여 역방향의 간섭을 검사할 수 있음을 알아야 한다. 도 3의 예에서는 일 방향의 간섭 검사가 수행된다.
호스트(100)의 제어부(130)는, 메모리 시스템 기본 정보(MBI)가 정확하게 수신된 경우, 이후의 통신으로서는 중복형의 전 2중 통신을 채용하여, 통신 채널(CCH1)을 송신 채널로서, 통신 채널(CCH2)을 수신 채널로서 이용한다. 메모리 시스템(1)의 제어부(30)는, 메모리 시스템 기본 정보(MBI)의 송신이 완료된 후 소정 시간 내에 별도의 재시도의 요구를 호스트(100)로부터 받지 않은 경우, 이후의 통신으로서는 중복형의 전 2중 통신을 채용하여, 통신 채널(CCH1)을 수신 채널로서, 통신 채널(CCH2)을 송신 채널로서 이용한다(S2).
이후, 호스트(100)의 제어부(130)는 필요에 따라 도 7에 나타낸 타이밍(t31) 이후의 시퀀스로 진행한다.
호스트(100)의 제어부(130)는, 메모리 시스템 기본 정보(MBI)가 정확하게 수신되지 않은 경우, 상호 간섭이 있었음을 판단하여, 제2 단계의 재시도인 비중복형의 전 2중 모드의 재시도를 실행한다.
비중복형의 전 2중 모드의 재시도는 도 4에 나타낸 바와 같이 행해진다. 호스트 기본 정보(HBI)의 캐퍼빌러티는 전 2중 모드와 비중복형으로 설정된다. 비중복형의 전 2중 모드에서는 호스트(100)의 제어부(130)가 테스트 심볼(TS)을 송신하지 않는다.
즉, 타이밍(t14~t15)의 기간 중에, 호스트 기본 정보(HBI)가 호스트(100)의 제어부(130)로부터 통신 채널(CCH1)을 통해 메모리 시스템(1)의 제어부(30)로 송신된다. 타이밍(t16~t17)의 기간 중에, 메모리 시스템 기본 정보(MBI)가 메모리 시스템(1)의 제어부(30)로부터 통신 채널(CCH2)을 통해 호스트(100)의 제어부(130)로 송신된다. 이 때, 테스트 심볼(TS)은 송신되지 않는다.
타이밍(t17)의 직후에, 호스트(100)의 제어부(130)는 메모리 시스템 기본 정보(MBI)가 정확하게 수신되었는 지 여부를 판단한다. 예컨대, 호스트(100)의 제어부(130)는 수신된 메모리 시스템 기본 정보(MBI)에 포함된 CRC 코드를 이용하여 CRC 체크를 수행한다. 호스트(100)의 제어부(130)는, CRC 체크에 성공한 경우, 메모리 시스템 기본 정보(MBI)가 정확하게 수신된 것으로 판단할 수 있다. 호스트(100)의 제어부(130)는, CRC 체크에 실패한 경우, 메모리 시스템 기본 정보(MBI)가 정확하게 수신되지 않은 것으로 판단할 수 있다.
호스트(100)의 제어부(130)는, 메모리 시스템 기본 정보(MBI)가 정확하게 수신된 경우, 이후의 통신으로서는 비중복형의 전 2중 통신을 채용하여, 통신 채널(CCH1)을 송신 채널로서, 통신 채널(CCH2)을 수신 채널로서 이용한다. 메모리 시스템(1)의 제어부(30)는, 메모리 시스템 기본 정보(MBI)의 송신이 완료된 후 소정 시간 내에 별도의 재시도의 요구를 호스트(100)로부터 받지 않은 경우, 이후의 통신으로서는 비중복형의 전 2중 통신을 채용하여, 통신 채널(CCH1)을 수신 채널로서, 통신 채널(CCH2)을 송신 채널로서 이용한다(S2).
그 이후로는 전 2중으로 복수의 통신 채널(CCH1, CCH2)을 사용하지만, 송신 패킷과 수신 패킷이 시간적으로 중복되지 않도록 제어가 행해진다. 즉, 복수의 통신 채널(CCH1, CCH2)을 이용한 비중복형의 전 2중 통신이 된다. 동시 병행적으로 송수신 가능한 전 2중 통신(도 3 참조)과 비교하면, 통신 효율이 저하될 수 있지만, 방향의 전환과 관련된 오버헤드가 없기 때문에 반 2중 통신보다는 효율이 좋다.
이후, 호스트(100)의 제어부(130)는 필요에 따라 도 7에 나타내는 타이밍(t31) 이후의 시퀀스로 진행한다.
호스트(100)의 제어부(130)는, 메모리 시스템 기본 정보(MBI)가 정확하게 수신되지 않은 경우, 통신 채널(CCH2)에 불량이 있었던 것으로 판단하여, 제3 단계의 재시도인 반 2중모드의 재시도를 실행한다.
반 2중 모드의 재시도는 도 5에 나타낸 바와 같이 행해진다. 호스트 기본 정보(HBI)의 캐퍼빌러티는 반 2중 모드로 설정된다. 반 2중 모드에서는 통신 채널(CCH2)이 작동 오프된다. 이에 따라, 1채널분의 통신 회로의 소비 전력을 절감할 수 있다. 도 5에서는 통신 채널(CCH2)이 작동 오프되고 통신 채널(CCH1)이 사용되는 경우가 예시되어 있지만, 통신 채널(CCH1)이 작동 오프되고 통신 채널(CCH2)이 사용될 수 있다.
타이밍(t24~t25)의 기간 중에, 호스트 기본 정보(HBI)가 호스트(100)의 제어부(130)로부터 통신 채널(CCH1)을 통해 메모리 시스템(1)의 제어부(30)로 송신된다. 타이밍(t25~t26)의 기간 중에, 통신 채널(CCH1)의 통신 방향을, 호스트(100)→ 메모리 시스템(1)의 방향으로부터 메모리 시스템(1)→ 호스트(100)의 방향으로 전환하는 제어가 호스트(100)의 제어부(130) 및 메모리 시스템(1)의 제어부(30) 각각에서 행해진다. 타이밍(t26~t27)의 기간 중에, 메모리 시스템 기본 정보(MBI)가 메모리 시스템(1)의 제어부(30)로부터 통신 채널(CCH1)을 통해 호스트(100)의 제어부(130)로 송신된다.
타이밍(t27)의 직후에, 호스트(100)의 제어부(130)는 메모리 시스템 기본 정보(MBI)가 정확하게 수신되었는 지 여부를 판단한다. 예컨대, 호스트(100)의 제어부(130)는 수신된 메모리 시스템 기본 정보(MBI)에 포함된 CRC 코드를 이용하여 CRC 체크를 수행한다. 호스트(100)의 제어부(130)는, CRC 체크에 성공한 경우, 메모리 시스템 기본 정보(MBI)가 정확하게 수신된 것으로 판단할 수 있다. 호스트(100)의 제어부(130)는, CRC 체크에 실패한 경우, 메모리 시스템 기본 정보(MBI)가 정확하게 수신되지 않은 것으로 판단할 수 있다.
호스트(100)의 제어부(130)는, 메모리 시스템 기본 정보(MBI)가 정확하게 수신되지 않은 경우, 이후의 통신으로서는 반 2중 통신을 채용하여, 통신 채널(CCH1)을 송수신 겸용의 채널로서 이용한다. 메모리 시스템(1)의 제어부(30)는 메모리 시스템 기본 정보(MBI)의 송신이 완료된 후 소정 시간 내에 별도의 재시도의 요구를 호스트(100)로부터 받지 않은 경우, 이후의 통신으로서는 반 2중 통신을 채용하여, 통신 채널(CCH1)을 수신 및 송신 겸용의 채널로서 이용한다(S2).
이후, 호스트(100)의 제어부(130)는 필요에 따라 도 7(b)에 나타낸 타이밍(t31) 이후의 시퀀스로 진행한다.
호스트(100)의 제어부(130)는, 메모리 시스템 기본 정보(MBI)가 정확하게 수신되지 않은 경우(또는, 에러 정보(ERR)가 수신된 경우), 통신 채널(CCH1)에 불량이 있었던 것으로 판단하여, 에러 메시지를 표시한다.
기동시의 패킷 교환에 에러가 발생한 경우, 에러 패킷을 송신하더라도 수신되지 않을 가능성이 높기 때문에, 통신이 확립되기까지 패킷 에러가 발생하더라도 응답이 돌아오지 않고 통신로가 확립된 후에 에러 패킷(ERR)(도 6 참조)이 돌아오는 실장예가 가능하다.
메모리 시스템(1)은 제1 방향으로 호스트(100)에 장착 가능하고, 제1 방향과 반대인 제2 방향으로도 호스트(100)에 장착 가능하도록 구성될 수 있음을 알아야 한다. 메모리 시스템(1)은, 제1 방향으로 호스트(100)에 장착시, 커플러(CC1)(21)가 커플러(HC1)(121)에 대향하고, 커플러(CC2)(22)가 커플러(HC2)(122)에 대향하도록 배치된다. 커플러(HC1)(121) 및 커플러(CC1)(21)의 쌍은 통신 채널(CCH1)(메모리 시스템(1)의 수신 채널)을 형성하고, 커플러(HC2)(122) 및 커플러(CC2)(22)의 쌍은 통신 채널(CCH2)(메모리 시스템(1)의 송신 채널)을 형성한다. 메모리 시스템(1)은, 제2 방향으로 호스트(100)에 장착시, 커플러(CC1)(21)가 커플러(HC2)(122)에 대향하고, 커플러(CC2)(22)가 커플러(HC1)(121)에 대향하도록 배치된다. 커플러(HC1)(121) 및 커플러(CC2)(22)의 쌍은 통신 채널(CCH1')(메모리 시스템(1)의 수신 채널)을 형성하고, 커플러(HC2)(122) 및 커플러(CC1)(21)의 쌍은 통신 채널(CCH2')(메모리 시스템(1)의 송신 채널)을 형성한다. 이 경우, 메모리 시스템(1)의 제어부(30)(물리 레이어 인터페이스(31))는 최초(도 3의 타이밍(t4)까지의 기간)에 커플러(CC1)(21)와 커플러(CC2)(22) 양방을 수신 상태에 있는 것으로 하여 최초(타이밍(t4))에 패킷을 수취한 커플러를 수신 채널로 결정할 수 있다.
통신의 규격은 해가 지남에 따라 확장되기 때문에, 이 확장에 대응할 수 있는 구조가 필요하다. 통신 기능을 확장 가능하게 하기 위한 구조는 도 7에 나타낸 바와 같이 기본 정보(호스트 기본 정보(HBI), 메모리 시스템 기본 정보(MBI))의 교환에 의해서 제어된다. 제어부가 전 2중 모드의 재시도(도 3 참조) 또는 비중복형의 전 2중 모드의 재시도(도 4 참조)에 성공한 경우(도 7a에 나타낸 전 2중 모드)와 제어부가 반 2중 모드의 재시도(도 5 참조)에 성공한 경우(도 7b에 나타낸 반 2중 모드)에 공통적인 주요 부분을 설명한다.
도 7에 나타낸 타이밍(t31)의 직전에, 호스트(100)의 제어부(130)는 확장 모드로의 이행 여부를 판단한다. 즉, 호스트(100)의 제어부(130)는 수신된 메모리 시스템 기본 정보(MBI)에 포함된 메모리 시스템(1)의 통신의 캐퍼빌러티(통신 속도, 통신 주파수, 통신 프로토콜)을 나타내는 정보를, 호스트(100)의 통신의 캐퍼빌러티를 나타내는 정보와 비교한다. 호스트(100)의 제어부(130)는 수신된 메모리 시스템 기본 정보(MBI)에 포함된 캐퍼빌러티의 프라이어러티(priority)도 고려하여, 메모리 시스템(1) 및 호스트(100)에 공통된 캐퍼빌러티 중 프라이어러티(priority)가 높은 캐퍼빌러티, 또는 보다 고속의 통신을 가능하게 하는 캐퍼빌러티를 탐색한다.
호스트(100)의 제어부(130)는, 탐색 결과에 따라 확장 모드로 이행되어야 하는 것으로 판단한 경우, 확장 모드용으로 채용되는 복수의 캐퍼빌러티를 포함하는 캐퍼빌러티 리스트(CLIST)를 작성한다. 호스트(100)의 제어부(130)는, 탐색 결과에 따라 일부의 캐퍼빌러티에 대해 확장 모드로 이행되지 않아야 하는 것으로 판단한 경우, 그 일부의 캐퍼빌러티에 대하여 디폴트의 캐퍼빌러티를 채용한 캐퍼빌러티 리스트(CLIST)를 작성한다. 캐퍼빌러티 리스트(CLIST)는 고정 길이 패킷이거나, 캐퍼빌러티를 확장할 수 있도록 가변 길이 패킷으로서 정의할 수 있다.
호스트(100)는 최초에 메모리 시스템(1)의 캐퍼빌러티를 메모리 시스템 기본 정보(MBI)로부터 취득함을 알아야 한다. 호스트(100)는 메모리 시스템의 캐퍼빌러티를 호스트(100)의 캐퍼빌러티와 대조하여, 채용되는 캐퍼빌러티를 결정하고, 캐퍼빌러티 리스트(CLIST) 내의 이들 캐퍼빌러티를 메모리 시스템(1)으로 보낸다. 따라서, 호스트 기본 정보(HBI)에는 호스트(100)의 모든 캐퍼빌러티를 설정할 필요는 없다. 도 6에 나타낸 바와 같이 호스트(100)로부터 메모리 시스템(1)으로 송신되는 호스트 기본 정보(HBI)에 포함되는 모든 캐퍼빌러티는 FD(전 2중) 캐퍼빌러티와 중복형 캐퍼빌러티면 충분하다. 이에 따라, 호스트 기본 정보(HBI)의 패킷 길이를 짧게 할 수 있다.
도 7에 나타내는 타이밍(t31~t32)의 기간 중에, 호스트(100)의 제어부(130)는 캐퍼빌러티 리스트(CLIST)를 통신 채널(CCH1)을 통해 메모리 시스템(1)의 제어부(30)로 송신한다. 메모리 시스템(1)의 제어부(30)는 캐퍼빌러티 리스트(CLIST)를 통신 채널(CCH1)을 통해 호스트(100)의 제어부(130)로부터 수신한다.
타이밍(t32~t33)의 기간 중에, 메모리 시스템(1)의 제어부(30)는 캐퍼빌러티 리스트(CLIST)에 포함된 통신의 캐퍼빌러티가 접수 가능한 지 여부를 판단하여, 그 판단 결과를 포함하는 응답 정보(CACK)를 작성한다. 메모리 시스템(1)의 캐퍼빌러티는 이미 메모리 시스템 기본 정보(MBI)에 보내졌기 때문에, 캐퍼빌러티 리스트(CLIST)는 양자에 접수 가능한 캐퍼빌러티를 포함하여야 하므로, 통상은 접수 가능한 것을 나타내는 응답 정보(CACK)가 돌아온다.
전 2중 모드(도 7a)의 경우, 타이밍(t33~t34)의 기간 중에, 메모리 시스템(1)의 제어부(30)는 응답 정보(CACK)를 통신 채널(CCH2)을 통해 호스트(100)의 제어부(130)로 송신한다. 호스트(100)의 제어부(130)는 응답 정보(CACK)를 통신 채널(CCH2)을 통해 메모리 시스템(1)의 제어부(30)로부터 수신한다.
반 2중 모드(도 7b)의 경우, 타이밍(t33~t34)의 기간 중에, 통신 채널(CCH1)의 통신 방향을 호스트(100)→ 메모리 시스템(1)의 방향으로부터 메모리 시스템(1)→ 호스트(100)의 방향으로 전환하는 제어가 호스트(100)의 제어부(130) 및 메모리 시스템(1)의 제어부(30) 각각에서 행해진다. 전환 제어가 완료된 후, 메모리 시스템(1)의 제어부(30)는 응답 정보(CACK)를 통신 채널(CCH1)을 통해 호스트(100)의 제어부(130)로 송신한다. 호스트(100)의 제어부(130)는 응답 정보(CACK)를 통신 채널(CCH1)을 통해 메모리 시스템(1)의 제어부(30)로부터 수신한다.
타이밍(t34)에서, 호스트(100)의 제어부(130)는 수신된 응답 정보(CACK)에 포함된 메모리 시스템(1)의 판단 결과에 따라 채용한 캐퍼빌러티가 메모리 시스템(1)에 의해 접수되었는 지 여부를 판단한다.
호스트(100)에 의해 채용된 모든 캐퍼빌러티가 디폴트 모드용의 캐퍼빌러티인 경우, 또는 호스트(100)에 의해 채용된 캐퍼빌러티가 메모리 시스템(1)에 의해 접수되지 않은 경우, 타이밍(t35~t40)의 시퀀스는 생략된다.
호스트(100)에 의해 채용된 캐퍼빌러티가 확장 모드용의 캐퍼빌러티이고, 채용된 캐퍼빌러티가 메모리 시스템(1)에 의해 접수된 경우, 호스트(100) 및 메모리 시스템(1)은 확장 모드로 이행하기 위한 타이밍(t35) 이후의 시퀀스를 실행한다. 타이밍(t35~t40)의 기간 중에는 확장 모드 전환 시퀀스가 실행된다. 타이밍(t35~t36)의 기간 중에는 전환 준비 기간으로서의 기간이 확보된다. 타이밍(t36~t40)의 기간 중에는 확장 모드로의 전환 후의 확인 시퀀스가 실행된다. 타이밍(t36~t40)의 기간 중에, 호스트(100)는 캐퍼빌러티 리스트(CLIST)를 보내고 응답 정보(CACK)를 정확하게 수신함으로써, 확장 모드로의 전환이 정확하게 수행되었음을 확인한다. 응답 정보(CACK)의 CRC 체크에 성공하면(확장 모드로 전환이 정확하게 수행되었음을 확인), 타이밍(t40) 이후로부터는 상위 패킷의 통신이 확장 모드로 행해진다. 캐퍼빌러티 리스트(CLIST)와 응답 정보(CACK)가 이용되는 경우의 예는 확인 시퀀스로서 보여지고 있지만, 임의의 패킷을 사용할 수 있고, 호스트(100)와 메모리 시스템(1) 사이의 패킷 교환이 성공적이면, 확장 모드로의 이행이 성공적인 것으로 취급될 수 있다.
타이밍(t35)에서, 호스트(100)의 제어부(130)는 메모리 시스템(1)이 확장 모드로 이행되어야 함을 통지하기 위해 메모리 시스템(1)으로 공급되는 전원 전압의 레벨을 제2 레벨(V2)로부터 제3 레벨(V3)로 변경한다. 제3 레벨(V3)은 제1 레벨(V1)과 제2 레벨(V2) 사이의 레벨이며, 예컨대 L 레벨(GND 레벨)과 H 레벨(예, 3.3 V) 사이의 중간 레벨(M 레벨, 예, 1.8 V)이다.
타이밍(t36)에서, 호스트(100)의 제어부(130)는 타이밍(t35)으로부터 소정 기간 이상이 경과한 것에 따라 메모리 시스템(1)으로 공급되는 전원 전압의 레벨을 제3 레벨(V3)로부터 다시 제2 레벨(V2)로 변경한다. 메모리 시스템(1)의 제어부(30)는 전원 전압(VDD)의 파형의 타이밍(t36)의 상승 엣지를, 확장 모드로의 이행을 지시하는 트리거로서 인식한다. 메모리 시스템(1)의 제어부(30)는 확장 모드로의 이행을 지시하는 트리거에 응답하여 확장 모드로의 이행을 대기하는 상태가 된다. 전원 전압의 변화를 이용하는 것에 의해, 호스트(100)와 메모리 시스템(1)은 확장 모드의 동작을 동시에 개시함으로써 동기화될 수 있다.
도 7에 나타낸 타이밍(t37~t38)의 기간 중에, 설정된 확장 모드로 통신이 이루어지고, 호스트(100)의 제어부(130)는 타이밍(t31~t32)의 기간 중에 송신된 것과 동일한 캐퍼빌러티 리스트(CLIST)를 통신 채널(CCH1)을 통해 메모리 시스템(1)의 제어부(30)로 송신한다. 메모리 시스템(1)의 제어부(30)는 캐퍼빌러티 리스트(CLIST)를 통신 채널(CCH1)을 통해 호스트(100)의 제어부(130)로부터 수신한다.
타이밍(t38~t39)의 기간 중에, 메모리 시스템(1)의 제어부(30)는 캐퍼빌러티 리스트(CLIST)가 설정된 확장 모드에서 인식될 수 있는 경우, 설정된 확장 모드에서 응답 정보(CACK)를 송신한다.
전 2중 모드(도 7a)의 경우, 타이밍(t39~t40)의 기간 중에, 메모리 시스템(1)의 제어부(30)는 응답 정보(CACK)를 통신 채널(CCH2)을 통해 호스트(100)의 제어부(130)로 송신한다. 호스트(100)의 제어부(130)는 응답 정보(CACK)를 통신 채널(CCH2)을 통해 메모리 시스템(1)의 제어부(30)로부터 수신한다.
반 2중 모드(도 7b)의 경우, 타이밍(t39~t40)의 기간 중에, 통신 채널(CCH1)의 통신 방향을 호스트(100)→ 메모리 시스템(1)의 방향으로부터 메모리 시스템(1)→ 호스트(100)의 방향으로 전환하는 제어가 호스트(100)의 제어부(130) 및 메모리 시스템(1)의 제어부(30) 각각에서 행해진다. 전환 제어가 완료된 후, 메모리 시스템(1)의 제어부(30)는 응답 정보(CACK)를 통신 채널(CCH1)을 통해 호스트(100)의 제어부(130)로 송신한다. 호스트(100)의 제어부(130)는 응답 정보(CACK)를 통신 채널(CCH1)을 통해 메모리 시스템(1)의 제어부(30)로부터 수신한다.
이후, 메모리 시스템(1)의 제어부(30)는, 전원 전압의 레벨을 제3 레벨(V3)로 변경시(t35), 메모리 시스템(1)의 통신 동작의 모드를 캐퍼빌러티 리스트(CLIST)에 따른 확장 모드로의 전환 준비를 시작하고, 전원 전압의 레벨이 다시 제2 레벨(V2)로 변경되면(t36), 확장 모드로 이행하여 통신을 시작한다. 호스트(100)의 제어부(130)는, 전원 전압의 레벨이 제3 레벨(V3)로부터 제2 레벨(V2)로 변경되면(t36), 호스트(100)의 통신 동작의 모드를 캐퍼빌러티 리스트(CLIST)에 따른 확장 모드로 전환하여 통신을 시작한다. 예컨대, 무선 주파수의 변경, 통신 속도의 변경, 상위 레이어 프로토콜의 변경 등이 가능하다.
따라서, 전 2중 모드(도 7a)의 경우, 호스트(100)의 제어부(130)는 확장 모드에 따른 전 2중 통신의 통신 채널(CCH1, CCH2)을 확립한다. 메모리 시스템(1)의 제어부(30)는 통신 채널(CCH1)을 확장 모드에 따른 수신 채널로서, 통신 채널(CCH2)을 확장 모드에 따른 송신 채널로서 확립한다(S2').
반 2중 모드(도 7b)의 경우, 호스트(100)의 제어부(130)는 확장 모드에 따른 반 2중 통신의 통신 채널(CCH1)을 확립한다. 메모리 시스템(1)의 제어부(30)는 통신 채널(CCH1)을 확장 모드에 따른 수신 및 송신 겸용의 채널로서 확립한다(S2').
이상과 같이 제1 실시 형태에서는 메모리 시스템(1)이 호스트(100)에 장착시, 메모리 시스템(1)에서는, 전원 단자(VDD)(23)에 호스트(100)의 전원선(VL)이 접속되어 전력이 공급되고, 커플러(21, 22)의 각각이 호스트(100)의 커플러에 전자기 결합된다. 제어부(30)는 복수의 커플러(21, 22)를 통해 호스트(100)와 상호 독립적인 수신 채널 및 송신 채널을 확립할 수 있다. 이에 따라, 메모리 시스템(1)과 호스트(100) 사이의 P2P 접속의 경우, 전자기 결합을 이용한 근접 무선 통신을 전 2중 통신으로 행할 수 있기 때문에, 통신로의 물리적 특성의 영향을 억제할 수 있고, 통신 방향의 전환 제어를 행하지 않고 통신이 수행될 수 있다. 이 결과, 메모리 시스템(1)과 호스트(100) 사이의 데이터 전송 속도를 용이하게 고속화할 수 있다.
또한, 제1 실시 형태에서는 메모리 시스템(1)과 호스트(100) 사이의 통신이 반송파를 이용하지 않는 근접 무선 통신으로 행해지므로, 송신 측 및 수신 측 각각에서 전력이 정상적으로 소비되지 않으며, 송신 측 및 수신 측이 상호 소정의 근접 거리 내에 있지 않을 때, 2차 측(수신 측)에서 에너지가 소비되기 어렵기 때문에, 메모리 시스템(1)의 전력 소비를 용이하게 저감시킬 수 있다.
또한, 제1 실시 형태에서는 각 커플러(21, 22, 121, 122)는 서로 전자기 결합되는 커플러의 복수의 조의 사이의 통신 간섭이 억제되도록 구성되어 있다. 예컨대, 커플러(CC1)(21) 및 커플러(CC2)(22)는 커넥터(20)에서 소정의 근접 거리 이상으로 떨어지도록 배치되어 있다. 커플러(HC1)(121) 및 커플러(HC2)(122)는 커넥터(120)에서 소정의 근접 거리 이상으로 떨어지도록 배치되어 있다. 예컨대, 복수의 커플러(21, 22)는 각각 지향성을 가지며, 복수의 커플러(121, 122)는 각각 지향성을 가진다. 예컨대, 커플러(CC1)(21) 및 커플러(HC1)(121)가 통신하는 전자파(RF 신호)의 주파수와 커플러(CC2)(22) 및 커플러(HC2)(122)가 통신하는 전자파(RF 신호)의 주파수는 서로 다르게 형성된다. 이에 따라, 상호 전자기 결합되는 커플러의 복수의 조에 의해 복수의 통신 채널을 확립할 수 있어서 복수의 통신 채널 사이의 간섭을 감소시킬 수 있으므로, 통신로를 용이하게 전 2중화할 수 있다.
또한, 제1 실시 형태에서 메모리 시스템(1)의 제어부(30)는 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 레벨(V1)(L 레벨)로부터 제2 레벨(V2)(H 레벨)로 변경되는 것에 따라 호스트(100)의 캐퍼빌러티에 대한 호스트 기본 정보(HBI)와 테스트 심볼(TS)을 제1 통신 채널을 통해 호스트(100)로부터 순차적으로 수신한다. 메모리 시스템(1)의 제어부(30)는 테스트 심볼(TS)이 제1 통신 채널을 통해 수신되는 동안 메모리 시스템(1)의 캐퍼빌러티에 대한 메모리 시스템 기본 정보(MBI)를 제2 통신 채널을 통해 호스트(100)로 송신한다. 이후, 메모리 시스템(1)의 제어부(30)는 호스트 기본 정보(HBI)를 정확하게 수신하는 것에 응답하여 제1 통신 채널을 수신 채널로서, 제2 통신 채널을 송신 채널로서 설정한다. 이에 따라, 수신 채널 및 송신 채널 사이의 상호 간섭을 검사할 수 있고, 수신 채널 및 송신 채널 사이의 상호 간섭의 레벨이 허용 범위 내에 있는 경우, 메모리 시스템(1) 및 호스트(100) 사이에 전 2중 모드의 통신로가 확립될 수 있다.
제1 실시 형태에서, 메모리 시스템(1)의 제어부(30)는, 메모리 시스템 기본 정보(MBI)에 포함된 캐퍼빌러티 중 호스트(100)에 의해 채용되는 캐퍼빌러티에 관한 캐퍼빌러티 리스트(CLIST)를 제1 통신 채널을 통해 호스트(100)로부터 수신한 경우, 메모리 시스템(1)이 캐퍼빌러티 리스트(CLIST)를 접수한 것을 나타내는 응답 정보(CACK)를 제2 통신 채널을 통해 호스트(100)로 송신한다. 메모리 시스템(1)의 제어부(30)는 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 레벨(V2)(H 레벨)로부터 제3 레벨(V3)(M 레벨)로 그리고 다시 제2 레벨(V2)(H 레벨)로 변경되는 것에 응답하여 메모리 시스템(1)의 통신 동작의 모드를 캐퍼빌러티 리스트(CLIST)에 따른 확장 모드로 전환한다. 메모리 시스템(1)의 제어부(30)는, 캐퍼빌러티 리스트(CLIST)를 제1 통신 채널을 통해 호스트(100)로부터 수신한 경우, 응답 정보(CACK)를 제2 통신 채널을 통해 호스트(100)로 송신함으로써, 제1 통신 채널을 확장 모드에 따른 수신 채널로서, 제2 통신 채널을 확장 모드에 따른 송신 채널로서 확립한다. 이에 따라, 통신의 규격이 확장된 경우에, 메모리 시스템(1) 및 호스트(100) 사이의 통신로의 통신 기능을 용이하게 확장할 수 있다.
(제2 실시 형태)
다음에, 제2 실시 형태에 따른 메모리 시스템을 설명한다. 이하에서는 제1 실시 형태와의 차이점을 중심으로 설명한다.
메모리 시스템(1)과 호스트(100) 사이의 통신은 근접 무선 통신으로 행하기 때문에, 보다 낮은 전력 소비를 용이하게 달성할 수 있다. 제2 실시 형태에서는 더욱더 낮은 전력 소비를 진행시키기 위한 통신 방식의 고안을 설명한다.
메모리 시스템(1)과 호스트(100) 사이의 상위 레이어의 통신은 디폴트의 상위 레이어 통신 프로토콜을 이용하여 상위 레이어 패킷을 교환하는 것으로 행해진다. 통신 프로토콜은 후에 변경될 수 있다.
예컨대, 도 8에서, "HtoM"은 호스트(100)로부터 메모리 시스템(1)으로 보내지는 상위 레이어 패킷을 지시하며, "MtoH"는 메모리 시스템(1)으로부터 호스트(100)로 보내지는 상위 레이어 패킷을 지시한다. 도 8은 절전 모드로의 이행 시퀀스 및 절전 모드로부터의 복귀 시퀀스를 나타낸 도면이다. 도 8에 나타낸 바와 같이 호스트(100)가 상위 레이어 패킷을 메모리 시스템(1)으로 송신함으로써, 트랜잭션 처리가 시작되고, 메모리 시스템(1)으로부터 호스트(100)으로 트랜잭션 완료 패킷(MtoH)이 통지되면, 트랜잭션 처리가 완료된다. 트랜잭션 처리가 수행되는 동안, 호스트(100)와 메모리 시스템(1)은 동작 상태에 있다.
이에 대해, 트랜잭션 처리가 수행되지 않는 경우, 메모리 시스템(1)을 절전 모드로 이행시키는 것에 의해 메모리 시스템(1)의 일부 회로를 중지할 수 있어서, 메모리 시스템(1)의 더 낮은 전력 소비를 기대할 수 있다. 절전 모드로의 이행 타이밍은 트랜잭션 처리를 제어하는 호스트(100)의 상위 레이어(상위 레이어 인터페이스(132))에 의해 판단될 수 있다.
호스트(100)의 제어부(130)는, 잠시 메모리 시스템(1)을 사용할 예정이 없는 경우 등에는, 통신 채널을 차단하여 메모리 시스템(1)을 절전 모드로 이행시킨다. 이 때, 호스트(100)의 제어부(130)는 전원 전압의 레벨을 제2 레벨(V2)로부터 제3 레벨(V3)로 변경하는 것으로써 메모리 시스템(1)에 대해 통신 채널의 차단과 병행하여 절전 모드로의 이행을 지시함으로써 통신의 프로토콜을 간소화 할 수 있다.
예컨대, 도 8에 나타낸 바와 같이 타이밍(t51)에서, 호스트(100)의 제어부(130)(상위 레이어 인터페이스(132))가 트랜잭션 완료를 인식하여 잠시 메모리 시스템(1)을 사용하지 않는 것으로 판단한 경우를 고려한다. 타이밍(t51)의 직전의 "MtoH" 패킷은 절전 모드로의 진입 요청 정보를 포함하며, "MtoH" 패킷은 메모리 시스템(1)의 동작 정지가 가능함(절전 모드로의 진입이 가능함)을 나타내는 정보를 포함한다. 이 정보를 기초로 하여, 호스트(100)의 제어부(130)는 메모리 시스템(1)을 절전 모드로 이행시키는 것이 가능하다고 판단한다.
타이밍(t52)에서, 호스트(100)의 제어부(130)(전원 제어부(136))는 메모리 시스템(1)으로 공급되는 전원 전압의 레벨을 제2 레벨(V2)(H 레벨)로부터 제3 레벨(V3)(M 레벨)로 떨어뜨림으로써 호스트(100) 및 메모리 시스템(1)을 함께 절전 모드로 이행시킨다.
타이밍(t53)의 직전에, 호스트(100)(상위 레이어 인터페이스(132))는 다시 메모리 시스템(1)의 사용을 요구하기 시작하도록 되어 있다.
따라서, 타이밍(t53)에서, 호스트(100)의 제어부(130)(전원 제어부(136))는 메모리 시스템(1)으로 공급되는 전원 전압의 레벨을 제3 레벨(V3)(M 레벨)로부터 다시 제2 레벨(V2)(H 레벨)로 변경함으로써 호스트(100) 및 메모리 시스템(1)을 함께 원래의 모드(확장 모드 또는 디폴트 모드)로 이행시킨다.
이후, 도 7에 나타낸 타이밍(t37~t40)과 동일한 시퀀스가 실행됨으로써 확장 모드에 따른 통신 채널이 다시 확립된다. 예컨대, 전 2중 모드(도 8a)의 경우, 도 7a에 나타낸 타이밍(t37~t40)과 동일한 시퀀스가 생된다. 확장 모드로의 전환과 절전 모드로부터의 복귀는 전원 전압의 레벨을 제3 레벨(V3)로부터 제2 레벨(V2)로 변경하는 것에 의해 수행되고, 도 7에 나타낸 타이밍(t37~t40)과 동일한 시퀀스를 이용하는 것에 의해 사양이 표준화된다. 절전 모드로부터의 복귀시 반드시 동일한 시퀀스를 필요로 하지는 않지만, 다른 패킷을 교환하거나 타이밍(t37~t40)의 시퀀스를 생략할 수 있다.
이와 같이, 타이밍(t52~t53)의 기간 중에 메모리 시스템(1)에 제3 레벨(V3)(M 레벨)의 전원 전압(VDD(M))이 인가되기 때문에, 타이밍(t53) 이후에 메모리 시스템(1)은 상위 레이어 패킷을 교환할 수 있는 상태로 신속하게 복귀할 수 있다. 또한, 메모리 시스템(1)은 제3 레벨(V3)(M 레벨)의 전원 전압(VDD(M))에 따라 동작을 계속하는 내부 회로를 이용하여 절전 모드의 상태와 정보를 유지할 수 있다.
전술한 바와 같이, 제2 실시 형태에서, 메모리 시스템(1)의 제어부(30)는, 수신 채널 및 송신 채널을 확립한 후에, 호스트(100)로부터 전원 단자(23)를 통해 공급되는 전원 전압의 레벨이 제2 레벨(V2)(H 레벨)부터 제3 레벨(V3)(M 레벨)로 변경됨에 따라 메모리 시스템(1)의 통신 동작을 확장 모드로부터 절전 모드로 이행시킨다. 이에 따라, 절전 모드에서 메모리 시스템(1)의 일부 회로를 중지할 수 있어서, 메모리 시스템(1)의 전력 소비를 더욱 낮게 할 수 있다. 또한,호스트(100)는 통신 채널을 이용하지 않고 절전 모드로의 이행을 메모리 시스템(1)에 지시할 수 있기 때문에, 호스트(100)는 통신 채널의 차단과 병행하여 절전 모드로의 이행을 메모리 시스템(1)에 지시할 수 있어서, 통신 프로토콜이 간소화될 수 있다.
제2 실시 형태에서, 메모리 시스템(1)의 제어부(30)는 호스트(100)로부터 전원 단자(23)를 통해 공급되는 전원 전압의 레벨이 제3 레벨(V3)로부터 다시 제2 레벨(V2)로 복귀하는 것에 따라 메모리 시스템(1)의 통신 동작을 절전 모드로부터 확장 모드로 복귀시킨다. 이에 따라, 호스트(100)는 통신 채널을 이용하지 않고 절전 모드로부터의 복귀를 메모리 시스템(1)에 지시할 수 있기 때문에, 호스트(100)는 통신 채널의 재개와 병행하여 절전 모드로부터의 복귀를 메모리 시스템(10)에 지시할 수 있어서, 통신 프로토콜이 간소화될 수 있다.
도 9에 나타낸 바와 같이, 메모리 시스템(1)은 호스트(100)에 대해 절전 모드로부터 원래의 모드(확장 모드 또는 디폴트 모드)로의 복귀를 요청할 수 있음을 알아야 한다. 이 동작을 웨이크업(wakeup)이라고 부른다. 도 9는 절전 모드로의 이행 시퀀스 및 절전 모드로부터의 복귀 시퀀스를 나타낸 도면이다.
예를 들면, 타이밍(t51)의 직전의 "HtoH" 패킷은 호스트가 웨이크업의 이용을 허용하는 정보를 포함하고, "MtoH" 패킷은 메모리 시스템(1)이 웨이크업을 이용하는 것을 나타내는 정보를 포함한다. 웨이크업이 수행되는 경우, 절전 모드로의 이행 후, 호스트(100)는 전 2중 모드로서는 통신 채널(CCH2)을, 또는 반 2중 모드로서는 통신 채널(CCH1)을, 수신 채널로서 트리거 신호를 검출할 수 있는 상태로 해 둔다.
예컨대, 도 9에 나타낸 바와 같이, 타이밍(t54)의 직전에 메모리 시스템(1)에 이벤트가 발생하면, 메모리 시스템(1)의 제어부(30)는 호스트(100)에 처리를 요구하기 위해 통신을 재개할 필요가 생긴 것으로 판단한다.
타이밍(t54~t55)의 기간 중에, 메모리 시스템(1)의 제어부(30)는 통신 채널(전 2중 모드에 있어서 통신 채널(CCH2), 또는 반 2중 모드에 있어서 통신 채널(CCH1))을 이용하여 트리거 신호(Trigger)를 호스트(100)로 송신한다. 트리거 신호('Trigger')로서 전자적인 변동을 이용할 수 있다. 따라서, 패킷 같은 정보를 인식할 필요가 없이, 메모리 시스템(1)의 송신 회로가 미약한 전자기 에너지를 방출하여, 호스트(100)의 수신 회로가 이를 검출한다. 예컨대, 특정 주파수를 이용하거나 트리거 신호(Trigger)를 소정 시간 이상 송신하는 것에 의해, 노이즈에 의한 자기적 변동을 식별하여 제외할 수 있다. 즉, 노이즈에 의한 변동과 분명히 다른 것으로 식별될 수 있는 트리거 신호 패턴이 트리거 신호('Trigger')에 대해 이용된다. 이벤트 송신/수신은 제2 레벨(V2)의 전원 전압(VDD(H))을 필요로 하지 않지만, 제3 레벨(V3)의 전원 전압(VDD(M))으로 동작한다. 예컨대, 메모리 시스템(1)은 제2 레벨(V2)의 전원 전압(VDD(H))을 검출할 때까지 트리거 신호('Trigger')를 계속 내보낸다.
트리거 신호('Trigger')를 낼 수 있는 메모리 시스템(1)에 제3 레벨(V3)의 전원 전압(VDD(M))을 인가하고 있는 동안, 호스트(100)는 약한 전자기적 변동을 검출하는 회로를 계속 동작시킬 필요가 있지만, 동작하는 것은 일부 회로만이다. 따라서, 폴링(polling)에 의한 이벤트 검출 방법과 비교시, 전력 소비를 크게 낮출 수 있다.
트리거 신호('Trigger')를 수신한 것에 응답하여, 타이밍(t53)에서, 호스트(100)의 제어부(130)(전원 제어부(136))는 메모리 시스템(1)으로 공급되는 전원 전압의 레벨을 제3 레벨(V3)(M 레벨)부터 다시 제2 레벨(V2)(H 레벨)로 변동시킴으로써 호스트(100) 및 메모리 시스템(1)을 함께 원래의 모드(확장 모드 또는 디폴트 모드)로 이행시킨다.
타이밍(t55)에 있어서, 메모리 시스템(1)은, 제2 레벨(V2)의 전원 전압(VDD(H))을 검출하는 것에 응답하여, 트리거 신호('Trigger')의 송신을 종료한다.
이후, 도 7에 나타낸 타이밍(t37~t40)과 같은 시퀀스가 실행됨으로써 확장 모드에 따른 통신 채널이 다시 확립된다.
도 9에 나타낸 패킷(PAC1)은 어떤 이벤트가 발생했는 지를 메모리 시스템(1)에 조회하는 패킷이다. 패킷(PAC2)은 호스트(100)가 호스트(100)에 대한 이벤트 처리시에 필요한 정보를 메모리 시스템(1)이 제공하는 패킷이다. 트리거 신호('Trigger')는 비동작 중에 호스트(100)에 이벤트를 통지하는 수단이고, 동작 중의 이벤트의 발생은 메모리 시스템(1)으로부터 호스트(100)로 보내는 상위 레이어 패킷에 이벤트 정보를 포함시키는 것으로써 호스트(100)에 통지될 수 있다.
이와 같이, 메모리 시스템(1)의 제어부(30)는, 호스트(100)로부터 전원 단자(23)를 통해 공급되는 전원 전압의 레벨이 제3 레벨(V3)인 동안, 트리거 신호('Trigger')를 제2 통신 채널을 통해 호스트(100)로 송신한다. 메모리 시스템(1)의 제어부(30)는 트리거 신호('Trigger')에 따라 호스트(100)로부터 전원 단자(23)를 통해 공급되는 전원 전압의 레벨이 제3 레벨(V3)로부터 제2 레벨(V2)로 복귀되는 것에 응답하여 메모리 시스템(1)의 통신 동작을 절전 모드로부터 확장 모드로 복귀시킨다. 이로써, 메모리 시스템(1)은 호스트(100)에 대해 절전 모드로부터 원래의 모드(확장 모드 또는 디폴트 모드)로의 복귀를 요구할 수 있다.
(제3 실시 형태)
다음에, 제3 실시 형태에 따른 메모리 시스템을 설명한다. 이하에서는 제1 실시 형태와의 차이점을 중심으로 설명한다.
메모리 시스템(1)과 호스트(100) 사이의 통신은 근접 무선 통신으로 행하기 때문에, 낮은 전력 소비를 용이하게 달성할 수 있다. 제3 실시 형태에서는 더 낮은 전력 소비를 더 진행시키기 위한 구성의 고안을 설명한다.
메모리 시스템(1)의 전원 전력은 호스트(100)로부터 메모리 시스템(1)으로 공급된다. 따라서, 호스트(100)는 메모리 시스템(1)으로 공급될 전원 전압의 레벨을 이용하여 메모리 시스템(1)의 전력 소비를 제어할 수 있다.
메모리 시스템(1)의 전원 단자(VDD)(23)의 전압은 호스트(100)로부터 공급되어, 접지 단자(GND)(24)의 전압인 GND 레벨을 기준으로, 제1 레벨(V1), 제3 레벨(V3) 및 제2 레벨(V2)의 3가지의 레벨을 취할 수 있다. 제1 레벨(V1)은 예컨대, L 레벨(
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GND 레벨)이다. 제2 레벨(V2)은 제1 레벨(V1) 및 제3 레벨(V3) 양자보다 높은 레벨이며, 예컨대 H 레벨이다. 제3 레벨(V3)은 제1 레벨(V1)과 제2 레벨(V2) 사이의 레벨이며, 예컨대 M 레벨이다.
호스트(100)에서, 전원 제어부(136)는 예컨대 도 10에 나타낸 바와 같이 전원 회로(136a), 전압 조절기(HVR1)(136b), 전압 조절기(HVR2)(136c), 및 파워 스위치(136d)를 가진다. 도 10은 전력 제어를 위한 구성을 나타낸 도면이다. 전원 회로(136a)(예컨대, 배터리, 또는 상용 교류 전원을 직류 전압으로 변환하는 컨버터)는 전원 전압을 발생시켜 전압 조절기(HVR1)(136b) 및 전압 조절기(HVR2)(136c)로 공급한다. 전압 조절기(HVR1)(136b)는 전원 회로(136a)로부터 공급된 전원 전압의 레벨을 조정하여 제2 레벨(V2)의 전원 전압(VDD(H))을 생성하고, 생성된 전원 전압(VDD(H))을 파워 스위치(136d)로 공급한다. 전원 회로(136a)의 출력 전압이 안정화된 제2 레벨(V2)(VDD(H))인 경우, 전압 조절기(HVR1)(136b)는 불필요하여 지는 경우도 있다. 전압 조절기(HVR2)(136c)는 전원 회로(136a)로부터 공급된 전원 전압의 레벨을 조정하여 제3 레벨(V3)의 전원 전압(VDD(M))을 생성하고, 생성된 전원 전압(VDD(M))을 파워 스위치(136d)로 공급한다. 접지 전위(136e)는 제1 레벨(V1)의 전원 전압(VDD(L))을 파워 스위치(136d)로 공급한다. 파워 스위치(136d)는 주 제어부(134)의 제어에 따라 제1 레벨(V1), 제3 레벨(V3) 및 제2 레벨(V2)의 전원 전압 중 하나를 선택하여 전원 단자(VDD)(123) 및 전원선(VL)을 통해 메모리 시스템(1)의 전원 단자(VDD)(23)로 공급한다.
메모리 시스템(1)은 내부 회로(INC1) 및 내부 회로(INC2)를 가진다. 내부 회로(INC1)는 절전 모드에서도 계속 동작하는 운전 회로(running circuit)이며, 예컨대, 물리 레이어 인터페이스(31) 및 통신 제어부(33)(도 1 참조) 등의 통신 회로를 포함한다. 내부 회로(INC2)는 절전 모드에서 정지되는 단속 회로(intermittent circuit)이며, 예컨대, 메모리 인터페이스(35)(도 1 참조) 등을 포함한다.
전원 인식부(36)는 전원 단자(23) 및 접지 단자(24)를 통해 호스트(100)로부터 공급된 전원 전압의 레벨을 인식한다. 전원 인식부(36)는 전압 식별기(36a)를 가진다. 전압 식별기(36a)는 제1 기준 레벨(Vref1)과 제2 기준 레벨(Vref2)을 이용하여 호스트(100)로부터 전원 단자(VDD)(23)를 통해 공급되는 전원 전압의 레벨을 인식한다. 제2 기준 레벨(Vref2)은 제1 기준 레벨(Vref1)보다 높다. 예컨대, V1(L 레벨)<Vref1<V3(M 레벨)<Vref2<V2(H 레벨)을 만족하도록 제1 기준 레벨(Vref1) 및 제2 기준 레벨(Vref2)을 설정할 수 있다.
전압 식별기(36a)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 기준 레벨(Vref1) 미만인 경우(예컨대, V1(L 레벨)인 경우), 제어 신호 VC1=0 및 제어 신호 VC2=0을 출력한다. 전압 식별기(36a)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 기준 레벨(Vref1) 이상이고 제2 기준 레벨(Vref2) 미만인 경우(예컨대, V3(M 레벨)인 경우), 제어 신호 VC1=1 및 제어 신호 VC2= 0를 출력한다. 전압 식별기(36a)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 이상인 경우(예컨대, V2(H 레벨)인 경우), 제어 신호 VC1=1 및 제어 신호 VC2= 1를 출력한다.
전력 제어부(37)는 전원 인식부(36)에 의해 인식된 전원 전압의 레벨에 따라 메모리 시스템(1)의 전력 제어를 위한 동작을 행한다. 전력 제어부(37)는 전압 조절기(CVR1)(37a) 및 전압 조절기(CVR2)(37b)를 가진다.
전압 조절기(CVR1)(37a)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 기준 레벨(Vref1) 이상인 경우, 제1 내부 전압(VDDC1)을 발생시켜 내부 회로(INC1)와 내부 회로(INC2)에 각각 공급한다. 제1 내부 전압(VDDC1)은 절전 모드로 동작하는 회로나 정보를 유지하는 레지스터/메모리에 사용된다. 전압 조절기(CVR1)(37a)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 기준 레벨(Vref1) 미만인 경우, 동작을 정지한다. 전압 조절기(CVR1)(37a)는 전압 식별기(36a)로부터 제어 신호(VC1)를 받는다. 전압 조절기(CVR1)(37a)는 제어 신호(VC1)= 1인 경우에 제1 내부 전압(VDDC1)을 발생시켜 내부 회로(INC1)와 내부 회로(INC2)로 각각 공급하고, 제어 신호(VC1)= 0인 경우에 동작을 정지한다. 즉, 전압 조절기(CVR1)(37a)는 제어 신호(VC1)를 통해 전압 식별기(36a)에 의해 온/오프 제어된다.
전압 조절기(CVR2)(37b)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 이상인 경우, 제2 내부 전압(VDDC2)을 발생시켜 내부 회로(INC2)로 공급한다. 제2 내부 전압(VDDC2)은 제1 내부 전압(VDDC1)보다 높다. 전압 조절기(CVR2)(37b)는 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 미만인 경우에 동작을 정지한다. 전압 조절기(CVR2)(37b)는 전압 식별기(36a)로부터 제어 신호(VC2)를 받는다. 전압 조절기(CVR2)(37b)는 제어 신호(VC2)= 1인 경우에 제2 내부 전압(VDDC2)을 발생시켜 내부 회로(INC2)로 공급하고, 제어 신호(VC2)= 0인 경우에 동작을 정지한다. 즉, 전압 조절기(CVR2)(37b)는 제어 신호(VC2)를 통해 전압 식별기(36a)에 의해 온/오프 제어된다.
내부 회로(INC1)는 전압 조절기(CVR1)(37a)로부터 제1 내부 전압(VDDC1)이 공급된 경우, 제1 내부 전압(VDDC1)을 이용하여 동작하여, 예컨대 통신 채널을 확립하기 위한 제어를 행한다.
호스트(100)로부터 공급되는 전원 전압의 레벨이 제3 레벨(V3)(M 레벨)이며, 메모리 시스템(1)이 절전 모드에 있는 동안, 내부 회로(INC1)는 제1 내부 전압(VDDC1)을 이용하여 동작한다. 제어 신호(VC2)를 통해, 동작 모드(VC2= 1) 또는 절전 모드(VC2= 0)에 있을 지 여부가 제어된다. 내부 회로(INC1)는 그 전체 블록이 항상 동작하고 있는 것은 아니고, 동작하지 않는 일부의 블록(INC1a)을 정지시킬 수 있음에 유의하여야 한다. 따라서, 내부 회로(INC1)는 전압 식별기(36a)의 제어 신호(VC2)를 받아, 제어 신호(VC2)= 0의 경우에 블록(INC1a)을 정지시키고, 제어 신호(VC2)= 1의 경우에 블록(INC1a)을 동작시키도록 구성될 수 있다. 예컨대, 내부 회로(INC1)에서는 제어 신호(VC2)= 0의 경우(정지 중), 통신의 개시를 검출하는 회로만이 동작을 계속하고, 다른 것은 동작 정지될 수 있다. 내부 회로(INC1)에서는 제어 신호(VC2)= 1의 경우에 통신의 접속 상태를 유지하고, VC2= 0의 경우에 접속을 차단하여 대기 상태(통신 개시를 검출할 수 있는 상태)로 될 수 있다. 이에 따라, 내부 회로(INC1)의 전력 소비를 감소시킬 수 있다.
내부 회로(INC2)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 이상인 경우, 제2 내부 전압(VDDC2)을 이용하여 동작하고, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 미만인 경우, 동작을 중지한다.
호스트(100)로부터 공급되는 전원 전압의 레벨이 제3 레벨(V3)(M 레벨)이며, 메모리 시스템(1)이 절전 모드에 있는 동안, 내부 회로(INC2)에는 제2 내부 전압(VDDC2)이 공급되지 않기 때문에, 내부 회로(INC2)는 동작 정지하여 절전 모드 상태에 있게 된다. 따라서, 내부 회로(INC2)의 전력 소비를 감소시킬 수 있다.
이때, 내부 회로(INC2) 내의 기억 회로(INC2a)(예컨대, 휘발성 메모리 또는 플립-플롭)는 제1 내부 전압(VDDC1)을 백업 전원으로서 동작하여, 내부 회로(INC2)의 상태와 정보를 유지할 수 있다.
전술한 바와 같이, 제3 실시 형태에서는 메모리 시스템(1)에서 전압 식별기(36a)가 제1 기준 레벨(Vref1)과 제2 기준 레벨(Vref2)을 이용하여, 호스트(100)로부터 전원 단자(23)를 통해 공급되는 전원 전압의 레벨을 인식한다. 전압 조절기(CVR1)(37a)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 기준 레벨(Vref1) 이상인 경우, 제1 내부 전압(VDDC1)을 발생시키고, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 기준 레벨(Vref1) 미만인 경우, 동작을 정지한다. 전압 조절기(CVR2)(37b)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 이상인 경우, 제1 내부 전압(VDDC1)보다 높은 제2 내부 전압(VDDC2)을 발생시키고, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 미만인 경우, 동작을 정지한다. 내부 회로(INC1)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제1 기준 레벨(Vref1) 이상인 경우, 제1 내부 전압(VDDC1)을 이용하여 동작하여, 통신 채널을 확립하기 위한 제어를 행한다. 내부 회로(INC2)는, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 이상인 경우, 제2 내부 전압(VDDC2)을 이용하여 동작하고, 호스트(100)로부터 공급되는 전원 전압의 레벨이 제2 기준 레벨(Vref2) 미만인 경우, 동작을 정지한다. 이로써, 절전 모드에 있는 동안, 메모리 시스템(1) 내에서 동작하지 않는 부분 및 동작시킬 필요가 없는 부분을 작동 정지시킬 수 있어서, 메모리 시스템(1)의 전력 소비를 더욱 감소시킬 수 있다.
(제4 실시 형태)
다음에, 제4 실시 형태에 따른 메모리 시스템을 설명한다. 이하에서는 제1 실시 형태와의 차이점을 중심으로 설명한다.
메모리 시스템(1)과 호스트(100) 사이의 통신은 근접 무선 통신으로 행하기 때문에, 유선 접속을 이용한 통신에 비해, 메모리 시스템(1)과 호스트(100) 사이의 접속의 자유도를 향상시키기 쉽다. 제4 실시 형태에서는 메모리 시스템(1)이 메모리 카드인 경우에 있어서의 메모리 시스템(1)과 호스트(100) 사이의 접속의 구성의 고안을 설명한다.
메모리 시스템(1)과 호스트(100)는 복수의 커플러(21, 22) 및 복수의 커플러(121, 122)(도 1 참조)에 의해 복수의 통신 채널(CCH1, CCH2)(도 3 참조)을 확립할 수 있다. 즉, 메모리 시스템(1) 및 호스트(100)는 복수의 통신 채널을 갖기 때문에, 복수의 커플러를 용이하게 대칭 배치할 수 있다. 또한, 메모리 시스템(1)과 호스트(100) 사이의 통신은 근접 무선 통신에 의해 수행되기 때문에, 물리적으로 접속되는 단자의 수를 줄일 수 있다. 따라서, 메모리 시스템(1)이 메모리 카드인 경우, 메모리 시스템(1)은 제1 방향으로 호스트(100)에 장착 가능함과 동시에 제1 방향과 반대인 제2 방향으로 호스트(100)에 장착 가능(역방향으로 삽입 가능)하도록 구성될 수 있다. 따라서, 제1 방향과 제2 방향을 구별하기 위한 노치(notch)를 설치할 필요가 없기 때문에, 메모리 시스템(1)(메모리 카드)의 외형을 대칭으로 할 수 있다.
예컨대, 도 11에 나타낸 바와 같이, 메모리 시스템(1)(메모리 카드)의 외형은 축(AX)에 대해 180 도 회전 대칭으로 형성되어 있다. 도 11은 메모리 시스템(1)(메모리 카드)의 구성을 나타낸 도면이다. 축(AX)은 메모리 시스템(1)(메모리 카드)을 호스트(100)의 카드 슬롯에 삽입하는 삽입 방향을 따른 축이다.
메모리 시스템(1)에는 커플러(CC1)(21)와 커플러(CC2)(22)가 제공된다. 커플러(21, 22)는 메모리 시스템(1)이 호스트(100)에 삽입될 때 호스트(100) 측에 적소에 배치된다. 커플러(21, 22)는 축(AX)에 대해 서로 180 도 회전 대칭인 위치에 배치된다. 예컨대, 커플러(21, 22)는 축(AX)를 포함하면서 메모리 시스템(1)(메모리 카드)의 케이스의 제1 주요면(1a)에 대략 평행한 평면 내에서 축(AX)에 대해 선대칭인 위치에 배치되어 있다.
메모리 시스템(1)에는 커플러(CC3)(26)가 추가로 제공될 수 있다. 커플러(26)는 메모리 시스템(1)이 호스트(100)에 삽입될 때 호스트(100)의 반대 측 위치에 배치되어 있다. 커플러(26)는 호스트(100)와 다른 제2 호스트(200)의 커플러(226)(도 14(a)참조)에 전자기적으로 결합될 커플러이다.
또한, 메모리 시스템(1)에는 복수의 전원 단자(23-1, 23-2) 및 복수의 접지 단자(24-1,24-2)가 제공된다. 전원 단자(23-1, 23-2)는 축(AX)에 대해 서로 180 도 회전 대칭인 위치에 배치되고 있다. 전원 단자(23-1, 23-2)는 각각, 예컨대, 메모리 시스템(1)(메모리 카드)의 케이스의 제1 주요면(1a) 및 제2 주요면(1b) 상에 배치되어 있다. 전원 단자(23-1, 23-2)는 함께 전원 단자(23)(도 1 참조)로서 기능한다.
복수의 접지 단자(24-1,24-2)는 축(AX)에 대해 서로 180 도 회전 대칭인 위치에 배치되고 있다. 접지 단자(24-1,24-2)는 각각, 예컨대, 메모리 시스템(1)(메모리 카드)의 케이스의 제1 측면(1c) 및 제2 측면(1d) 상에 배치되어 있다. 접지 단자(24-1,24-2)는 함께 접지 단자(24)(도 1 참조)로서 기능한다.
예컨대, 도 12에 나타낸 바와 같이, 호스트(100)에 있어서 메모리 시스템(1)이 삽입되는 카드 슬롯(140)은 메모리 시스템(1)(메모리 카드)에 대응하도록 구성된다. 도 12는 카드 슬롯(140)의 구성을 나타낸 도면이다. 카드 슬롯(140)은 메모리 시스템(1)(메모리 카드)이 삽입되는 공동부(141)를 가진다. 카드 슬롯(140)의 케이스의 제1 주요면(140a)을 따른 공동부(141)의 폭은 메모리 시스템(1)(메모리 카드)에 대응하며, 축(AX')을 따른 공동부(141)의 폭은 메모리 시스템(1)(메모리 카드)의 폭보다 작다. 축(AX')은, 메모리 시스템(1)이 카드 슬롯(140)에 삽입될 때, 메모리 시스템(1)의 축(AX)과 대략 일치한다. 카드 슬롯(140)은 커넥터(120)(도 1 참조)를 가진다.
카드 슬롯(140)에는 커플러(HC1)(121)와 커플러(HC2)(122)가 제공된다. 커플러(121, 122)는 축(AX')에 대해 서로 180 도 회전 대칭인 위치에 배치되고 있다. 커플러(121, 122)는 메모리 시스템(1)(메모리 카드)이 공동부(141)에 삽입될 때, 대응하는 커플러(21, 22)에 각각 대향되는 위치에 배치되고 있다. 예컨대, 커플러(121, 122)는 축(AX')을 포함하면서 카드 슬롯(140)의 케이스의 제1 주요면(140a)에 대략 평행한 평면 내에서 축(AX')에 대해 선대칭인 위치에 배치되어 있다.
또한, 카드 슬롯(140)에는 복수의 전원 단자(123-1, 123-2) 및 복수의 접지 단자(124-1, 124-2)가 제공된다. 전원 단자(123-1, 123-2)는 메모리 시스템(1)(메모리 카드)이 공동부(141)에 삽입될 때, 대응하는 전원 단자(23-1, 23-2)를 물리적으로 접촉하는 위치에 배치되고 있다. 접지 단자(124-1, 124-2)는 메모리 시스템(1)(메모리 카드)이 공동부(141)에 삽입될 때, 대응하는 접지 단자(24-1,24-2)를 물리적으로 접촉하는 위치에 배치되고 있다.
카드 슬롯(140)에는 카드 검출부(CDT)(125)가 제공된다. 카드 검출부(125)는 스위치(SW) 및 전극(EL)을 포함한다. 스위치(SW)는 판 스프링을 가지며, 메모리 시스템(1)(메모리 카드)이 공동부(141)로부터 후퇴시 판 스프링의 탄성력에 의해 전극(EL)으로부터 이격된다. 전극(EL)에는 도시하지 않는 배선을 통해 전원 전압(H 레벨)이 공급된다. 메모리 시스템(1)(메모리 카드)이 공동부(141)에 삽입되어 메모리 시스템(1)(메모리 카드)의 선단이 스위치(SW)를 전극(EL)에 대해 압박하면(도 13 참조), 스위치(SW) 및 전극(EL)이 통전 상태가 되어, 카드 검출부(CDT)(125)는 H 레벨의 검출 신호(CDT)를 생성할 수 있다. 이에 따라, 카드 검출부(CDT)(125)는, 메모리 시스템(1)이 호스트(100)에 장착시, 커넥터(20)의 피접촉부(25)(도 1 참조)가 카드 검출부(125)에 물리적으로 접촉된 것을 검출한다.
예컨대, 도 13에 나타낸 바와 같이, 메모리 시스템(1)(메모리 카드)이 카드 슬롯(140)에 장착(삽입)된다. 도 13은 메모리 시스템(1)(메모리 카드)이 카드 슬롯(140)에 장착된 상태의 구성을 나타낸 도면이다.
도 13에 나타낸 방향으로 배향된 메모리 시스템(1)이 호스트(100)의 카드 슬롯(140)에 장착되면, 커플러(CC1)(21)는 커플러(HC1)(121)에 대향하여 배치되고, 커플러(CC2)(22)는 커플러(HC2)(122)에 대향하도록 배치된다. 이에 따라, 커플러(HC1)(121) 및 커플러(CC1)(21)는 통신 채널(CCH1)(메모리 시스템(1)의 수신 채널)을 형성하고, 커플러(HC2)(122) 및 커플러(CC2)(22)는 통신 채널(CCH2)(메모리 시스템(1)의 송신 채널)을 형성한다. 이 때, 전원 단자(123-1, 123-2)는 각각 전원 단자(23-1, 23-2)를 물리적으로 접촉하여 전기적으로 통전 상태가 된다. 접지 단자(124-1, 124-2)는 각각 접지 단자(24-1,24-2)를 물리적으로 접촉하여 전기적으로 통전 상태가 된다.
도 13에 나타내는 방향과 축(AX)(도 11 참조)에 대해 180 도 역방향으로 배향된 메모리 시스템(1)이 호스트(100)의 카드 슬롯(140)에 장착시, 커플러(CC1)(21)는 커플러(HC2)(122)에 대향하여 배치되고, 커플러(CC2)(22)는 커플러(HC1)(121)에 대향하도록 배치된다. 이에 따라, 커플러(HC1)(121) 및 커플러(CC2)(22)는 통신 채널(CCH1')(메모리 시스템(1)의 수신 채널)을 형성하고, 커플러(HC2)(122) 및 커플러(CC1)(21)는 통신 채널(CCH2')(메모리 시스템(1)의 송신 채널)을 형성한다. 이 때, 전원 단자(123-1, 123-2)는 각각 전원 단자(23-2, 23-1)를 물리적으로 접촉하여 전기적으로 통전 상태가 된다. 접지 단자(124-1, 124-2)는 각각 접지 단자(24-2, 24-1)를 물리적으로 접촉하여 전기적으로 통전 상태가 된다.
도 3에 나타낸 통신로를 확립하는 시퀀스에서, 호스트(100)가 커플러(HC1)를 통해 호스트 기본 정보(HBI)를 송신하면, 메모리 시스템(1)(예, 메모리 카드)은 커플러(CC1) 또는 커플러(CC2)를 통해 호스트 기본 정보(HBI)를 수신한다. 따라서, 메모리 시스템(1)은, 커플러(CC1)와 커플러(CC2) 중으로부터 호스트 기본 정보(HBI)를 수신한 커플러는 호스트(100)의 커플러(HC1)에 대향하여 쌍을 이루는 커플러임을 인식(판단)한다.
호스트 기본 정보(HBI)는 다른 쌍의 동작을 특정하기 위해 다른 커플러(HC2)를 활용 방식(예, 수신 전용, 비사용 등)을 특정하는 정보를 포함할 수 있다.
어느 방향으로도, 커플러(21, 22)와 커플러(121, 122) 사이에서 송수신되는 전자파는 카드 슬롯(140)의 케이스에 의한 전자기적 차폐를 통해 외부로 누설되기 어렵게 할 수 있음을 알아야 한다. 카드 슬롯(140)은 커플러를 전자기적으로 차폐하는 차폐 구조(142)를 가진다. 차폐 구조(142)는 예컨대, 카드 슬롯(140)의 케이스의 제1 주요면(140a) 및 제2 주요면(140b)에 대해 선택적으로 투자율이 높은 물질을 도금, 기상 증착 등에 의해 제공하는 것으로 형성될 수 있다. 투자율이 높은 물질은 예컨대, 철-니켈 합금을 주성분으로 하는 전도체(예컨대, 퍼멀로이) 또는 니켈-코발트 합금을 주성분으로 하는 전도체일 수 있다. 즉, 커플러(21, 22)는 각각 차폐 구조(142)에 의해 차폐된 공간 내에 위치될 때 호스트(100)의 커플러에 전자기적으로 결합된다. 또, 카드 슬롯(140)의 케이스의 다른 부분은 투자율이 낮은 물질(예컨대, 수지)로 형성될 수 있다.
또한, 어느 방향의 경우에도, 커플러(26)는 커플러(21, 22)가 차폐 구조(142)에 의해 차폐된 공간 내에 위치될 때 차폐 구조(142)에 의해 차페된 공간 외부에 위치하도록 구성될 수 있다. 커플러(26)는 제2 호스트(200)의 커플러(226)에 전자기적으로 결합될 커플러이다. 커플러(26)는 제2 호스트(200)의 커플러(226)에 대하여 어느 정도 접속 방향의 자유도를 갖게 하기 위해서 지향성을 갖지 않도록 구성되어 있다. 커플러(26)를 통한 외부 기기와의 접속은 커넥터를 이용하지 않기 때문에, 기기에 대한 위치 관계가 변화된다. 따라서, 커플러(26)를 무지향성으로 하거나 지향성을 완화하는 것에 의해 접속이 안정화되기 쉽다.
다음에, 메모리 시스템(1)(메모리 카드), 호스트(100) 및 제2 호스트(200) 사이의 접속 형태를 도 14를 이용하여 설명한다. 도 14는 메모리 시스템(메모리 카드)(1), 호스트(100) 및 제2 호스트(200)의 접속 형태를 나타낸 도면이다.
메모리 시스템(메모리 카드)(1)가 커플러(26)를 갖는 경우, 도 14a에 나타낸 바와 같은 접속 형태를 고려할 수 있다. 호스트(100)와 메모리 시스템(1)(메모리 카드) 사이에는 커플러(21, 22) 및 커플러(121, 122)에 의해 복수의 통신 채널이 형성되고, 해당 복수의 통신 채널을 통해 데이터가 송수신된다. 따라서, 호스트(100)는 통신 채널을 통해 메모리 시스템(메모리 카드)(1)의 메모리 및 기능(function)에 액세스할 수 있다.
또한, 메모리 시스템(메모리 카드)(1)가 호스트(100)의 카드 슬롯(140)에 삽입되었을 때에, 커플러(26)는 차폐 구조(142)에 의해 차폐된 공간 외부에 위치된다. 따라서, 메모리 시스템(1)(메모리 카드)과 제2 호스트(200)와의 사이에는 커플러(26) 및 커플러(226)의 전자기적 결합에 의해 통신 채널이 형성될 수 있다. 따라서, 제2 호스트(200)는 통신 채널을 통해 메모리 시스템(메모리 카드)(1)의 메모리 및 기능(function)에 액세스할 수 있다. 또한, 호스트(100) 및 제2 호스트(200)는 메모리 시스템(메모리 카드)(1)를 통해 서로 액세스할 수 있다.
메모리 시스템(메모리 카드)(1)이 커플러(26)를 가지고 있지 않은 경우, 도 14b에 나타낸 바와 같이, 메모리 시스템(메모리 카드)(1) 및 제2 호스트(200)가 호스트(100)에 접속될 수 있음을 알아야 한다. 예컨대, 호스트(100)의 커플러(HC1)(121)와 메모리 시스템(메모리 카드)(1)의 커플러(CC2)(22)가 전자기 결합될 수 있고, 호스트(100)의 커플러(HC2)(122)와 제2 호스트(200)의 커플러(226)가 전자기 결합될 수 있다. 또는, 도 14c에 나타낸 바와 같이, 호스트(100) 및 제2 호스트(200)가 메모리 시스템(메모리 카드)(1)에 접속될 수 있다. 예컨대, 호스트(100)의 커플러(HC2)(122)와 메모리 시스템(메모리 카드)(1)의 커플러(CC1)(21)가 전자기 결합될 수 있고, 제2 호스트(200)의 커플러(226)와 메모리 시스템(메모리 카드)(1)의 커플러(CC2)(22)가 전자기 결합될 수 있다.
전술한 바와 같이, 제4 실시 형태에서는 메모리 시스템(1)에서 복수의 전원 단자(23-1, 23-2)가 메모리 시스템(1)의 삽입 방향을 따른 축(AX)에 대해 서로 180 도 회전 대칭인 위치에 배치되고 있다. 복수의 커플러(21, 22)는 메모리 시스템(1)의 삽입 방향을 따른 축(AX)에 대해 서로 180 도 회전 대칭인 위치에 배치되고 있다. 따라서, 메모리 시스템(1)은 제1 방향으로 배향된 메모리 시스템이 호스트(100)에 장착 가능함과 동시에 제1 방향과 반대인 제2 방향으로 배향된 메모리 시스템이 호스트(100)에 장착 가능(역방향으로 삽입 가능)하도록 구성될 수 있다.
또한, 제4 실시 형태에서 호스트(100)는 커플러(21, 22)를 전자기적으로 차폐하는 차폐 구조(142)를 가진다. 커플러(21, 22)는 각각 차폐 구조(142)에 의해 차폐된 공간 내에 위치될 때 호스트(100)의 커플러에 전자기적으로 결합된다. 따라서, 커플러(21, 22)와 커플러(121, 122) 사이에서 송수신되는 전자파를 차폐 구조(142)에 의해 전자기적으로 차폐하는 것으로써 외부로 누설되기 어렵게 할 수 있다.
또한, 제4 실시 형태에서, 메모리 시스템(1)은 커플러(26)를 가질 수 있다. 커플러(21, 22)가 차폐 구조(142)에 의해 차폐된 공간 내에 위치될 때, 커플러(26)는 차폐 구조(142)에 의해 차폐된 공간 외부에 위치되도록 구성된다. 커플러(26)는 제2 호스트(200)의 커플러(226)에 전자기 결합될 커플러이다. 따라서, 호스트(100), 메모리 시스템(1) 및 제2 호스트(200)는 상호 액세스할 수 있다.
카드 슬롯(140)은 도 15에 나타낸 바와 같이 호스트 컨트롤러(130)와 일체로 형성될 수 있음을 알아야 한다. 이 경우, 호스트(100)에서 호스트 컨트롤러(130)와 커플러(121, 122) 사이의 통신선을 생략할 수 있어서, 호스트(100) 내에서의 데이터 전송 속도를 고속화할 수 있다.
메모리 시스템(1)(메모리 카드)이 호스트(100)의 카드 슬롯(140)에 장착(삽입)되었을 때에 각 커플러(21, 22)가 호스트(100)의 커플러와 마주하는 방향은 도 16에 나타낸 바와 같이 카드 슬롯(140)의 케이스의 제1 주요면(140a)(도 12 참조)에 대략 수직할 수 있다.
다음에, 본 실시 형태를 적용 가능한 메모리 시스템(메모리 카드)(1) 및 호스트(100)의 일례로서, SD(Secure Digital) 카드(810) 개인용 컴퓨터(800)를 도 17에 예시하고 그 개요를 설명한다. 도 17은 제4 실시 형태를 적용 가능한 메모리 시스템(메모리 카드) 및 호스트의 예시적인 외관 구성을 나타내는 도면이다.
개인용 컴퓨터(800)는 본체(801)와 표시 유닛(802)을 구비하고 있다. 본체(801)는 키보드(803)와 지시 장치인 터치 패드(804)를 포함한다. 본체(801) 내부에는 메인 회로 기판, 도면에서 파선으로 지시되고 참조 번호(806)로 나타낸 SD 카드 슬롯 장치, 광학 디스크 장치(ODD) 유닛, SD 카드 슬롯 등이 내장되어 있다.
SD 카드 슬롯은 본체(801)의 외벽에 제공된다. 이 외벽에는 SD 카드 슬롯용 개구부(805)가 제공된다. 사용자는 이 개구부(805)를 통해 본체(801)의 외부에서 SD 카드(810)를 카드 슬롯 내에 삽입할 수 있다.
개인용 컴퓨터(800)에는 SD 카드 슬롯 장치(806)에 제공되는 전술한 SD 호스트 컨트롤러를 제어하기 위한 전용의 장치 드라이버(호스트 드라이버)가 설치되어 있고, 이 호스트 드라이버와 SD 호스트 컨트롤러는 SD 카드 슬롯에 장착된 SD 카드(810)에 대한 독출/기록 처리, 교정 처리 등을 수행한다.
본 실시 형태를 적용 가능한 호스트로서는 상기와 같은 퍼스널 컴퓨터에 한정되지 않고, 휴대 전화, PDA, 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 텔레비젼 세트 등을 예를 들 수 있다.
소정의 실시 형태들을 설명하였지만, 이들 실시 형태는 오직 예시로서 제시된 것으로, 발명의 범위를 한정하고자 의도된 것이 아니다. 실제, 여기 설명된 새로운 실시 형태들은 다양한 다른 형태로 구현될 수 있고; 또한 발명의 요지를 벗어나지 않고 여기 설명된 실시 형태에 대해 다양한 생략, 치환 및 변경을 행할 수 있다. 첨부된 특허청구범위 및 그 균등물은 이러한 형태 및 변형들을 발명의 범위 및 요지 내에 포함되는 것으로 포괄하도록 의도된 것이다.

Claims (20)

  1. 메모리 시스템으로서:
    호스트의 전원선에 접속될 전원 단자;
    상기 호스트의 커플러에 각각 전자기적으로 결합될 복수의 커플러;
    상기 호스트로부터 상기 전원선 및 상기 전원 단자를 통해 공급되는 전원 전압의 레벨에 따라 상기 복수의 커플러를 통해 상기 메모리 시스템과 상기 호스트 사이에서 상호 독립적인 수신 채널 및 송신 채널을 확립할 수 있는 제어부
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 복수의 커플러는 각각 지향성을 갖는 것을 특징으로 하는 메모리 시스템.
  3. 제1항에 있어서, 상기 복수의 커플러는 서로 다른 주파수 대역을 갖는 복수의 통신 채널을 형성하는 것을 특징으로 하는 메모리 시스템.
  4. 제1항에 있어서, 상기 복수의 커플러는 미리 정해진 근접 거리 이상으로 서로 떨어져 배치된 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서, 상기 제어부는, 상기 호스트로부터 공급되는 전원 전압의 레벨이 제1 레벨로부터 상기 제1 레벨보다 높은 제2 레벨로 전환되는 것에 따라, 상기 호스트의 캐퍼빌러티(capabilities)에 관한 호스트 기본 정보와 테스트 심볼을 상기 복수의 통신 채널 중의 제1 통신 채널을 통해 상기 호스트로부터 순차적으로 수신하고, 상기 테스트 심볼을 상기 제1 통신 채널을 통해 수신하면서, 상기 메모리 시스템의 캐퍼빌러티에 관한 메모리 시스템 기본 정보를 상기 복수의 통신 채널 중의 제2 통신 채널을 통해 상기 호스트에 송신하고, 상기 제1 통신 채널을 수신 채널로서 설정하고, 상기 제2 통신 채널을 송신 채널로서 설정하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서, 상기 테스트 심볼이 상기 제1 통신 채널을 통해 수신되는 동안 상기 호스트가 상기 메모리 시스템 기본 정보를 정확하게 수신할 수 있는 경우, 상기 제어부는 상기 제1 통신 채널을 중복형 전 2중 통신(overlap-type full-duplex communication)의 수신 채널로서 설정하고, 상기 제2 통신 채널을 상기 중복형 전 2중 통신의 송신 채널로서 설정하는 것을 특징으로 하는 메모리 시스템.
  7. 제5항에 있어서, 상기 테스트 심볼이 상기 제1 통신 채널을 통해 수신되는 동안 상기 호스트가 상기 메모리 시스템 기본 정보를 정확하게 수신할 수 없는 것에 따라, 상기 제어부는 상기 호스트 기본 정보를 상기 호스트로부터 상기 제1 통신 채널을 통해 수신하고, 상기 테스트 심볼이 상기 제1 통신 채널에 존재하지 않는 동안 상기 메모리 시스템 기본 정보를 상기 제2 통신 채널을 통해 상기 호스트에 송신하고, 상기 테스트 심볼이 상기 제1 통신 채널에 존재하는 않는 동안 상기 호스트가 상기 메모리 시스템 기본 정보를 정확하게 수신할 수 있는 경우에, 상기 제1 통신 채널을 비중복형 전 2중 통신의 수신 채널로서 설정하고, 상기 제2 통신 채널을 상기 비중복형 전 2중 통신의 송신 채널로서 설정하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 테스트 심볼이 상기 제1 통신 채널에 존재하지 않는 동안 상기 호스트가 상기 메모리 시스템 기본 정보를 정확하게 수신할 수 없는 경우에, 상기 제어부는 상기 제1 통신 채널과 상기 제2 통신 채널 중 하나를 반 2중 통신(half-duplex communication)의 송신 및 수신 겸용 채널로서 설정하는 것을 특징으로 하는 메모리 시스템.
  9. 제5항에 있어서, 상기 메모리 시스템이 상기 메모리 시스템 기본 정보에 포함된 캐퍼빌러티 중에서 상기 호스트가 채용한 확장 모드로의 전환 요구를 상기 호스트로부터 상기 제1 통신 채널을 통해 수신한 경우에, 상기 메모리 시스템이 상기 확장 모드로의 전환을 수용할 수 있으면, 상기 제어부는 수용(acceptance)을 나타내는 응답 정보를 상기 제2 통신 채널을 통해 상기 호스트에 송신하는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서, 상기 호스트로부터 공급되는 전원 전압의 레벨이 상기 제2 레벨로부터 상기 제1 레벨과 상기 제2 레벨 사이의 제3 레벨로, 그리고 다시 제2 레벨로 전환되는 것에 따라, 상기 제어부는 상기 메모리 시스템의 통신 동작을 캐퍼빌러티 리스트에 따른 확장 모드로 이행되도록 하고, 상기 제1 통신 채널을 상기 확장 모드에 따른 수신 채널로서 확립하고, 상기 제2 통신 채널을 상기 확장 모드에 따른 송신 채널로서 확립하는 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서, 상기 수신 채널 및 상기 송신 채널을 확립한 후에, 상기 호스트로부터 상기 전원 단자를 통해 공급되는 전원 전압의 레벨이 상기 제2 레벨로부터 상기 제3 레벨로 전환되는 것에 따라, 상기 제어부는 상기 메모리 시스템의 통신 동작을 상기 확장 모드로부터 절전 모드로 이행시키는 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서, 상기 호스트로부터 상기 전원 단자를 통해 공급되는 전원 전압의 레벨이 상기 제3 레벨로부터 상기 제2 레벨로 복귀되는 것에 따라, 상기 제어부는 상기 메모리 시스템의 통신 동작을 상기 절전 모드로부터 상기 확장 모드로 복귀시키는 것을 특징으로 하는 메모리 시스템.
  13. 제11항에 있어서, 상기 호스트로부터 상기 전원 단자를 통해 공급되는 전원 전압의 레벨이 상기 제3 레벨인 동안에, 상기 제어부는 상기 전원 전압의 레벨을 다시 상기 제2 레벨로 전환시키는 것을 요구하는 트리거 신호를 상기 제2 통신 채널을 통해 상기 호스트에 송신하고, 상기 트리거 신호에 따라 상기 호스트로부터 상기 전원 단자를 통해 공급되는 전원 전압의 레벨이 상기 제3 레벨로부터 상기 제2 레벨로 복귀되는 것에 따라, 상기 트리거 신호의 송신을 정지하고 상기 메모리 시스템의 통신 동작을 상기 절전 모드로부터 상기 확장 모드로 복귀시키는 것을 특징으로 하는 메모리 시스템.
  14. 제1항에 있어서, 상기 제어부는:
    제1 기준 레벨과 제1 기준 레벨보다 높은 제2 기준 레벨을 이용하여, 상기 호스트로부터 상기 전원 단자를 통해 공급되는 상기 전원 전압의 레벨을 식별하는 전압 식별기;
    공급되는 전원 전압의 레벨이 상기 제1 기준 레벨 이상인 경우, 제1 내부 전압을 발생시키고, 공급되는 전원 전압의 레벨이 상기 제1 기준 레벨 미만인 경우, 동작을 정지하는 제1 조절기;
    공급되는 전원 전압의 레벨이 상기 제2 기준 레벨 이상인 경우, 상기 제1 내부 전압보다 높은 제2 내부 전압을 발생시키고, 공급되는 전원 전압의 레벨이 상기 제2 기준 레벨 미만인 경우, 동작을 정지하는 제2 조절기;
    공급되는 전원 전압의 레벨이 상기 제1 기준 레벨 이상인 경우, 상기 제1 내부 전압을 이용하여 동작하는 제1 내부 회로;
    공급되는 전원 전압의 레벨이 상기 제2 기준 레벨 이상인 경우, 상기 제2 내부 전압을 이용하여 동작하고, 공급되는 전원 전압의 레벨이 상기 제2 기준 레벨 미만인 경우, 동작을 정지하는 제2 내부 회로
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서, 상기 제1 내부 회로는 통신 채널을 확립하는 제어를 행하는 회로, 또는 절전 중인 상태를 유지하는 레지스터나 또는 메모리를 포함하는 것을 특징으로 하는 메모리 시스템.
  16. 제1항에 있어서, 상기 메모리 시스템은 상기 호스트 내로 삽입되는 메모리 카드이며, 복수의 상기 전원 단자를 가지며,
    상기 복수의 전원 단자는 상기 메모리 시스템의 삽입 방향에 대해 회전 대칭으로 배치되며,
    상기 복수의 커플러는 상기 메모리 시스템의 삽입 방향에 대해 회전 대칭으로 배치되며,
    상기 메모리 시스템은, 메모리 시스템의 복수 쌍의 커플러와 상기 호스트의 커플러를 결정하는 기구를 갖는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서, 상기 메모리 시스템은 상기 호스트의 접지선에 각각 접속되는 복수의 접지 단자를 더 포함하며, 상기 복수의 접지 단자는 상기 메모리 시스템의 삽입 방향에 대해 회전 대칭으로 배치되는 것을 특징으로 하는 메모리 시스템.
  18. 제1항에 있어서, 상기 호스트는 상기 복수의 커플러를 전자기적으로 차폐하는 차폐 구조(shield structure)를 갖고,
    상기 복수의 커플러는 각각 상기 차폐 구조에 의해 차폐된 공간 내에 위치된 경우에 상기 호스트의 커플러에 전자기적으로 결합되는 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서, 제2 호스트의 커플러에 전자기적으로 결합되고, 상기 복수의 커플러가 상기 차폐 구조에 의해 차폐된 공간 내에 위치되는 경우에 상기 차폐 구조에 의해 차폐된 공간 외부에 위치되도록 구성된 제2 커플러를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제19항에 있어서, 상기 복수의 커플러 각각은 지향성을 가지며, 상기 제2 커플러는 상기 복수의 커플러보다 지향성이 완화된 것을 특징으로 하는 메모리 시스템.
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