KR20160123086A - Light emitting device and method for fabricating the same, and light emitting device package - Google Patents

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KR20160123086A KR1020150053178A KR20150053178A KR20160123086A KR 20160123086 A KR20160123086 A KR 20160123086A KR 1020150053178 A KR1020150053178 A KR 1020150053178A KR 20150053178 A KR20150053178 A KR 20150053178A KR 20160123086 A KR20160123086 A KR 20160123086A
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Abstract

According to an embodiment, a light emitting device comprises: a conductive semiconductor layer; a first conductive semiconductor layer of first concentration having a rod shape on the conductive semiconductor layer; an active layer configured to surround the first conductive semiconductor layer of the first concentration; a light emitting structure including a second conductive semiconductor layer which surrounds the active layer; a first electrode connected to the conductive semiconductor layer; and a second electrode located on the light emitting structure. The light emitting structure comprises a first conductive semiconductor layer of second concentration having higher doping concentration than the first conductive semiconductor layer of the first concentration under the first conductive semiconductor layer of the first concentration.

Description

발광 소자, 발광 소자 제조 방법 및 발광 소자 패키지{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING THE SAME, AND LIGHT EMITTING DEVICE PACKAGE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a light emitting device, a light emitting device,

실시 예는 공정을 간소화할 수 있는 반도체 구조물을 갖는 발광 소자, 발광 소자 제조 방법 및 발광 소자 패키지에 관한 것이다.The embodiments relate to a light emitting device, a light emitting device manufacturing method, and a light emitting device package having a semiconductor structure that can simplify the process.

발광 소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 3족과 5족의 원소가 화합되어 형성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다. A light emitting device is a p-n junction diode in which electric energy is converted into light energy. The light emitting device can be formed by combining elements of Group 3 and Group 5 on the periodic table. LEDs can be implemented in various colors by controlling the composition ratio of compound semiconductors.

발광 소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.When a forward voltage is applied to a light emitting device, the electrons in the n-layer and the holes in the p-layer are coupled to emit energy corresponding to the energy gap between the conduction band and the valance band. It emits mainly in the form of heat or light, and emits in the form of light.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광 소자, 녹색(Green) 발광소자, 자외선(UV) 발광 소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors have received great interest in the development of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. Particularly, blue light emitting devices, green light emitting devices, ultraviolet (UV) light emitting devices, and the like using nitride semiconductors have been commercialized and widely used.

한편, 종래기술에 의한 발광 소자는 광 추출 효율을 향상시키기 위해 다양한 발광 구조물이 제안되고 있다. 예컨대 종래기술에 의한 발광 소자는 라드 형상(Rod shape)의 발광 구조물이 기판 상에 복수개 형성된 구조가 제안되고 있다.On the other hand, various conventional light emitting devices have been proposed to improve light extraction efficiency. For example, in the conventional light emitting device, a structure in which a plurality of rod-shaped light emitting structures are formed on a substrate has been proposed.

그러나, 종래기술에 의한 발광 소자는 전극 형성하기 위한 하부 전도성 반도체층을 노출시키기 위한 메사 공정시에 발광 구조물을 식각하는 공정이 복잡한 문제가 있었다. 예컨대 라드 형상의 발광 구조물은 하부 전도성 반도체층 상에서 장시간 건식 식각을 통해서 제거되므로 플라즈마 데미지(plasma damage)에 의한 불량이 발생할 수 있을 뿐만 아니라 메시 영역의 균일한 식각이 어려운 문제가 있었다.However, the conventional light emitting device has a complicated process of etching a light emitting structure in a mesa process for exposing a lower conductive semiconductor layer for forming an electrode. For example, since the rod-shaped light emitting structure is removed on the lower conductive semiconductor layer by dry etching for a long period of time, defects due to plasma damage may occur and uniform etching of the mesh region may be difficult.

실시 예는 라드 형상(Rod shape)의 발광 구조물이 복수개 배치된 발광 소자를 제공한다.The embodiment provides a light emitting device in which a plurality of rod-shaped light emitting structures are arranged.

실시 예는 공정을 간소화할 수 있는 발광 구조물을 갖는 발광 소자를 제공한다.The embodiment provides a light emitting device having a light emitting structure that can simplify the process.

실시 예는 플라즈마 데미지에 의한 불량을 방지하는 발광 구조물을 갖는 발광 소자를 제공한다.The embodiment provides a light emitting device having a light emitting structure that prevents defects due to plasma damage.

실시 예에 따른 발광 소자는 전도성 반도체층, 상기 전도성 반도체층 상에 라드 형상을 갖는 제1 농도의 제1 도전형 반도체층, 상기 제1 농도의 제1 도전형 반도체층을 감싸는 활성층 및 상기 활성층을 감싸는 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 전도성 반도체층에 연결된 제1 전극; 및 상기 발광 구조물 상에 위치한 제2 전극을 포함하고, 상기 발광 구조물은 상기 제1 농도의 제1 도전형 반도체층 아래에 상기 제1 농도의 제1 도전형 반도체층보다 높은 도핑 농도를 갖는 제2 농도의 제1 도전형 반도체층을 포함한다.The light emitting device according to the embodiment includes a conductive semiconductor layer, a first conductivity type semiconductor layer having a rod shape on the conductive semiconductor layer, an active layer surrounding the first conductivity type semiconductor layer at the first concentration, A light emitting structure including a second conductive semiconductor layer surrounding the first conductive semiconductor layer; A first electrode connected to the conductive semiconductor layer; And a second electrode disposed on the light emitting structure, wherein the light emitting structure includes a first conductive semiconductor layer having a first concentration higher than that of the first conductivity type semiconductor layer, Concentration of the first conductivity type semiconductor layer.

실시 예에 의하면 공정을 간소화할 수 있을 뿐만 아니라 플라즈마 데미지에 의한 불량을 방지할 수 있다.According to the embodiment, it is possible not only to simplify the process but also to prevent defects due to plasma damage.

실시 예의 발광 소자는 메사 영역의 균일한 식각으로 신뢰도를 향상시킬 수 있다.The light emitting device of the embodiment can improve the reliability by uniformly etching the mesa region.

도 1은 일 실시 예에 따른 발광 소자를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 소자를 도시한 단면도이다.
도 3 내지 도 8은 일 실시 예에 따른 발광 소자의 제조 방법을 도시한 도면이다.
도 9는 다른 실시 예에 따른 발광 소자를 도시한 단면도이다.
도 10 내지 도 15는 다른 실시 예에 따른 발광 소자의 제조 방법을 도시한 도면이다.
도 16은 도 1의 발광 소자를 포함하는 발광 소자 패키지를 도시한 도면이다.1 is a plan view showing a light emitting device according to an embodiment.
2 is a cross-sectional view illustrating a light emitting device taken along a line I-I 'in FIG.
3 to 8 are views illustrating a method of manufacturing a light emitting device according to an embodiment.
9 is a cross-sectional view illustrating a light emitting device according to another embodiment.
10 to 15 are views showing a method of manufacturing a light emitting device according to another embodiment.
16 is a view illustrating a light emitting device package including the light emitting device of FIG.

이하에서는 첨부한 도면을 참조하여 실시 예에 따른 발광 소자 및 발광 소자 패키지에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
Hereinafter, a light emitting device and a light emitting device package according to embodiments will be described in detail with reference to the accompanying drawings. In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure may be formed "on" or "under" a substrate, each layer The terms " on "and " under " include both being formed" directly "or" indirectly " Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도 1은 일 실시 예에 따른 발광 소자를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 소자를 도시한 단면도이다.FIG. 1 is a plan view showing a light emitting device according to one embodiment, and FIG. 2 is a cross-sectional view illustrating a light emitting device cut along the line I-I 'of FIG.

도 1 및 도 2를 참조하면, 일 실시 예에 따른 발광 소자(100)는 기판(101), 전도성 반도체층(110), 발광 구조물(150), 마스크 패턴(104), 절연층(130), 투명 전극층(170), 투광층(160), 제1 및 제2 전극(181, 183)을 포함한다.1 and 2, a light emitting device 100 according to an embodiment includes a substrate 101, a conductive semiconductor layer 110, a light emitting structure 150, a mask pattern 104, an insulating layer 130, A transparent electrode layer 170, a light-transmitting layer 160, and first and second electrodes 181 and 183.

상기 기판(101)은 반도체 단결정, 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 상기 기판(101)은 예컨대 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3 중 적어도 하나를 이용할 수 있다. 상기 기판(101) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 기판(101)은 발광 소자를 지지하는 기능을 포함한다.The substrate 101 may be formed of a semiconductor single crystal, a material having excellent thermal conductivity, or may be a conductive substrate or an insulating substrate. At least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge and Ga 2 O 3 can be used for the substrate 101. A concavo-convex structure may be formed on the substrate 101, but the present invention is not limited thereto. The substrate 101 includes a function of supporting a light emitting element.

도면에는 도시되지 않았지만, 상기 기판(101)과 상기 전도성 반도체층(110) 사이에는 질화물 버퍼층(미도시), 및 언도프드(undoped) 반도체층(미도시) 중 적어도 한 층이 위치할 수 있다. 상기 버퍼층 및 상기 언도프드 반도체층은 III족-V족 원소의 화합물 반도체로 배치될 수 있으며, 상기 버퍼층은 상기 기판(101)과의 격자 상수의 차이를 줄이는 기능을 포함하고, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체일 수 있다.Although not shown in the figure, at least one layer of a nitride buffer layer (not shown) and an undoped semiconductor layer (not shown) may be disposed between the substrate 101 and the conductive semiconductor layer 110. The buffer layer and the undoped semiconductor layer may be disposed of a compound semiconductor of group III-V elements, and the buffer layer includes a function of reducing a difference in lattice constant with respect to the substrate 101, May be a GaN-based semiconductor that is not doped.

상기 전도성 반도체층(110)은 II족 내지 VI족 원소의 화합물 반도체로 배치될 수 있으며, 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나로 형성될 수 있다. 상기 전도성 반도체층(110)은 라드 형상의 제1 도전형 반도체층(151)을 형성하기 위한 층으로서, III족-V족 원소의 화합물 반도체 예컨대, GaN으로 형성될 수 있다. 상기 전도성 반도체층(110)은 단층 또는 복수의 층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전도성 반도체층(110)은 제1 농도의 제1 도전형 도펀트를 포함할 수 있으며, 상기 제1 도전형 도펀트는 n형 도펀트일 수 있고, 예컨대 Si, Ge, Sn, Se, Te와 같은 도펀트를 포함한다. 상기 전도성 반도체층(110)은 제1 도전형의 반도체층으로서, 발광 구조물(150)에 포함될 수 있으며, 이에 대해 한정하지는 않는다.The conductive semiconductor layer 110 may be formed of at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP . The conductive semiconductor layer 110 may be formed of a Group III-V element compound semiconductor such as GaN to form the rod-shaped first conductivity type semiconductor layer 151. The conductive semiconductor layer 110 may be a single layer or a plurality of layers, but the present invention is not limited thereto. The conductive semiconductor layer 110 may include a first conductive dopant of a first concentration and the first conductive dopant may be an n-type dopant. For example, the conductive semiconductor layer 110 may include a dopant such as Si, Ge, Sn, . The conductive semiconductor layer 110 is a first conductive semiconductor layer and may be included in the light emitting structure 150, but the present invention is not limited thereto.

상기 마스크 패턴(104)은 상기 전도성 반도체층(110) 상에 위치한다. 상기 마스크 패턴(104)은 복수의 홀을 포함한다. 상기 홀에는 라드 형상의 제1 도전형 반도체층(151)이 위치할 수 있다. 상기 마스크 패턴(104)은 절연 재질로 형성될 수 있으며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나로 형성될 수 있다. 상기 홀은 복수개가 서로 이격될 수 있으며, 예컨대 일정한 간격, 불규칙한 간격, 또는 랜덤한 간격으로 형성될 수 있다. 상기 홀은 탑뷰 형상이 원 형상, 타원 형상 또는 다각형 형상으로 형성될 수 있다. 상기 마스크 패턴(104)은 투광성 재질 또는 비 투광성 재질일 수 있으며, 이에 대해 한정하지는 않는다.The mask pattern 104 is located on the conductive semiconductor layer 110. The mask pattern 104 includes a plurality of holes. The hole-shaped first conductive semiconductor layer 151 may be located in the hole. The mask pattern 104 may be formed of an insulating material such as SiO 2 , SiO x , SiO x N y , Si 3 N 4 , and Al 2 O 3 . The plurality of holes may be spaced apart from each other, and may be formed at regular intervals, irregular intervals, or random intervals. The hole may be formed in a circular shape, an elliptical shape, or a polygonal shape as a top view shape. The mask pattern 104 may be a light-transmitting material or a non-light-transmitting material, but is not limited thereto.

상기 발광 구조물(150)은 상기 홀을 통해 노출된 상기 전도성 반도체층(110) 상에 위치할 수 있다. 상기 발광 구조물(150)은 제1 농도의 제1 도전형 반도체층(151), 활성층(153) 및 제2 도전형 반도체층(155)을 포함한다.The light emitting structure 150 may be positioned on the conductive semiconductor layer 110 exposed through the hole. The light emitting structure 150 includes a first conductivity type semiconductor layer 151, an active layer 153, and a second conductivity type semiconductor layer 155 having a first concentration.

도면에는 도시되지 않았지만, 상기 발광 구조물(150)은 상기 제1 농도의 제1 도전형 반도체층(151)과 상기 활성층(153) 사이에 반사 구조층(미도시)을 포함할 수 있다. 또한, 상기 발광 구조물(150)은 상기 활성층(153)과 상기 제2 도전형 반도체층(155) 사이에 반사 구조층(미도시)을 포함할 수 있다.Although not shown in the figure, the light emitting structure 150 may include a reflective structure layer (not shown) between the first conductivity type semiconductor layer 151 of the first concentration and the active layer 153. The light emitting structure 150 may include a reflective structure layer (not shown) between the active layer 153 and the second conductive semiconductor layer 155.

상기 제1 농도의 제1 도전형 반도체층(151)은 제1 농도의 제1 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. 예컨대 제1 농도의 상기 제1 도전형 반도체층(151)은 수직한 라드 형상을 갖는 GaN을 포함할 수 있다. 상기 GaN은 성장 조건에 따라 수직 방향(0001 방향), Facet 방향, 또는 수평 방향 중에서 선택적으로 성장될 수 있으며, 수직한 라드 형상으로 형성될 수 있다. The first conductivity type semiconductor layer 151 may be a compound semiconductor of a group III-V element doped with a first conductivity type dopant of a first concentration, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP. For example, the first conductivity type semiconductor layer 151 of the first concentration may include GaN having a vertical rod shape. The GaN may be selectively grown in the vertical direction (0001 direction), the Facet direction, or the horizontal direction depending on the growth conditions, and may be formed in a vertical rod shape.

상기 제1 농도의 제1 도전형 반도체층(151)은 제1 농도의 제1 도전형 도펀트를 포함하며, 에컨대 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함한다. 상기 제1 농도의 제1 도전형 반도체층(151)은 상기 전도성 반도체층(110)과 동일한 농도의 n형 도펀트를 포함할 수 있다. 상기 제1 농도의 제1 도전형 반도체층(151)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The first conductive semiconductor layer 151 may include an n-type dopant such as Si, Ge, Sn, Se, or Te. The first conductive semiconductor layer 151 may include a first conductive dopant of a first concentration. The first conductivity type semiconductor layer 151 may include an n-type dopant having the same concentration as that of the conductive semiconductor layer 110. The first conductivity type semiconductor layer 151 having the first concentration may be formed as a single layer or a multilayer, but the present invention is not limited thereto.

상기 제1 농도의 제1 도전형 반도체층(151)은 상기 전도성 반도체층(110)과 동일한 재질로 형성될 수 있으며, 예컨대 GaN으로 형성될 수 있다. 상기 제1 농도제1 도전형 반도체층(151)은 상기 전도성 반도체층(110)과 다른 재질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The first conductivity type semiconductor layer 151 of the first concentration may be formed of the same material as the conductive semiconductor layer 110, for example, GaN. The first concentration first conductivity type semiconductor layer 151 may be formed of a material different from that of the conductive semiconductor layer 110, but is not limited thereto.

상기 제1 농도의 제1 도전형 반도체층(151)은 사각 기둥 또는 육각 기둥 또는 다각 기둥 형상일 수 있으며, 이에 한정하지는 않는다. 상기 제1 농도의 제1 도전형 반도체층(151)은 하부 너비와 상부 너비가 동일할 수 있으며, 공정 조건에 따라 상부 너비가 하부 너비보다 좁게 되거나, 상부 너비가 하부 너비보다 넓게 형성할 수 있다. 이러한 라드 형상의 상/하부 너비가 다른 경우 라드들 사이의 간격에 의해 광 간섭이 줄어들 수 있는 효과가 있다.The first conductivity type semiconductor layer 151 of the first concentration may be a quadrangular column, a hexagonal column, or a polygonal column, but is not limited thereto. The first conductive semiconductor layer 151 may have the same bottom width and the same upper width, and the upper width may be narrower than the lower width or the upper width may be wider than the lower width depending on processing conditions . When the width of the top / bottom of the rod shape is different, the optical interference can be reduced due to the gap between the rods.

일 실시 예에 따른 발광 소자(100)는 라드 형상을 갖는 상기 제1 농도의 제1 도전형 반도체층(151)은 복수의 측면 및 상면을 포함하고, 상기 복수의 측면 및 상면이 상기 활성층(153)과 대면하므로, 상기 활성층(153)의 면적을 증대시켜 줄 수 있다. 따라서, 실시 예에 따른 발광 구조물(150)은 광 효율을 향상시킬 수 있다.The light emitting device 100 according to one embodiment includes a first conductivity type semiconductor layer 151 having a first conductivity type and a plurality of side surfaces and an upper surface, , The area of the active layer 153 can be increased. Accordingly, the light emitting structure 150 according to the embodiment can improve the light efficiency.

또한, 일 실시 예의 발광 소자(100)는 상기 전도성 반도체층(110) 상에 라드 형상을 갖는 상기 제1 농도의 제1 도전형 반도체층(151)이 배치되므로, 기판(101)으로부터 전달되는 결함 밀도를 줄여줄 수 있다. 이에 따라 활성층(153)의 결정 품질이 개선될 수 있다.In addition, since the first conductivity type semiconductor layer 151 having the first concentration is disposed on the conductive semiconductor layer 110, the light emitting device 100 of the embodiment has a defect, The density can be reduced. Whereby the crystal quality of the active layer 153 can be improved.

상기 발광 구조물(150)은 상기 전도성 반도체층(100)과 제1 농도의 상기 제1 도전형 반도체층(151) 사이에 제2 농도의 제1 도전형 반도체층(140)을 포함한다. 상기 제2 농도의 제1 도전형 반도체층(140)은 상기 마스크 패턴(104)으로부터 노출된 상기 전도성 반도체층(100) 상에 형성될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(140)은 제2 농도의 제1 도전형 도펀트를 포함할 수 있으며, 상기 제1 도전형 도펀트는 n형 도펀트일 수 있고, 예컨대 Si, Ge, Sn, Se, Te와 같은 도펀트를 포함한다. 상기 제2 농도의 제1 도전형 반도체층(140)은 상기 전도성 반도체층(110) 및 상기 제1 농도의 제1 도전형 반도체층(151)과 상이한 도핑 농도의 n형 도펀트를 포함한다. 예컨대 상기 제2 농도의 제1 도전형 반도체층(140)은 상기 전도성 반도체층(110) 및 상기 제1 농도의 제1 도전형 반도체층(151)보다 높은 도핑 농도를 갖는 제1 도전형 도펀트를 포함할 수 있다.The light emitting structure 150 includes a first conductivity type semiconductor layer 140 having a second concentration between the conductive semiconductor layer 100 and the first conductivity type semiconductor layer 151 at a first concentration. The first conductivity type semiconductor layer 140 having the second concentration may be formed on the conductive semiconductor layer 100 exposed from the mask pattern 104. The first conductivity type semiconductor layer 140 may include a first conductivity type dopant of a second concentration, and the first conductivity type dopant may be an n type dopant. For example, the first conductivity type semiconductor layer 140 may include Si, Ge, Sn , Se, and Te. The first conductivity type semiconductor layer 140 of the second concentration includes an n-type dopant of a doping concentration different from that of the conductive semiconductor layer 110 and the first conductivity type semiconductor layer 151 of the first concentration. For example, the first conductivity type semiconductor layer 140 having the second concentration may include a first conductive type dopant having a higher doping concentration than the conductive semiconductor layer 110 and the first conductivity type semiconductor layer 151 .

상기 제2 농도의 제1 도전형 반도체층(140)은 상기 마스크 패턴(104)의 복수의 홀 내에 위치할 수 있다. 예컨대 상기 제2 농도의 제1 도전형 반도체층(140)은 상기 복수의 홀 내에 형성되므로 상기 전도성 반도체층(110) 상에서 상기 마스크 패턴(104)과 나란하게 위치할 수 있다. 상기 제2 농도의 제1 도전형 반도체층(140)은 상기 마스크 패턴(104)의 복수의 홀 내벽면에 접촉될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(140)의 두께는 상기 마스크 패턴(104)의 두께 이하일 수 있고, 상기 복수의 홀 깊이 이하일 수 있으며, 이에 한정되는 것은 아니다.The first conductivity type semiconductor layer 140 having the second concentration may be located in a plurality of holes of the mask pattern 104. For example, since the first conductivity type semiconductor layer 140 having the second concentration is formed in the plurality of holes, the first conductivity type semiconductor layer 140 can be positioned on the conductive semiconductor layer 110 in parallel with the mask pattern 104. The first conductivity type semiconductor layer 140 of the second concentration may be in contact with a plurality of hole inner wall surfaces of the mask pattern 104. The thickness of the first conductivity type semiconductor layer 140 at the second concentration may be less than the thickness of the mask pattern 104 and may be less than or equal to the plurality of hole depths.

상기 제2 농도의 제1 도전형 반도체층(140)은 상기 제1 전극(181)을 형성하기 위해 상기 전도성 반도체층(110)을 노출시키는 메사 공정에서 도핑 농도에 따른 식각비율 차이에 따라 제거되어 상기 제2 농도의 제1 도전형 반도체층(140) 상에 위치한 상기 제1 농도의 제1 도전형 반도체층(151)이 동시에 제거되므로 제조 공정을 간소화할 수 있다.The first conductivity type semiconductor layer 140 having the second concentration is removed in accordance with the etching rate difference according to the doping concentration in the mesa process for exposing the conductive semiconductor layer 110 to form the first electrode 181 The first conductivity type semiconductor layer 151 located on the first conductivity type semiconductor layer 140 having the second concentration is removed at the same time, so that the manufacturing process can be simplified.

또한, 일 실시 예에 따른 발광 소자(100)는 습식 식각을 통해 제거되므로 건식 식각을 통해서 제거되는 일반적인 라드 형상의 상기 제1 농도의 제1 도전형 반도체층(151)의 플라즈마 데미지에 의한 불량을 방지할 수 있다.In addition, since the light emitting device 100 according to one embodiment is removed through wet etching, defects due to plasma damage of the first conductivity type semiconductor layer 151 of the first concentration, which is removed by dry etching, .

상기 활성층(153)은 상기 제1 농도의 제1 도전형 반도체층(151) 상에 위치하한다. 상기 활성층(153)은 상기 제1 농도의 제1 도전형 반도체층(151)을 감싸는 구조일 수 있다. 상기 활성층(153)은 상기 제1 농도의 제1 도전형 반도체층(151)의 복수의 측면 및 상면에 위치할 수 있다. 상기 활성층(153)은 복수의 측면 및 상면을 포함하고, 상기 활성층(153)의 복수의 측면 및 상면은 상기 제1 농도의 제1 도전형 반도체층(151)의 복수의 측면 및 상면에 각각 대면할 수 있다. 상기 활성층(153)의 표면적은 상기 제1 농도의 제1 도전형 반도체층(151)의 표면적보다 넓을 수 있다. 상기 활성층(153)은 상기 제1 농도의 제1 도전형 반도체층(151)과 상기 제2 도전형 반도체층(155) 사이에 위치할 수 있다. 상기 활성층(153)은 상기 제1 농도의 제1 도전형 반도체층(151)의 측면과 상기 제2 도전형 반도체층(155)의 측면 사이와, 상기 제1 농도의 제1 도전형 반도체층(151)의 상면과 상기 제2 도전형 반도체층(155)의 상면 사이에 각각 위치할 수 있다. The active layer 153 is positioned on the first conductivity type semiconductor layer 151 of the first concentration. The active layer 153 may be configured to surround the first conductivity type semiconductor layer 151 having the first concentration. The active layer 153 may be located on a plurality of side surfaces and an upper surface of the first conductivity type semiconductor layer 151 at the first concentration. The active layer 153 includes a plurality of side surfaces and an upper surface, and a plurality of side surfaces and an upper surface of the active layer 153 are formed on a plurality of side surfaces and an upper surface of the first conductivity- can do. The surface area of the active layer 153 may be wider than the surface area of the first conductivity type semiconductor layer 151 of the first concentration. The active layer 153 may be positioned between the first conductivity type semiconductor layer 151 and the second conductivity type semiconductor layer 155 at the first concentration. The active layer 153 is formed between the side surface of the first conductivity type semiconductor layer 151 at the first concentration and the side surface of the second conductivity type semiconductor layer 155 and the side surface of the first conductivity type semiconductor layer 155 at the first concentration 151 and the upper surface of the second conductive type semiconductor layer 155, respectively.

상기 활성층(153)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함한다. 상기 활성층(155)은 우물층과 장벽층의 주기를 포함한다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함하며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함할 수 있다. 상기 우물층/장벽층의 주기는 예컨대, InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/InAlGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어로 구현될 수 있다. 상기 우물층/장벽층의 주기는 2주기 이상으로 형성될 수 있으며, 상기 장벽층은 상기 우물층의 밴드 갭보다 넓은 밴드 갭을 가지는 반도체 물질로 형성될 수 있다. 상기 활성층(153)은 가시 광선부터 자외선까지의 파장 범위 내에서 선택적으로 발광할 수 있으며, 예컨대 가시광선의 피크 파장을 갖는 광 또는 청색 피크 파장의 광을 발광할 수 있으며, 이에 대해 한정하지는 않는다.The active layer 153 selectively includes a single quantum well, a multiple quantum well (MQW), a quantum wire structure, or a quantum dot structure. The active layer 155 includes a well layer and a barrier layer period. The well layer comprises a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x + y≤1), and wherein the barrier layer is In x Al y Ga 1 -xy N (0? x? 1, 0? y? 1, 0? x + y? 1). InGaN / InGaN, InGaN / InGaN, InAlGaN / InAlGaN, AlGaAs / GaAs, InGaAs / GaAs, InGaP / GaP, AlInGaP / InGaP, InP / GaAs, InGaN / InGaN, InGaN / InGaN, ≪ / RTI > The period of the well layer / barrier layer may be two or more cycles, and the barrier layer may be formed of a semiconductor material having a band gap wider than the band gap of the well layer. The active layer 153 may selectively emit light within a wavelength range from visible light to ultraviolet light, and may emit light having a peak wavelength of a visible light ray or light having a blue peak wavelength, but the present invention is not limited thereto.

도면에는 도시되지 않았지만, 상기 활성층(153)과 상기 제2 도전형 반도체층(155) 사이에는 전자 차단층(미도시)이 배치될 수 있다. 상기 전자 차단층은 GaN계 반도체로 형성될 수 있으며, 상기 활성층(153)의 밴드 갭 이상의 밴드 갭을 갖는 물질로 형성될 수 있다.Although not shown in the figure, an electron blocking layer (not shown) may be disposed between the active layer 153 and the second conductive semiconductor layer 155. The electron blocking layer may be formed of a GaN-based semiconductor and may have a bandgap equal to or greater than the bandgap of the active layer 153.

상기 제2 도전형 반도체층(155)은 상기 활성층(153) 상에 위치할 수 있다. 상기 제2 도전형 반도체층(155)은 상기 활성층(153)을 감싸는 구조일 수 있다. 상기 제2 도전형 반도체층(155)은 복수의 측면 및 상면을 포함하며, 상기 복수의 측면 및 상면은 상기 활성층(153)의 복수의 측면 및 상면과 대면할 수 있다. The second conductive semiconductor layer 155 may be located on the active layer 153. The second conductive semiconductor layer 155 may have a structure that covers the active layer 153. The second conductivity type semiconductor layer 155 may include a plurality of side surfaces and an upper surface, and the plurality of side surfaces and the upper surface may face the plurality of side surfaces and the upper surface of the active layer 153.

상기 제2 도전형 반도체층(155)은 제2 도전형 도펀트가 도핑될 수 있다. 상기 제2 도전형 반도체층(155)은, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP와 같은 화합물 반도체 중 적어도 하나로 이루어질 수 있다. 상기 제2 도전형 반도체층(155)이 p형 반도체층이고, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba을 포함할 수 있다. The second conductive semiconductor layer 155 may be doped with a second conductive dopant. The second conductive semiconductor layer 155 may include at least one of compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP and AlGaInP. The second conductive semiconductor layer 155 may be a p-type semiconductor layer, and the second conductive dopant may include Mg, Zn, Ca, Sr, and Ba as p-type dopants.

상기 발광 구조물(150)은 상기 전도성 반도체층(110) 상에 복수개가 서로 이격되므로, 개별 발광 셀(C1)로 기능할 수 있다.Since the plurality of light emitting structures 150 are spaced apart from each other on the conductive semiconductor layer 110, they may function as individual light emitting cells C1.

상기 절연층(130)은 상기 마스크 패턴(104) 상에 위치하고, 절연 재질일 수 있다. 상기 절연층(130)은 상기 발광 구조물(150)로부터 방출된 광(L1)을 외부로 추출되는 경로를 제공할 수 있다. 이는 상기 활성층(153)으로부터 방출된 광은 상기 절연층(130)으로 전달되고, 상기 절연층(130)은 상기 광(L1)을 외부로 방출하게 된다.The insulating layer 130 is disposed on the mask pattern 104 and may be an insulating material. The insulating layer 130 may provide a path for extracting the light L1 emitted from the light emitting structure 150 to the outside. The light emitted from the active layer 153 is transmitted to the insulating layer 130 and the insulating layer 130 emits the light L1 to the outside.

상기 투명 전극층(170)은 상기 발광 구조물(150) 상에 위치할 수 있다. 상기 투명 전극층(170)은 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. The transparent electrode layer 170 may be positioned on the light emitting structure 150. The transparent electrode layer 170 may be formed by laminating a single metal, a metal alloy, a metal oxide, or the like so as to efficiently inject holes.

예를 들어, 상기 투명 전극층(170)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있지만, 이러한 재료에 한정되는 않는다.For example, the transparent electrode layer 170 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (ZnO), indium gallium tin oxide (AZO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZON nitride, AGZO Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Ni, IrOx / Au, and Ni / IrOx / , Au, and Hf, but is not limited to such a material.

상기 투광층(160)은 상기 투명 전극층(170) 상에 위치할 수 있다. 상기 투광층(160)은 절연 재질 또는 전도성 재질을 포함할 수 있다. 상기 투광층(160)은 상기 발광 구조물(150)로부터 방출된 광(L1)을 외부로 추출되는 경로를 제공할 수 있다. 상기 투광층(160)은 라드 형상의 상기 발광 구조물(150) 사이에 위치하여 상면의 평탄화를 제공할 수 있다. The light-transmitting layer 160 may be disposed on the transparent electrode layer 170. The light-transmitting layer 160 may include an insulating material or a conductive material. The light-transmitting layer 160 may provide a path for extracting the light L1 emitted from the light emitting structure 150 to the outside. The light-transmitting layer 160 may be positioned between the light-emitting structures 150 of the rod shape to provide planarization of the upper surface.

상기 제1 전극(181)은 상기 전도성 반도체층(110) 상에 위치할 수 있고, 상기 전도성 반도체층(110)과 전기적으로 연결될 수 있다. 상기 제1 전극(181)은 상기 전도성 반도체층(110)의 상면의 외측 일부 영역에 배치될 수 있다. The first electrode 181 may be located on the conductive semiconductor layer 110 and may be electrically connected to the conductive semiconductor layer 110. The first electrode 181 may be disposed on a part of the upper surface of the conductive semiconductor layer 110.

상기 제2 전극(183)은 상기 투명 전극층(170) 상에 위치할 수 있다. 상기 제2 전극(183)은 상기 투광층(160) 상에 위치할 수 있다.The second electrode 183 may be positioned on the transparent electrode layer 170. The second electrode 183 may be positioned on the light-transmitting layer 160.

일 실시 예에 따른 발광 소자(100)는 상기 제1 농도의 제1 도전형 반도체층(151) 아래에 상기 제2 농도의 제1 도전형 반도체층(140)이 형성되어 상기 제1 전극(181) 형성을 위한 메사 공정에서 상기 제2 농도의 제1 도전형 반도체층(140)의 에칭 공정으로 상기 제1 농도의 제1 도전형 반도체층(151)이 동시에 제거되므로 제조 공정을 간소화할 수 있다.The light emitting device 100 according to an exemplary embodiment may include the first conductivity type semiconductor layer 140 formed at the second concentration below the first conductivity type semiconductor layer 151 at the first concentration, The first conductivity type semiconductor layer 151 of the first concentration is simultaneously removed by the etching process of the first conductivity type semiconductor layer 140 at the second concentration in the mesa process for forming the first conductivity type semiconductor layer 140. Thus, .

또한, 일 실시 예에 따른 발광 소자(100)는 습식 식각을 통해 제거되므로 건식 식각을 통해서 제거되는 일반적인 라드 형상의 상기 제1 농도의 제1 도전형 반도체층의 플라즈마 데미지에 의한 불량을 방지할 수 있다.In addition, since the light emitting device 100 according to one embodiment is removed through wet etching, defects due to plasma damage of the first conductivity type semiconductor layer of the first conductivity type, which is removed by dry etching, can be prevented have.

도 3 내지 도 8은 일 실시 예에 따른 발광 소자의 제조 방법을 도시한 도면이다.3 to 8 are views illustrating a method of manufacturing a light emitting device according to an embodiment.

도 3을 참조하면, 기판(101) 상에 전도성 반도체층(110) 및 마스크 패턴(104)이 형성된다. 여기서, 상기 기판(101)은 절연성 또는 전도성 기판일 수 있다. 상기 기판(101)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. Referring to FIG. 3, a conductive semiconductor layer 110 and a mask pattern 104 are formed on a substrate 101. Here, the substrate 101 may be an insulating or conductive substrate. The substrate 101 may be formed of at least one of, for example, a sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP and Ge.

상기 전도성 반도체층(110)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxial), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxial) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.The conductive semiconductor layer 110 may be formed using a metal organic chemical vapor deposition (MOCVD) method, a chemical vapor deposition (CVD) method, a plasma enhanced chemical vapor deposition (PECVD) method, MBE (Molecular Beam Epitaxial), HVPE (Hydride Vapor Phase Epitaxial), and the like. However, the present invention is not limited thereto.

상기 전도성 반도체층(110)은 상기 기판(101) 상에 II족 내지 VI족 원소의 화합물 반도체로 형성될 수 있으며, 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나로 형성될 수 있다. 상기 전도성 반도체층(110)과 상기 기판(101) 사이에는 미도시된 버퍼층 및 언도프드 반도체층 중 적어도 하나가 형성될 수 있다.AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, AlGaAs, GaAs, , GaAsP, and AlGaInP. At least one of a buffer layer and an undoped semiconductor layer (not shown) may be formed between the conductive semiconductor layer 110 and the substrate 101.

상기 마스크 패턴(104)은 상기 전도성 반도체층(110) 상에 형성되고, 복수의 홀(105)을 포함한다. 상기 마스크 패턴(104)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나의 재질로 증착되며, 상기 복수의 홀(105)은 포토리소그라피(photolithography) 공정에 의해 소정의 영역에 형성될 수 있다. 상기 마스크 패턴(104)은 기판(101)으로부터 전달되는 결함 밀도를 줄여줄 수 있다. The mask pattern 104 is formed on the conductive semiconductor layer 110 and includes a plurality of holes 105. The mask pattern 104 may include SiO 2 , SiO x , SiO x N y , Si 3 N 4 , and Al 2 O 3 , and the plurality of holes 105 may be formed in a predetermined region by a photolithography process. The mask pattern 104 may reduce the defect density transmitted from the substrate 101.

도 4를 참조하면, 복수의 홀(105)에 의해 노출된 상기 전도성 반도체층(110) 상에 제1 농도의 제1 도전형 반도체층(151) 및 제2 농도의 제2 도전형 반도체층(140)이 성장될 수 있다.4, a first conductive semiconductor layer 151 having a first concentration and a second conductive semiconductor layer (second conductive semiconductor layer having a second concentration) (not shown) are formed on the conductive semiconductor layer 110 exposed by the plurality of holes 105 140 can be grown.

상기 제1 농도의 제1 도전형 반도체층(151)은 라드 형상으로 수직 성장 모드로 성장될 수 있다. 상기 전도성 반도체층(110), 제1 농도의 제1 도전형 반도체층(151) 및 제2 농도의 제2 도전형 반도체층(140)은 n형 도펀트를 포함할 수 있다. 상기 제1 농도의 제1 도전형 반도체층(151)은 수직 성장을 위해 GaN 재질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 라드 형상은 다각 기둥 형상 예컨대, 삼각 기둥, 육각 기둥 또는 12각 기둥이거나, 원 기둥 또는 다른 기둥 형상일 수 있다.The first conductivity type semiconductor layer 151 of the first concentration may be grown in a vertical growth mode in a rod shape. The conductive semiconductor layer 110, the first conductivity-type semiconductor layer 151, and the second conductivity-type semiconductor layer 140 may include an n-type dopant. The first conductivity type semiconductor layer 151 of the first concentration may be formed of GaN for vertical growth, but the present invention is not limited thereto. The rod shape may be a polygonal columnar shape, for example, a triangular column, a hexagonal column or a twelve column, or a circular column or other columnar shape.

상기 제1 농도의 제1 도전형 반도체층(151) 및 제2 농도의 제1 도전형 반도체층(140)은 상기 전도성 반도체층(110)과 동일한 재질 또는 다른 재질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The first conductivity type semiconductor layer 151 and the first conductivity type semiconductor layer 140 having the second concentration may be formed of the same material or different materials as the conductive semiconductor layer 110, It is not limited.

상기 제2 농도의 제1 도전형 반도체층(140)은 상기 제1 농도의 제1 도전형 반도체층(151) 아래에 형성될 수 있다. 즉, 상기 제2 농도의 제1 도전형 반도체층(140)은 상기 전도성 반도체층(110)과 상기 제1 농도의 제1 도전형 반도체층(151) 사이에 형성될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(140)은 상기 복수의 홀(105) 내에 형성될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(140)의 두께는 상기 복수의 홀(105)의 깊이 이하일 수 있다.The first conductivity type semiconductor layer 140 having the second concentration may be formed below the first conductivity type semiconductor layer 151 having the first concentration. That is, the first conductivity type semiconductor layer 140 of the second concentration may be formed between the conductive semiconductor layer 110 and the first conductivity type semiconductor layer 151 of the first concentration. The first conductivity type semiconductor layer 140 of the second concentration may be formed in the plurality of holes 105. The thickness of the first conductivity type semiconductor layer 140 at the second concentration may be less than or equal to the depth of the plurality of holes 105.

도 5를 참조하면, 상기 제1 농도의 제1 도전형 반도체층(151)의 표면에는 활성층(153) 및 제2 도전형 반도체층(155)이 성장되어 발광 구조물(150)이 형성될 수 있다.5, the active layer 153 and the second conductivity type semiconductor layer 155 may be grown on the surface of the first conductivity type semiconductor layer 151 of the first concentration to form the light emitting structure 150 .

도면에는 도시되지 않았지만, 발광 구조물(150)은 반사층(미도시)을 더 포함할 수 있고, 상기 반사층의 위치는 특별히 한정되지 않는다. 상기 반사층은 굴절률 차이를 갖는 복수의 층으로 구성될 수 있고, 예컨대 분산형 브래그 반사(Distributed Bragg Reflector: DBR) 구조일 수 있다.Although not shown in the figure, the light emitting structure 150 may further include a reflective layer (not shown), and the position of the reflective layer is not particularly limited. The reflective layer may be composed of a plurality of layers having a refractive index difference, for example, a distributed Bragg reflector (DBR) structure.

상기 활성층(153)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함한다. 상기 활성층(153)은 우물층과 장벽층의 주기를 포함한다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함하며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함할 수 있다. 상기 우물층/장벽층의 주기는 예컨대, InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/InAlGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어로 구현될 수 있다. 상기 우물층/장벽층의 주기는 2주기 이상으로 형성될 수 있으며, 상기 장벽층은 상기 우물층의 밴드 갭보다 넓은 밴드 갭을 가지는 반도체 물질로 형성될 수 있다. 상기 활성층(153)은 가시 광선부터 자외선까지의 파장 범위 내에서 선택적으로 발광할 수 있으며, 예컨대 가시광선의 피크 파장을 갖는 광 또는 청색 피크 파장의 광을 발광할 수 있으며, 이에 대해 한정하지는 않는다.The active layer 153 selectively includes a single quantum well, a multiple quantum well (MQW), a quantum wire structure, or a quantum dot structure. The active layer 153 includes a well layer and a barrier layer period. The well layer comprises a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x + y≤1), and wherein the barrier layer is In x Al y Ga 1 -xy N (0? x? 1, 0? y? 1, 0? x + y? 1). InGaN / InGaN, InGaN / InGaN, InAlGaN / InAlGaN, AlGaAs / GaAs, InGaAs / GaAs, InGaP / GaP, AlInGaP / InGaP, InP / GaAs, InGaN / InGaN, InGaN / InGaN, ≪ / RTI > The period of the well layer / barrier layer may be two or more cycles, and the barrier layer may be formed of a semiconductor material having a band gap wider than the band gap of the well layer. The active layer 153 may selectively emit light within a wavelength range from visible light to ultraviolet light, and may emit light having a peak wavelength of a visible light ray or light having a blue peak wavelength, but the present invention is not limited thereto.

상기 제2 도전형 반도체층(155)은 상기 활성층(153) 상에 형성될 수 있다. 상기 제2 도전형 반도체층(155)은 p형 도펀트가 도핑된 p형 반도체층을 포함한다. 예컨대 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductive semiconductor layer 155 may be formed on the active layer 153. The second conductive semiconductor layer 155 includes a p-type semiconductor layer doped with a p-type dopant. For example, the p-type dopant may include Mg, Zn, Ca, Sr, Ba, and the like.

도 6 및 도 7을 참조하면, 발광 구조물(150) 상에 보호층(190)이 형성될 수 있다. 상기 보호층(190)은 전도성 반도체층(110) 일부를 노출시키는 메사 공정을 위해 메사 영역(EA)을 노출시킬 수 있다. Referring to FIGS. 6 and 7, a protective layer 190 may be formed on the light emitting structure 150. The passivation layer 190 may expose the mesa region EA for a mesa process exposing a portion of the conductive semiconductor layer 110.

제1 식각 공정으로 상기 메사 영역(EA)에 노출된 마스크 패턴(104)이 식각될 수 있다. The mask pattern 104 exposed in the mesa region EA can be etched by the first etching process.

상기 제1 식각 공정에 의해 상기 메사 영역(EA)의 상기 제2 농도의 제1 도전형 반도체층(140)이 외부에 노출될 수 있다.The first conductivity type semiconductor layer 140 having the second concentration in the mesa region EA may be exposed to the outside by the first etching process.

제2 식각 공정으로 상기 메사 영역(EA)에 노출된 상기 제2 농도의 제1 도전형 반도체층(140)이 식각될 수 있다. 여기서, 상기 제2 식각 공정은 제1 농도의 제1 도전형 반도체층(151), 활성층(153) 및 제2 도전형 반도체층(155)과 상이한 식각비를 갖는 식각액에 의해 상기 제1 농도의 제1 도전형 반도체층(151)보다 높은 농도의 제2 농도의 제1 도전형 반도체층(140)이 제거될 수 있다. 일 실시 예에 따른 발광 구조물(150)은 상기 제2 식각 공정에 의해 상기 제2 농도의 제1 도전형 반도체층(140)이 식각됨과 동시에 모두 제거될 수 있다.The first conductivity type semiconductor layer 140 of the second concentration exposed in the mesa region EA may be etched by the second etching process. Here, the second etching process may be performed by etching the first conductivity type semiconductor layer 151, the active layer 153, and the second conductivity type semiconductor layer 155 with an etchant having a different etch rate than the first concentration of the first conductivity type semiconductor layer 151, The first conductivity type semiconductor layer 140 having the second concentration higher than that of the first conductivity type semiconductor layer 151 can be removed. The first conductive semiconductor layer 140 may be etched and removed simultaneously with the second concentration by the second etching process.

도 8을 참조하면, 라드 형상의 발광 구조물(150) 사이에 절연층(130)이 형성되고, 상기 발광 구조물(150)을 덮는 투명 전극층(170)이 형성될 수 있다. 상기 발광 구조물(150) 사이의 상기 투명 전극층(170) 상에는 투광층(160)이 형성될 수 있다.Referring to FIG. 8, an insulating layer 130 may be formed between the rod-shaped light-emitting structures 150 and a transparent electrode layer 170 may be formed to cover the light-emitting structure 150. A light-transmitting layer 160 may be formed on the transparent electrode layer 170 between the light-emitting structures 150.

상기 절연층(130)은 절연 물질일 수 있고, 스퍼터링 또는 증착 방식으로 형성될 수 있다. 상기 절연층(130)은 상기 발광 구조물(150)로부터 방출된 광을 방출하는 경로로 제공될 수 있다.The insulating layer 130 may be an insulating material, and may be formed by sputtering or vapor deposition. The insulating layer 130 may be provided as a path for emitting light emitted from the light emitting structure 150.

상기 투명 전극층(170)은 상기 절연층(130) 및 상기 발광 구조물(150) 상에 형성될 수 있고, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있지만, 이러한 재료에 한정되는 않는다.The transparent electrode layer 170 may be formed on the insulating layer 130 and the light emitting structure 150 and may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO) (indium aluminum zinc oxide), IGZO (indium gallium zinc oxide), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON Ag, ZnO, IGZO, ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, Ag, Ni, Cr, Ti , At least one of Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au and Hf.

상기 투광층(160)은 상기 투명 전극층(170) 상에 위치할 수 있다. 상기 투광층(160)은 절연 재질 또는 전도성 재질을 포함할 수 있다. 상기 투광층(160)은 상기 발광 구조물(150)로부터 방출된 광(L1)을 외부로 추출되는 경로를 제공할 수 있다. 상기 투광층(160)은 라드 형상의 상기 발광 구조물(150) 사이에 위치하여 상면의 평탄화를 제공할 수 있다. The light-transmitting layer 160 may be disposed on the transparent electrode layer 170. The light-transmitting layer 160 may include an insulating material or a conductive material. The light-transmitting layer 160 may provide a path for extracting the light L1 emitted from the light emitting structure 150 to the outside. The light-transmitting layer 160 may be positioned between the light-emitting structures 150 of the rod shape to provide planarization of the upper surface.

상기 제1 전극(181)은 상기 전도성 반도체층(110) 상에 위치할 수 있고, 상기 전도성 반도체층(110)과 전기적으로 연결될 수 있다. 상기 제1 전극(181)은 상기 전도성 반도체층(110)의 상면의 외측 일부 영역에 배치될 수 있다. The first electrode 181 may be located on the conductive semiconductor layer 110 and may be electrically connected to the conductive semiconductor layer 110. The first electrode 181 may be disposed on a part of the upper surface of the conductive semiconductor layer 110.

상기 제2 전극(183)은 상기 투명 전극층(170) 상에 위치할 수 있다. 상기 제2 전극(183)은 상기 투광층(160) 상에 위치할 수 있다.The second electrode 183 may be positioned on the transparent electrode layer 170. The second electrode 183 may be positioned on the light-transmitting layer 160.

일 실시 예에 따른 발광 소자(100)는 상기 제1 농도의 제1 도전형 반도체층(151) 아래에 상기 제2 농도의 제1 도전형 반도체층(140)이 형성되어 상기 제1 전극(181) 형성을 위한 메사 공정에서 상기 제1 농도의 제1 도전형 반도체층(151)보다 높은 도핑 농도를 갖는 상기 제2 농도의 제1 도전형 반도체층(140)의 에칭 공정에서 상기 제1 농도의 제1 도전형 반도체층(151), 활성층(153) 및 제2 도전형 반도체층(155)이 동시에 제거되므로 제조 공정을 간소화할 수 있다.The light emitting device 100 according to an exemplary embodiment may include the first conductivity type semiconductor layer 140 formed at the second concentration below the first conductivity type semiconductor layer 151 at the first concentration, In the etching process of the first conductivity type semiconductor layer 140 of the second concentration having a higher doping concentration than that of the first conductivity type semiconductor layer 151 in the mesa process for forming the first conductivity type semiconductor layer 151, The first conductivity type semiconductor layer 151, the active layer 153, and the second conductivity type semiconductor layer 155 are simultaneously removed, so that the manufacturing process can be simplified.

또한, 일 실시 예에 따른 발광 소자(100)는 습식 식각을 통해 제거되므로 건식 식각을 통해서 제거되는 일반적인 라드 형상의 상기 제1 농도의 제1 도전형 반도체층의 플라즈마 데미지에 의한 불량을 방지할 수 있다.In addition, since the light emitting device 100 according to one embodiment is removed through wet etching, defects due to plasma damage of the first conductivity type semiconductor layer of the first conductivity type, which is removed by dry etching, can be prevented have.

도 9는 다른 실시 예에 따른 발광 소자를 도시한 단면도이다.9 is a cross-sectional view illustrating a light emitting device according to another embodiment.

다른 실시 예는 도 1 내지 도 8의 일 실시 예의 기술적 특징을 채용할 수 있다.Other embodiments may employ the technical features of one embodiment of Figs. 1-8.

도 9를 참조하면, 다른 실시 예의 발광 소자(200)는 제2 농도의 제1 도전형 반도체층(240)을 제외한 구성은 도 2의 일 실시 예에 따른 발광 소자(100)와 동일하므로 동일한 부호를 병기하고 상세한 설명은 생략하기로 하며, 다른 실시 예의 주된 특징 위주로 기술하기로 한다.9, except for the first conductivity type semiconductor layer 240 having the second concentration, the light emitting device 200 of the other embodiment is the same as the light emitting device 100 according to the embodiment of FIG. 2, And a detailed description thereof will be omitted, and the main features of the other embodiments will be described.

상기 제2 농도의 제1 도전형 반도체층(240)은 상기 전도성 반도체층(110) 상에 형성될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(240)은 상기 전도성 반도체층(110)과 제1 농도의 제1 도전형 반도체층(151) 사이에 위치할 수 있다. 상기 제2 농도의 제1 도전형 반도체층(240)은 마스크 패턴(104)으로부터 노출될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(240)은 제2 농도의 제1 도전형 도펀트를 포함할 수 있으며, 상기 제1 도전형 도펀트는 n형 도펀트일 수 있고, 예컨대 Si, Ge, Sn, Se, Te와 같은 도펀트를 포함한다. 상기 제2 농도의 제2 도전형 반도체층(240)은 상기 전도성 반도체층(110) 및 상기 제1 농도의 제1 도전형 반도체층(151)과 상이한 도핑 농도의 n형 도펀트를 포함한다. 예컨대 상기 제2 농도의 제1 도전형 반도체층(240)은 상기 전도성 반도체층(110) 및 상기 제1 농도의 제1 도전형 반도체층(151)보다 높은 도핑 농도를 갖는 제1 도전형 도펀트를 포함할 수 있다.The first conductivity type semiconductor layer 240 having the second concentration may be formed on the conductive semiconductor layer 110. The first conductivity type semiconductor layer 240 may be positioned between the conductive semiconductor layer 110 and the first conductivity type semiconductor layer 151 at a first concentration. The first conductivity type semiconductor layer 240 having the second concentration may be exposed from the mask pattern 104. The first conductivity type semiconductor layer 240 may include a first conductivity type dopant of a second concentration, the first conductivity type dopant may be an n-type dopant, and may include, for example, Si, Ge, Sn , Se, and Te. The second conductivity type semiconductor layer 240 of the second concentration includes an n-type dopant of a doping concentration different from that of the conductive semiconductor layer 110 and the first conductivity type semiconductor layer 151 of the first concentration. For example, the first conductivity type semiconductor layer 240 having the second concentration may include a first conductivity type dopant having a higher doping concentration than the conductive semiconductor layer 110 and the first conductivity type semiconductor layer 151 .

상기 제2 농도의 제1 도전형 반도체층(240)은 상기 마스크 패턴(104)의 아래에 위치할 수 있다. 상기 제2 농도의 제1 도전형 반도체층(240)의 상면은 상기 마스크 패턴(104)의 하면과 접촉될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(240)의 하면은 상기 전도성 반도체층(110)의 상면과 접촉될 수 있다.The first conductivity type semiconductor layer 240 having the second concentration may be located under the mask pattern 104. The upper surface of the first conductivity type semiconductor layer 240 having the second concentration may be in contact with the lower surface of the mask pattern 104. The lower surface of the first conductivity type semiconductor layer 240 of the second concentration may be in contact with the upper surface of the conductive semiconductor layer 110.

상기 제2 농도의 제1 도전형 반도체층(240)은 상기 제1 전극(181)을 형성하기 위해 상기 전도성 반도체층(110)을 노출시키는 메사 공정에서 도핑 농도에 따른 식각비 차이에 따라 제거되어 상기 제2 농도의 제1 도전형 반도체층(240) 상에 위치한 상기 제1 농도의 제1 도전형 반도체층(151), 활성층(153) 및 제2 도전형 반도체층(155)이 동시에 제거되므로 제조 공정을 간소화할 수 있다.The first conductivity type semiconductor layer 240 having the second concentration is removed in accordance with a difference in etching rate depending on the doping concentration in the mesa process for exposing the conductive semiconductor layer 110 to form the first electrode 181 The first conductivity type semiconductor layer 151, the active layer 153, and the second conductivity type semiconductor layer 155 of the first concentration, which are located on the first conductivity type semiconductor layer 240 of the second concentration, are simultaneously removed The manufacturing process can be simplified.

또한, 다른 실시 예에 따른 발광 소자(200)는 습식 식각을 통해 제거되므로 건식 식각을 통해서 제거되는 일반적인 라드 형상의 상기 제1 농도의 제1 도전형 반도체층의 플라즈마 데미지(plasma damage)에 의한 불량을 방지할 수 있다.In addition, since the light emitting device 200 according to another embodiment of the present invention is removed through wet etching, the first conductivity type semiconductor layer of the first conductivity type, which is removed by dry etching, Can be prevented.

도 10 내지 도 15는 다른 실시 예에 따른 발광 소자의 제조 방법을 도시한 도면이다.10 to 15 are views showing a method of manufacturing a light emitting device according to another embodiment.

다른 실시 예는 도 3 내지 도 8의 일 실시 예의 기술적 특징을 채용할 수 있다.Other embodiments may employ the technical features of one embodiment of Figs. 3-8.

도 10 내지 도 15를 참조하면, 다른 실시 예의 발광 소자(200)의 제조 방법은 제2 농도의 제1 도전형 반도체층(240)을 제외한 구성이 도 3 내지 도 8의 일 실시 예에 따른 발광 소자(100)의 제조 방법과 동일하므로 동일한 부호를 병기하고 상세한 설명은 생략하기로 하며, 다른 실시 예의 주된 특징 위주로 기술하기로 한다.10 to 15, the manufacturing method of the light emitting device 200 according to another embodiment is similar to that of the first embodiment except that the structure except for the first conductivity type semiconductor layer 240 having the second concentration is a light emitting The same reference numerals are given to the same elements as in the method of manufacturing the element 100, detailed description thereof will be omitted, and main features of other embodiments will be described.

도 10을 참조하면, 기판(101) 상에 전도성 반도체층(110), 제2 농도의 제1 도전형 반도체층(240) 및 마스크 패턴(104)이 형성될 수 있다.Referring to FIG. 10, a conductive semiconductor layer 110, a first conductivity type semiconductor layer 240 having a second concentration, and a mask pattern 104 may be formed on a substrate 101.

상기 제2 농도의 제1 도전형 반도체층(240)은 상기 전도성 반도체층(110)과 상이한 농도를 갖는 제1 도전형 도펀트를 포함한다. 상기 제2 농도의 제1 도전형 반도체층(240)은 상기 전도성 반도체층(110)보다 높은 도핑 농도를 포함한다.The first conductivity type semiconductor layer 240 of the second concentration includes a first conductivity type dopant having a concentration different from that of the conductive semiconductor layer 110. The first conductivity type semiconductor layer 240 has a higher doping concentration than the conductive semiconductor layer 110.

상기 마스크 패턴(104)은 상기 제2 농도의 제1 도전형 반도체층(240) 상에 형성되고, 복수의 홀(105)을 포함한다. 상기 마스크 패턴(104)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나의 재질로 증착되며, 상기 복수의 홀(105)은 포토리소그라피(photolithography) 공정에 의해 소정의 영역에 형성될 수 있다. 상기 제2 농도의 제1 도전형 반도체층(240)은 상기 복수의 홀(105)을 통해서 외부에 노출될 수 있다. The mask pattern 104 is formed on the first conductivity type semiconductor layer 240 of the second concentration and includes a plurality of holes 105. The mask pattern 104 may include SiO 2 , SiO x , SiO x N y , Si 3 N 4 , and Al 2 O 3 , and the plurality of holes 105 may be formed in a predetermined region by a photolithography process. The first conductivity type semiconductor layer 240 having the second concentration may be exposed to the outside through the plurality of holes 105.

도 11을 참조하면, 복수의 홀(105)에 의해 노출된 상기 제2 농도의 제1 도전형 반도체층(240) 상에 제1 농도의 제1 도전형 반도체층(151)이 성장될 수 있다.Referring to FIG. 11, a first conductivity type semiconductor layer 151 of a first concentration may be grown on the first conductivity type semiconductor layer 240 of the second concentration exposed by the plurality of holes 105 .

상기 제1 농도의 제1 도전형 반도체층(151)은 라드 형상으로 수직 성장 모드로 성장될 수 있다.The first conductivity type semiconductor layer 151 of the first concentration may be grown in a vertical growth mode in a rod shape.

도 12를 참조하면, 상기 제1 농도의 제1 도전형 반도체층(151)의 표면에는 활성층(153) 및 제2 도전형 반도체층(155)이 성장되어 발광 구조물(150)이 형성될 수 있다.12, the active layer 153 and the second conductivity type semiconductor layer 155 may be grown on the surface of the first conductivity type semiconductor layer 151 of the first concentration to form the light emitting structure 150 .

도 13 및 도 14를 참조하면, 발광 구조물(150) 상에 보호층(190)이 형성될 수 있다. 상기 보호층(190)은 전도성 반도체층(110) 일부를 노출시키는 메사 공정을 위해 메사 영역(EA)을 노출시킬 수 있다. Referring to FIGS. 13 and 14, a protective layer 190 may be formed on the light emitting structure 150. The passivation layer 190 may expose the mesa region EA for a mesa process exposing a portion of the conductive semiconductor layer 110.

제1 식각 공정으로 상기 메사 영역(EA)에 노출된 마스크 패턴(104)이 식각될 수 있다.The mask pattern 104 exposed in the mesa region EA can be etched by the first etching process.

상기 제1 식각 공정에 의해 상기 메사 영역(EA)의 상기 제2 농도의 제1 도전형 반도체층(240)이 외부에 노출될 수 있다.The first conductivity type semiconductor layer 240 of the second concentration in the mesa region EA may be exposed to the outside by the first etching process.

제2 식각 공정으로 상기 메사 영역(EA)에 노출된 상기 제2 농도의 제1 도전형 반도체층(240)이 식각될 수 있다. 여기서, 상기 제2 식각 공정은 제1 농도의 제1 도전형 반도체층(151), 활성층(153) 및 제2 도전형 반도체층(155)과 상이한 식각비를 갖는 식각액에 의해 상기 제1 농도의 제1 도전형 반도체층(151)보다 높은 농도의 제2 농도의 제1 도전형 반도체층(240)이 제거될 수 있다. 다른 실시 예에 따른 발광 구조물(150)은 상기 제2 식각 공정에 의해 상기 제2 농도의 제1 도전형 반도체층(240)이 식각됨과 동시에 모두 제거될 수 있다.The first conductivity type semiconductor layer 240 of the second concentration exposed in the mesa region EA may be etched by the second etching process. Here, the second etching process may be performed by etching the first conductivity type semiconductor layer 151, the active layer 153, and the second conductivity type semiconductor layer 155 with an etchant having a different etch rate than the first concentration of the first conductivity type semiconductor layer 151, The first conductivity type semiconductor layer 240 having the second concentration higher than that of the first conductivity type semiconductor layer 151 can be removed. In the light emitting structure 150 according to another embodiment, the first conductivity type semiconductor layer 240 of the second concentration may be etched and removed at the same time by the second etching process.

도 15를 참조하면, 라드 형상의 발광 구조물(150) 사이에 절연층(130)이 형성되고, 상기 발광 구조물(150)을 덮는 투명 전극층(170)이 형성될 수 있다. 상기 발광 구조물(150) 사이의 상기 투명 전극층(170) 상에는 투광층(160)이 형성될 수 있다.Referring to FIG. 15, an insulating layer 130 may be formed between the rod-shaped light-emitting structures 150 and a transparent electrode layer 170 may be formed to cover the light-emitting structure 150. A light-transmitting layer 160 may be formed on the transparent electrode layer 170 between the light-emitting structures 150.

상기 제1 전극(181)은 상기 전도성 반도체층(110) 상에 위치할 수 있고, 상기 전도성 반도체층(110)과 전기적으로 연결될 수 있다. 상기 제1 전극(181)은 상기 전도성 반도체층(110)의 상면의 외측 일부 영역에 배치될 수 있다. The first electrode 181 may be located on the conductive semiconductor layer 110 and may be electrically connected to the conductive semiconductor layer 110. The first electrode 181 may be disposed on a part of the upper surface of the conductive semiconductor layer 110.

상기 제2 전극(183)은 상기 투명 전극층(170) 상에 위치할 수 있다. 상기 제2 전극(183)은 상기 투광층(160) 상에 위치할 수 있다.The second electrode 183 may be positioned on the transparent electrode layer 170. The second electrode 183 may be positioned on the light-transmitting layer 160.

다른 실시 예에 따른 발광 소자(200)는 상기 마스크 패턴(104)과 상기 전도성 반도체층(110) 사이에 상기 제2 농도의 제1 도전형 반도체층(240)이 형성되어 메사 공정을 간소화할 수 있다. 즉, 다른 실시예에 따른 발광 소자(200)는 상기 제1 농도의 제1 도전형 반도체층(151)보다 높은 도핑 농도를 갖는 상기 제2 농도의 제1 도전형 반도체층(240)이 식각비 차이에 의한 에칭 공정으로 제거됨과 동시에 상기 제2 농도의 제1 도전형 반도체층(240) 상에 위치한 상기 제1 농도의 제1 도전형 반도체층(151), 활성층(153) 및 제2 도전형 반도체층(155)이 제거되므로 제조 공정을 간소화할 수 있다.In the light emitting device 200 according to another embodiment, the first conductivity type semiconductor layer 240 having the second concentration is formed between the mask pattern 104 and the conductive semiconductor layer 110 to simplify the mesa process have. That is, in the light emitting device 200 according to another embodiment, the first conductivity type semiconductor layer 240 having the second concentration, which has a higher doping concentration than the first conductivity type semiconductor layer 151, The first conductivity type semiconductor layer 151, the active layer 153, and the second conductivity type semiconductor layer 140, which are located on the first conductivity type semiconductor layer 240 at the second concentration, Since the semiconductor layer 155 is removed, the manufacturing process can be simplified.

또한, 다른 실시 예에 따른 발광 소자(200)는 습식 식각을 통해 제거되므로 건식 식각을 통해서 제거되는 일반적인 라드 형상의 상기 제1 농도의 제1 도전형 반도체층의 플라즈마 데미지에 의한 불량을 방지할 수 있다.In addition, since the light emitting device 200 according to another embodiment is removed through wet etching, defects due to plasma damage of the first conductivity type semiconductor layer of the first conductivity type, which is removed by dry etching, can be prevented have.

도 16은 도 1의 발광 소자를 포함하는 발광 소자 패키지를 도시한 도면이다. 16 is a view illustrating a light emitting device package including the light emitting device of FIG.

도 16을 참조하면, 발광 소자 패키지(300)는 몸체(321), 제1 리드전극(311), 제2 리드전극(313), 발광 소자(100) 및 몰딩부(331)를 포함한다.Referring to FIG. 16, the light emitting device package 300 includes a body 321, a first lead electrode 311, a second lead electrode 313, a light emitting device 100, and a molding portion 331.

상기 제1 및 제2 리드전극(311, 313)은 상기 몸체(321)와 결합될 수 있고, 상기 발광 소자(100)와 전기적으로 연결될 수 있다. 상기 몰딩부(331)는 외부에 노출된 상기 발광 소자(100) 상에 위치할 수 있다.The first and second lead electrodes 311 and 313 may be coupled to the body 321 and may be electrically connected to the light emitting device 100. The molding part 331 may be positioned on the light emitting device 100 exposed to the outside.

상기 몸체(321)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(321)는 위에서 볼 때 내부에 캐비티(cavity, 325)를 포함한다. 여기서, 상기 캐비티(325)는 상기 캐비티(325)의 바닥면을 기준으로 경사진 측면을 포함할 수 있다. The body 321 may be formed of a silicon material, a synthetic resin material, or a metal material. The body 321 includes a cavity 325 therein when viewed from above. Here, the cavity 325 may include a sloped side surface with respect to the bottom surface of the cavity 325.

상기 제1 및 상기 제2 리드전극(311, 313)은 서로 일정 간격 이격되어 전기적으로 절연될 수 있다. 상기 몸체(321) 내부를 관통하거나 표면상에 형성될 수 있다. 즉, 상기 제1 및 상기 제2 리드전극(311, 313)은 일 부분은 상기 캐비티(325) 내부에 위치하고, 상기 제1 및 상기 제2 리드전극(311, 313)의 다른 부분은 상기 몸체(321)의 외부에 위치할 수 있다.The first and second lead electrodes 311 and 313 may be electrically isolated from each other by a predetermined distance. Or may be formed on the surface of the body 321. That is, a part of the first and second lead electrodes 311 and 313 is located inside the cavity 325, and the other parts of the first and second lead electrodes 311 and 313 are located in the body 321, respectively.

상기 제1 및 제2 리드전극(311, 313)은 상기 발광 소자(100)를 구동시키는 구동신호가 제공되는 경로를 제공하고, 상기 발광 소자(100)로부터의 열을 외부로 전달시키는 기능을 포함한다. 상기 제1 및 제2 리드 전극(311, 313)은 금속 재질로 형성될 수 있으며, 간극부(323)에 의해 분리된다.The first and second lead electrodes 311 and 313 provide a path through which a driving signal for driving the light emitting device 100 is provided and transfer the heat from the light emitting device 100 to the outside do. The first and second lead electrodes 311 and 313 may be formed of a metal material and separated by a gap portion 323.

상기 발광 소자(100)는 상기 제1 및 제2 리드전극(311, 313) 중 하나의 상부면에 상에 설치될 수 있다. 상기 발광 소자(100)는 상기 제1 및 제2 리드전극(311, 313) 중 적어도 하나와 중첩될 수 있으며, 이에 한정하지는 않는다.The light emitting device 100 may be mounted on the upper surface of one of the first and second lead electrodes 311 and 313. The light emitting device 100 may be overlapped with at least one of the first and second lead electrodes 311 and 313, but is not limited thereto.

상기 발광 소자(100)의 제1 전극패드(미도시)는 제1 와이어(342)에 의해 상기 제1 리드전극(311)과 연결될 수 있고, 상기 발광 소자(100)의 제2 전극패드(미도시)는 제2와 이어(343)에 의해 상기 제2 리드전극(313)과 연결될 수 있으며, 이에 한정되지 않는다.A first electrode pad (not shown) of the light emitting device 100 may be connected to the first lead electrode 311 by a first wire 342 and may be connected to a second electrode pad May be connected to the second lead electrode 313 by a second wire 343, but is not limited thereto.

상기 몰딩부재(331)는 상기 발광 소자(100)를 덮어 상기 발광 소자(241)를 보호할 수 있다. 또한, 상기 몰딩부재(331)는 특정 파장대의 광을 제공하는 형광체(미도시)를 포함할 수 있다.The molding member 331 covers the light emitting device 100 to protect the light emitting device 241. In addition, the molding member 331 may include a phosphor (not shown) that provides light of a specific wavelength band.

실시예에 따른 발광 소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device according to the embodiment may be applied to a backlight unit, a lighting unit, a display device, a pointing device, a lamp, a streetlight, a vehicle lighting device, a vehicle display device, a smart watch, but is not limited thereto.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

100, 200: 발광 소자
151: 제1 농도의 제1 도전형 반도체층
140, 240: 제2 농도의 제1 도전형 반도체층100, 200: light emitting element
151: A first conductivity type semiconductor layer
140, and 240: the first conductivity type semiconductor layer

Claims (13)

전도성 반도체층, 상기 전도성 반도체층 상에 라드 형상을 갖는 제1 농도의 제1 도전형 반도체층, 상기 제1 농도의 제1 도전형 반도체층을 감싸는 활성층 및 상기 활성층을 감싸는 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 전도성 반도체층에 연결된 제1 전극; 및
상기 발광 구조물 상에 위치한 제2 전극을 포함하고,
상기 발광 구조물은 상기 제1 농도의 제1 도전형 반도체층 아래에 상기 제1 농도의 제1 도전형 반도체층보다 높은 도핑 농도를 갖는 제2 농도의 제1 도전형 반도체층을 포함하는 발광 소자.A first conductivity type semiconductor layer having a first conductivity type and having a rod shape on the conductive semiconductor layer, an active layer surrounding the first conductivity type semiconductor layer at the first concentration, and a second conductivity type semiconductor layer surrounding the active layer, A light emitting structure comprising:
A first electrode connected to the conductive semiconductor layer; And
And a second electrode located on the light emitting structure,
Wherein the light emitting structure includes a first conductivity type semiconductor layer of a second concentration below the first conductivity type semiconductor layer of the first concentration and having a higher doping concentration than the first conductivity type semiconductor layer of the first concentration. 제1 항에 있어서,
상기 전도성 반도체층 상에 복수의 홀을 포함하는 마스크 패턴을 더 포함하는 발광 소자.The method according to claim 1,
And a mask pattern including a plurality of holes on the conductive semiconductor layer. 제2 항에 있어서,
상기 제2 농도의 제1 도전형 반도체층은 상기 마스크 패턴으로부터 노출된 상기 전도성 반도체층 상에 위치하는 발광 소자.3. The method of claim 2,
And the first conductivity type semiconductor layer of the second concentration is located on the conductive semiconductor layer exposed from the mask pattern. 제2 항에 있어서,
상기 제2 농도의 제1 도전형 반도체층은 상기 마스크 패턴의 상기 복수의 홀 내에 위치하는 발광 소자.3. The method of claim 2,
And the first conductivity type semiconductor layer of the second concentration is located in the plurality of holes of the mask pattern. 제2 항에 있어서,
상기 제2 농도의 제1 도전형 반도체층의 두께는 상기 복수의 홀의 깊이 이하인 발광 소자.3. The method of claim 2,
Wherein a thickness of the first conductivity type semiconductor layer of the second concentration is equal to or less than a depth of the plurality of holes. 제2 항에 있어서,
상기 제2 농도의 제1 도전형 반도체층은 상기 마스크 패턴와 상기 전도성 반도체층 사이에 위치하는 발광 소자.3. The method of claim 2,
And the first conductivity type semiconductor layer of the second concentration is located between the mask pattern and the conductive semiconductor layer. 제6 항에 있어서,
상기 제1 농도의 제1 도전형 반도체층은 상기 마스크 패턴으로부터 노출된 상기 제2 농도의 제1 도전형 반도체층 상에 위치하는 발광 소자.The method according to claim 6,
Wherein the first conductivity type semiconductor layer of the first concentration is located on the first conductivity type semiconductor layer of the second concentration exposed from the mask pattern. 제6 항에 있어서,
상기 제1 농도의 제1 도전형 반도체층의 일부는 상기 마스크 패턴의 복수의 홀 내에 위치하는 발광 소자.The method according to claim 6,
Wherein a part of the first conductivity type semiconductor layer of the first concentration is located in a plurality of holes of the mask pattern. 제6항에 있어서,
상기 제2 농도의 제1 도전형 반도체층의 상면은 상기 마스크 패턴의 하면과 접하고, 상기 제2 농도의 제1 도전형 반도체층의 하면은 상기 전도성 반도체층의 상면과 접하는 발광 소자.The method according to claim 6,
The upper surface of the first conductivity type semiconductor layer of the second concentration is in contact with the lower surface of the mask pattern and the lower surface of the first conductivity type semiconductor layer of the second concentration is in contact with the upper surface of the conductive semiconductor layer. 제1 내지 제9 항 중 어느 하나의 발광 소자를 포함하는 발광 소자 패키지.A light emitting device package comprising the light emitting element according to any one of claims 1 to 9. 기판 상에 전도성 반도체층을 형성하는 단계;
상기 전도성 반도체층 상에 마스크 패턴 및 제2 농도의 제1 도전형 반도체층을 형성하는 단계;
상기 제2 농도의 제1 도전형 반도체층 상에 제1 농도의 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 형성하는 단계;
상기 제2 도전형 반도체층 상에 메사 영역을 노출시키는 보호층을 형성하는 단계; 및
상기 메사 영역의 상기 제2 농도의 제1 도전형 반도체층을 식각하는 단계를 포함하고,
상기 제2 농도의 제1 도전형 반도체층의 도펀트 농도는 상기 제1 농도의 제1 도전형 반도체층의 도펀트 농도보다 높은 발광 소자의 제조 방법.Forming a conductive semiconductor layer on the substrate;
Forming a mask pattern and a first conductivity type semiconductor layer of a second concentration on the conductive semiconductor layer;
Forming a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer of a first concentration on the first conductivity type semiconductor layer of the second concentration;
Forming a protective layer exposing a mesa region on the second conductive type semiconductor layer; And
And etching the first conductivity type semiconductor layer of the second concentration of the mesa region,
Wherein a dopant concentration of the first conductivity type semiconductor layer of the second concentration is higher than a dopant concentration of the first conductivity type semiconductor layer of the first concentration. 제11 항에 있어서,
상기 제2 농도의 제1 도전형 반도체층은 상기 마스크 패턴 형성 후에 상기 마스크 패턴의 복수의 홀로부터 노출된 상기 전도성 반도체층 상에 형성되는 발광 소자의 제조 방법.12. The method of claim 11,
Wherein the first conductivity type semiconductor layer of the second concentration is formed on the conductive semiconductor layer exposed from a plurality of holes of the mask pattern after the mask pattern is formed. 제11 항에 있어서,
상기 제2 농도의 제1 도전형 반도체층은 상기 마스크 패턴 형성 전에 상기 전도성 반도체층 상에 형성되는 발광 소자의 제조 방법.
12. The method of claim 11,
Wherein the first conductivity type semiconductor layer of the second concentration is formed on the conductive semiconductor layer before the mask pattern is formed.
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